CN110854125A - 一种双衬底三维异质集成芯片及其制备方法 - Google Patents
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Abstract
本申请提供一种双衬底三维异质集成芯片及其制备方法，该双衬底三维异质集成芯片包括：第一芯片；包括第一衬底、第一有源区层、第一存储层、第一金属层、第一介电层和至少一个第一通孔；第一衬底、第一有源区层、第一存储层、第一金属层和第一介电层依次层叠连接，至少一个第一通孔设于第一介电层内部；第二芯片；包括：第二衬底、第二存储层、第二介电层和至少一个第二通孔；第二衬底、第二存储层和第二介电层依次层叠连接，至少一个第二通孔设于第二介电层内部；第一介电层和第二介电层层叠连接；导电通道；导电通道连接该双衬底三维异质集成芯片的内部和外部，导电通道为双衬底三维异质集成芯片的输入端或输出端。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种双衬底三维异质集成芯片及其制备方法。
背景技术
经典计算机架构下存储和计算是分立的，体现在板级，存储芯片和计算芯片被独立封装在电路板上，通过板级导线交互数据。但板级导线直径大，寄生电容也大，限制了数据传输的速度；暴露的导线可使攻击者窃听导线信号，获取密钥，造成了极大的安全隐患。采用晶圆——晶圆堆叠的三维集成电路(3D-IC)有望破解这一难题。
存储架构根据速度从快到慢依次为静态随机存取存储(Static Random-AccessMemory，SRAM)、动态随机存取存储(Dynamic Random Access Memory，DRAM)和闪存(Flash)。但这些传统电荷型存储器正逼近物理极限，无法微缩。新型存储器有速度快、功耗低、非易失、可微缩等优点，包括磁存储器(magnetic random access memory，MRAM)、阻变存储器(resistance random-access memory，RRAM)、相变存储器(phase change memory，PCM)等。其中，相变存储器的器件速度已逼近SRAM，但是其应用有赖于对架构的创新设计。
因此，如何进一步提高计算系统的速度和安全，破解新型存储器的应用困难，实已成为本领域技术人员亟待解决的技术课题。
发明内容
本申请要解决是现有技术中的计算系统的速度和安全受限，新型存储器应用困难的技术问题。
为解决上述技术问题，本申请实施例公开了一种双衬底三维异质集成芯片，包括：
第一芯片；第一芯片包括：第一衬底、第一有源区层、第一存储层、第一金属层、第一介电层和至少一个第一通孔；第一衬底、第一有源区层、第一存储层、第一金属层和第一介电层依次层叠连接，至少一个第一通孔设于第一介电层内部，第一通孔连接第一金属层和第一介电层外部，至少一个第一通孔为第一芯片的输入端或输出端；
第二芯片；第二芯片包括：第二衬底、第二介电层、第二存储层和至少一个第二通孔；第二衬底、第二存储层和第二介电层依次层叠连接，至少一个第二通孔设于第二介电层内部，至少一个第二通孔连接第二存储层和第二介电层外部，至少一个第二通孔为第二芯片的输入端或输出端；
第一介电层和第二介电层层叠连接，其中，其中，至少一个第一通孔和至少一个第二通孔一一对应；；
导电通道；导电通道设于双衬底三维异质集成芯片的内部，导电通道为双衬底三维异质集成芯片的输入端或输出端；第一有源区用于计算，第一存储层用于热数据存储或交换，第二存储层用于冷数据存储或读出。
进一步地，第一有源区层包括存储外围电路、中央处理器、图像处理器、现场可编程逻辑阵列、专用集成电路、数字信号处理器、人工智能芯片、调制解调器中的至少一种；
第一存储层包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种；
第二存储层包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种。
进一步地，还包括第二金属层和第三金属层；
第二金属层设于第一存储层与第一有源区层之间，第三金属层设于第二存储层与第二介电层之间。
进一步地，导电通道设于第一芯片内部，导电芯片的一端连接第一金属层，导电通道的另一端连接第一衬底外部。
可选的，导电通道设于第一芯片内部，导电通道的一端连接第二金属层，导电通道的另一端连接第一衬底外部。
可选的，导电通道设于第二芯片内部，导电通道的一端连接第三金属层，导电通道的另一端连接第二衬底外部。
进一步地，还包括导电凸块，导电凸块设于导电通道的一端，导电凸块和导电通道连接。
本申请实施例另一方面提供一种双衬底三维异质集成芯片的制备方法，制备方法包括如下步骤：
制备第一芯片；包括：
获取第一衬底，于第一衬底表面制备形成第一有源区层，于第一有源区层表面制备形成第一存储层，于第一存储层表面制备形成第一金属层，于第一金属层表面制备形成第一介电层；于第一介电层内部制备形成至少一个第一通孔，至少一个第一通孔连接第一金属层和第一介电层外部，至少一个第一通孔为第一芯片的输入端或输出端；
制备第二芯片；包括：
获取第二衬底，于第二衬底表面制备形成第二存储层，于第二存储层表面制备形成第二介电层；于第二介电层内部制备形成至少一个第二通孔，至少一个第二通孔连接第二存储层和第二介电层外部，至少一个第二通孔为第二芯片的输入端或输出端；
将第一介电层和第二介电层层叠连接形成待处理芯片，其中，第一通孔和第二通孔键合连接；于待处理芯片内部制备形成导电通道，形成双衬底三维异质集成芯片，导电通道为双衬底三维异质集成芯片的输入端或输出端。
进一步地，第一有源区层包括存储外围电路、中央处理器、图像处理器、现场可编程逻辑阵列、专用集成电路、数字信号处理器、人工智能芯片、调制解调器中的至少一种；
第一存储层包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种；
第二存储层包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种。
进一步地，制备方法还包括以下步骤：
在第一有源区层表面制备形成第二金属层，之后于第二金属层表面制备形成第一存储层；
和/或；
在第二存储层表面制备形成第三金属层，之后于第三金属层表面制备形成第二介电层。
进一步地，导电通道设于第一芯片内部，导电芯片的一端连接第一金属层，导电通道的另一端连接第一衬底外部。
可选的，导电通道设于第一芯片内部，导电通道的一端连接第二金属层，导电通道的另一端连接第一衬底外部。
可选的，导电通道设于第二芯片内部，导电通道的一端连接第三金属层，导电通道的另一端连接第二衬底外部。
进一步地，该制备方法还包括：在导电通道表面制备导电凸块，导电凸块和导电通道连接。
采用上述技术方案，本申请具有如下有益效果：
本申请提供的双衬底三维异质集成芯片没有暴露在外的导线，数据可以在内部处理，构成了相对封闭的计算系统，增加了获取密钥的难度，减少了安全风险；双衬底三维异质集成芯片使用芯片内部金属或通孔传输数据，相比于片外走线，导线寄生电容低，数据交换速度快。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例一种双衬底三维异质集成芯片的结构示意图；
图2为本申请实施例一种双衬底三维异质集成芯片的导电通道设于第一芯片中的位置结构示意图；
图3为本申请实施例一种双衬底三维异质集成芯片的导电通道设于第二芯片中的位置结构示意图；
图4为本申请实施例一种双衬底三维异质集成芯片输入数据时的数据流动方向的示意图；
图5为本申请实施例一种双衬底三维异质集成芯片输出数据时的数据流动方向的示意图；
图6为本申请实施例一种双衬底三维异质集成芯片的制备方法的流程示意图；
以下对附图作补充说明：
1-第一芯片；10-第一衬底；11-第一有源区；12-第二金属层；13-第一存储层；14-第一金属层；15-第一介电层；16-第一通孔；
2-第二芯片；20-第二衬底；21-第二存储层；22-第三金属层；23-第二介电层；24-第二通孔；3-导电通道；4-导电凸块。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
此处所称的“一个实施例”或“实施例”是指可包含于本申请至少一个实现方式中的特定特征、结构或特性。在本申请实施例的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含的包括一个或者更多个该特征。而且，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
请参见图1，图1为本申请实施例一种双衬底三维异质集成芯片的结构示意图，图1中所示的双衬底三维异质集成芯片包括：
第一芯片1；第一芯片1包括：第一有源区层11、第一存储层13、第一金属层14、第一介电层15和第一通孔16；第一有源区层11、第一存储层13、第一金属层14和第一介电层15依次层叠连接，第一通孔16设于第一介电层15内部，第一通孔16连接第一金属层14和第一介电层15外部，第一通孔16为第一芯片1的输入端或输出端；
本申请实施例中，第一通孔16的数量可以为一个也可以为多个；
本申请实施例中，第一芯片1还可以包括第二金属层12，第二金属层12设于第一有源区层11和第一存储层13之间；
第二芯片2；第二芯片2包括：第二介电层23、第二存储层21和第二通孔24；第二介电层23与第二存储层21连接，第二通孔24设于第二介电层23内部，第二通孔24连接第二存储层21和第二介电层23外部，第二通孔24为第二芯片2的输入端或输出端；
本申请实施例中，第二通孔24的数量可以为一个也可以为多个；
本申请实施例中，第二芯片2还可以包括第三金属层22，第三金属层22设于第二存储层21和第二介电层23之间；
第一介电层15和第二介电层23层叠连接，其中，第一通孔16和第二通孔24键合连接并一一对应；
导电通道3；导电通道3设于双衬底三维异质集成芯片内，导电通道3为双衬底三维异质集成芯片的输入端或输出端；
其中，导电通道3在双衬底三维异质集成芯片内的设置方式可以有多种，例如，导电通道3可以设于第一芯片1中，导电通道3在第一芯片1中的设置方式有多种，下面举例介绍其中的几种：一种可实施的方案中，如图1所示，导电通道3的一端连接第二金属层12，导电通道3的另一端连接第一衬底10外部；另一种可实施的方案中，如图2所示，导电通道3的一端连接第一金属层14，导电通道3的另一端连接第一衬底10外部。
本申请实施例中，导电通道3也可以设于第二芯片2中，如图3所示，导电通道3的一端连接第三金属层22，导电通道3的另一端连接第二衬底20外部，用于连接第二存储层21和第二芯片2外部，作为三维异质芯片的输入或输出。
本申请实施例中，双衬底三维异质集成芯片还包括导电凸块4，导电凸块4设于导电通道3的一端，导电凸块4和导电通道3连接。
第一有源区层11用于计算，第一存储层13用于热数据存储或交换，第二存储层21用于冷数据存储或读出。
图4为数据输入时的数据流动方向的示意图，如图4所示，双衬底三维异质集成芯片在数据输入时，数据流动方向为导电通道3、第一有源区层11、第一存储层13和第二存储层21，导电通道3作为输入端口，第一有源区层11用于计算，第一存储层13用于热数据存储，第二存储层21用于冷数据存储。。
图5为数据输出时的数据流动方向的示意图，如图5所示，双衬底三维异质集成芯片在数据输出时，数据流动方向为第二存储层21、第一存储层13、第一有源区、和导电通道3，导电通道3作为输出端口，第一有源区用于计算，第一存储层13用于热数据交换，第二存储层21用于冷数据读出。
本申请提供的双衬底三维异质集成芯片的制备方法中第一芯片1和第二芯片2通过芯片内部通孔连接，相比于全部用TSV的连接方式，导线电阻和电容更小，数据传输速度更快，导线上电压降也更小；制备的双衬底三维异质集成芯片没有暴露在外的导线，数据可以在内部处理，构成了相对封闭的计算系统，增加了获取密钥的难度，减少了安全风险；在数据输入时，数据流动方向为导电通道3、第一有源区、第一存储层13和第二存储层21。导电通道3作为输入端口，第一有源区为逻辑，用于计算，第一存储层13为新型存储器，用于热数据存储，第二存储层21可以为闪存存储器，用于冷数据存储。整个计算和存储架构是按照速度从快到慢和数据容量从小到大设计的，能效高，成本低。
本申请实施例中，第一有源区层11可以为存储外围电路、中央处理器、图像处理器、现场可编程逻辑阵列、专用集成电路、数字信号处理器、人工智能芯片、调制解调器中的至少一种；
第一存储层13包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种；第一存储层13包含至少一层存储阵列，例如，第一存储层13可以由一层相变存储阵列上与一层静态随机存取存储阵列层叠而成。
第二存储层21包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种。第二存储层21包含至少一层存储阵列，例如，第二存储层21可以只包含一层闪存存储阵列，也可以由一层闪存存储阵列和一层动态随机存储阵列层叠而成。
本申请实施例中，第一介电层15和第二介电层23可以由包括氧化物(例如，氧化硅、氧化铝、二氧化铪等)、氮化硅及氮氧化硅等在内的任何合适的绝缘材料制成，在此不做限制。其形成工艺包括但不限于电镀、化学气相沉积、物理气相沉积或原子层沉积。
本申请实施例中，第一金属层14、第二金属层12、第三金属层22、第一通孔16、第二通孔24可以由金属、金属合金、金属硅化物、或高掺杂的半导体(例如，钨(W)、硅化钨(WSiX)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、掺杂的多晶硅等)等任何合适的导电材料制成，其形成工艺包括但不限于电镀、化学气相沉积、物理气相沉积或原子层沉积。
本申请实施例中，导电通道3可以使用过硅通孔(TSV)结构，可以由金属、金属合金、金属硅化物、或高掺杂的半导体(例如，钨(W)、硅化钨(WSiX)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、掺杂的多晶硅等)等任何合适的导电材料制成。
本申请实施例还提供一种双衬底三维异质集成芯片的制备方法，图6为该双衬底三维异质集成芯片的制备方法的流程示意图，图6中的制备方法包括如下步骤：
制备第一芯片1，制备第一芯片1包括如下步骤：
S1:获取第一衬底10，于第一衬底10表面制备第一有源区层11；第一有源区层11用于逻辑功能；
S2:于第一有源区层11表面制备第一存储层13；
S3:于第一存储层13表面制备第一金属层14；
S4:于第一金属层14表面制备第一介电层15；
S5:于第一介电层15内部制备第一通孔16，第一通孔16连接第一金属层14和第一介电层15外部，第一通孔16为第一芯片1的输入端或输出端；第一通孔16的数量可以为一个或多个；
S2-1:其中，制备第一芯片1的步骤可以包括在第一有源区层和第一存储层之间制备一层第二金属层，即在制备时，在第一有源区层11表面制备形成第二金属层12，之后再第二金属层12表面制备形成第一存储层13；
制备第二芯片2，制备第二芯片2包括如下步骤：
S6:获取第二衬底20，于第二衬底20表面制备第二存储层21；
S7:于第二存储层21表面制备第二介电层23；
S8:于第二介电层23内部制备第二通孔24，第二通孔24连接第二存储层21和第二介电层23外部，第二通孔24为第二芯片2的输入端或输出端；第二通孔24的数量可以为一个或多个；
S6-1:其中，制备第二芯片2的步骤可以包括在第二存储层21和第二介电层23之间制备第三金属层22，即在制备时，在第二存储层21表面制备形成第三金属层22，之后在第三金属层22表面制备形成第二介电层23；
S9:将第一介电层15和第二介电层23层叠连接，第一通孔16和第二通孔24一一对应并采用键合方式连接；
S10:在第一芯片1内部制备导电通道3，导电通道3连接第一芯片1的内部和外部，导电通道3为双衬底三维异质集成芯片的输入端或输出端。导电通道3在第一芯片1中的设置方式有多中，下面举例介绍其中的两种：
一种可实施的方案中，如图1所示，导电通道3的一端连接第一金属层14，导电通道3的另一端连接第一衬底10外部；
另一种可实施的方案中，如图2所示，导电通道3的一端连接第二金属层12，导电通道3的另一端连接第一衬底10外部。
本申请实施例中，如图3所示，导电通道3的一端连接第三金属层22，导电通道3的另一端连接第二衬底20外部，用于连接第二存储层21和第二芯片2外部，作为三维异质芯片的输入或输出。
S10-1:在导电通道3表面制备形成导电凸块4，导电凸块4和导电通道3连接。
本申请实施例中，第一有源区用于计算，第一存储层13用于热数据存储或交换，第二存储层21用于冷数据存储或读出。
本申请实施例中，图4为数据输入时的数据流动方向的示意图，如图4所示，双衬底三维异质集成芯片在数据输入时，数据流动方向为导电通道3、第一有源区、第一存储层13和第二存储层21，导电通道3作为输入端口，第一有源区用于计算，第一存储层13用于热数据存储，第二存储层21用于冷数据存储。
本申请实施例中，图5为数据输出时的数据流动方向的示意图，如图5所示，双衬底三维异质集成芯片在数据输出时，数据流动方向为第二存储层21、第一存储层13、第一有源区、和导电通道3，导电通道3作为输出端口，第一有源区用于计算，第一存储层13用于热数据交换，第二存储层21用于冷数据读出。
本申请提供的双衬底三维异质集成芯片的制备方法中第一芯片1和第二芯片2通过芯片内部通孔连接，相比于全部用TSV的连接方式，导线电阻和电容更小，数据传输速度更快，导线上电压降也更小；制备的双衬底三维异质集成芯片没有暴露在外的导线，数据可以在内部处理，构成了相对封闭的计算系统，增加了获取密钥的难度，减少了安全风险；在数据输入时，数据流动方向为导电通道3、第一有源区、第一存储层13和第二存储层21。导电通道3作为输入端口，第一有源区为逻辑，用于计算，第一存储层13为新型存储器，用于热数据存储，第二存储层21可以为闪存存储器，用于冷数据存储。整个计算和存储架构是按照速度从快到慢和数据容量从小到大设计的，能效高，成本低。
本申请实施例中，第一有源区层11可以包括存储外围电路、中央处理器、图像处理器、现场可编程逻辑阵列、专用集成电路、数字信号处理器、人工智能芯片、调制解调器中的至少一种；
第一存储层13包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种；第一存储层13包含至少一层存储阵列。
第二存储层21包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种的至少一种，第二存储层21包含至少一层存储阵列；
本申请实施例中，第一衬底10和第二衬底20可以是本领域中已知的任何半导体衬底，诸如单晶硅衬底、四四族化合物衬底、三五族化合物衬底、二六族化合物衬底等；也可以是在上述的衬底表面的外延层；也可以是上述衬底和其表面的埋氧层(BOX)；还可以是任何其它半导体材料或非半导体材料构成的衬底，诸如氧化硅衬底、玻璃衬底、塑料衬底、金属衬底或陶瓷衬底。
本申请实施例中，第一介电层15和第二介电层23可以由包括氧化物(例如，氧化硅、氧化铝、二氧化铪等)、氮化硅及氮氧化硅等在内的任何合适的绝缘材料制成，在此不做限制。其形成工艺包括但不限于电镀、化学气相沉积、物理气相沉积或原子层沉积。
本申请实施例中，第一金属层14、第二金属层12、第三金属层22、第一通孔16、第二通孔24可以由金属、金属合金、金属硅化物、或高掺杂的半导体(例如，钨(W)、硅化钨(WSiX)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、掺杂的多晶硅等)等任何合适的导电材料制成，其形成工艺包括但不限于电镀、化学气相沉积、物理气相沉积或原子层沉积。
本申请实施例中，导电通道3可以使用过硅通孔(TSV)结构，可以由金属、金属合金、金属硅化物、或高掺杂的半导体(例如，钨(W)、硅化钨(WSiX)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、掺杂的多晶硅等)等任何合适的导电材料制成。
本申请实施例中，第一芯片1和第二芯片2可以采用不同的制造工艺制备，提高芯片的数据速度，降低成本，减少制造过程中相互之间的影响。
以上仅为本申请的较佳实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种双衬底三维异质集成芯片，其特征在于，包括：
第一芯片(1)；所述第一芯片(1)包括：第一衬底(10)、第一有源区层(11)、第一存储层(13)、第一金属层(14)、第一介电层(15)和至少一个第一通孔(16)；所述第一衬底(10)、所述第一有源区层(11)、所述第一存储层(13)、所述第一金属层(14)和所述第一介电层(15)依次层叠连接，所述至少一个第一通孔(16)设于所述第一介电层(15)内部，所述至少一个第一通孔(16)连接所述第一金属层(14)和所述第一介电层(15)外部，所述至少一个第一通孔(16)为所述第一芯片(1)的输入端或输出端；
第二芯片(2)；所述第二芯片(2)包括：第二衬底(20)、第二存储层(21)、第二介电层(23)和至少一个第二通孔(24)；所述第二衬底(20)、所述第二存储层(21)和所述第二介电层(23)依次层叠连接，所述至少一个第二通孔(24)设于所述第二介电层(23)内部，所述至少一个第二通孔(24)连接所述第二存储层(21)和所述第二介电层(23)外部，所述至少一个第二通孔(24)为所述第二芯片(2)的输入端或输出端；
所述第一介电层(15)和所述第二介电层(23)层叠连接，其中，所述至少一个第一通孔(16)和所述至少一个第二通孔(24)一一对应；
导电通道(3)；所述导电通道(3)设于所述双衬底三维异质集成芯片的内部，所述导电通道(3)为所述双衬底三维异质集成芯片的输入端或输出端；所述第一有源区用于计算，所述第一存储层(13)用于热数据存储或交换，所述第二存储层(21)用于冷数据存储或读出。
2.根据权利要求1所述的双衬底三维异质集成芯片，其特征在于，
所述第一有源区层(11)包括存储外围电路、中央处理器、图像处理器、现场可编程逻辑阵列、专用集成电路、数字信号处理器、人工智能芯片、调制解调器中的至少一种；
所述第一存储层(13)包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种；
所述第二存储层(21)包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种。
3.根据权利要求1所述的双衬底三维异质集成芯片，其特征在于，还包括
第二金属层(12)，所述第二金属层(12)设于所述第一存储层(13)与所述第一有源区层(11)之间；
和/或；
第三金属层(22)，所述第三金属层(22)设于所述第二存储层(21)与所述第二介电层(23)之间。
4.根据权利要求3所述的双衬底三维异质集成芯片，其特征在于，
所述导电通道(3)设于所述第一芯片(1)内部，所述导电通道(3)的一端连接所述第一金属层(14)，所述导电通道(3)的另一端连接所述第一衬底(10)外部；
或；
所述导电通道(3)设于所述第一芯片(1)内部，所述导电通道(3)的一端连接所述第二金属层(12)，所述导电通道(2)的另一端连接所述第一衬底(10)外部：
或；
所述导电通道(3)设于所述第二芯片(2)内部，所述导电通道(3)的一端连接所述第三金属层(22)，所述导电通道(3)的另一端连接所述第二衬底(20)外部。
5.根据权利要求1所述的双衬底三维异质集成芯片，其特征在于，还包括导电凸块(4)，所述导电凸块(4)设于所述导电通道(3)的一端，所述导电凸块(4)和所述导电通道(3)连接。
6.一种双衬底三维异质集成芯片的制备方法，其特征在于，所述制备方法包括如下步骤：
制备第一芯片(1)；包括：
获取第一衬底(10)，于所述第一衬底(10)表面制备形成第一有源区层(11)，于所述第一有源区层(11)表面制备形成第一存储层(13)，于所述第一存储层(13)表面制备形成第一金属层(14)，于所述第一金属层(14)表面制备形成第一介电层(15)；于所述第一介电层(15)内部制备形成至少一个第一通孔(16)，所述至少一个第一通孔(16)连接所述第一金属层(14)和所述第一介电层(15)外部，所述至少一个第一通孔(16)为所述第一芯片(1)的输入端或输出端；
制备第二芯片(2)；包括：
获取第二衬底(20)，于所述第二衬底(20)表面制备形成第二存储层(21)，于所述第二存储层(21)表面制备形成第二介电层(23)；于所述第二介电层(23)内部制备形成至少一个第二通孔(24)，所述至少一个第二通孔(24)连接所述第二存储层(21)和所述第二介电层(23)外部，所述至少一个第二通孔(24)为所述第二芯片(2)的输入端或输出端；
将所述第一介电层(15)和所述第二介电层(23)层叠连接形成待处理芯片，其中，所述至少一个第一通孔(16)和所述至少一个第二通孔(24)一一对应；于所述待处理芯片内部制备形成导电通道(3)，形成所述双衬底三维异质集成芯片，所述导电通道(3)为所述双衬底三维异质集成芯片的输入端或输出端。
7.根据权利要求6所述的双衬底三维异质集成芯片的制备方法，其特征在于，
所述第一有源区层(11)包括存储外围电路、中央处理器、图像处理器、现场可编程逻辑阵列、专用集成电路、数字信号处理器、人工智能芯片、调制解调器中的至少一种；
所述第一存储层(13)包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种；
所述第二存储层(21)包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种。
8.根据权利要求6所述的双衬底三维异质集成芯片的制备方法，其特征在于所述双衬底三维异质集成芯片的制备方法还包括以下步骤：
在所述第一有源区层(11)表面制备形成第二金属层(12)，之后于所述第二金属层(12)表面制备形成所述第一存储层(13)；
和/或；
在所述第二存储层(21)表面制备形成第三金属层(22)，之后于所述第三金属层(22)表面制备形成所述第二介电层(23)。
9.根据权利要求8所述的双衬底三维异质集成芯片的制备方法，其特征在于，
所述导电通道(3)设于所述第一芯片(1)内部，所述导电通道(3)的一端连接所述第一金属层(14)，所述导电通道(3)的另一端连接所述第一衬底(10)外部；
或；
所述导电通道(3)设于所述第一芯片(1)内部，所述导电通道(3)的一端连接所述第二金属层(12)，所述导电通道(2)的另一端连接所述第一衬底(10)外部：
或；
所述导电通道(3)设于所述第二芯片(2)内部，所述导电通道(3)的一端连接所述第三金属层(22)，所述导电通道(3)的另一端连接所述第二衬底(20)外部。
10.根据权利要求9所述的双衬底三维异质集成芯片的制备方法，其特征在于，还包括：在所述导电通道(3)表面制备导电凸块(4)，所述导电凸块(4)和所述导电通道(3)连接。
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| CN201911028286.3A CN110854125A (zh) | 2019-10-28 | 2019-10-28 | 一种双衬底三维异质集成芯片及其制备方法 |
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Cited By (2)
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|---|---|---|---|---|
| CN112582371A (zh) * | 2020-12-14 | 2021-03-30 | 中国科学院上海微系统与信息技术研究所 | 一种三维智能微系统芯片 |
| CN114038490A (zh) * | 2021-10-14 | 2022-02-11 | 西安紫光国芯半导体有限公司 | 基于三维异质集成的一致性链路存储芯片 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120170345A1 (en) * | 2011-01-04 | 2012-07-05 | Choi Jang Seok | Stacked semiconductor device and method of manufacturing the same |
| US10074667B1 (en) * | 2017-03-10 | 2018-09-11 | Toshiba Memory Corporation | Semiconductor memory device |
| CN110192269A (zh) * | 2019-04-15 | 2019-08-30 | 长江存储科技有限责任公司 | 三维nand存储器件与多个功能芯片的集成 |
| CN110291631A (zh) * | 2019-05-17 | 2019-09-27 | 长江存储科技有限责任公司 | 具有静态随机存取存储器的三维存储器件 |
-
2019
- 2019-10-28 CN CN201911028286.3A patent/CN110854125A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120170345A1 (en) * | 2011-01-04 | 2012-07-05 | Choi Jang Seok | Stacked semiconductor device and method of manufacturing the same |
| US10074667B1 (en) * | 2017-03-10 | 2018-09-11 | Toshiba Memory Corporation | Semiconductor memory device |
| CN110192269A (zh) * | 2019-04-15 | 2019-08-30 | 长江存储科技有限责任公司 | 三维nand存储器件与多个功能芯片的集成 |
| CN110291631A (zh) * | 2019-05-17 | 2019-09-27 | 长江存储科技有限责任公司 | 具有静态随机存取存储器的三维存储器件 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112582371A (zh) * | 2020-12-14 | 2021-03-30 | 中国科学院上海微系统与信息技术研究所 | 一种三维智能微系统芯片 |
| CN112582371B (zh) * | 2020-12-14 | 2023-07-25 | 中国科学院上海微系统与信息技术研究所 | 一种三维智能微系统芯片 |
| CN114038490A (zh) * | 2021-10-14 | 2022-02-11 | 西安紫光国芯半导体有限公司 | 基于三维异质集成的一致性链路存储芯片 |
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