TWI809927B

TWI809927B - 具有連接到記憶體元件之二極體的半導體元件及其積體電路

Info

Publication number: TWI809927B
Application number: TW111122085A
Authority: TW
Inventors: 丘世仰
Original assignee: 南亞科技股份有限公司
Priority date: 2022-03-29
Filing date: 2022-06-14
Publication date: 2023-07-21
Also published as: TWI825783B; TW202339200A; TW202339292A

Abstract

本揭露提供一種半導體元件以及一電路。該半導體元件包括一基底、一第一閘極結構、一第一摻雜區以及一第一電容結構。該基底包括一第一井區，該第一井區具有一第一導電類型。該第一閘極結構設置在該基底上。該第一摻雜區設置在該基底中並具有一第二導電類型，該第二導電類型不同於該第一導電類型。該第一閘極結構與該第一摻雜區包含在一電晶體中。該電容結構包括一第一電極，該第一電極電性耦接到該第一摻雜區。該第二摻雜區設置在該基底中並具有該第二導電類型。該第二摻雜區電性耦接到該電容結構的該第一電極以及該第一摻雜區。

Description

具有連接到記憶體元件之二極體的半導體元件及其積體電路

本申請案主張美國第17/706,789及17/707,445號專利申請案之優先權(即優先權日為「2022年3月29日」)，其內容以全文引用之方式併入本文中。

本揭露關於一種半導體元件以及一電路。特別是有關於一種包括連接到一電晶體與一電容結構之一二極體的半導體元件以及包括該半導體元件的一電路。

動態隨機存取記憶體(DRAM)元件是一種隨機存取記憶體，其將資料的每一位元儲存在一積體電路內的一單獨電容器中。通常，一DRAM以每個單元之一個電容器以及一個電晶體而排列成一正方形陣列。一種垂直電晶體已經針對4F² DRAM單元進行開發，其中F代表微影最小特徵寬度或臨界尺寸(CD)。然而，近來，隨著字元線間距不斷縮減，使得DRAM製造商面臨著縮減記憶體單元面積的巨大挑戰。舉例來說，寄生電容可能會導致儲存在該電容器中的多個電荷損失，進而導致該電晶體重複的導通(turn on)與截止(turn off)，以刷新儲存在該DRAM中的資料。

上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體元件。該半導體元件包括一基底、一第一閘極結構、一第一摻雜區以及一電容結構。該基底包括一第一井區，該第一井區具有一第一導電類型。該第一閘極結構設置在該基底上。該第一摻雜區設置在該基底中並具有一第二導電類型，該第二導電類型不同於該第一導電類型。該第一閘極結構與該第一摻雜區包含在一第一電晶體中。該電容結構包括一第一電極，該第一電極電性耦接到該第一摻雜區。該第二摻雜區設置在該基底中並具有該第二導電類型。該第二摻雜區電性耦接到該電容結構的該第一電極以及該第一摻雜區。

本揭露之另一實施例提供一種電路。該電路包括一第一電晶體、一電容器以及一個二極體。該第一電晶體包括一閘極，經配置以接收一控制訊號以導通或截止該第一電晶體以及一第一源極。該電容器包括一第一端子以及一第二端子，該第一端子電性連接到該第一電晶體的該第一源極，該第二端子連接到一第一電壓。該二極體包括一第一端子以及一第二端子，該第一端子電性連接到該第一電晶體的該第一源極，該第二端子連接到一個第二電壓。

本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括提供一基底。該基底包括一第一井區，該第一井區具有一第一導電類型。該製備方法還包括形成一第一閘極結構在該基底上。該製備方法還包括形成一第一摻雜區在該基底中。該第一摻雜區具有一第二導電類型，該第二導電類型不同於該第一導電類型。該第一閘極結構與該第一摻雜區包含在一第一電晶體中。此外，該製備方法包括形成一電容結構以電性耦接到該基底的該第一摻雜區。該製備方法亦包括形成一第二摻雜區在該基底中。該第二摻雜區具有該第二導電類型，該第二摻雜區與該第一井區一起當作一個二極體，且該第二摻雜區電性耦接到該第一摻雜區。

本揭露的該等實施例提供一種半導體元件，該半導體元件包括一記憶體胞、一二極體以及一電晶體。該二極體與該電晶體的每一個可電性連接到該記憶體胞的一電晶體。當在該電容器與該二極體之間的一節點處的電壓是低於一臨界電壓時，該二極體將進行轉向。該電晶體可當作一等化器，並將在該二極體已經導通之後進行導通，且將在該電容器與該二極體之間的該節點處的該電壓往上拉。因此，儲存在該記憶體胞中的該資料可自動進行刷新。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

10:記憶體胞

100:電路

110:電晶體

112:閘極

114:端子

116:端子

120:電容器

122:端子

124:端子

130:二極體

132:端子

134:端子

140:電晶體

142:閘極

144:端子

146:端子

200:半導體元件

202:基底

204:井區

210:電晶體

212:閘極結構

214:摻雜區

216:摻雜區

218:間隙子

220:電容器

222:電極

224:電極

226:隔離層

230:二極體

232:摻雜區

234:摻雜區

236:摻雜區

237:絕緣特徵

238:井區

240:電晶體

242:閘極結構

244:摻雜區

246:摻雜區

248:間隙子

252:導電層

254:導電層

256:導電層

261:導電通孔

262:導電通孔

263:導電通孔

264:導電通孔

265:導電通孔

266:導電通孔

267:導電通孔

271:絕緣特徵

272:絕緣特徵

300:製備方法

302:步驟

304:步驟

306:步驟

308:步驟

310:步驟

312:步驟

314:步驟

316:步驟

318:步驟

N1:節點

N2:節點

N3:節點

N4:節點

N5:節點

V1:電壓

V1':電壓

V2:電壓

V2':電壓

V3:電壓

V3':電壓

V4':電壓

X:軸

Y:軸

Z:軸

藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。

圖1是電路架構示意圖，例示本揭露一些實施例的半導體元件。

圖2A是佈局示意圖，例示本揭露一些實施例的半導體元件。

圖2B是剖視示意圖，例示本揭露一些實施例如圖2A所示之半導體元件沿著剖線A-A'的剖面。

圖2C是剖視示意圖，例示本揭露一些實施例如圖2A所示之半導體元件沿著剖線B-B'的剖面。

圖2D是剖視示意圖，例示本揭露一些實施例如圖2A所示之半導體元件沿著剖線C-C'的剖面。

圖2E是剖視示意圖，例示本揭露一些實施例如圖2A所示之半導體元件沿著剖線D-D'的剖面。

圖3是流程示意圖，例示本揭露一些實施例之半導體元件的製備方法。

圖4A、圖5A、圖6A、圖7A、圖8A是剖視示意圖，例示本揭露一些實施例製備半導體元件的不同階段。

圖4B、圖5B、圖6B、圖7B、圖8B是剖視示意圖，例示分別沿著圖4A、圖5A、圖6A、圖7A、圖8A之剖線A-A'的剖面。

圖4C、圖5C、圖6C、圖7C、圖8C是剖視示意圖，例示分別沿著圖4A、圖5A、圖6A、圖7A、圖8A之剖線B-B'的剖面。

圖4D、圖5D、圖6D、圖7D、圖8D是剖視示意圖，例示分別沿著圖4A、圖5A、圖6A、圖7A、圖8A之剖線C-C'的剖面。

圖4E、圖5E、圖6E、圖7E、圖8E是剖視示意圖，例示分別沿著圖4A、圖5A、圖6A、圖7A、圖8A之剖線D-D'的剖面。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。

本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。

圖1是電路架構示意圖，例示本揭露一些實施例的電路100。在一些實施例中，電路100可包括一電晶體110、一電容器120、一個二極體130以及一電晶體140。在一些實施例中，電路100可包含在一記憶體、記憶體元件、記憶體晶粒、記憶體晶片或其他元件中。在一些實施例中，電路100可為一記憶體、記憶體元件、記憶體晶粒或是記憶體晶片的一部分。舉例來說，電路100可為記憶體、記憶體元件、記憶體晶粒、記憶體晶片或是其他元件的一記憶體胞。在一些實施例中，記憶體可為一動態隨機存取記憶體(DRAM)。在一些實施例中，DRAM可為一第四代雙倍資料率(DDR4)的DRAM。在一些實施例中，記憶體包括一或多個記憶體胞(或是記憶體位元、記憶體區塊)。

應當理解，電路100還可包括其他元件，例如主動元件及/或被動元件，耦接或連接到電晶體110、電容器120、二極體130及/或電晶體140。主動元件包括一記憶體元件(例如動態隨機存取記憶體(SRAM)元件、一靜態隨機存取記憶體(SRAM)元件等等)、一電源管理元件(例如電源管理暨體電路(PMIC)元件)、一邏輯元件(例如系統上晶片(SoC)、中央處理單元(CPU)、圖形處理單元(GPU)、應用處理器(AP)、微處理器等等)、一射頻(RF)元件、一感測器元件、一微機電系統(MEMS)元件、一訊號處理元件(例如數位訊號處理(DSP)元件)、一前端元件(例如類比前端(AFE)元件)或是其他主動元件。被動元件可包括一電容器、一電阻器、一電感器、一熔絲或是其他被動元件。

電晶體110可包括一閘極112、一端子114以及一端子116。閘極112可經配置以接收一訊號，例如一電壓V2，藉此確定電晶體110是否導通或是截止。在一些實施例中，閘極112可經配置以接收一控制訊號(例如連接到電壓V2的該訊號)以導通或截止電晶體110。

在一些實施例中，端子114可電性耦接或連接到電容器 120。在一些實施例中，端子114可電性耦接或連接到二極體130。在一些實施例中，端子114可電性耦接或連接到電晶體140。

端子116經配置以接收一訊號，例如一電壓V1。舉例來說，在電晶體110導通的情況下，端子116用於接收要寫入電路100的資料。

在一些實施例中，電晶體110可為一N型金屬氧化物半導體(NMOS)。端子114可為電晶體110的一源極。端子116可為一電晶體110的一汲極。在一些實施例中，電晶體110可為一P型金屬氧化物半導體(PMOS)。端子114可為電晶體110的一汲極。端子116可為電晶體110的一源極。

電容器120可包括一端子122以及一端子124。在一些實施例中，電容器120可經配置以儲存電荷。在一些實施例中，電容器120可經配置以儲存一不安定的電荷。在一些實施例中，電容器120可經配置以儲存在端子122與124之間的一電位差。在一些實施例中，電容器120可電性連接在例如一電壓V3的一訊號與電晶體110的端子114之間。在一些實施例中，電容器120可電性連接在電壓V3與二極體130之間。在一些實施例中，電容器120可電性連接在電壓V3與電晶體140(例如電晶體的閘極142與端子144)之間。

在一些實施例中，端子122可電性耦接或連接到電晶體110(例如電晶體的閘極142與端子144)。在一些實施例中，端子122可電性耦接或連接到電晶體110的端子114。

在一些實施例中，端子124可電性耦接或連接到電壓V3。在一些實施例中，電壓V3電性連接到接地。

在一些實施例中，電晶體110與電容器120可一起當作一記憶體胞10。舉例來說，在一讀取操作期間，電性耦接或連接到電壓V1的一字元縣可被確立(asserted)，導通電晶體110。致動的電晶體110允許跨經電容器120的電壓以經由一位元線而被一感測放大器所讀取，而該位元線電性耦接或連接到電壓V2。在一寫入操作期間，當該字元線被確立時，則在該位元線上提供被寫入的資料。

在一些實施例中，二極體130可電性耦接或連接到電晶體110。在一些實施例中，二極體130可電性耦接或連接到電容器120(例如電晶體110的端子122)。在一些實施例中，二極體130可電性耦接或連接到電晶體140。二極體130可包括一端子132以及一端子134。在一些實施例中，二極體130可電性連接在例如一電壓V4的一訊號與電容器120之間。在一些實施例中，二極體130可電性連接在電壓V4與電晶體110之間。在一些實施例中，二極體130可經配置以對電容器120進行充電。

在一些實施例中，端子132可為二極體130的一陰極。在一些實施例中，端子132可連接到電晶體110的端子114。在一些實施例中，端子132可連接到電晶體110的該源極。在一些實施例中，端子132可連接到電晶體140(例如電晶體140的一端子144)。

在一些實施例中，端子134可為二極體130的一陽極。在一些實施例中，端子134可電性耦接或連接到電壓V4。在一些實施例中，電壓V4可為一直流電流(DC)。在一些實施例中，電壓V4具有高於電壓V3的一電壓位準。

在一些實施例中，電晶體140可電性耦接或連接到電晶體110。在一些實施例中，電晶體140可電性耦接或連接到電晶體110的端子 114。在一些實施例中，電晶體140可電性耦接或連接到電容器120。在一些實施例中，電晶體140可電性耦接或連接到電容器120的端子122。在一些實施例中，在一些實施例中，電晶體140可電性耦接或連接到二極體130。在一些實施例中，電晶體140可電性耦接或連接到電壓V4。在一些實施例中，電晶體140可電性連接在電壓V4與電晶體110的端子114之間。在一些實施例中，電晶體140可電性連接在電壓V4與電容器120的端子122之間。在一些實施例中，電晶體140可經配置以對電容器120進行充電。

在一些實施例中，電晶體140可包括一閘極142、一端子144以及一端子146。在一些實施例中，閘極142可經配置以接收來自二極體130的一訊號，藉此導通電晶體140。在一些實施例中，閘極142可電性耦接或連接到二極體130的端子132。

在一些實施例中，端子144可電性耦接或連接到電晶體110。在一些實施例中，端子144可電性耦接或連接到電晶體110的端子114。在一些實施例中，端子144可電性耦接或連接到電容器120。在一些實施例中，端子144可電性耦接或連接到電容器120的端子122。在一些實施例中，端子144可電性耦接或連接到二極體130的端子132。

在一些實施例中，端子146可經配置以接收電壓V4。在一些實施例中，電晶體140可為一NMOS。端子144可為電晶體140的一源極。端子146可為電晶體140的一汲極。在一些實施例中，電晶體140可為一PMOS。端子144可為電晶體140的一汲極。端子146可為電晶體140的一源極。

如圖1所示，一節點N1可連接在電晶體110的端子114與電容器120之間。一節點N2可連接在電晶體110的端子114與二極體130之間。一節點N3可連接在電晶體110的端子114與電晶體140之間。一節點N4可連接在二極體130與電晶體140之間。一節點N5可連接在電壓V4與電晶體140之間。在一些實施例中，節點N1、N2、N3的電壓位準可以是相同的。

在一些實施例中，電晶體140可為一等化器。在一些實施例中，節點N3的電壓位準等於節點N5的電壓位準。在一些實施例中，節點N2的電壓位準等於結點N5的電壓位準。在一些實施例中，節點N1的電壓位準等於節點N5的電壓位準。在一些實施例中，電晶體140可在二極體130以經導通之後被導通。

在一些實施例中，電壓V1與V4可連接到相同電源供應器。在一些實施例中，電壓V1與V4的每一個可為102V或是0V。

在一些實施例中，例如1.2V的一較高電壓(例如邏輯值「1」)可在電壓V2輸入以導通電晶體110，藉此寫入記憶體胞10的資料「1」或「0」。電荷或不安定的電荷可儲存在電容器120中，藉此儲存資料「1」或「0」。在一些情況下，寄生電容可造成儲存在電容器120中之電荷的損失，降低電容器120的端子122與端子124之間的電位差。當資料是「1」時，節點N1、N2、N3可能在電晶體110已經由於接面或單元漏失而導通之後降落。為了刷新資料「1」，電容器120之降低的電位差需要被往上拉。

在一些比較的實施例中，電晶體110會在節點N1週期性地導通而刷新資料「1」。然而，頻繁地導通/截止電晶體110會增加電容器120的功耗。依據圖1所繪製的實施例，電路100包括連接到記憶體胞10的二極體130以及電晶體140，其可幫助在節點N1、N2、N3處的電壓往上拉。在操作中，當在節點N1、N2、N3處的電壓是1.2V時，二極體130則被截止。隨著電荷損失的增加，導致節點N1、N2、N3處的電壓低於一第一臨界電壓，例如0.5V、0.6V或0.7V，二極體130將被導通。當二極體130導通之後，在節點N4處的電壓增加，電晶體140會被導通，將節點N1、N2、N3的電壓往上拉，藉此自動刷新資料「1」。在節點N1、N2、N3處的電壓超過或等於一第二臨界電壓，例如0.9V、1V、1.1V或1.2V之後，二極體130將被截止。電晶體140會自動被截止。藉由使用二極體130與電晶體140以在節點N1處自動刷新資料「1」，不需要頻繁地導通/截止電晶體110，其可降低電路100的功耗。

圖2A是佈局示意圖，例示本揭露一些實施例的半導體元件200。圖2B、圖2C、圖2D、圖2E是剖視示意圖，例示本揭露一些實施例如圖2A所示之半導體元件分別沿著剖線A-A'、B-B'、C-C'、D-D'的剖面。在一些實施例中，半導體元件200可包括一基底202、一電晶體210、一電容器220、一個二極體230以及一電晶體240。

基底202可為一半導體基底，例如一塊狀(bulk)半導體、一絕緣體上覆半導體(SOI)基底或類似物。基底202可包括一元素半導體，包括呈一單結晶形式、一多結晶形成或一非結晶形式的矽或鍺；一化合物半導體材料，包括以下至少其一：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及銻化銦；一合金半導體材料，包括以下至少其一：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP；任何其他適合的材料；或其組合。在一些實施例中，合金半導體基底可為具有梯度Ge特徵的SiGe合金，其中Si與Ge的組成從梯度SiGe特徵的一個位置處的一個比率改變為梯度SiGe特徵的另一個位置處的另一個比率。在另外的實施例中，SiGe合金形成在一矽基底上。在一些實施例中，一SiGe合金可被與SiGe合金接觸的另一種材料機械應變。在一些實施例中，基底202可具有一多層結構，或者是基底202可包括一多層化合物半導體結構。

如圖2A及圖2B所示，半導體元件200可包括一井區204。在一些實施例中，井區204可包括一第一導電類型。在一些實施例中，第一導電類型是一p型。在一些實施例中，p型摻雜物包括硼(B)、其他III族元素或其任意組合。在一些實施例中，第一導電類型是一n型。在一些實施例中，n型摻雜物包括砷(As)、磷(P)、其他V族元素或其任意組合。

如圖2A及圖2B所示，電晶體210可包括一閘極結構212、一摻雜區214以及一摻雜區216。電晶體210可對應如圖1所示的電晶體110。閘極結構212可對應如圖1所示的閘極112。摻雜區214可當作電晶體210的一端子並對應如圖1所示的端子114。摻雜區216可當作電晶體210的一端子並對應如圖1所示的端子116。該對摻雜區214與216亦可稱為一源極/汲極特徵。

閘極結構212可設置在基底202上。在一些實施例中，閘極結構212可電性連接到一電壓V2'。在一些實施例中，電壓V2可與如圖1所示的電壓V2相同。

在一些實施例中，閘極結構212可包括一閘極介電質(圖未示)以及一閘極電極(圖未示)。該閘極介電質可具有一單層或是一多層結構。在一些實施例中，該閘極介電質可包括介電材料，例如氧化矽、氮化矽、氮氧化矽、其他介電材料或其組合。在一些實施例中，該閘極介電質是一多層結構，其包括一界面層以及一高介電常數(介電常數大於4)的介電層。該界面層可包括介電材料，例如氧化矽、氮化矽、氮氧化矽、其他介電材料或其組合。該高介電常數的介電層可包括高介電常數的介電材料，例如HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其他適合的介電材料或其組合。在一些實施例中，該高介電常數的介電材料還可選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽及其組合。

該閘極電極可設置在該閘極介電質上。該閘極電極可包括多晶矽、矽鍺及/或包含元素以及化合物的至少一金屬材料，例如Mo、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi或所屬技術領域中之其他適合的導電材料。在一些實施例中，該閘極電極包括一功函數金屬層，其提供具有一n型金屬功函數或是一p型金屬功函數的一金屬閘極。該等p型金屬功函數材料所包括的材料例如釕、鈀、鉑、鈷、鎳、導電金屬氧化物或其他適合的材料。該等n金屬功函數材料所包括的材料例如鉿鋯、鈦、鉭、鋁、金屬碳化物(例如，碳化鉿、碳化鋯、碳化鈦以及碳化鋁)、鋁化物或其他適合的材料。

摻雜區214可設置在基底202中。摻雜區244可嵌設在井區204中。在一些實施例中，摻雜區214可經配置以電性耦接到電容器220。在一些實施例中，摻雜區214可經配置以電性耦接到二極體230。在一些實施例中，摻雜區214可經配置以電性耦接到電晶體240。在一些實施例中，摻雜區214可包括一第二導電類型，該第二導電類型不同於該第一導電類型。舉例來說，第一導電類型可為一p型，且該第二導電類型可為一n型。

摻雜區216可設置在基底202中。摻雜區216可嵌設在井區204中。在一些實施例中，摻雜區216可包括該第二導電類型。摻雜區214 與216可設置在閘極結構212的兩相對側邊。在一些實施例中，摻雜區216可經配置以電性耦接到一訊號，例如電壓V1'。在一些實施例中，電壓V1'可與如圖1所示的電壓V1相同。在一些實施例中，摻雜區216可電性耦接或連接到電晶體210的一位元線(圖未示)。

半導體元件可包括一間隙子218。間隙子218可設置在閘極結構212的側表面上。間隙子218可包括一單層結構或是一多層結構。間隙子218可包括介電材料，例如氧化矽、氮化矽、氮氧化矽、其他介電材料或其組合。

如圖2A及圖2B所示，電容結構220可設置在基底202上。在一些實施例中，電容結構220可經配置以耦接到電晶體210的摻雜區214。在一些實施例中，電容結構220可設置在基底202的摻雜區214上。在一些實施例中，電容結構220可直接設置在基底202的摻雜區214上。在一些實施例中，電容結構220可包括一電極222、一電極224以及一隔離層226。電容結構220可對應如圖1的電容器120。電極222可當作電容結構220的一第一端子並對應如圖1的端子122。電極224可當作電容結構220的一第二端子並對應如圖1所示的端子124。在一些實施例中，電晶體210比電晶體240更接近電容結構220。

在一些實施例中，電極222可電性耦接或連接到電晶體210的摻雜區214。在一些實施例中，電極222可接觸電晶體210的摻雜區214。電極222可包括一半導體材料或是一導電材料。該半導體材料可包括多晶矽或其他適合的材料。該等電材料可包括鎢、銅、鋁、鉭或其他適合的材料。

隔離層226可圍繞電極224。隔離層226可將電極222與電極 224分隔開。隔離層226可包括介電材料，例如氧化矽、氧化鎢、氧化鋯、氧化銅、氧化鋁、氧化鉿或類似物。

在一些實施例中，電極224可電性耦接或連接到一訊號，例如電壓V3'。電極224可與電極222藉由隔離層226而分隔開。電極224可包括一半導體材料或是一導電材料。該半導體材料可包括多晶矽或其他適合的材料。該導電材料可包括鎢、銅、鋁、鉭或其他適合的材料。在一些實施例中，電壓V3'可為接地。

如圖2A、圖2C、圖2D、圖2E所示，二極體230可設置在基底202中。在一些實施例中，摻雜區232可經配置以電性耦接或連接到電晶體210。在一些實施例中，摻雜區232可經配置以電性耦接或連接到電晶體210的摻雜區216。在一些實施例中，摻雜區232可經配置以電性耦接到電容結構220。在一些實施例中，摻雜區232可經配置以電性耦接到電容結構220的電極222。在一些實施例中，摻雜區232可經配置以電性耦接到電晶體240。在一些實施例中，摻雜區232可經配置以電性耦接到電晶體240的閘極(例如閘極結構242)。在一些實施例中，摻雜區214可包括第二導電類型。在一些實施例中，井區204的一部分以及摻雜區232可一起當作二極體230。在一些實施例中，摻雜區232的摻雜濃度可超過井區204的摻雜濃度。在一些實施例中，摻雜區232可當作一端子並對應如圖1所示的端子132。

在一些實施例中，半導體元件200可包括一摻雜區234。摻雜區234可設置在基底202中。在一些實施例中，在頂視圖中，摻雜區234可圍繞摻雜區232。在一些實施例中，摻雜區234可具有第一導電類型。在一些實施例中，摻雜區234可經配置以電性耦接到電晶體240的一端子 (例如摻雜區246)。在一些實施例中，摻雜區234的摻雜濃度可超過井區204的摻雜濃度。在一些實施例中，摻雜區234可電性連接到一電壓V4'。在一些實施例中，電壓V4'可為一DC電壓。在一些實施例中，電壓V4'的電壓位準可大於電壓V3'的電壓位準。

在一些實施例中，半導體元件200可包括一絕緣特徵271。絕緣特徵271可設置在基底202中。在一些實施例中，絕緣特徵271可圍繞摻雜區234。在一些實施例中，絕緣特徵271可為一淺溝隔離(STI)。在其他的實施例中，絕緣特徵271可包括一矽局部氧化(LOCOS)的一結構或是任何其他適合的絕緣結構。

在一些實施例中，半導體元件200可包括一摻雜區236。摻雜區236可設置在基底202中。在一些實施例中，摻雜區236可設置在絕緣特徵271下面。在一些實施例中，在頂視圖中，摻雜區236可圍繞摻雜區234。在一些實施例中，摻雜區236可具有第二導電類型。

在一些實施例中，半導體元件200可包括一井區238。井區238可包括在基底202中。在一些實施例中，井區238可設置在摻雜區236下面。在一些實施例中，井區238可與摻雜區234藉由井區204而分隔開。在一些實施例中，井區238可與摻雜區232藉由井區204而分隔開。在一些實施例中，井區238可具有第二導電類型。在一些實施例中，井區238的摻雜濃度可小於摻雜區236的摻雜濃度。在一些實施例中，絕緣特徵237、摻雜區236以及井區238可經配置以提供經由基底202而在二極體230與電晶體210(或240)之間的一導電路徑。

如圖2A、圖2B、圖2C以及圖2E，電晶體240可包括一閘極結構242、一摻雜區244以及一摻雜區246。電晶體240可對應如圖1所示的電晶體140。摻雜區244可當作電晶體240的一端子並對應如圖1所示的端子144。摻雜區246可當作電晶體240的一端子並對應如圖1所示的端子146。該對摻雜區244與246亦可視為一源極/汲極特徵。

閘極結構242可設置在基底202上。在一些實施例中，閘極結構242可包括一閘極介電質(圖未示)以及一閘極電極(圖未示)。在一些實施例中，閘極結構242的材料可相同或類似於閘極結構212的材料。

摻雜區244可設置在基底202中。摻雜區244可嵌設在井區204中。在一些實施例中，摻雜區244可經配置以電性耦接到電晶體210的摻雜區214。在一些實施例中，摻雜區244可經配置以電性耦接到電容結構220的電極222。在一些實施例中，摻雜區244可包括第二導電類型。在一些實施例中，摻雜區244可與摻雜區214藉由一絕緣特徵272而分隔開。

摻雜區246可設置在基底202中。摻雜區246可嵌設在井區204中。在一些實施例中，摻雜區246可包括第二導電類型。摻雜區244與246可設置在閘極結構242的相對兩側上。

半導體元件可包括一間隙子248。間隙子248可設置在閘極結構242的側表面上。間隙子248可包括一單層或是一多層結構。間隙子248可包括介電材料，例如氧化矽、氮化矽、氮氧化矽、其他介電材料或其組合。

如圖2A所示，半導體元件200可包括導電層252、254以及256。導電層252、254以及256可設置在基底202上。導電層252、254以及256可位在相同提升高度。導電層252、254以及256可包括導電材料，例如鎢、銅、鋁、鉭或其他適合的材料。

如圖2A、圖2B及圖2C所示，導電層252可經配置以將摻雜區214、摻雜區232、閘極結構242以及摻雜區244相互電性連接。

如圖2A及圖2E所示，導電層254可經配置以電性連接摻雜區234與246。

如圖2A及圖2B所示，導電層256可經配置以將摻雜區216電性連接到電壓V1'。

如圖2A、圖2B、圖2C、圖2D及圖2E，半導體元件200可包括導電通孔261、262、263、264、265、266以及267。導電通孔261、262、263、264、265、266以及267可包括一襯墊層(圖未示)、一阻障層(圖未示)以及一導電層(圖未示)。該襯墊層可包括氧化物或其他適合的材料。該阻障層可包括鈦、鉭、氮化鈦、氮化鉭、氮化錳或其組合。該導電層可包括金屬，例如鎢、銅、鋁、鉭、其合金或其組合。

如圖2B所示，導電通孔261可經配置以電性連接摻雜區216與導電層256。

如圖2B所示，導電通孔262可經配置以電性連接摻雜區216與導電層252。

如圖2B所示，導電通孔263可經配置以電性連接摻雜區244與導電層252。

如圖2B所示，導電通孔264可經配置以電性連接摻雜區246與導電層254。

如圖2C所示，導電通孔265可經配置以電性連接摻雜區232與導電層252。

如圖2C所示，導電通孔266可經配置以電性連接閘極結構242與導電層252。

如圖2E所示，導電通孔267可經配置以電性連接摻雜區234與導電層254。

在一些實施例中，如圖2A所示，摻雜區232可沿著Y軸而對準電晶體240的閘極結構242。在一些實施例中，如圖2B所示，電容結構220可沿著X軸而設置在電晶體210的閘極結構212與電晶體240的閘極結構242之間。

在一些實施例中，電晶體210與電容結構220可當作一記憶體胞。電荷或不安定的電荷可儲存到電容結構220中，藉此儲存資料「1」或「0」。在一些情況下，寄生電容可造成儲存在電容器220中之電荷的損失，降低電容器220的電極222與電極224之間的電位差。當資料是「1」時，電容結構220的電位差可能在電晶體110已經被截止之後降落。為了刷新資料「1」，電容器220之降低的電位差需要被往上拉。在此實施例中，半導體元件200還包括二極體230與電晶體240，其可輔助輔助上拉電容220的電位差。在此實施例中，當在二極體230與電容器220之間的一節點處的該電壓低於一臨界電壓時，二極體230將會導通。在二極體230已經導通之後，電晶體240將會導通以將電容結構220的電位差往上拉，藉此自動刷新資料「1」。

圖3是流程示意圖，例示本揭露一些實施例之半導體元件的製備方法300。

製備方法300以步驟302開始，其為提供一基底。一第一井區可形成在該基底內。該第一井區具有一第一導電類型。

製備方法300以步驟304繼續，其為形成一第一電晶體。該第一電晶體可包括一閘極結構以及一第一摻雜區。該閘極結構可電性耦接或連接到該半導體元件的一字元線。該第一摻雜區可包括一第二導電類型，該第二導電類型不同於該第一導電類型。

製備方法300以步驟306繼續，其為形成一電容結構。該電容結構可形成在該基底上。該電容結構可包括一第一電極以及一第二電極。該電容結構的該第一電極可電性連接到該第一電晶體的該第二端子。該電容結構的該第二電極可電性耦接或連接到一第一電極，其可為接地。該第一電晶體與該電容結構可一起當作一記憶體元件。

製備方法300以步驟308繼續，其為可形成一第二摻雜區。該第二摻雜區可包括該第二導電類型。該第二摻雜區與該第一井區的一部分可一起當作一個二極體。該第二摻雜區可電性耦接或連接到在該第一電晶體與該電容結構之間的一節點。

製備方法300以步驟310繼續，其為形成一第三摻雜區。該第三摻雜區可包括該第一導電類型。該第三摻雜區可圍繞該第二摻雜區。該第三摻雜區可與該第二摻雜區藉由該第一井區而分隔開。

製備方法300以步驟312繼續，其為形成一第四摻雜區。該第四摻雜區可包括該第二導電類型。該第四摻雜區可圍繞該第二摻雜區。該第四摻雜區可形成在例如STI的一絕緣特徵之下。

製備方法300以步驟314繼續，其為形成一第二井區。該第二井區可包括該第二導電類型。該第二井區可設置在該第四摻雜區下面。該第二井區可與該第二摻雜區藉由該第一井區而分隔開。該第二井區可與該第三摻雜區藉由該第一井區而分隔開。

製備方法300以步驟316繼續，其為形成一第二電晶體。該第二電晶體可當作一等化器。形成該第二電晶體可包括形成一第二閘極結構、一第五摻雜區以及一第六摻雜區。該第五摻雜區可包括該第二導電類型。該第五摻雜區可電性耦接或連接到該第二摻雜區。該第六摻雜區可包括該第二導電類型。該第六摻雜區可電性連接到該第三摻雜區。

製備方法300以步驟318繼續，其為形成一第一導電層以及一第二導電層。該第一導電層可形成在該基底上。該第一導電層可經配置以將該第一摻雜區、該第二閘極結構、該第五摻雜區以及該第二摻雜區相互電性耦接。該第二導電層可經配置以將該第六摻雜區電性耦接到該第三摻雜區。

製備方法300是僅為一例子，且並不意指將本揭露限制在申請專利範圍中所明確記載的內容之外。可在製備方法300的每個步驟之前、期間或之後提供額外的步驟，並且對於該製備方法的該等額外實施例，可以替換、消除或移動所描述的一些步驟。在一些實施例中，製備方法300還可包括並未在圖3所描述的一些步驟。在一些實施例中，製備方法300可包括在圖3所描述的一或多個步驟。

圖4A、圖5A、圖6A、圖7A、圖8A是剖視示意圖，例示本揭露一些實施例製備半導體元件的不同階段。圖4B到圖8B、圖4C到圖8C、圖4D到圖8D、圖4E到圖8E是剖視示意圖，例示分別沿著剖線A-A'、B-B'、C-C'、D-C'的剖面。

如圖4A、圖4B、圖4C、圖4D及圖4E所示，提供一基底202。基底202可包括一井區204。井區204可包括一第一導電類型。絕緣特徵271與272可形成在基底202中。在一些實施例中，可執行一蝕刻製程以形成從基底202的上表面凹陷的多個溝槽，然後可沉積例如氧化矽的介電材料以填滿該等溝槽，藉此形成絕緣特徵271與272。

如圖5A、圖5B、圖5C、圖5D及圖5E所示，閘極結構212與242可形成在基底202上。閘極結構212與閘極結構242的每一個可包括一閘極介電質以及一閘極電極。該閘極介電質與該閘極電極的製作技術可包含化學氣相沉積(CVD)、電漿加強CVD(PECVD)、可流動CVD(FCVD)或其他適合的製程。一間隙子218可形成在閘極結構212的側壁上。一間隙子248可形成在閘極結構242的側壁上。間隙子218與248可包括多層，其每一個的製作技術可包含CVD、PECVD、FCVD或其他適合的製程。

如圖6A、圖6B、圖6C、圖6D及圖6E所示，可形成摻雜區214、216、232、244、246，藉此形成一電晶體210、一個二極體230以及一電晶體240。摻雜區214、216、232、244、246可具有一第二導電類型，而第二導電類型是不同於第一導電類型。再者，一摻雜區236可形成在絕緣特徵271下面。一井區238可形成在摻雜區236下面。一摻雜區234可形成在基底202中。摻雜區234可具有第一導電類型。

如圖7A、圖7B、圖7C、圖7D及圖7E所示，可形成導電通孔261、262、263、264、265、266以及267。再者，可形成導電層252、254以及256。導電層252、254以及256的製作技術可包含噴濺、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電化學鍍覆(ECP)、電沉積(ELD)、原子層沉積(ALD)或類似製程或其組合。

如圖8A、圖8B、圖8C、圖8D及圖8E所示，可形成一電極222、一電極224以及一隔離層226，以界定一電容結構220在基底202上，藉此形成半導體元件200。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。