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JP2018152419A - 半導体記憶装置 - Google Patents

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JP2018152419A JP2017046395A JP2017046395A JP2018152419A JP 2018152419 A JP2018152419 A JP 2018152419A JP 2017046395 A JP2017046395 A JP 2017046395A JP 2017046395 A JP2017046395 A JP 2017046395A JP 2018152419 A JP2018152419 A JP 2018152419A
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Kazuyuki Azuma
和幸 東
一道 津村
Kazumichi Tsumura
一道 津村
勝又　竜太
Ryuta Katsumata
竜太 勝又
史隆 荒井
Fumitaka Arai
史隆 荒井
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Toshiba Memory Corp
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Abstract

【課題】小型で高性能な半導体記憶装置及びその製造方法を提供する。【解決手段】第１面及び前記第１面と反対側の第２面を持ち、基板を含まないメモリセルアレイ層であって、メモリセルアレイ領域に３次元配置された複数のメモリセルと、第１面または／及び第２面に埋め込まれた表面配線層とを含むメモリセルアレイ層を複数有し、それぞれの前記メモリセルアレイ層の前記表面配線層は、前記第１面に垂直な方向から見て重なるように設けられ、前記表面配線層同士が互いに接合されることによって、複数の前記メモリセルアレイ層が積層されている。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。
基板上に、絶縁層を介して電極層を複数積層した積層体に、メモリホールを形成し、そのメモリホール内に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造の半導体記憶装置が提案されている。また、この３次元構造のメモリセルアレイの制御回路をメモリセルアレイの直下又は直上に設ける技術が提案されている。
しかしながら、この例では、面積当たりのメモリ密度を十分に向上することができていない。
特開２０１１−２０４８２９号公報 特開２０１６−６２９０１号公報
小型で高性能な半導体記憶装置を提供する。
実施形態によれば、第１面及び前記第１面と反対側の第２面を持ち、基板を含まないメモリセルアレイ層であって、メモリセルアレイ領域に３次元配置された複数のメモリセルと、第１面または／及び第２面に埋め込まれた表面配線層とを含むメモリセルアレイ層を複数有し、
それぞれの前記メモリセルアレイ層の前記表面配線層は、前記第１面に垂直な方向から見て重なるように設けられ、前記表面配線層同士が互いに接合されることによって、複数の前記メモリセルアレイ層が積層されていることを特徴とする半導体記憶装置が提供される。
第１の実施形態に係る半導体記憶装置を示す模式断面図 第１の実施形態に係る半導体記憶装置を示す模式斜視図 第１の実施形態に係る半導体記憶装置を示す模式断面図 第１の実施形態に係る半導体記憶装置の一部を拡大した模式断面図 第１の実施形態に係る半導体記憶装置を示す模式斜視図 第１の実施形態に係る半導体記憶装置の製造方法を示す模式断面図 第１の実施形態に係る半導体記憶装置の製造方法を示す模式断面図 第１の実施形態に係る半導体記憶装置の製造方法を示す模式断面図 第１の実施形態に係る半導体記憶装置の製造方法を示す模式断面図 第１の実施形態の第１の変形例に係る半導体記憶装置の模式断面図 第１の実施形態の第２の変形例に係る半導体記憶装置の模式断面図 第２の実施形態に係る半導体記憶装置を示す模式断面図 第２の実施形態に係る半導体記憶装置の回路図 第２の実施形態に係る半導体記憶装置のシステムの構成を示すブロック図
以下、図面を参照し、実施の形態について説明する。なお、各図面中同じ要素には同じ符号を付している。
（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置の模式断面図である。第１の実施形態の半導体記憶装置は、メモリセルに対するデータの書き込み、消去、読み出しを制御する制御回路を含む周辺回路層１００と、３次元配置された複数の第１のメモリセルを含む第１のメモリセルアレイ層２００とが、向かい合うように接合して積層され、貼り合される構造を有している。また、第１のメモリセルアレイ層２００と、３次元配置された複数の第２のメモリセルを含む第２のメモリセルアレイ層３００とが、向かい合うように接合して積層され、貼り合される構造を有している。
まず、第１のメモリセルアレイ層２００について説明する。第１のメモリセルアレイ層２００は、図１における第１面（下面）Ｓａ１と第１面と反対側の第２面（上面）Ｓａ２を持ち、３次元構造の第１のメモリセルアレイ１０ａを有する。図２は、第１の実施形態に係る半導体記憶装置の模式斜視図であり、第１のメモリセルアレイ１０ａの模式斜視図である。なお、図２においては、電極間絶縁層などの一部の絶縁層の図示について省略している。また、図２は、図１と上下が逆となっており、図２における上側が第１面側であり、下側が第２面側である。
図２において、相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交し、複数層の電極層ＷＬが積層された方向をＺ方向（積層方向）とする。
第１のメモリセルアレイ１０ａは、電極層ＷＬと絶縁層１１とがそれぞれ１層ずつ交互に複数層積層された第１の積層体１２ａを有する。この第１の積層体１２ａ内には、Ｚ方向に延びる第１の柱状部１３ａが複数設けられている。第１の柱状部１３ａは例えば、円柱状もしくは楕円柱状に設けられる。複数の第１の柱状部１３ａは、例えば、ＸＹ面において、千鳥格子、もしくは、正方格子に配列されている。電極層ＷＬはＹ方向に複数のブロックに分離され、Ｘ方向に延びている。
電極層ＷＬは、例えば、シリコンを主成分として含む層である。さらに、電極層ＷＬは、シリコン層に導電性を持たせるための不純物として、ボロンを含んでいる。また、電極層ＷＬは、金属シリサイドを含んでいてもよい。
絶縁層１１は、例えばシリコンと酸素を主に含んでおり、シリコン酸化膜（ＳｉＯ）、シリコン酸窒化膜（ＳｉＯＮ）、炭素含有シリコン酸化膜（ＳｉＯＣ）などである。
第１の柱状部１３ａの第１面Ｓａ１側である上部にはドレイン側選択ゲートＳＧＤ、第２面Ｓａ２側である下部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤは最上層の電極層ＷＬ上に絶縁層１１を介して設けられている。ソース側選択ゲートＳＧＳは最下層の電極層ＷＬ下に絶縁層１１を介して設けられている。ここで、例えば、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、１層の電極層ＷＬよりも厚く形成することができる。
第１の柱状部１３ａの第１面Ｓａ１側である上端部には、第１のビット線１６ａが接続されている。第１のビット線１６ａは複数設けられ、金属が用いられている。複数の第１のビット線１６ａは、Ｘ方向に離間して、Ｙ方向に延びている。第１のビット線１６ａは、ドレイン側選択ゲートＳＧＤ上に絶縁層１１及び層間絶縁層１４を介して設けられている。
第１の柱状部１３ａの第２面Ｓａ２側である下端部には、第１のソース線１７ａが接続されている。第１のソース線１７ａは、ソース側選択ゲートＳＧＳ下に層間絶縁層１５を介して設けられている。また、第１の柱状部１３ａの下端部であって、第１のソース線１７ａのさらに下側には、層間絶縁層１８内に第１のソース側配線層１９ａが設けられている。層間絶縁層１８は積層された層であってもよい。
図３は、第１の実施形態に係る半導体記憶装置の模式断面図であり、第１の柱状部近傍の模式断面図である。図４は、図３の第１の柱状部近傍の一部であるＡ部を拡大した模式断面図である。図３及び図４は、図２におけるＹＺ面に平行な断面を表している。
図３に示すように、第１の柱状部１３ａは、複数の電極層ＷＬ、複数の絶縁層１１を含む第１の積層体１２ａ内に形成されるＩ字状のメモリホール内に形成される。そのメモリホール内には、半導体チャネルとしてのチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。
図４に示すように、メモリセルＭＣはメモリホールの内壁とチャネルボディ２０との間には、メモリ膜２１が設けられている。メモリ膜２１は、例えば、ブロック絶縁膜２２と電荷蓄積膜２３とトンネル絶縁膜２４とを有する。電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック絶縁膜２２、電荷蓄積膜２３、及びトンネル絶縁膜２４が設けられている。
チャネルボディ２０は積層体の積層方向に延びる筒状に設けられ、そのチャネルボディ２０の外周面を囲むようにメモリ膜２１が積層体の積層方向に延びつつ筒状に設けられている。電極層ＷＬはメモリ膜２１を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜２５が設けられている。コア絶縁膜２５は、例えばシリコン酸化膜である。
ブロック絶縁膜２２は電極層ＷＬに接し、トンネル絶縁膜２４はチャネルボディ２０に接し、ブロック絶縁膜２２とトンネル絶縁膜２４との間に電荷蓄積膜２３が設けられている。
チャネルボディ２０はメモリセルＭＣにおけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜２３はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
第１の実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置となっている。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜２３は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。浮遊ゲート型のメモリセルであってもかまわない。
トンネル絶縁膜２４は、電荷蓄積膜２３にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜２３に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル絶縁膜２４は、例えばシリコン酸化膜である。
あるいは、トンネル絶縁膜として、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を用いてもよい。トンネル絶縁膜としてＯＮＯ膜を用いると、シリコン酸化膜の単層に比べて、低電界で消去動作を行うことができる。
ブロック絶縁膜２２は、電荷蓄積膜２３に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。ブロック絶縁膜２２は、例えば、電極層ＷＬに接して設けられたシリコン窒化膜２２１とシリコン窒化膜２２１と電荷蓄積膜２３との間に設けられたシリコン酸化膜２２２とを有する。
シリコン酸化膜２２２よりも誘電率の高い膜であるシリコン窒化膜２２１を電極層ＷＬに接して設けることで、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制することができる。すなわち、ブロック絶縁膜３５として、シリコン酸化膜とシリコン窒化膜との積層膜を使うことで、電荷ブロッキング性を高めることができる。
図２及び図３に示すように、第１の柱状部１３ａの上部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の下部にはソース側選択トランジスタＳＴＳが設けられている。
メモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、積層体の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜２６（図３）が設けられている。第１の柱状部１３ａに設けられた、ドレイン側選択トランジスタＳＴＤのチャネルボディ２０は、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜２７（図３）が設けられている。第１の柱状部１３ａに設けられた、ソース側選択トランジスタＳＴＳのチャネルボディ２０は、ソース側選択ゲートＳＧＳの下方で、ソース線ＳＬと接続されている。
ソース線ＳＬのさらに下方には、層間絶縁層１８内に第１のソース側配線層１９ａが設けられている。
これら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｉ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に配置されている。
図１は、前記した第１のメモリセルアレイ１０ａにおけるＸ方向の端部の領域を示す。複数のメモリセルＭＣが配置された第１のメモリセルアレイ領域２８ａの端部には、Ｘ方向に延びる電極層ＷＬの階段構造部２９が形成されている。階段構造部２９において、各層の電極層ＷＬのＸ方向の端部は階段状に形成されている。階段構造部２９には、階段状に形成された各層の電極層ＷＬと接続された複数のコンタクトプラグ３０が設けられている。コンタクトプラグ３０は、層間絶縁層３１を貫通して階段状の各層の電極層ＷＬに接続している。
また、階段構造部２９において、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ）はコンタクトプラグ３２に接続している。
電極層ＷＬと接続されたコンタクトプラグ３０は、ワード配線層３３に接続されている。選択ゲートＳＧと接続されたコンタクトプラグ３２は、選択ゲート配線層３４に接続されている。ワード配線層３３と選択ゲート配線層３４は同じレイヤーに設けられている。
第１のメモリセルアレイ層２００は基板を含んでいない。また、第１のソース線ＳＬより第２面側にさらに第１のソース側配線層１９ａが設けられている。
ワード配線層３３及び選択ゲート配線層３４の少なくとも一部は、他の配線層やプラグによって、第１面に垂直な方向から見て第１のメモリセルアレイ領域２８ａの外側に、ワード線引出部３５及び選択ゲート線引出部３６として引き出される。第１のメモリセルアレイ領域２８ａの外側に引き出されたワード線引出部３５及び選択ゲート線引出部３６は、第１のメモリセルアレイ領域２８ａの外側に設けられた第１の信号線引出電極３７ａに接続されている。
また、第１の柱状部１３ａのチャネルボディ２０と第１のビット線ＢＬ及び第１のソース線ＳＬは電気的に接続されている。さらに、第１のビット線ＢＬ及び第１のソース線ＳＬの少なくとも一部も同様に、他の配線層やプラグによって、第１面に垂直な方向から見て第１のメモリセルアレイ領域２８ａの外側に、第１のビット線引出部及び第１のソース線引出部として引き出される（図示しない）。第１のメモリセルアレイ領域２８ａの外側に引き出された第１のビット線引出部及び第１のソース線引出部は、第１のメモリセルアレイ領域２８ａの外側に設けられた第１の信号線引出電極３７ａに接続されている。
第１のメモリセルアレイ層２００の第１面Ｓａ１及び第２面Ｓａ２には、第１の表面配線層３８ａ及び第２の表面配線層３９ａが設けられている。第１の表面配線層３８ａ及び第２の表面配線層３９ａは、それぞれ第１面Ｓａ１及び第２面Ｓａ２に埋め込まれており、図示しない層間絶縁層から表面が露出している。ここで、例えば、第１の信号線引出電極３７ａは第１のメモリセルアレイ層２００の第１面Ｓａ１及び第２面Ｓａ２にそれぞれ設けられた第１の表面配線層３８ａ及び第２の表面配線層３９ａに電気的に接続されている。第１の信号線引出電極３７ａ、第１の表面配線層３８ａ及び第２の表面配線層３９ａは第１のメモリセルアレイ層２００を貫通している。
また、第１のメモリセルアレイ領域２８ａの外側に、第１の外部接続電極４０ａが設けられている。すなわち、第１の外部接続電極４０ａは、メモリセルアレイにおける階段構造部よりもさらに外側の領域に設けられている。第１の外部接続電極４０ａは、第１のメモリセルアレイ層２００の第１面Ｓａ１及び第２面Ｓａ２にそれぞれ設けられた第１の表面配線層３８ａ及び第２の表面配線層３９ａに電気的に接続されている。第１の表面配線層３８ａ及び第２の表面配線層３９ａは、それぞれ第１面Ｓａ１及び第２面Ｓａ２に埋め込まれており、図示しない層間絶縁層から表面が露出している。第１の外部接続電極４０ａ、第１の表面配線層３８ａ及び第２の表面配線層３９ａは第１のメモリセルアレイ層２００を貫通している。
周辺回路層１００は回路用基板１を含む。周辺回路層１００の回路用基板１は、例えばシリコン基板である。周辺回路層の回路用基板１の回路形成面には、制御回路が形成されている。制御回路としては、トランジスタを含む集積回路として形成されている。トランジスタとしては、ゲート電極、ソース／ドレイン領域などを有するＭＯＳＦＥＴ構造を有する。ＭＯＳＦＥＴのソース／ドレイン領域は、他の配線層やプラグによって、回路側接続電極４１に接続されている。回路側接続電極４１は、周辺回路層１００の回路形成面に設けられた回路側配線層４２に電気的に接続されている。回路側配線層４２は、回路形成面に埋め込まれており、図示しない層間絶縁層から表面が露出している。
第２のメモリセルアレイ層３００は、図１乃至図４に示した第１のメモリセルアレイ層２００と同様の構成となっている。すなわち、第２のメモリセルアレイ層３００は、図１における第３面（下面）Ｓｂ１と第３面と反対側の第４面（上面）Ｓｂ２を持ち、３次元構造の第２のメモリセルアレイ１０ｂを有する。その他、同様の構成については記載を省略する。
第２のメモリセルアレイ層３００は基板を含んでいない。また、第２のソース線ＳＬより第４面側にさらに第２のソース側配線層１９ｂが設けられている。
第１のメモリセルアレイ層２００と同様に、ワード配線層３３及び選択ゲート配線層３４の少なくとも一部は他の配線層やプラグによって、第３面に垂直な方向から見て第２のメモリセルアレイ領域２８ｂの外側に、ワード線引出部３５及び選択ゲート線引出部３６として引き出される。第２のメモリセルアレイ領域２８ｂの外側に引き出されたワード線引出部３５及び選択ゲート線引出部３６は、第２のメモリセルアレイ領域２８ｂの外側に設けられた第２の信号線引出電極３７ｂに接続されている。
また、第２の柱状部１３ｂのチャネルボディ２０と第２のビット線ＢＬ及び第２のソース線ＳＬは電気的に接続されている。さらに、第２のビット線ＢＬ及び第２のソース線ＳＬの少なくとも一部は、他の配線層やプラグによって、第３面に垂直な方向から見て第２のメモリセルアレイ領域２８ｂの外側に、第２のビット線引出部及び第２のソース線引出部として引き出される。第１のメモリセルアレイ領域２８ｂの外側に引き出された第２のビット線引出部及び第２のソース線引出部は、第２のメモリセルアレイ領域２８ｂの外側に設けられた第２の信号線引出電極３７ｂに接続されている。なお、第２のメモリセルアレイ領域２８ｂ内の構成は、第１のメモリセルアレイ層２００と同じであるので符号の記載を省略する。
第２のメモリセルアレイ層３００の第３面Ｓｂ１及び第４面Ｓｂ２には、第３の表面配線層３８ｂ及び第４の表面配線層３９ｂが設けられている。第３の表面配線層３８ｂ及び第４の表面配線層３９ｂは、それぞれ第３面Ｓｂ１及び第４面Ｓｂ２に埋め込まれており、図示しない層間絶縁層から表面が露出している。ここで、例えば、第２の信号線引出電極３７ｂは第２のメモリセルアレイ層３００の第３面及び第４面にそれぞれ設けられた第３の表面配線層３８ｂ及び第４の表面配線層３９ｂに電気的に接続されている。第２の信号線引出電極、第３及び第４の表面配線層は、第２のメモリセルアレイ層３００を貫通している。
また、第２のメモリセルアレイ領域２８ｂの外側に、第２の外部接続電極４０ｂが設けられている。すなわち、第２の外部接続電極４０ｂは、メモリセルアレイにおける階段構造部よりもさらに外側の領域に設けられている。第２の外部接続電極４０ｂは、第２のメモリセルアレイ層３００の第３面Ｓｂ１及び第４面Ｓｂ２にそれぞれ設けられた第３の表面配線層３８ｂ及び第４の表面配線層３９ｂに電気的に接続されている。第３の表面配線層３８ｂ及び第４の表面配線層３９ｂは、それぞれ第３面Ｓｂ１及び第４面Ｓｂ２に埋め込まれており、図示しない層間絶縁層から表面が露出している。第２の外部接続電極４０ｂ、第３の表面配線層３８ｂ及び第４の表面配線層３９ｂは第２のメモリセルアレイ層３００を貫通している。第４の表面配線層３９ｂのうち、第２の外部接続電極４０ｂに電気的に接続された表面配線層上に、外部接続パッド５２が設けられる。
図１に示すように、第１面Ｓａ１に設けられた第１の表面配線層３８ａは、回路形成面に設けられた回路側配線層４２と貼り合され、接合されている。第１の表面配線層３８ａ及び回路側配線層４２は、例えば銅または銅を主成分とする銅合金である。第１の表面配線層３８ａ及び回路側配線層４２の周囲には絶縁膜（図示せず）が設けられている。絶縁膜は、例えば無機膜、樹脂膜などである。第１のメモリセルアレイ層２００と周辺回路層１００は第１の表面配線層３８ａ及び回路側配線層４２を介して、電気的に接続されている。
また、図１に示すように、第２面Ｓａ２に設けられた第２の表面配線層３９ａは、第３面Ｓｂ１に設けられた第３の表面配線層３８ｂと貼り合され、接合されている。第２の表面配線層３９ａ及び第３の表面配線層３８ｂは、例えば銅または銅を主成分とする銅合金である。第２面に設けられた第２の表面配線層３９ａ及び第３面Ｓｂ１に設けられた第３の表面配線層３８ｂの周囲には絶縁膜（図示せず）が設けられている。絶縁膜は、例えば無機膜であり、シリコン窒化膜を含む。第１のメモリセルアレイ層と第２のメモリセルアレイ層は、第２の表面配線層３９ａ及び第３の表面配線層３８ｂを介して、電気的に接続されている。
なお、配線層の周囲の絶縁膜が無機膜の場合、接合面において配線層同士の接合を行うとともに、無機膜同士の水素接合を利用した接合を行うことができる。よって、絶縁膜として無機膜を用いると、接合面の隙間が生じにくいため、樹脂膜を用いたアンダーフィルを行う必要がなくなるという点で好ましい。
図５は、第１の実施形態に係る半導体記憶装置の模式斜視図であり、周辺回路層、第１のメモリセルアレイ層及び第２のメモリセルアレイ層の電気的な接続状態に関する模式斜視図である。
図５に示すように、周辺回路層１００、第１のメモリセルアレイ層２００及び第２のメモリセルアレイ層３００は第１の信号線引出電極、第２の信号線引出電極、第１外部接続電極及び第２外部接続電極（図示しない）によって、電気的に接続されている。メモリセルアレイ領域２８ａ，２８ｂの外側に信号線引出電極を設け、メモリセルアレイ領域の外側であって、メモリセルアレイにおける階段構造部よりもさらに外側の領域に外部接続電極が設けられている。メモリセルアレイ層の信号線引出電極及び外部接続電極は、第１面Ｓａ１に垂直な方向から見て、それぞれ、重なる領域に設けられている。信号線引出電極は表面配線層３９ａ，３９ｂに電気的に接続され、最上層となる第２のメモリセルアレイ層３００の外部接続電極は外部接続パッド５２に電気的に接続されている。なお、図５において、第１の信号線引出電極、第２の信号線引出電極、第１外部接続電極及び第２外部接続電極などの電気的な接続状態を一部のみ示し、それ以外は、図示を省略している。
図６乃至図９を用いて、第１の実施形態に係る半導体記憶装置の製造方法について説明する。図６乃至図９は第１の実施形態に係る半導体記憶装置の製造方法に係り、半導体記憶装置の一断面図である。
図６に示すように、回路用基板１上にトランジスタなどを含む制御回路を形成し、絶縁膜（図示せず）から表面が露出する回路側配線層４２を有する周辺回路層１００を形成する。また、他の基板２下にバッファ層として、第１の絶縁層５０、例えばシリコン酸化膜が形成され、第１の絶縁層５０下に第１のソース線側配線層１９ａ及び第１のソース線１７ａが形成され、第１のソース線１７ａ下に第１の選択ゲートＳＧ、複数の電極層ＷＬなどが形成される。次にメモリストリングＭＳ、階段構造部２９などが形成される。さらに第１の外部接続電極４０ａ、第１の信号線引出電極３７ａ及び絶縁膜（図示せず）から表面が露出する第１の表面配線層３８ａが形成され、第１のメモリセルアレイ層２００が形成される。続いて、周辺回路層１００の回路側配線層４２及び第１のメモリセルアレイ層２００の第１の表面配線層３８ａが向かい合うように積層される。
次に、図７に示すように、周辺回路層１００及び第１のメモリセルアレイ層２００が積層される。このとき、回路側配線層４２及び第１の表面配線層３８ａは接合される。その接合方法としては、例えば機械的圧力をかけて接合され、拡散接合される。あるいは接合面に不活性プラズマ処理を行い、接合面にＯＨ基を形成することで生じる水素結合を利用して接合される。あるいは有機接着剤等を用いて接合される。その後、例えばＫＯＨなどの薬液により、基板２を除去する。この時、各配線層の周囲の絶縁膜同士も接合されることができる。
メモリセルアレイ層は基板を有していないため、メモリセルアレイ層にかかる応力によって変形しやすく、積層された半導体記憶装置が反ってしまうことが考えられる。そこで、第２の絶縁層５１を形成する。第２の絶縁層５１は、基板を除去した後に生じる反りとは逆方向の応力を有する層であり、応力調整膜として形成される。第２の絶縁層５１としては、例えばシリコン窒化膜を形成する。このようにすることによって、半導体記憶装置に生じる応力を緩和させることができ、半導体記憶装置の反りを抑制することができる。
次に、第１の外部接続電極４０ａ及び第１の信号線引出電極３７ａの上面が露出するように、第１の絶縁層５０及び第２の絶縁層５１を除去し、溝を形成する。図８に示すように、その溝に接合金属となる第２の表面配線層３９ａを形成し、第２の表面配線層３９ａの上面を露出させる。
次に、図８に続いて、図６に示す周辺回路層１００に代えて第１のメモリセルアレイ層２００とし、図６に示す第１のメモリセルアレイ層２００に代えて第２のメモリセルアレイ層３００として、図６乃至図８と同様の工程を繰り返す。図９に示すように、上面に露出した第４の表面配線層３９ｂのうち、第２の外部接続電極４０ｂに電気的に接続する表面配線層上に、外部接続パッド５２を形成する。このようにして、周辺回路層１００、第１のメモリセルアレイ層２００及び第２のメモリセルアレイ層３００が積層された半導体記憶装置を形成することができる。
第１の実施形態では、第１のメモリセルアレイ層２００上に第２のメモリセルアレイ層３００を積層したが、さらに、第２のメモリセルアレイ層３００上に一層または多層の他のメモリセルアレイ層を積層してもよい。このとき、一層または多層の他のメモリセルアレイ層の少なくとも一部の層が基板を含んでいてもよい。その場合、積層された半導体記憶装置の反りを低減することができる。
また、周辺回路層１００を積層せず、メモリセルアレイ層の積層体のみを形成してもかまわない。
（第１の変形例）
図１０は、第１の実施形態の第１の変形例に係る半導体記憶装置の模式断面図である。第１のメモリセルアレイ層２００のメモリストリングＭＳ１と第２のメモリセルアレイ層３００のメモリストリングＭＳ２とを接続する配線層６１が設けられている。配線層６１はメモリセルアレイ領域の内側に設けられており、第１のメモリセルアレイ層２００の第１ソース側配線層１９ａ及び第２メモリセルアレイ層３００の第２のビット線１６ｂと接続している。第１のメモリセルアレイ層と第２のメモリセルアレイ層とは、メモリセルアレイ領域の外側に設けられた信号線引出電極を介さずに接続されている。
第１の変形例では、第１のメモリセルアレイ層と第２のメモリセルアレイ層とが、メモリセルアレイ領域の外側に設けられた信号線引出電極に加えて、メモリセルアレイ領域の内側に設けられた配線層を用いて接続されている。
このように形成することによって、メモリセルアレイ層の接続に必要な電極面積を低減することができ、チップ面積を低減することができる。
（第２の変形例）
図１１は、第１の実施形態の第２の変形例に係る半導体記憶装置の模式断面図である。外部接続電極の記載は省略する。
第１のメモリセルアレイ層２００のワード配線層及び選択ゲート配線層の少なくとも一部は、他の配線層やプラグによって、ワード線引出部３５及び選択ゲート線引出部３６として引き出され、第１面Ｓａ１に垂直な方向から見て第１のメモリセルアレイ領域２８ａの内側に折り返される。第１のメモリセルアレイ領域２８ａの内側に引き出されたワード線引出部３５及び選択ゲート線引出部３６は、第１のメモリセルアレイ領域２８ａの内側に設けられた第１の信号線引出電極３７ａに接続されている。
また、第１のビット線ＢＬ及び第１のソース線ＳＬの少なくとも一部も同様に、他の配線層やプラグによって、第１のビット線引出部及び第１のソース線引出部として引き出され、第１面Ｓａ１に垂直な方向から見て第１のメモリセルアレイ領域２８ａの内側に折り返される（図示しない）。第１のメモリセルアレイ領域２８ａの内側に引き出された第１のビット線引出部及び第１のソース線引出部は、第１のメモリセルアレイ領域２８ａの内側に設けられた第１の信号線引出電極３７ａに接続されている。
また、第２面Ｓａ２側の第１のソース側配線層１９ａは、第１のメモリセルアレイ領域２８ａの内側に設けられた第１の信号線引出電極３７ａに接続されている。ここで、第１の信号線引出電極３７ａの一部は第１のメモリセルアレイ領域２８ａの外側に設けられていてもよい。
第１のメモリセルアレイ層２００の第１面Ｓａ１及び第２面Ｓａ２には、メモリセルアレイ領域の内側に、それぞれ、第１の表面配線層３８ａ及び第２の表面配線層３９ａが設けられている。メモリセルアレイ領域の内側に設けられた第１の表面配線層３８ａ及び第２の表面配線層３９ａは、第１の信号線引出電極３７ａに電気的に接続されている。
第２のメモリセルアレイ層３００は、第１のメモリセルアレイ層２００と同様に、ワード配線層及び選択ゲート配線層の少なくとも一部は他の配線層やプラグによって、ワード線引出部３５及び選択ゲート線引出部３６として引き出され、第３面Ｓｂ１に垂直な方向から見て第２のメモリセルアレイ領域２８ｂの内側に折り返される。第２のメモリセルアレイ領域２８ｂの内側に引き出されたワード線引出部３５及び選択ゲート線引出部３６は、第２のメモリセルアレイ領域２８ｂの内側に設けられた第２の信号線引出電極３７ｂに接続されている。
また、第２のビット線ＢＬ及び第２のソース線ＳＬの少なくとも一部は、他の配線層やプラグによって、第２のビット線引出部及び第２のソース線引出部として引き出され、第３面に垂直な方向から見て第２のメモリセルアレイ領域２８ｂの内側に折り返される（図示しない）。第２のメモリセルアレイ領域２８ｂの内側に引き出された第２のビット線引出部及び第２のソース線引出部は、第２のメモリセルアレイ領域２８ｂの内側に設けられた第２の信号線引出電極３７ｂに接続されている。ここで、第２の信号線引出電極３７ｂの一部は第２のメモリセルアレイ領域２８ｂの外側に設けられていてもよい。
第２のメモリセルアレイ層３００の第３面Ｓｂ１には、メモリセルアレイ領域の内側に、第３の表面配線層３８ｂが設けられている。メモリセルアレイ領域の内側に設けられた第３の表面配線層３８は、第２の信号線引出電極３７ｂに電気的に接続されている。ここで、第２のメモリセルアレイ層３００の第４面Ｓｂ２にも、メモリセルアレイ領域の内側に、第４の表面配線層（図示しない）が設けられていてもよい。この場合、メモリセルアレイ領域の内側に設けられた第４の表面配線層は、第２の信号線引出電極３７ｂに電気的に接続されている。
したがって、各メモリセルアレイ層の信号線引出電極は、メモリセルアレイ領域の内側に設けられた表面配線層に接続され、各メモリアレイ層の表面配線層は、第１面に垂直な方向から見て、それぞれ重なる領域に設けることができる。よって、複数のメモリセルアレイ層を積層した場合、チップ面積をさらに小さくするとともに、配線長を抑えることができ、動作遅延を抑制することができる。
第２の変形例によれば、メモリセルアレイ領域の内側に少なくとも一部のビット線やワード線などを折り返している。ビット線引出部及びワード線引出部などを介して接続された信号線引出電極をメモリセルアレイ領域の内側に設けている。また、各メモリセルアレイ層の信号線引出電極は、メモリセルアレイ領域の内側に設けられた表面配線層に接続され、各メモリアレイ層の表面配線層は、第１面に垂直な方向から見て、それぞれ重なる領域に設けることができる。よって、複数のメモリセルアレイ層を積層した場合、チップ面積をさらに小さくするとともに、配線長を抑えることができ、動作遅延を抑制することができる。
第１の実施形態によれば、第１のメモリセルアレイ層２００及び第２のメモリセルアレイ層３００は基板（例えば、シリコン基板）を有していない。したがって、第１のメモリセルアレイ層２００と第２のメモリセルアレイ層３００を積層させ、電気的に接続させるにあたって、ＴＳＶ（Through Silicon Via）を形成することなく、接続することが可能となる。よって、コストや処理時間がかかる基板のエッチング工程や、基板とビアとの短絡を防止するための絶縁膜の形成を行う必要がなく、コストの削減、スループットの向上を図ることができる。
また、メモリセルアレイ層と周辺回路層とを異なるウェハプロセスで形成するため、メモリセルアレイ層を形成する際に高温の熱処理が必要である場合であっても、周辺回路層のトランジスタの不純物拡散や金属の配線層の劣化などの悪影響を抑制することができる。
また、メモリセルアレイ層は、第１面が周辺回路層と向かい合うように積層されている。メモリセルアレイ層の第１面側にビット線やワード線を引出し、ビット線やワード線を信号線引出電極に接続している。メモリセルアレイ層は、第１面が周辺回路層と向かい合うように積層されているため、電極層の引き回し距離を低減することができ、動作速度への悪影響を抑制することができる。
さらに、第１の実施形態によれば、周辺回路層上に複数層のメモリセルアレイ層を積層している。よって、１つのメモリセルアレイ層の積層体が４８層の場合、例えば２つのメモリセルアレイ層を積層することによって、４８層のプロセス技術を用いて、４８層の２倍の９６層のメモリセルアレイを実現することができる。したがって、容易にメモリ密度を向上させることが可能となる。
さらに、メモリセルアレイ領域の外側に少なくとも一部のビット線やワード線などを引出し、ビット線引出部及びワード線引出部などを介して接続された信号線引出電極を、メモリセルアレイ領域の外側に設けている。また、メモリセルアレイ領域の外側であって、メモリセルアレイにおける階段構造部よりもさらに外側の領域に外部接続電極を設けている。各メモリセルアレイ層の信号線引出電極及び外部接続電極は、第１面に垂直な方向から見て、それぞれ重なる領域に設けられている。よって、複数のメモリセルアレイ層を積層した場合、配線長を抑えることができ、動作遅延を抑制することができる。
あるいは、メモリセルアレイ領域の内側に少なくとも一部のビット線やワード線などを折り返している。ビット線引出部及びワード線引出部などを介して接続された信号線引出電極をメモリセルアレイ領域の内側に設けている。また、各メモリセルアレイ層の信号線引出電極は、メモリセルアレイ領域の内側に設けられた表面配線層に接続され、各メモリアレイ層の表面配線層は、第１面に垂直な方向から見て、それぞれ重なる領域に設けられている。よって、複数のメモリセルアレイ層を積層した場合、チップ面積をさらに小さくするとともに、配線長を抑えることができ、動作遅延を抑制することができる。
また、外部接続電極、及び外部接続電極に接続された表面配線層は、メモリセルアレイ層または／及び周辺回路層によって上下を挟まれた層（ここでは第１のメモリセルアレイ層）を少なくとも貫通するように設けられている。また、信号線引出電極、及び信号線引出電極に接続された表面配線層は、メモリセルアレイ層または／及び周辺回路層によって上下を挟まれた層（ここでは第１のメモリセルアレイ層）を少なくとも貫通するように設けられている。したがって、複数のメモリセルアレイ層を積層した場合、配線長をより抑えることができ、動作遅延をより抑制することができ、信頼性を向上することができる。
さらに、外部接続電極は、メモリセルに接続されないようなレイアウトが可能となり、外部接続パッドからメモリセルを介さずに周辺回路層に外部信号を入力することができる。このようにすることによって、動作遅延などの悪影響をさらに抑制することができる。また、信号線引出電極は、メモリセルに接続されないルートでも各メモリセルアレイ層に電気的に接続されるため、メモリセルを介さずに各層の信号線が接続されることになる。このようにすることによって、動作遅延などの悪影響をさらに抑制することができる。
また、メモリセルアレイ層は基板を有しておらず、ＴＳＶ等のシリコン貫通電極を形成する必要がない。メモリセルアレイ層の第２面側（第４面側）には基板が設けられる代わりに、ソース側配線層が設けられている。よって、積層されたメモリセルアレイ層を任意に接続することができるとともに、チップ面積を増加させることなく、配線領域を増加させることができる。
さらに、第１のソース線ＳＬの第１のソース引出部として、第１のソース側配線層を用いることができる。第２のソース線ＳＬの第２のソース線引出部として、第２のソース側配線層を用いることができる。このように、柱状部がＩ字状となっているメモリセルストリングを有するメモリセルアレイにおいて、ソース線の第２面側（第４面側）にソース側配線層を設けることによって、ソース線から信号線引出電極までの配線長を効率的に抑えることができる。
また、第２のメモリセルアレイ層の信号線引出電極及び表面配線層についても、第１のメモリセルアレイ層と同様に、第２のメモリセルアレイ層を貫通するように形成してもよい。この場合、第１のメモリセルアレイ層及び第２のメモリセルアレイ層におけるデバイス構造を共通化することができ、メモリセルアレイ層に生じる応力などの特性をそろえることができるという点で好ましい。加えて、第１のメモリセルアレイ層及び第２のメモリセルアレイ層におけるプロセスを共通化することができ、メモリセルアレイ層を効率よく製造することができるという点で好ましい。
また、第１のメモリセルアレイ層または第２のメモリセルアレイ層では、第１面側または第３面側にビット線やワード線が引出され、ビット線やワード線は信号線引出電極に接続されている。第１のメモリセルアレイ層は、第１面が周辺回路層と向かい合うように積層され、第２のメモリセルアレイ層は、第３面が第１のメモリセルアレイ層と向かい合うように積層されている。つまり、第１のメモリセルアレイ層及び第２のメモリセルアレイ層は、同じ方向に信号線が引き出され、第１のメモリセルアレイ層及び第２のメモリセルアレイ層の向きが揃うように積層されている。このように、周辺回路層が設けられた側（図１において下側）にビット線やワード線を引出して周辺回路層上に積層しているため、電極層の引き回し距離を低減することができ、動作速度への悪影響を抑制することができる。
また、仮に、第１のメモリセルアレイ層及び第２のメモリセルアレイ層の向きを揃えずに向かい合わせて積層する場合、一方のメモリセルアレイ層について、例えばテープ上などに配置し、テープ上で基板を除去してから、基板が除去された面が周辺回路または他方のメモリセルアレイ層と向かい合うように積層する必要がある。第１のメモリセルアレイ層及び第２のメモリセルアレイ層の向きを揃えて積層すると、テープなどを用いる必要がなくなる。つまり、基板上に形成されたメモリセルアレイ層を、そのまま基板表面が上になるように周辺回路層上に積層し、基板を除去することで形成することができる。よって、メモリセルアレイ層及び第２のメモリセルアレイ層の向きを揃えて積層することは、テープなどに用いずに容易に形成することが可能となるという点でも好ましい。
（第２の実施形態）
次に、第２の実施形態に係る半導体記憶装置について説明する。なお、基本的な構成は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
図１２は、第２の実施形態に係る半導体記憶装置の模式断面図である。図１２では、図１の半導体記憶装置に対して、さらにもう１つのメモリセルアレイ層を積層しており、下から順に周辺回路層１００、第１のメモリセルアレイ層２００、第２のメモリセルアレイ層３００、第３のメモリセルアレイ層４００が設けられている。
ここで、図１２に示すように、積層された第２のメモリセルアレイ層３００は、第３面Ｓｂ１に設けられた第３の表面配線層３８ｂと、第４面Ｓｂ２に設けられた第４の表面配線層３９ｂとの間に、メモリストリングＭＳ３に接続される配線層７１が設けられている。すなわち、第２のメモリセルアレイ層３００は、メモリストリングＭＳ３を介して、配線層７１によって、上下のメモリセルアレイ層に接続されている。
図１３は、第２の実施形態に係る半導体記憶装置の回路図である。図１３では、配線層７１に接続されたメモリストリングＭＳ３の回路の一部を示す。メモリセルは複数設けられており、一部の図示を省略している。複数のメモリセルにはドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳが設けられ、メモリセルアレイ層ごとに設けられているアレイ層ＩＤが記憶されている。メモリストリングＭＳ３の回路は、アレイ層を選択するアレイ層のセレクト回路の一部として機能する。
図１４は、第２の実施形態に係る半導体記憶装置のシステムの構成を示すブロック図である。図１４では、配線層７１に接続されたメモリストリングＭＳ３に設けられたアレイ層セレクト回路を含む半導体記憶装置のシステムの構成を示している。
各メモリセルアレイ層には、信号線として、アドレス線及びアレイ層セレクト信号線が入力される。メモリセルアレイ層では、アレイ層セレクト信号線と記憶されているアレイ層ＩＤによって、そのメモリセルアレイ層が選択されているか判断して、メモリセルアレイにアドレス線が入力される。
このように形成することによって、各信号線を用いて個別にメモリセルアレイをセレクトすることなく、メモリストリングＭＳ３内のトランジスタ及びメモリセルを用いて、メモリセルアレイ層を選択することができるようになり、複数積層されたメモリセルアレイ層を有する半導体記憶装置であっても、配線数を大幅に低減することができる。
また、この場合、第２のメモリセルアレイ層のメモリエリアあるいはメモリブロックごとに、それぞれが、配線層７１を用いて、上下のメモリセルアレイ層に接続されていてもよい。このように形成することによって、各メモリストリングＭＳ内の各トランジスタ及び各メモリセルを用いて、メモリエリアあるいはメモリブロックを選択することができるようになり、複数積層されたメモリセルアレイ層を有する半導体記憶装置であっても、配線数を大幅に低減することができる。
以上、図面を参照しつつ、実施の形態について説明した。しかしながら本発明はこれらに限定されない。
本発明では回路用基板を含有した例を記載したが、メモリセルアレイ層のみを積層した場合であっても、本発明の範囲に包含される。
本発明を構成するメモリセルアレイの構成などに関して当業者が各種の設計変更を行ったものであっても、本発明の主旨を逸脱しない限り本発明の範囲に包含される。
また、さらに他の一態様によれば、他の構成の３次元メモリセルアレイを備えたことを特徴とする半導体記憶装置が提供される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
回路用基板１
基板２
第１のメモリセルアレイ１０ａ
第２のメモリセルアレイ１０ｂ
絶縁層１１
第１の積層体１２ａ
第１の柱状部１３ａ
第２の柱状部１３ｂ
層間絶縁膜１４、１５、１８
第１のビット線１６ａ
第２のビット線１６ｂ
第１のソース線１７ａ
第１のソース側配線層１９ａ
第２のソース側配線層１９ｂ
チャンネルボディ２０
メモリ膜２１
ブロック絶縁膜２２
電荷蓄積膜２３
トンネル絶縁膜２４
コア絶縁膜２５
絶縁膜２６、２７
第１のメモリセルアレイ領域２８ａ
第２のメモリセルアレイ領域２８ｂ
階段構造部２９
コンタクトプラグ３０、３２
層間絶縁層３１
ワード配線層３３
選択ゲート配線層３４
ワード線引出部３５
選択ゲート線引出部３６
第１の信号線引出電極３７ａ
第２の信号線引出電極３７ｂ
第１の表面配線層３８ａ
第２の表面配線層３９ａ
第３の表面配線層３８ｂ
第４の表面配線層３９ｂ
第１の外部接続電極４０ａ
第２の外部接続電極４０ｂ
回路側接続電極４１
回路側配線層４２
第１の絶縁層５０
第２の絶縁層５１
外部接続パッド５２
配線層６１、７１
周辺回路層１００
第１のメモリセルアレイ層２００
第２のメモリセルアレイ層３００
第３のメモリセルアレイ層４００
第１面Ｓａ１
第２面Ｓａ２
第３面Ｓｂ１
第４面Ｓｂ２

Claims (12)

  1. 第１面及び前記第１面と反対側の第２面を持ち、基板を含まないメモリセルアレイ層であって、メモリセルアレイ領域に３次元配置された複数のメモリセルと、第１面または／及び第２面に埋め込まれた表面配線層とを含むメモリセルアレイ層を複数有し、
    それぞれの前記メモリセルアレイ層の前記表面配線層は、前記第１面に垂直な方向から見て重なるように設けられ、前記表面配線層同士が互いに接合されることによって、複数の前記メモリセルアレイ層が積層されていることを特徴とする半導体記憶装置。
  2. 回路用基板と、前記回路用基板の回路形成面に設けられた制御回路と、前記回路用基板の前記回路形成面上に設けられ前記制御回路と電気的に接続された回路側配線層とを有した周辺回路層と、
    第１面及び前記第１面と反対側の第２面を持ち、第１の基板を含まない第１のメモリセルアレイ層であって、
    メモリセルアレイ領域に３次元配置された複数の第１のメモリセルと、第１の信号線引出電極と、前記第１面に垂直な方向から見て前記メモリセルアレイ領域の外側に設けられた第１の外部接続電極と、前記第１の信号線引出電極及び前記第１の外部接続電極に接続され、かつ前記第１面及び前記第２面にそれぞれ設けられた第１の表面配線層及び第２の表面配線層とを有し、前記第１面が前記周辺回路層に向かい合うように積層され、前記回路側配線層と前記第１の表面配線層が接合されている第１のメモリセルアレイ層と、
    第３面及び前記第３面と反対側の第４面を持ち、第２の基板を含まない第２のメモリセルアレイ層であって、
    前記メモリセルアレイ領域に３次元配置された複数の第２のメモリセルと、第２の信号線引出電極と、前記第３面に垂直な方向から見て前記メモリセルアレイ領域の外側に設けられた第２の外部接続電極と、前記第２の信号線引出電極及び前記第２の外部接続電極に接続され、かつ前記第３面及び前記第４面にそれぞれ設けられた第３の表面配線層及び第４の表面配線層とを有し、前記第３面が前記第１のメモリセルアレイ層に向かい合うように積層され、前記第２の表面配線層と前記第３の表面配線層が接合されている第２のメモリセルアレイ層と、を備えた半導体記憶装置。
  3. 前記回路側配線層と前記第１の表面配線層、及び、前記第２の表面配線層と前記第３の表面配線層は、直接接合されていることを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記複数の第１のメモリセルは、複数の絶縁層と複数の電極層が交互に積層された第１の積層体と、前記第１の積層体の積層方向に延びる第１の柱状部を有し、前記第１の柱状部の前記第１面側に第１のビット線が電気的に接続され、前記第１の柱状部の前記第２面側に第１のソース線が電気的に接続されており、前記第１のソース線よりも前記第２面側に第１のソース側配線層が設けられたことを特徴とする請求項２乃至３いずれか一項に記載の半導体記憶装置。
  5. 前記複数の第２のメモリセルは、複数の絶縁層と複数の電極層が交互に積層された第２の積層体と、前記第２の積層体の積層方向に延びる第２の柱状部を有し、前記第２の柱状部の前記第３面側に第２のビット線が電気的に接続され、前記第２の柱状部の前記第４面側に第２のソース線が電気的に接続されており、前記第２のソース線よりも前記第４面側に第２のソース側配線層が設けられている請求項２乃至４いずれか一項に記載の半導体記憶装置。
  6. 前記複数の第１のメモリセルは、複数の絶縁層と複数の電極層が交互に積層された第１の積層体と、前記第１の積層体の積層方向に延びる第１の柱状部を有し、前記第１の柱状部の前記第１面側に第１のビット線が電気的に接続され、前記第１の柱状部の前記第２面側に第１のソース線が電気的に接続されており、前記第１のソース線よりも前記第２面側に第１のソース側配線層が設けられており、
    前記複数の第２のメモリセルは、複数の絶縁層と複数の電極層が交互に積層された第２の積層体と、前記第２の積層体の積層方向に延びる第２の柱状部を有し、前記第２の柱状部の前記第３面側に第２のビット線が電気的に接続され、前記第２の柱状部の前記第４面側に第２のソース線が電気的に接続されており、前記第２のソース線よりも前記第４面側に第２のソース側配線層が設けられており、
    前記第１のメモリセルアレイ層の前記第１のソース側配線層は、前記第２のメモリセルアレイ層の前記第２のビット線と、前記第１面に垂直な方向から見て前記メモリセルアレイ領域の内側で接続されていることを特徴とする請求項２乃至請求項３のいずれか一項に記載の半導体記憶装置。
  7. 前記第１の信号線引出電極と前記第２の信号線引出電極にそれぞれ接続された前記第２の表面配線層及び前記第３の表面配線層は、前記メモリセルアレイ領域の内側に設けられていることを特徴とする請求項２乃至６のいずれか一項に記載の半導体記憶装置。
  8. さらに前記第２のメモリセルアレイ層に向かい合うように積層された少なくとも一層の他のメモリセルアレイ層を有し、三層以上の複数のメモリセルアレイ層を有していることを特徴とする請求項２乃至７のいずれか一項に記載の半導体記憶装置。
  9. 前記第１のメモリセルアレイ層または前記第２のメモリセルアレイ層は、アレイ層セレクト回路の一部として、前記第１のメモリセルアレイ層または前記第２のメモリセルアレイ層を選択するトランジスタ及びアレイ層ＩＤを記憶するメモリセルを有するメモリストリングが設けられ、前記メモリストリングは、前記第１のメモリセルアレイ層の前記第１の信号線引出電極、または、前記第２のメモリセルアレイ層の前記第２の信号線引出電極と電気的に接続されることを特徴とする請求項２乃至８のいずれか一項に記載の半導体記憶装置。
  10. 前記複数のメモリセルアレイ層のうち、少なくとも一層のメモリセルアレイ層には、アレイ層セレクト回路の一部として、メモリセルアレイ層を選択するトランジスタ及びアレイ層ＩＤを記憶するメモリセルを有するメモリストリングが設けられることを特徴とする請求項１または請求項８に記載の半導体記憶装置。
  11. 前記複数のメモリセルアレイ層は、少なくとも３層のメモリセルアレイ層であり、前記アレイ層セレクト回路の一部は、前記した複数の前記メモリセルアレイ層のうち上下を他のメモリセルアレイ層にはさまれた１のメモリセルアレイ層に設けられていることを特徴とする請求項１０に記載の半導体記憶装置。
  12. 前記アレイ層セレクト回路の一部は、前記少なくとも一層のメモリセルアレイ層のメモリエリアあるいはメモリブロックごとに設けられていることを特徴とする請求項１０乃至１１のいずれか一項に記載の半導体記憶装置。
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