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CN110192269A - 三维nand存储器件与多个功能芯片的集成 - Google Patents

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CN110192269A
CN110192269A CN201980000647.5A CN201980000647A CN110192269A CN 110192269 A CN110192269 A CN 110192269A CN 201980000647 A CN201980000647 A CN 201980000647A CN 110192269 A CN110192269 A CN 110192269A
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CN
China
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chip
interconnection
substrate
layer
interconnection layer
Prior art date
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Application number
CN201980000647.5A
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English (en)
Inventor
刘峻
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Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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Abstract

公开了三维半导体器件和制造方法的实施例。该方法包括形成第一和第二存储器芯片以及微处理器芯片。该方法还包括将第一存储器芯片的第一互连层与第二存储器芯片的第二互连层键合，使得第一存储器芯片的一个或多个第一存储单元通过第一和第二互连层的互连结构与第二存储器芯片的一个或多个第二存储单元电连接。该方法还包括将微处理器芯片的第三互连层与第二存储器芯片的衬底键合，使得微处理器芯片的一个或多个微处理器器件通过第二和第三互连层的互连结构与第二存储器芯片的一个或多个存储单元电连接。

Description

三维NAND存储器件与多个功能芯片的集成
技术领域
本公开总体涉及半导体技术的领域，并且更具体涉及一种用于形成三维(3D)集成电路的方法。
背景技术
通过改进工艺技术、电路设计、编程算法以及制造工艺，平面集成电路(IC)器件被缩放到更小的尺寸。然而，随着逻辑/模拟器件和存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高。因此，针对平面IC器件的密度和带宽接近上限。三维(3D)IC架构能够解决平面IC器件中的密度和性能限制。
发明内容
在本公开中描述了三维集成电路器件以及用于形成该三维集成电路器件的方法的实施例。
本公开的一个方面提供了一种用于形成三维半导体器件的方法，包括：形成微处理器芯片，包括：在第一衬底上形成至少一个微处理器器件；以及在所述至少一个微处理器器件上形成第一互连层，所述第一互连层具有至少一个第一互连结构。所述方法还包括形成存储器芯片，包括：在第二衬底上形成至少一个存储单元；以及在所述至少一个存储单元上形成第二互连层，所述第二互连层具有至少一个第二互连结构。所述方法还包括：将所述微处理器芯片的所述第一互连层与所述存储器芯片的所述第二互连层键合，使得所述微处理器芯片的所述至少一个微处理器器件通过所述至少一个第一互连结构或所述至少一个第二互连结构与所述存储器芯片的所述至少一个存储单元电连接。
在一些实施例中，所述微处理器芯片的所述第一互连层与所述存储器芯片的所述第二互连层的所述键合包括在键合接口处的电介质与电介质的键合以及金属与金属的键合。
在一些实施例中，所述微处理器芯片的形成包括形成用于计算机或移动设备的中央计算单元、微控制器或数字信号处理器。
在一些实施例中，所述存储器芯片的形成包括形成静态随机存取存储器、动态随机存取存储器或闪速存储器。
本公开的另一方面提供了一种用于形成三维半导体器件的方法，包括：形成第一存储器芯片，包括：在第一衬底上形成至少一个第一存储单元；以及在所述至少一个第一存储单元上形成第一互连层，所述第一互连层具有至少一个第一互连结构。所述方法还包括：形成第二存储器芯片，包括：在第二衬底上形成至少一个第二存储单元；以及在所述至少一个第二存储单元上形成第二互连层，所述第二互连层具有至少一个第二互连结构。所述方法还包括：将所述第一存储器芯片的所述第一互连层与所述第二存储器芯片的所述第二互连层键合，使得所述第一存储器芯片的所述至少一个第一存储单元通过所述至少一个第一互连结构或所述至少一个第二互连结构与所述第二存储器芯片的所述至少一个第二存储单元电连接。所述方法还包括：形成微处理器芯片，包括：在第三衬底上形成至少一个微处理器器件；以及在所述至少一个微处理器器件上形成第三互连层，所述第三互连层具有至少一个第三互连结构。所述方法还包括：将所述微处理器芯片的所述第三互连层与所述第一存储器芯片的所述第一衬底键合，使得所述微处理器芯片的所述至少一个微处理器器件通过所述至少一个第一互连结构或所述至少一个第三互连结构与所述第一存储器芯片的所述至少一个第一存储单元电连接。
在一些实施例中，所述第一存储器芯片的所述第一互连层与所述第二存储器芯片的所述第二互连层的键合包括在键合接口处的电介质与电介质的键合以及金属与金属的键合。
在一些实施例中，所述微处理器芯片的所述第三互连层与所述第一存储器芯片的所述第一衬底的键合包括在键合接口处的电介质与电介质的键合以及金属与金属的键合。
在一些实施例中，用于形成三维半导体器件的所述方法还包括：形成至少一个垂直互连结构，其延伸通过所述第一存储器芯片的所述第一衬底，其中，所述至少一个垂直互连结构提供与所述至少一个第一互连结构的电连接。
在一些实施例中，用于形成三维半导体器件的所述方法还包括：形成至少一个垂直互连结构，其延伸通过所述第二存储器芯片的所述第二衬底，其中，所述至少一个垂直互连结构提供与所述至少一个第二互连结构的电连接。
在一些实施例中，用于形成三维半导体器件的所述方法还包括：形成至少一个输入/输出焊盘，其与所述第二存储器芯片的所述至少一个垂直互连结构电连接。
在一些实施例中，用于形成三维半导体器件的所述方法还包括：形成至少一个垂直互连结构，其延伸通过所述微处理器芯片的所述第三衬底，其中，所述至少一个垂直互连结构提供与所述至少一个第三互连结构的电连接。
在一些实施例中，用于形成三维半导体器件的所述方法还包括：形成至少一个输入/输出焊盘，其与所述微处理器芯片的所述至少一个垂直互连结构电连接。
在一些实施例中，用于形成三维半导体器件的所述方法还包括：在所述第一存储器芯片的所述第一互连层与所述第二存储器芯片的所述第二互连层的键合之后，使所述第一衬底或所述第二衬底减薄，其中，所述减薄包括研磨、湿或干蚀刻或者化学机械抛光。
在一些实施例中，用于形成三维半导体器件的所述方法还包括：在所述微处理器芯片的所述第三互连层与所述第一存储器芯片的所述第一衬底的键合之后，使所述第二衬底或所述第三衬底减薄，其中，所述减薄包括研磨、湿或干蚀刻或者化学机械抛光。
在一些实施例中，所述微处理器芯片的形成包括形成用于计算机或移动设备的中央计算单元、微控制器或数字信号处理器。
在一些实施例中，所述第一存储器芯片的形成包括形成静态随机存取存储器或动态随机存取存储器。
在一些实施例中，所述第二存储器芯片的形成包括形成闪速存储器。
本公开的另一方面提供了一种三维(3D)半导体器件，其具有微处理器芯片，所述微处理器芯片包括：在第一衬底上的至少一个微处理器器件；以及被设置在所述至少一个微处理器器件上的第一互连层，所述第一互连层包括至少一个第一互连结构。所述3D半导体器件还包括存储器芯片，所述存储器芯片具有：在第二衬底上的至少一个存储单元；以及被设置在所述至少一个存储单元上的第二互连层，所述第二互连层包括至少一个第二互连结构。在所述3D半导体器件中，所述微处理器芯片的所述第一互连层与所述存储器芯片的所述第二互连层键合，并且所述至少一个微处理器器件通过所述至少一个第一互连结构或所述至少一个第二互连结构与所述至少一个存储单元电连接。
在一些实施例中，所述三维半导体器件还包括：在所述微处理器芯片的所述第一互连层与所述存储器芯片的所述第二互连层之间的键合接口，其中，所述键合接口包括电介质与电介质的键合以及金属与金属的键合。
在一些实施例中，所述微处理器芯片包括用于计算机或移动设备的中央计算单元、微控制器或数字信号处理器。
在一些实施例中，所述存储器芯片包括静态随机存取存储器、动态随机存取存储器或闪速存储器。
本公开的另一方面提供了一种三维(3D)半导体器件，其具有微处理器芯片，所述微处理器芯片包括：在第一衬底上的至少一个微处理器器件；以及被设置在所述至少一个微处理器器件上的第一互连层，所述第一互连层包括至少一个第一互连结构。所述3D半导体器件还包括第一存储器芯片，所述第一存储器芯片具有：在第二衬底上的至少一个第一存储单元；以及被设置在所述至少一个第一存储单元上的第二互连层，所述第二互连层包括至少一个第二互连结构。所述3D半导体器件还包括第二存储器芯片，所述第二存储器芯片具有：在第三衬底上的至少一个第二存储单元；以及被设置在所述至少一个第二存储单元上的第三互连层，所述第三互连层包括至少一个第三互连结构。在所述3D半导体器件中，所述微处理器芯片的所述第一互连层与所述第一存储器芯片的所述第二衬底键合，并且所述微处理器芯片的所述至少一个微处理器器件通过所述至少一个第一互连结构或所述至少一个第二互连结构与所述第一存储器芯片的所述至少一个第一存储单元电连接。在所述3D半导体器件中，所述第二存储器芯片的所述第三互连层与所述第一存储器芯片的所述第二互连层键合，并且所述微处理器芯片的所述至少一个微处理器器件通过所述至少一个第一互连结构、所述至少一个第二互连结构或所述至少一个第三互连结构与所述第二存储器芯片的所述至少一个第二存储单元电连接。
在一些实施例中，在所述三维半导体器件中，所述第一存储器芯片的所述至少一个第一存储单元通过所述至少一个第三互连结构或所述至少一个第二互连结构与所述第二存储器芯片的所述至少一个第二存储单元电连接。
在一些实施例中，所述三维半导体器件还包括：至少一个垂直互连结构，其延伸通过所述第一衬底、所述第二衬底或所述第三衬底，其中，所述至少一个垂直互连结构提供与所述至少一个第一互连结构、所述至少一个第二互连结构或所述至少一个第三互连结构的电连接。
在一些实施例中，所述三维半导体器件还包括：在所述第一衬底或所述第三衬底上的至少一个输入/输出焊盘，其与所述至少一个垂直互连结构电连接。
在一些实施例中，所述三维半导体器件还包括：在所述第二存储器芯片的所述第三互连层与所述第一存储器芯片的所述第二互连层之间的键合接口，其中，所述键合接口包括电介质与电介质的键合以及金属与金属的键合。
在一些实施例中，所述三维半导体器件还包括：在所述微处理器芯片的所述第一互连层与所述第一存储器芯片的所述第二衬底之间的键合接口，其中，所述键合接口包括电介质与电介质的键合以及金属与金属的键合。
在一些实施例中，所述微处理器芯片包括用于计算机或移动设备的中央计算单元、微控制器或数字信号处理器。
在一些实施例中，所述第一存储器芯片包括静态随机存取存储器或动态随机存取存储器。
在一些实施例中，所述第二存储器芯片包括闪速存储器。
根据本公开的说明书、权利要求和附图，本领域技术人员能够理解本公开的其他方面。
附图说明
被并入本文并且形成说明书的一部分的附图图示了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并且使得本领域技术人员能够制造和使用本公开。
图1图示了根据本公开的一些实施例的示例性三维(3D)集成电路(IC)器件的示意图。
图2-3图示了根据本公开的一些实施例的处于各种处理阶段的CPU芯片的示意性截面视图。
图4A和图4B图示了根据本公开的一些实施例的处于各种处理阶段的DRAM芯片的示意性截面视图。
图5图示了根据本公开的一些实施例的具有CPU芯片和DRAM芯片的示例性3D IC器件的示意图。
图6图示了根据本公开的一些实施例的用于形成具有CPU芯片和DRAM芯片的3D IC器件的示例性方法的流程图。
图7图示了根据本公开的一些实施例的具有CPU芯片、DRAM芯片和NAND芯片的示例性3D IC器件的示意图。
图8图示了根据本公开的一些实施例的处于特定处理阶段的DRAM芯片的示意性截面视图。
图9图示了根据本公开的一些实施例的处于特定处理阶段的NAND芯片的示意性截面视图。
图10-12图示了根据本公开的一些实施例的处于各种处理阶段的具有DRAM芯片和NAND芯片的示例性3D IC器件的示意性截面视图。
图13-14图示了根据本公开的一些实施例的处于各种处理阶段的具有NAND芯片、DRAM芯片和CPU芯片的示例性3D IC器件的示意性截面视图。
图15图示了根据本公开的一些实施例的用于形成具有NAND芯片、DRAM芯片和CPU芯片的3D IC器件的示例性方法的流程图。
根据下文结合附图所阐述的详细描述，本发明的各特征和优点将变得更加明显，在附图中，相似的附图标记始终表示对应的元件。在附图中，相似的附图标记总体指示相同的、功能相似的和/或结构相似的元件。其中，元素首次出现的图由对应参考编号中最左边的(一个或多个)数字来指示。
将参考附图来描述本公开的实施例。
具体实施方式
尽管讨论了特定的配置和布置，但是应当理解，这仅仅是出于例示说明的目的而进行的。相关领域的技术人员将认识到，在不背离本公开的主旨和范围的情况下，能够使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开还能够被用在各种其他应用中。
应当注意，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例能够包括特定特征、结构或特性，但是不一定每个实施例都包括所述特定特征、结构或特性。此外，这样的短语不一定指代同一实施例。此外，当结合实施例来描述特定特征、结构或特性时，无论是否明确描述，相关领域技术人员将知道结合其他实施例来实现这些特征、结构或特性。
通常，术语能够至少部分地根据在上下文中的使用来理解。例如，如在本文中所使用的术语“一个或多个”至少部分地取决于上下文能够被用于以单数意义来描述任何特征、结构或特性，或者能够被用于以复数意义来描述特征、结构或特性的组合。类似地，诸如“一”、“一个”或“该”的术语同样能够至少部分地基于上下文被理解为传达单数用法或者传达复数用法。另外，术语“基于”能够至少部分地取决于上下文被理解为不一定旨在传达一组排他性因素，而是可以替代地允许存在不一定明确描述的其他因素。
应当容易理解，本公开中的“...上”、“...上方”和“...之上”的含义应当以最宽泛的方式来解释，使得“...上”不仅意指直接在事物上，而且还包括在事物上并且在其之间具有中间特征或层的含义。此外，“...上方”或“...之上”不仅意指在事物的“上方”或“之上”，而且还能够包括在事物的“上方”或“之上”并且在其之间没有中间特征或层(即，直接在事物上)的含义。
此外，在本文中能够使用空间相对术语，诸如“...之下”、“...下方”、“...下面”、“...之上”、“...上方”等，以便于说明书描述如在附图中所图示的一个元件或特征相对于另外的(一个或多个)元件或(一个或多个)特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖在使用或处理步骤中的器件的不同取向。装置能够以其他方式来取向(旋转90度或者在其他取向上)，并且同样能够相应地解释在本文中所使用的空间相对描述符。
如在本文中所使用的，术语“衬底”指代向其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的地方，并且因此，除非另有说明，否则半导体器件被形成在衬底的顶侧。底表面与顶表面相对，并且因此，衬底的底侧与衬底的顶侧相对。衬底自身能够被图案化。添加在衬底的顶部上的材料能够被图案化或者能够保持未图案化。此外，衬底能够包括宽范围的半导体材料，诸如硅、锗、砷化镓、磷化铟等。备选地，衬底能够由非导电材料制成，诸如玻璃、塑料或蓝宝石晶圆。
如在本文中所使用的，术语“层”指代包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底并且顶侧相对远离衬底。层能够在整个下层结构或上层结构上延伸，或者能够具有小于下层结构或上层结构的范围的范围。此外，层能够是均匀或不均匀连续结构的区域，其厚度小于连续结构的厚度。例如，层能够位于连续结构的顶表面和底表面处或者其之间的任何一组水平平面之间。层能够水平、垂直和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或多个层，和/或能够在其上、其之上和/或在其之下具有一个或多个层。层能够包含多个层。例如，互连层能够包括一个或多个导电层和触点层(在其中形成有触点、互连线和/或垂直互连接入(VIA))以及一个或多个电介质层。
如在本文中所使用的，术语“标称/名义上”指代在产品或过程的设计阶段期间所设置的部件或过程步骤的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或公差的微小变化而引起的。如在本文中所使用的，术语“约”指示能够基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”能够指示给定量的值，其例如在值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如在本文中所使用的，术语“3D存储器件”指代在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中被称为“存储串”，诸如NAND存储串)使得存储串相对于衬底在垂直方向上延伸的半导体器件。如在本文中所使用的，术语“垂直”或“垂直地”意指名义上垂直于衬底的侧表面。
随着集成电路(IC)的技术发展接近半导体器件性能的基本限制，包含有源器件和电路的多个堆叠层的三维(3D)IC提供了相对于常规二维(2D)平面IC的有吸引力的备选方案。3D IC能够提供许多益处，包括高密度、高带宽、低功耗以及小形状因子。一种可能的应用是在逻辑芯片的顶部堆叠单个或多个存储器芯片，其中，逻辑芯片和存储器芯片能够通过数百个互连部(例如，输入/输出(IO))进行通信，从而允许高带宽与低功耗。通过优化架构和布局规划，能够使在存储器芯片与逻辑芯片之间的互连长度最小化，从而减少延迟并且改善带宽。
穿硅过孔(TSV)已经被用作构建3D IC的解决方案。这是一种通过(硅)衬底来形成垂直互连以实现堆叠芯片之间的通信的技术。尽管能够减薄硅衬底，但是需要一定的厚度来维持机械强度并且为多堆叠体3D IC提供支撑。由于硅衬底的厚度以及高纵横比VIA蚀刻和金属填充的挑战，TSV具有大的横向维度和间距，限制了能够使用的TSV的数量，并且由此限制了3D IC的性能改进。
根据本公开的各种实施例提供了制造方法以及对应的3D IC器件，其与其他3D IC相比具有更小的尺寸、更高的密度、更高的带宽以及经改进的性能(速度/功率)。通过使用混合键合技术，动态随机存取存储器(DRAM)、NAND闪速存储器或者其他功能芯片能够通过数千或数百万个金属互连部与中央处理单元(CPU)芯片集成，从而实现超级芯片，例如，计算机上芯片。
现在将参考图1至图6来描述本公开的第一实施例的范例。
图1图示了根据本公开的一些实施例的示例性3D IC器件100的示意图。3D IC器件100能够包括微处理器芯片101和存储器芯片103。在一些实施例中，微处理器芯片101能够是任何适合的微处理器，例如，用于计算机或移动设备的中央计算单元(CPU)、微控制器或数字信号处理器。在一些实施例中，存储器芯片103能够是任何适合的易失性或非易失性存储器，例如，静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、相变存储器、磁随机存取存储器或闪速存储器。作为范例，微处理器芯片101能够是CPU芯片，并且也被称为CPU芯片101，并且存储器芯片103能够是DRAM芯片，并且也被称为DRAM芯片103。CPU芯片101和DRAM芯片103能够分别包括多个CPU互连VIA 105和DRAM互连VIA 107。通过混合键合，DRAM芯片103和CPU 101能够被接连在一起以形成3D IC器件100。DRAM芯片103和CPU芯片101能够通过CPU/DRAM互连VIA 105/107被电连接在一起。
图2图示了根据本公开的一些实施例的示例性CPU芯片101的截面。CPU芯片101能够包括CPU衬底202，CPU衬底202能够包括硅(例如，单晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、玻璃、III-V化合物、任何其他适合的材料或者其任意组合。
CPU芯片101能够包括CPU衬底202上的一个或多个微处理器器件或CPU器件204。CPU器件能够被形成在CPU衬底202“上”，其中，CPU器件204的全部或部分被形成在CPU衬底202中(例如，在CPU衬底202的顶表面下方)和/或直接被形成在CPU衬底202上。CPU器件204能够包括任何适合的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、二极管、电阻器、电容器、电感器等。在半导体器件当中，p型和/或n型MOSFET被广泛实施在逻辑电路设计中，并且被用作针对本公开中的CPU器件204的范例。
CPU器件204能够是p沟道MOSFET或n沟道MOSFET，并且能够包括但不限于：由浅沟槽隔离(STI)(在图2中未示出)围绕的有源器件区域，形成在具有n型掺杂或p型掺杂的有源器件区域中的阱206，包括栅极电介质的栅极堆叠体208，栅极导体和/或栅极硬掩模。CPU器件204还能够包括源极/漏极延伸和/或halo区(在图2中未示出)、栅极间隔体210以及位于栅极堆叠体的每侧上的源极/漏极212。CPU器件204还能够包括在源极/漏极的顶部中的硅化物接触区域(未示出)。其他已知的器件也能够被形成在CPU衬底202上。CPU器件204的结构和制造方法对于本领域技术人员而言是已知的，并且在此整体并入本文。
能够通过使用光刻和蚀刻对衬底进行图案化、填充绝缘材料并且抛光绝缘材料以在衬底202上形成共面表面来形成STI。用于STI的绝缘材料能够包括氧化硅、氮氧化硅、TEOS、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等。能够使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、低压化学气相沉积(LPCVD)、高密度等离子体(HDP)化学气相沉积、快速热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、溅镀、热氧化或氮化或者其组合等技术来设置用于STI的绝缘材料。STI的形成还能够包括高温退火步骤，以使所设置的绝缘材料致密化，从而实现更好的电隔离。能够采用其他STI结构，这对于本领域普通技术人员来说是显而易见的。
CPU器件204的阱206能够包括针对n沟道MOSFET的p型掺杂以及针对p沟道MOSFET的n型掺杂，并且分别被称为p阱和n阱。阱206的掺杂剂分布和浓度影响CPU器件204的器件特性。对于具有低阈值电压(Vt)的MOSFET器件，阱206能够以较低浓度来掺杂，并且能够形成低电压p阱或低电压n阱。对于具有高Vt的MOSFET，阱206能够以较高浓度来掺杂，并且能够形成高电压p阱或高电压n阱。在一些实施例中，为了提供与p型衬底202的电隔离，针对具有高Vt的n沟道MOSFET，能够在高电压p阱下方形成深的n阱。
n阱的形成能够包括任何适合的n型掺杂剂，诸如磷、砷、锑等，和/或者其任意组合。p阱的形成能够包括任何适合的p型掺杂剂，例如硼。掺杂剂掺入能够通过离子注入然后激活退火来实现，或者通过在针对有源器件区域的外延期间的原位掺杂来实现。
CPU器件204的栅极堆叠体208能够通过“栅极优先”方案来形成，其中，栅极堆叠体208在源极/漏极形成之前被设置和图案化。CPU器件204的栅极堆叠体208也能够通过“替换”方案来形成，其中，能够首先形成牺牲栅极堆叠体，并且然后在源极/漏极形成之后由高k电介质层和栅极导体进行替换。
在一些实施例中，栅极电介质能够由氧化硅、氮化硅、氮氧化硅和/或高k电介质膜制成，诸如氧化铪、氧化锆、氧化铝、氧化钽、氧化镁或氧化镧膜和/或其组合。栅极电介质能够通过任何适合的方法来设置，诸如CVD、PVD、PECVD、LPCVD、RTCVD、溅镀、MOCVD、ALD、热氧化或氮化，或者其组合。
在一些实施例中，栅极导体能够由金属制成，诸如钨、钴、镍、铜或铝和/或其组合。在一些实施例中，栅极导体还能够包括导电材料，诸如氮化钛(TiN)、氮化钽(TaN)等。栅极导体能够通过任何适合的沉积方法来形成，例如溅镀、热蒸发、电子束蒸发、ALD、PVD和/或其组合。
在一些实施例中，栅极导体还能够包括多晶半导体，诸如多晶硅、多晶锗、多晶锗硅以及任何其他适合的材料，和/或其组合。在一些实施例中，多晶材料能够与任何适合类型的掺杂剂结合，诸如硼、磷或砷等。在一些实施例中，栅极导体也能够是非晶半导体。
在一些实施例中，栅极导体能够由金属硅化物制成，包括WSix、CoSix、NiSix或AlSix等。金属硅化物材料的形成能够包括使用上文所描述的类似技术来形成金属层和多晶半导体。金属硅化物的形成还能够包括对沉积的金属层和多晶半导体层进行热退火处理，然后去除未反应的金属。
能够通过设置绝缘材料并且然后执行非等向性蚀刻来形成栅极间隔体210。用于栅极间隔体210的绝缘材料能够是任何绝缘体，包括氧化硅、氮化硅、硅氧化物、TEOS、LTO、HTO等。栅极间隔体210能够使用诸如CVD、PVD、PECVD、LPCVD、RTCVD、MOCVD、ALD溅镀或者其组合的技术来设置。栅极间隔体210的非等向性蚀刻包括干法蚀刻，例如反应离子蚀刻(RIE)。
在源极/漏极212之间的栅极堆叠体208的长度L是MOSFET的重要特征。栅极长度L确定MOSFET的驱动电流的幅度，并且因此对逻辑电路积极地缩小。栅极长度L能够小于约100nm。在一些实施例中，栅极长度能够在约5nm至约30nm的范围内。具有这样小维度的栅极堆叠体的图案化是非常具有挑战性的，并且能够使用包括光学邻近校正、双重曝光和/或双重蚀刻、自对准双图案化等技术。
在一些实施例中，CPU器件204的源极/漏极212掺入有高浓度掺杂剂。对于n型MOSFET，针对源极/漏极212的掺杂剂能够包括任何适合的n型掺杂剂，诸如磷、砷、锑等，和/或者其任意组合。对于p型MOSFET，针对源极/漏极212的掺杂剂能够包括任何适合的p型掺杂剂，诸如硼。掺杂剂掺入能够通过离子注入然后掺杂剂活化退火来实现。源极/漏极212能够由与衬底202相同的材料制成，例如硅。在一些实施例中，CPU器件204的源极/漏极212能够由与衬底202不同的材料制成，以实现高性能。例如，在硅衬底上，用于p型MOSFET的源极/漏极212能够包括SiGe，并且用于n型MOSFET的源极/漏极212能够包括碳掺入。利用不同的材料形成源极/漏极212能够包括回蚀源极/漏极区域中的衬底材料并且使用诸如外延的技术来设置新的源极/漏极材料。也能够通过在外延期间的原位掺杂来实现针对源极/漏极212的掺杂。
CPU器件204还能够具有沿着栅极堆叠体208的每侧的可选的源极/漏极延伸区和/或halo区(在图2中未示出)。源极/漏极延伸区和/或halo区位于栅极堆叠体下方的有源器件区域内部，并且被实施主要用于CPU器件204的更好的短沟道控制，其中，沟道长度小于约0.5μm。源极/漏极延伸区和/或halo区的形成能够类似于源极/漏极212的形成，但是可以使用不同的注入条件(例如，剂量、角度、能量、物质等)以获得优化的掺杂轮廓、深度或浓度。
CPU器件204能够被形成在CPU衬底202上，具有平面有源器件区域(如在图2中所示的)，其中，MOSFET的沟道和电流的方向平行于CPU衬底202的顶表面。在一些实施例中，CPU器件也能够被形成在具有3D有源器件区域的CPU衬底202上，例如，所谓的“FINFET”，其形状类似于“FIN”(未示出)，其中，MOSFET的栅极堆叠体包围FIN，并且MOSFET的沟道位于FIN的三个侧面(栅极下方的顶部和两个侧壁)。用于FINFET器件的结构和方法对于本领域技术人员而言是已知的，并且在本公开中不再进一步讨论。
然而，CPU器件204并不限于MOSFET。其他器件(例如，二极管、电阻器、电容器、电感器、BJT等)的结构能够在MOSFET制造期间通过不同的掩模设计和布局来同时地形成。为了形成MOSFET之外的器件，能够在MOSFET的过程流程中添加或修改过程步骤，例如，获得不同掺杂剂分布、膜厚度或材料堆叠等的过程。在一些实施例中，除了MOSFET之外的CPU器件204也能够利用额外的设计和/或光刻掩模级来制造，以实现特定的电路要求。
在一些实施例中，多个CPU器件204能够被用于形成用于CPU芯片101的操作的任何数字、模拟和/或混合信号电路。CPU芯片101能够执行例如由指令指定的基本算术、逻辑、控制和输入/输出(I/O)操作。
在一些实施例中，CPU芯片101能够包括CPU器件204上方的CPU互连层214，以提供在不同CPU器件204和外部器件(例如，电源、另一芯片、I/O器件等)之间的电连接。CPU互连层214能够包括一个或多个互连结构，例如，一个或多个垂直触点结构216以及一个或多个横向导线218。触点结构216和导线218能够宽泛地包括任何适合类型的互连，诸如中间线(MOL)互连和后端线(BEOL)互连。在CPU芯片101中的触点结构216和导线218能够包括任何适合的导电材料，诸如钨(W)、钴(Co)、铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)、镍、硅化物(WSix、CoSix、NiSix、AlSix等)，或者其任意组合。导电材料能够通过一种或多种薄膜沉积过程来沉积，诸如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅镀、蒸发或者其任意组合。
CPU互连层214还能够包括绝缘层220。在CPU互连层214中的绝缘层220能够包括绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、掺杂的氧化硅(诸如F-、C-、N-或H-掺杂的氧化物)、四乙氧基硅烷(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k电介质材料，诸如多孔SiCOH、倍半硅氧烷(SSQ)，或者其任意组合。绝缘材料能够通过一种或多种薄膜沉积过程来沉积，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅镀、旋涂或者其任意组合。
在图2中，图示了两个导电层222(也被称为“金属层”)作为范例，其中，每个金属层222包括触点结构216和导线218，其中，同一金属层的导线218位于与CPU衬底202的相同距离处。针对CPU芯片101的金属层222的数量不受限制，并且能够是针对CPU性能优化的任何数量。
能够通过从CPU芯片101的底部到顶部堆叠金属层222来形成CPU互连层214。在图2中的CPU芯片101的范例中，能够首先形成底部金属层222-1，并且然后能够在底部金属层222-1的顶部上形成上金属层222-2。每个金属层222的制造过程能够包括但不限于：将绝缘层220的一部分设置为具有金属层所需的厚度，使用光刻和干/湿蚀刻对绝缘层220的一部分进行图案化以形成用于触点结构216和导线218的触点孔，设置导电材料以填充触点结构216和导线218的触点孔，并且通过使用诸如化学机械抛光(CMP)或反应离子蚀刻(RIE)的平坦化过程来去除触点孔外部的多余导电材料。
在一些实施例中，最顶部导线218与CPU芯片101的顶表面223共面，其中，最顶部导线218能够被直接连接到另一芯片或外部器件上的导线。
在一些实施例中，最顶部导线218被嵌入在绝缘层220内部，其中，导线218的顶部上的绝缘材料在运输或处理期间提供划痕保护。通过形成金属VIA，或者简单地通过使用干/湿蚀刻来回蚀绝缘层220，能够建立到最顶部导线218的电连接。
图3图示了根据本公开的一些实施例的处于特定处理阶段的示例性CPU芯片300的截面。CPU芯片300包括被设置在CPU芯片101的顶部上的键合层324。CPU芯片300还包括多个CPU互连VIA 105，其中，CPU互连VIA 105延伸通过键合层324到绝缘层220中，并且形成与CPU芯片101的导线218的电接触。
键合层324能够包括电介质材料，诸如氧化硅、氮化硅、氮氧化硅或者其任意组合。键合层324还能够包括粘合材料，例如，环氧树脂、聚酰亚胺、干膜、光敏聚合物等。键合层324能够通过一种或多种薄膜沉积过程来形成，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅镀、旋涂或者其任意组合。
CPU互连VIA 105能够包括诸如铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)等金属，或者其任意组合。CPU互连VIA 105的金属能够通过一种或多种薄膜沉积过程来设置，诸如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅镀、蒸发或者其任意组合。
CPU互连VIA 105的制造过程还能够包括但不限于光刻、湿/干蚀刻、平坦化(例如，CMP或RIE回蚀)等。
图4A图示了根据本公开的一些实施例的示例性DRAM芯片103的截面。DRAM芯片103包括DRAM衬底402、DRAM外围器件(未示出)、DRAM存储单元以及DRAM互连层414。DRAM衬底402能够类似于CPU衬底202。DRAM互连层414能够类似于CPU互连层214，并且能够使用类似的材料和类似的过程来形成。例如，DRAM互连层414的互连结构(诸如触点结构416和导线418)和绝缘层420分别类似于CPU互连层214的互连结构(诸如触点结构216和导线218)和绝缘层220。
在一些实施例中，DRAM外围器件能够包括任何有源和/或无源半导体器件，诸如晶体管、二极管、电容器、电阻器等。多个DRAM外围器件能够形成适合的数字、模拟和/或混合信号外围电路以支持DRAM芯片103的操作。例如，外围电路能够包括页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、计时和控制等电路。DRAM外围器件能够类似于CPU器件204，并且能够使用类似的过程来形成。
能够将多个DRAM存储单元布置为DRAM存储器阵列，DRAM芯片的核心区域提供存储功能。每个DRAM存储单元包括DRAM器件404和DRAM电容器430。DRAM器件404能够类似于CPU器件204，并且还能够包括任何合适的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)。N型MOSFET常常在DRAM存储单元中被实施为存取晶体管。在图4中，MOSFET被图示为DRAM器件404的范例。
类似于CPU器件204，DRAM器件404还能够包括但不限于：由浅沟槽隔离(STI)围绕的有源器件区域，在有源器件区域中形成的具有n型或p型掺杂的阱，包括栅极电介质的栅极堆叠体408，栅极导体和/或栅极硬掩模。DRAM器件404还能够包括：源极/漏极延伸区和/或halo区，栅极间隔体410以及位于栅极堆叠体的每侧的源极/漏极412。CPU器件204还能够包括在源极/漏极的顶部中的硅化物接触区域。为了简单起见，DRAM器件404的STI、阱、扩展/halo区和硅化物接触区域未在图4中示出。其他已知的器件也能够被形成在DRAM衬底402上。DRAM器件204的结构和制造方法能够类似于CPU器件204，其中，针对不同器件性能进行了修改(例如，尺度、厚度、掺杂剂/浓度等)。
DRAM器件404能够被形成在具有平面有源器件区域的DRAM衬底402上(如在图4中所示的)，其中，MOSFET的沟道和电流的方向平行于DRAM衬底402的顶表面。在一些实施例中，DRAM器件404也能够被形成在具有3D有源器件区域的DRAM衬底402上，例如垂直MOSFET或栅极全包围MOSFET，其中，MOSFET的栅极堆叠体包围硅支柱，并且电流流动方向垂直于DRAM衬底402。针对垂直MOSFET和栅极全包围MOSFET器件的结构和方法对于本领域技术人员而言是已知的，并且在本公开中不再进一步讨论。
在一些实施例中，DRAM芯片103的DRAM电容器430能够包括被夹置在两个电容器电极434之间的电容器电介质层432。电容器电介质层432能够包括任何合适的电介质材料，例如，氧化硅、氮化硅、氮氧化硅，或者其任意组合。电容器电介质层432还能够包括高k电介质材料，例如，氧化铪、氧化锆、氧化铝、氧化钽、氧化镧或者其任意组合。电容器电介质层432能够通过任何适合的方法来设置，诸如热氧化、CVD、PVD、PECVD、LPCVD、溅镀、MOCVD、ALD或者其任意组合。电容器电极434能够包括任何合适的导电材料，例如，金属或金属化合物，诸如钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)和/或者其任意组合。能够使用适合的沉积方法来设置金属或金属化合物，诸如CVD、PVD、PECVD、溅镀、热蒸发、电子束蒸发、MOCVD和/或ALD。
在一些实施例中，最顶部导线418与DRAM芯片103的顶表面423共面，其中，最顶部导线418能够被直接连接到另一芯片或外部器件上的导线。
在一些实施例中，最顶部导线418被嵌入在绝缘层420内部，其中，导线418的顶部上的绝缘材料在运输或处理期间提供划痕保护。通过形成金属VIA，或者简单地通过使用干/湿蚀刻来回蚀绝缘层420，能够建立到最顶部导线418的电连接。
图4B图示了根据本公开的一些实施例的处于特定处理阶段的示例性DRAM芯片400的截面。DRAM芯片400包括：DRAM芯片103、被设置在DRAM芯片103上的键合层424以及针对DRAM芯片103形成的多个DRAM互连VIA 107。用于DRAM键合层424和互连VIA 107的结构和制造方法分别类似于CPU键合层324和互连VIA 105。
DRAM芯片103将数据的每个位存储在DRAM电容器430中，DRAM电容器430能够被充电或放电。DRAM存储单元通常包括一个DRAM电容器430和一个DRAM器件404(例如，使用n型MOSFET的存取晶体管)。DRAM的存储单元通常被布置成矩形阵列，其中，字线被连接到DRAM器件404的栅极电极，并且位线被连接到DRAM器件404的漏极。
作为易失性存储器，DRAM周期性地重写数据的位以维持DRAM电容器430中的存储位。然而，与静态随机存取存储器(SRAM)单元中的四个或六个晶体管相比，DRAM存储单元更简单并且更小。这允许DRAM达到非常高的密度，使DRAM每比特更便宜。因此，DRAM被广泛用于需要低成本和高容量存储器的数字电子件中。DRAM的最大应用之一是微处理器(例如，CPU和GPU)中的主存储器。
常规地，DRAM芯片在封装期间被线键合到CPU芯片。随着芯片中的I/O数量的增加，将DRAM芯片堆叠在CPU芯片的顶部上(或者反之亦然)变得越来越困难。穿硅过孔(TSV)具有提供更大互连密度的潜力。然而，与常规的BEOL Cu VIA相比，TSV相对较大。另外，随着触点间距越来越小，底部填充在键合后变得极具挑战性。
根据本公开的一些实施例，能够使用混合键合技术将DRAM芯片103键合到CPU芯片101。
图5示出了根据本公开的一些实施例的示例性3D IC器件500的截面。3D IC器件500图示了图1中的3D IC器件100的范例，其中，DRAM芯片103能够与CPU芯片101键合，并且通过CPU/DRAM互连VIA 105/107与CPU芯片101电连接。
在一些实施例中，3D IC器件500能够包括被形成在CPU互连层214的绝缘层220与DRAM互连层414的绝缘层420之间的键合接口536。互连VIA 105/107能够被接合在键合接口526处，以将CPU互连层214的任何导线218或触点结构216与DRAM互连层414的任何导线418或触点结构416电连接。这样，CPU芯片101和DRAM芯片103能够被电连接。
在一些实施例中，3D IC器件500能够包括被形成在CPU芯片300的键合层324与DRAM芯片400的键合层424之间的键合接口536。在该范例中，互连VIA 105/107分别延伸通过键合层324/424，并且还形成在CPU互连层214的任何导线218或触点结构216与DRAM互连层414的导线418或触点结构416之间的电连接。这样，CPU芯片101与DRAM芯片103也能够被电连接。
在键合之后，CPU芯片101上的任意器件或电路能够被电连接到DRAM芯片103上的任意器件或电路。图5图示了DRAM芯片103被键合在CPU芯片101的顶部上的实施例。在一些实施例中，CPU芯片101能够被键合在DRAM芯片103的顶部上。
图6图示了根据一些实施例的用于形成在图1-5中所示的3D IC器件的示例性制造过程600。应当理解，在制造过程600中所示的操作并非详尽的，并且在所图示的操作中的任何操作之前、之后或之间也能够执行其他操作。在一些实施例中，示例性制造过程600中的一些处理步骤能够被省略或者包括为简单起见而在此未描述的其他处理步骤。在一些实施例中，方法600的处理步骤能够以不同的次序执行和/或变化。
如在图6中所示的，制造过程600在过程步骤S610处开始，其中，微处理器芯片被形成在第一衬底上。在一些实施例中，所述微处理器芯片的形成包括形成用于计算机或移动设备的中央计算单元、微控制器或数字信号处理器。在范例中，所述微处理器芯片能够是在图2中所示的CPU芯片101，其包括CPU器件204和CPU互连层214。CPU芯片的制造过程能够类似于CPU芯片101的制造过程。
在一些实施例中，能够针对CPU芯片101形成多个CPU互连VIA。CPU互连VIA能够是图3中的CPU互连VIA 105，并且能够由相似的材料制成并且通过使用相似的过程形成。形成CPU互连VIA以制成针对CPU芯片101的电连接。互连VIA的制造过程包括：光刻，使用湿/干蚀刻的沟槽形成，在沟槽内部设置和填充导电材料，以及通过使用诸如CMP的平坦化过程去除沟槽外部的多余材料。
在一些实施例中，键合层能够被设置在CPU芯片101上。键合层能够是图3中的键合层324，并且能够使用相似的技术来制造。
在处理步骤S620处，在第二衬底上形成存储器芯片。在一些实施例中，存储器芯片的形成包括形成静态随机存取存储器、动态随机存取存储器或闪速存储器。在范例中，所述存储器芯片能够是在图4A中所示的DRAM芯片103，包括DRAM外围器件、DRAM存储单元和DRAM互连层414。
在一些实施例中，能够针对DRAM芯片103形成多个DRAM互连VIA。DRAM互连VIA能够是图4B中的DRAM互连VIA 107，并且能够使用相似的技术形成。
在一些实施例中，键合层能够被设置在DRAM芯片101上。所述键合层能够是图4B中的键合层424，并且能够使用相似的技术来制造。
在处理步骤S630处，所述DRAM芯片能够被键合到CPU芯片以形成3D IC器件，其中，3D IC器件能够是图5中的3D IC器件500。
在一些实施例中，CPU芯片101和DRAM芯片103能够以管芯级(例如，管芯到管芯，或者芯片到芯片)或晶圆级(例如，晶圆到晶圆，或者芯片到晶圆)键合在一起，这取决于产品设计和制造策略。晶圆级的键合能够提供高吞吐量，其中，具有CPU芯片101的第一衬底上的所有管芯/芯片能够与具有DRAM芯片103的第二衬底同时地接合。能够在晶圆键合之后切割个体的3D IC器件500。另一方面，能够在切割和管芯测试之后执行管芯级的键合，其中，能够首先选择CPU芯片101和DRAM芯片103的功能管芯，并且然后被键合以形成3D IC器件100，从而实现3D IC器件500的更高产量。
在一些实施例中，DRAM芯片103能够被颠倒翻转并且被定位在CPU芯片上方(或者反之亦然)。DRAM芯片103的DRAM互连层414能够与CPU芯片101的CPU互连层214对准。
在一些实施例中，通过将DRAM芯片103的DRAM互连VIA 107与CPU芯片101的对应CPU互连VIA 105对准来执行DRAM互连层414与CPU互连层214的对准。结果，对应的互连VIA能够在键合接口536处连接，并且DRAM芯片103能够被电连接到CPU芯片101。
在一些实施例中，CPU芯片101和DRAM芯片103能够通过混合键合来接合。混合键合，尤其是金属/电介质混合键合，能够是直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)，其同时获得金属-金属键合和电介质-电介质键合。如在图1和图5中所图示的，DRAM芯片103能够与CPU芯片103接合，由此形成键合接口536。
在一些实施例中，能够在混合键合之前在CPU芯片101和/或DRAM芯片103上形成键合层。所述键合层能够是在图3所示的CPU芯片103上的键合层324，以及图4B中的DRAM芯片103上的键合层424。键合层324/424能够是电介质材料，例如，氮化硅、氮氧化硅或氧化硅。在键合接口536处，除了金属与金属键合之外，键合还能够发生在氮化硅与氮化硅、氧化硅与氧化硅或者氮化硅与氧化硅之间。在一些实施例中，所述键合层还能够包括粘合材料以增强键合强度，例如环氧树脂、聚酰亚胺、干膜等。
在一些实施例中，能够使用处置过程来增强键合接口536处的键合强度。所述处置过程能够准备DRAM互连层414和CPU互连层214的表面，使得绝缘层220/420的表面形成化学键。所述处置过程能够包括，例如，等离子体处置(例如，利用含有等离子的F、Cl或H)或化学处理(例如甲酸)。在一些实施例中，所述处置过程能够包括能够在真空或惰性环境(例如，具有氮气或氩气)下在约250℃至约600℃的温度下执行的热处理。热处理能够引起在CPU互连VIA 105与DRAM互连VIA 107之间的金属相互扩散。结果，对应的互连VIA对中的金属材料能够彼此相互混合或者在键合过程之后形成合金。
在一些实施例中，第一衬底和/或第二衬底能够在键合之后减薄。在一些实施例中，处理晶圆(例如，玻璃、塑料或硅)能够在减薄过程之前被附接到第一衬底或第二衬底。在一些实施例中，衬底减薄过程能够包括以下中的一种或多种：研磨、干蚀刻、湿蚀刻和化学机械抛光(CMP)。
现在将参考图7至图15来描述本公开的第二实施例的范例。
图7图示了根据本公开的一些实施例的示例性3D IC器件700的示意图。3D IC器件700能够包括微处理器芯片、第一存储器芯片和第二存储器芯片。在一些实施例中，所述微处理器芯片能够是任何适合的微处理器，例如，用于计算机或移动设备的中央计算单元(CPU)、微控制器或数字信号处理器。在范例中，所述微处理器芯片能够类似于在图1-3中所示的微处理器芯片101，并且也被称作CPU芯片101。在一些实施例中，所述第一存储器芯片能够是任何易失性存储器，例如，静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。在范例中，所述第一存储器芯片能够类似于在图1、图4A和图4B中所示的存储器芯片103，并且也被称为DRAM芯片103。在一些实施例中，所述第二存储器芯片能够是任何适合的非易失性存储器，诸如相变存储器、磁随机存取存储器、闪速存储器等。在范例中，所述第二存储器芯片可以是NAND闪速存储器，并且被称为NAND芯片740。
CPU芯片101包括多个CPU互连VIA 105，类似于第一实施例中的以及在图1和图3中所描绘的那些。NAND芯片740还包括多个NAND互连VIA 742。DRAM芯片103在DRAM芯片103的顶侧和底侧分别包括多个DRAM互连VIA 107f和107b。芯片的“顶”侧被称为制造功能器件(例如，晶体管、二极管等)的一侧。芯片的“底”侧与顶侧相对。
通过混合键合，NAND芯片740、DRAM芯片103和CPU 101能够被接合在一起以形成3DIC器件700。DRAM芯片103和CPU芯片101能够通过CPU/DRAM互连VIA 105/107b被电连接在一起，而DRAM芯片103和NAND芯片740能够通过DRAM/NAND互连VIA 107f/742被电连接在一起。
图8图示了根据本公开的一些实施例的处于特定处理阶段的示例性DRAM芯片800的截面。DRAM芯片800能够类似于图4B中的DRAM芯片400，其包括：DRAM芯片103，被设置在DRAM芯片103上的键合层424，以及形成在DRAM芯片103的顶侧上的多个DRAM互连VIA 107f。
在一些实施例中，DRAM芯片800还包括DRAM衬底触点844。DRAM衬底触点844能够使用与触点结构416相似的材料和过程来形成。DRAM衬底触点844能够提供与DRAM衬底402的电连接。在一些实施例中，具有触点结构416和导线418的多个金属层能够与衬底触点844连接。
在一些实施例中，DRAM衬底402能够在DRAM器件404制造之前被双面抛光。在该范例中，DRAM衬底402包括在顶侧和底侧上的表面，这两者都被抛光和处理从而为高质量的半导体器件提供光滑的表面。在一些实施例中，DRAM衬底402能够从标准晶圆厚度(对于硅衬底为大约700μm)减薄到机械上强到足以支撑后续结构的厚度，例如，对于200mm硅晶圆为大约200μm厚。
图9图示了根据本公开的一些实施例的处于特定处理阶段的示例性NAND芯片900的截面。NAND芯片900能够包括：NAND芯片740，被设置在NAND芯片740上的键合层924，以及多个NAND互连VIA 742，其中，NAND互连VIA 742延伸通过键合层924并且与NAND芯片740形成电连接。
NAND芯片740能够包括NAND衬底902、外围器件(未示出)、NAND存储单元以及NAND互连层914。NAND衬底902能够类似于CPU衬底202。NAND互连层914能够类似于CPU互连层214，并且能够使用相似的材料和相似的过程来形成。例如，NAND互连层914的互连结构(例如，触点结构916和导线918)和绝缘层920分别类似于CPU互连层214的互连结构(例如，触点结构216、导线218)和绝缘层220。
在一些实施例中，NAND外围器件能够包括任何有源和/或无源半导体器件，诸如晶体管、二极管、电容器、电阻器等。多个NAND外围器件能够形成适合的数字、模拟和/或混合信号外围电路以支持NAND芯片740的操作。例如，所述外围电路能够包括页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、计时和控制等电路。NAND外围器件能够类似于CPU器件204，并且能够使用相似的过程来形成。
应当注意，在图9中添加x轴和y轴以进一步图示NAND芯片900中的部件的空间关系。衬底902包括沿着x方向(横向方向或宽度方向)横向延伸的两个横向表面(例如，顶表面和底表面)。如在本文中所使用的，一个部件(例如，层或器件)是否在半导体器件(例如，NAND芯片)的另一部件(例如，层或器件)“上”、“上方”或“下方”是在衬底在y方向上位于半导体器件的最低平面中时，相对于y方向(垂直方向或厚度方向)的半导体器件的衬底(例如，衬底902)确定的。在整个本公开中应用了用于描述空间关系的相同概念。
在一些实施例中，NAND芯片740能够是3D NAND闪速存储器，其中，NAND存储单元包括NAND存储串946。NAND存储串946延伸通过多个导体层948和电介质层950对。多个导体/电介质层对在本文中也被称为“交替导体/电介质堆叠体”952。导体层948和电介质层950在交替导体/电介质堆叠体952中沿着垂直方向上交替。换言之，除了交替的导体/电介质堆叠体952的顶部或底部处的那些之外，每个导体层948能够被两侧的两个电介质层950夹置，并且每个电介质层950能够被两侧的两个导体层948夹置。导体层948能够各自具有相同的厚度或者具有不同的厚度。类似地，电介质层950能够各自具有相同的厚度或者具有不同的厚度。在一些实施例中，交替的导体/电介质堆叠体952包括具有与导体/电介质层对不同的材料和/或厚度的更多导体层或更多电介质层。导体层948能够包括导体材料，诸如W、Co、Cu、Al、Ti、Ta、TiN、TaN、Ni、掺杂硅、硅化物(例如，NiSix、WSix、CoSix、TiSix)或者其任意组合。电介质层950能够包括电介质材料，诸如氧化硅、氮化硅、氮氧化硅或者其任意组合。
如在图9中所示的，每个NAND存储串946能够包括半导体沟道954和存储器膜956。在一些实施例中，半导体沟道954包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜956是复合层，其包括隧穿层、存储层(也被称为“电荷捕获/存储层”)和阻隔层。每个NAND存储串946能够具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道954、隧穿层、存储层和阻隔层按照该次序沿着从柱的中心朝向外表面的方向来布置。隧穿层能够包括氧化硅、氮化硅或者其任意组合。阻隔层能够包括氧化硅、氮化硅、高介电常数(高k)电介质或者其任意组合。存储层能够包括氮化硅、氮氧化硅、硅或者其任意组合。在一些实施例中，存储器膜956包括ONO电介质(例如，包括氧化硅的隧穿层，包括氮化硅的存储层，以及包括氧化硅的阻隔层)。
在一些实施例中，NAND存储串946还包括多个控制栅极(每个控制栅极是针对NAND存储串946的字线的一部分)。在交替的导体/电介质堆叠体952中的每个导体层948能够用作针对NAND存储串946的每个存储单元的控制栅极。如在图9中所示的，NAND存储串946能够包括在NAND存储串946的下端处的下部选择栅极958(例如，源极选择栅极)。NAND存储串946还能够包括在NAND存储串946的上端处的顶部选择栅极960(例如，漏极选择栅极)。如在本文中所使用的，部件(例如，NAND存储串946)的“上端”是在y方向上远离NAND衬底902的端部，并且部件(例如，NAND存储串946)的“下端”是在y方向上靠近NAND衬底902的端部。如在图9中所示的，针对每个NAND存储串946，漏极选择栅极960能够在源极选择栅极958之上。在一些实施例中，选择栅极958/960包括诸如W、Co、Cu、Al、掺杂硅、硅化物或者其任意组合的导体材料。
在一些实施例中，NAND芯片740包括在NAND存储串946的半导体沟道954的下端上的外延层962。外延层962能够包括半导体材料，诸如硅。外延层962能够从NAND衬底902上的半导体层964外延生长。半导体层964能够是未掺杂的、部分掺杂的(在厚度方向和/或宽度方向上)，或者由p型或n型掺杂剂完全掺杂。针对每个NAND存储串946，外延层962在本文中被称为“外延插塞”。每个NAND存储串946的下端处的外延插塞962能够接触半导体沟道954和半导体层964的掺杂区域两者。外延插塞962能够用作NAND存储串946的下端处的下选择栅极958的沟道。
在一些实施例中，阵列器件还包括在阶梯结构区域中的多个字线触点966。每个字线触点966能够与在交替的导体/电介质堆叠体952中的对应导体层948形成电接触，以个体地控制存储单元。能够通过对触点孔的干/湿蚀刻，然后填充导体，例如W、Ti、TiN、Cu、TaN、Al、Co、Ni或者其任意组合，来形成字线触点966。
如在图9中所示的，NAND芯片740还包括被形成在NAND存储串946的顶部上的位线触点968，以提供对NAND存储串946的半导体沟道954的个体地访问。
被连接到字线触点966和位线触点968的导线形成NAND芯片740的字线和位线。通常，字线和位线彼此垂直放置(例如，分别在行和列中)，其形成存储器的“阵列”。
在一些实施例中，NAND芯片900还包括NAND衬底触点944。NAND衬底触点944能够使用与触点结构916相似的材料和过程来形成。NAND衬底触点944能够通过NAND互连VIA 742提供从NAND芯片900的顶部表面900t到NAND衬底902的电连接。在一些实施例中，具有触点结构916和导线918的多个金属级能够用于连接衬底触点944。
图10图示了根据本公开的一些实施例的示例性3D IC器件1000的截面。3D IC器件1000包括DRAM芯片103和NAND芯片740，其中，NAND芯片740能够与DRAM芯片103键合，类似于用于图5中的3D IC器件500的结构和方法。NAND芯片740和DRAM芯片103能够以管芯/芯片级或者以晶圆级被键合在一起以形成3D IC器件1000。NAND互连VIA 742和DRAM互连VIA 107f能够在键合之后形成电连接。
在一些实施例中，3D IC器件1000能够包括被形成在DRAM互连层414的绝缘层420与NAND互连层914的绝缘层920之间的第一键合接口1070。互连VIA 107f/742能够在第一键合接口1070处接合以将DRAM互连层414的导线418/触点结构416与NAND互连层914的导线918/触点结构916电连接。这样，DRAM芯片103和NAND芯片740能够被电连接。
在一些实施例中，3D IC器件1000能够包括被形成在DRAM芯片800的键合层424与NAND芯片900的键合层924之间的第一键合接口1070。在该范例中，互连VIA 107f/742分别延伸通过键合层424/924，并且还形成在DRAM互连层414的导线418/触点结构416与NAND互连层914的导线918/触点结构916之间的电连接。这样，DRAM芯片103和NAND芯片740上的器件和电路能够被电连接。
在一些实施例中，3D IC器件1000能够包括被连接到DRAM芯片103的导线418和触点结构416的DRAM衬底触点844。在一些实施例中，3D IC器件1000能够包括被连接到NAND芯片740的导线918和触点结构916的NAND衬底触点944。
在一些实施例中，3D IC器件1000能够包括通过DRAM/NAND互连VIA 107f/742DRAM/NAND在第一键合接口1070处被连接到NAND衬底触点944的DRAM衬底触点844。在一些实施例中，3D IC器件1000能够包括被连接到NAND芯片740的导线918和触点结构916的DRAM衬底触点844。在一些实施例中，3D IC器件1000能够包括被连接到DRAM芯片103的导线418和触点结构416的NAND衬底触点944。在这些范例中，电连接跨第一键合接口1070。
在键合之后，DRAM芯片103上的任意器件或电路能够被电连接到NAND芯片740上的任意器件或电路。图10图示了NAND芯片740被键合在DRAM芯片103的顶部上的实施例。在一些实施例中，DRAM芯片103能够被键合在NAND芯片740的顶部上。
图11图示了根据本公开的一些实施例的示例性3D IC器件1100的截面。3D IC器件1100包括被形成在(图10中的)3D IC器件1000的DRAM衬底402中的垂直互连结构(也被称为穿硅-VIA(TSV))1172，其中，TSV 1172形成与DRAM衬底触点844的电连接。
在一些实施例中，能够在DRAM芯片的TSV 1172、DRAM衬底触点844、导线418和/或触点结构416之间形成电连接。在该范例中，DRAM芯片103上的任意器件或电路能够通过TSV1172被电连接到底表面402b。
在一些实施例中，能够在TSV 1172、DRAM衬底触点844与DRAM/NAND互连VIA107f/742之间形成电连接。这样，能够使用NAND芯片740的触点结构916、导线918或衬底触点944，通过各种电路径从DRAM芯片103的TSV 1172到NAND芯片740上的任意器件或电路建立电连接。
在一些实施例中，能够在使用研磨、CMP、RIE、湿化学蚀刻等使DRAM衬底402减薄之后形成TSV 1172。在一些实施例中，能够在DRAM衬底402上的减薄过程之前在3D IC器件1100上设置保护膜。保护膜能够包括光致抗蚀剂、聚酰亚胺、氧化硅、氮化硅等，并且能够在减薄过程之后被去除。
在一些实施例中，3D IC器件1100还能够包括来自3D IC器件1100的表面1100t的NAND衬底902中的穿硅-VIA(TSV)1172(在图11中未示出)，其中，TSV 1172能够与NAND衬底触点944形成电连接。在一些实施例中，能够在NAND芯片740的TSV 1172、NAND衬底触点944、导线918和/或触点结构916之间形成电连接。在该范例中，NAND芯片740上的任意器件或电路能够通过TSV 1172电连接到表面1100t。在一些实施例中，能够在NAND衬底902中的TSV1172、NAND衬底触点944与DRAM/NAND互连VIA 107f/742之间形成电连接。这样，能够使用DRAM芯片103的触点结构416、导线418或衬底触点844，通过各种电路径从NAND芯片740的TSV 1172到DRAM芯片103上的任意器件或电路建立电连接。
图12图示了根据本公开的一些实施例的示例性3D IC器件1200的截面。3D IC器件1200包括键合层1224以及被形成在图11中的3D IC器件1100的底表面420b上的多个DRAM互连VIA 107b，其中，DRAM互连VIA 107b延伸通过键合层1224。键合层1224和DRAM互连VIA107b类似于键合层424和DRAM互连VIA 107f，并且由相似的材料和过程来形成。
在一些实施例中，DRAM互连VIA 107b被设置在TSV 1172上并且与TSV 1172形成电连接。在图12中，为了简单起见，并非所有TSV 1172都被绘制为示出与DRAM互连VIA 107b电连接。
图13图示了根据本公开的一些实施例的示例性3D IC器件1300的截面。3D IC器件1300包括3D IC器件1200(在图12中所示的)和CPU芯片300(在图3中所示的)，其中，3D IC器件1200利用第二键合接口1376被键合到CPU芯片300。CPU芯片300上的CPU互连VIA 105与3DIC器件1200上的DRAM互连VIA 107b电接触。3D IC器件1200和CPU芯片300能够以管芯/芯片级或以晶圆级键合在一起，以形成3D IC器件1300。
在一些实施例中，3D IC器件1300能够包括被形成在3D IC器件1200的CPU互连层214的绝缘层220与DRAM衬底402之间的第二键合接口1376。互连VIA107b/105能够在第二键合接口1376处接合以将CPU互连层214的导线218/触点结构216与3D IC器件1200的TSV1172电连接。这样，CPU芯片101和DRAM芯片103能够被电连接。通过CPU/DRAM芯片101/103上的TSV 1172、DRAM/DRAM衬底触点844、导线218/418和/或触点结构216/416，DRAM芯片103上的任意器件和电路能够与CPU芯片101上的任意器件和电路电连接。
在一些实施例中，CPU芯片101还能够包括CPU衬底触点(在图13中未示出)，类似于DRAM衬底触点844。CPU衬底触点能够在DRAM芯片103与DRAM芯片103之间或者在CPU芯片101内提供另外的电路径。
在一些实施例中，DRAM衬底402还能够包括底表面402b上的电介质层(在图13中未示出)。第二键合接口1376能够被形成在DRAM衬底402的底表面402b上的电介质层与CPU互连层214的绝缘层220之间。DRAM衬底402的底表面402b上的电介质层能够包括硅氧化物、氮化硅、氮氧化硅或者其任意组合。
在一些实施例中，3D IC器件1300能够包括被形成在DRAM芯片103的键合层1224与CPU芯片300的键合层324之间的第二键合接口1376。在该范例中，互连VIA 107b/105分别延伸通过键合层324/1224，并且还形成在DRAM芯片103的TSV 1172与CPU互连层214的导线218/触点结构216之间的电连接。这样，通过CPU/DRAM芯片101/103上的TSV 1172、衬底触点844、导线218/418和/或触点结构216/416，CPU芯片101和DRAM芯片103上的任意器件和电路能够被电连接。
在一些实施例中，3D IC器件1300包括三个电连接的芯片，例如，CPU芯片101、DRAM芯片103和NAND芯片740，其中，NAND芯片740和DRAM芯片103在第一键合接口1070处键合，并且DRAM芯片103和CPU芯片101在第二键合接口1376处键合。跨第一键合接口1070，NAND芯片740上的任意器件或电路能够与DRAM芯片103上的任意器件或电路电连接。跨第二键合接口1376，DRAM芯片103上的任意器件或电路能够被电连接到CPU芯片101上的任意器件或电路。
在一些实施例中，NAND芯片740包括衬底触点944，并且DRAM芯片103包括衬底触点844。在该范例中，能够在NAND衬底触点944与DRAM衬底触点844之间通过具有最小数量的导线418/918和触点结构416/916的互连VIA 742/107f形成直接电连接。这样，CPU芯片101上的任意器件/电路能够被直接连接到NAND芯片740上的任意器件/电路，而没有过多长度的布线通过DRAM芯片103。
在一些实施例中，CPU芯片101还能够包括衬底触点(在图13中未示出)。在该范例中，外部信号能够被并行地发送到3D IC器件1300上的三个芯片中的任何一个芯片。CPU芯片101、DRAM芯片103和NAND芯片740能够由外部器件个体地并且直接地访问。
图13图示了3D IC器件1300的范例，其中，DRAM芯片103被键合到NAND芯片740，首先形成3D IC器件1000(参见图10)，其中，DRAM芯片103的顶侧面向NAND芯片740的顶侧，而在键合之后NAND衬底902的底部和DRAM衬底402的底部形成3D IC器件1000的两侧。在此，衬底的“顶”侧指代形成有源半导体器件的一侧。在该范例中，CPU芯片101的顶侧在第二键合过程期间随后被键合到DRAM衬底402的底表面以形成3D IC器件1300。
在一些实施例中，CPU芯片101能够首先被键合到DRAM芯片103，其中，CPU芯片101的顶侧面向DRAM芯片103的顶侧。在该范例中，NAND芯片740随后能够被键合到DRAM芯片103，其中，NAND芯片740的顶侧面向DRAM衬底402的底侧。
图14图示了根据本公开的一些实施例的示例性3D IC器件1400的截面，其中，3DIC器件1400包括：被设置在图13中的3D IC器件1300的NAND衬底902上的绝缘膜1478，被形成在绝缘膜1478中的一个或多个输入/输出(I/O)焊盘1480，以及通过NAND衬底902将I/O焊盘连接到衬底触点944的一个或多个TSV 1482。TSV 1482能够类似于DRAM芯片103的TSV1172，并且能够使用相似的过程来形成。
绝缘膜1478能够是任何适合的绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、掺杂氧化硅(诸如F-、C-、N-或H-掺杂氧化物)、四乙氧基硅烷(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k电介质材料(诸如多孔SiCOH)、倍半硅氧烷(SSQ)或者其任意组合。绝缘膜1478能够通过一种或多种薄膜沉积过程进行沉积，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅镀、旋涂或者其任意组合。
在一些实施例中，I/O焊盘1480与绝缘膜1478共面。在一些实施例中，I/O焊盘1480能够从绝缘膜1478突出或凹陷。I/O焊盘1480能够包括任何适合的导电材料，例如，铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、铝(Al)、TiN、TaN、Al或者其任意组合。I/O焊盘1480能够通过一种或多种薄膜沉积过程进行布置，诸如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、电镀、化学镀、溅镀、蒸发或者其任意组合。I/O焊盘1480的制造过程还能够包括但不限于：光刻、湿/干蚀刻、平坦化(例如，RIE回蚀和CMP)。
在一些实施例中，绝缘膜1478、I/O焊盘1480和TSV 1482也能够被形成在CPU衬底202上。在该范例中，CPU芯片101也能够包括一个或多个衬底触点。
通过I/O焊盘1480，外部器件能够被连接到3D IC器件1400。在一些实施例中，通过I/O焊盘1480，外部器件能够被连接到NAND芯片740、DRAM芯片103和/或CPU芯片101上的任意器件或电路。
图15图示了根据一些实施例的用于形成在图7-14中所示的3D IC器件的示例性制造过程1500。应当理解，在制造过程1500中所示的操作不是穷举的，并且能够在所图示的操作中的任何操作之前、之后或之间执行其他操作。在一些实施例中，能够省略示例性制造过程1500中的一些处理步骤，或者包括为了简单起见而在此未描述的其他处理步骤。在一些实施例中，方法1500的处理步骤能够以不同的次序执行和/或变化。
在处理步骤S1510处，在第一衬底上形成第一存储器芯片。在一些实施例中，所述第一存储器芯片的形成包括形成静态随机存取存储器或动态随机存取存储器。在范例中，所述第一存储器芯片能够是图8中的DRAM芯片103。DRAM芯片103能够包括DRAM外围器件、DRAM存储单元和DRAM互连层414。DRAM芯片103的制造过程是相对于图4A和图4B在图6和图8中的处理步骤S620处所描述的。
在一些实施例中，所述DRAM芯片包括键合层、多个互连VIA以及顶侧上的衬底触点，其例如在图8中被图示为键合层424、DRAM互连VIA107f和DRAM衬底触点844。DRAM芯片的顶侧指代在DRAM衬底的形成DRAM外围器件和存储单元的一侧。
在一些实施例中，在完成DRAM互连层414之后，键合层424能够被设置在DRAM芯片740上。键合层424能够包括电介质材料，诸如氧化硅、氮化硅、氮氧化硅或者其任意组合。键合层424还能够包括粘合材料，例如，环氧树脂、聚酰亚胺、干膜、光敏聚合物等。键合层424能够通过一种或多种薄膜沉积过程来形成，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅镀、旋涂或者其任意组合。
在一些实施例中，DRAM互连VIA 107f能够被形成在DRAM互连层414中，被电连接到DRAM芯片103上的导线418和/或触点结构416中的一个或多个。DRAM互连VIA 107f的制造过程能够包括光刻和湿/干蚀刻，以形成针对DRAM互连VIA 107f的沟槽。接下来，在DRAM芯片103上设置一层导电材料，以填充针对DRAM互连VIA 107f的沟槽。在一些实施例中，DRAM互连VIA 107f能够包括导电材料，诸如铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、铝(Al)、钽、氮化钛(TiN)、氮化钽(TaN)等，或者其任意组合。DRAM互连VIA 107f的导电材料能够通过一种或多种薄膜沉积过程来形成，诸如CVD、PVD、电镀、溅镀、蒸发或者其任意组合。能够通过使用平坦化过程(例如，CMP或RIE回蚀刻)来去除沟槽外部的多余导电材料。
在处理步骤S1520处，在第二衬底上形成第二存储器芯片。在一些实施例中，所述第二存储器芯片的形成包括形成相变存储器、磁随机存取存储器或闪速存储器。在范例中，所述第二存储器芯片能够是图9中的NAND芯片740。NAND芯片740能够包括NAND外围器件、NAND存储单元以及NAND互连层914。
在一些实施例中，NAND外围器件能够是任何适合的半导体器件，诸如n型MOSFET、p型MOSFET、二极管、电阻器、电容器、电感器等。针对外围器件的制造过程类似于CPU器件或DRAM外围器件。
在一些实施例中，NAND芯片740是3D NAND闪速存储器。所述NAND存储单元能够包括NAND存储串946和阶梯结构。
在一些实施例中，NAND芯片740的制造能够包括形成具有第一电介质层950以及与第一电介质层950不同的第二电介质层(未示出)的多个电介质层对(在本文中也被称为“交替的电介质堆叠体”)。在一些实施例中，所述第一电介质层能够是氧化硅，所述第二电介质层能够是氮化硅。交替的电介质堆叠体能够通过一种或多种薄膜沉积过程来形成，诸如CVD、PVD、ALD、溅镀或者其任意组合。
在一些实施例中，NAND芯片740的制造还能够包括通过使用多个蚀刻修整过程在交替的电介质堆叠体的端部处形成阶梯结构。
在一些实施例中，NAND芯片740的制造还能够包括移除第二电介质层并且利用导体层948替换以形成交替的导体/电介质堆叠体952。利用导体层948替换所述第二电介质层能够通过对所述第二电介质层进行湿蚀刻而对第一电介质层950具有选择性并且利用导体层948填充该结构来执行。导体层948包括多晶硅、W、Co、Ti、TiN、Ta、TaN、Al、Ni、硅化物等，并且能够通过CVD、ALD等来填充。
在一些实施例中，NAND芯片740的制造还能够包括形成穿透交替的导体/电介质堆叠体952的多个NAND存储串946。在一些实施例中，形成NAND存储串946的制造过程能够包括形成垂直延伸通过交替的导体/电介质堆叠体952的半导体沟道954。在一些实施例中，半导体沟道954能够是通过使用例如CVD、ALD等的薄膜沉积过程形成的非晶硅层或多晶硅层。
在一些实施例中，形成NAND存储串946的制造过程还能够包括在交替的导体/电介质堆叠体952中的半导体沟道954与多个导体/电介质层对之间形成存储器膜956。存储器膜956能够是复合电介质层，诸如多个电介质层(诸如阻隔层、存储层和隧穿层)的组合。
阻隔层能够被用于阻隔电荷的流出。在一些实施例中，阻隔层能够是氧化硅层或者氧化硅/氧氮化硅/氧化硅(SiO2-SiON-SiO2)多层堆叠体的组合。在一些实施例中，阻隔层包括高介电常数(高k)电介质(例如，氧化铝)。在一个范例中，阻隔层包括在氮化硅沉积过程之后通过原位蒸汽生成(ISSG)氧化而形成的氧化硅层。
存储层能够被用于存储电子电荷。存储层中的电荷的存储和/或移除能够影响半导体沟道的开/关状态和/或电导率。存储层能够包括多晶体硅(多晶硅)或氮化硅。存储层能够包括材料的一个或多个膜，所述材料包括但不限于：氮化硅、氮氧化硅、氧化硅和氮化硅的组合，或者其任意组合。在一些实施例中，存储层能够包括通过使用一种或多种沉积过程形成的氮化物层。
隧穿层能够被用于隧穿电子电荷(电子或孔)。隧穿层能够是电介质材料，诸如氧化硅、氮化硅、氮氧化硅或者其任意组合。在一些实施例中，隧穿层能够是通过使用沉积过程形成的氧化物层。
在一些实施例中，NAND芯片740的制造还能够包括在NAND存储串946的末端处形成外延层962。在一些实施例中，外延层962能够被形成在第二衬底中，并且对应于每个NAND存储串946作为外延插塞962。能够将外延层962注入到期望的掺杂水平。
在一些实施例中，NAND芯片740的制造还能够包括形成多个字线触点。如在图9中所图示的，每个字线触点966能够垂直延伸以形成与阶梯结构的对应导体层948的电接触，其中，每个导体层948能够个体地控制NAND存储串946的存储单元。在一些实施例中。形成字线触点966的制造过程包括使用干/湿蚀刻过程形成通过绝缘层920的垂直开口，然后利用诸如W、Co、Cu、Al、掺杂多晶硅、硅化物或者其任意组合的导电材料来填充开口。能够通过ALD、CVD、PVD、电镀、溅镀或者其任意组合来设置导电材料。
在一些实施例中，NAND芯片740的制造还能够包括形成NAND互连层914，其能够将NAND存储串与外围器件电连接。如在图9中所示的，在一些实施例中，NAND互连层914能够包括绝缘层920中的一个或多个触点结构916和导线918。在一些实施例中，形成NAND互连层914的制造过程包括形成绝缘层920，然后形成与绝缘层920中的NAND存储串946接触的多个位线触点968。绝缘层920能够包括一层或多层电介质材料，诸如氧化硅、氮化硅、氮氧化硅或者其任意组合。绝缘层920能够通过一种或多种薄膜沉积过程来形成，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅镀、旋涂或者其任意组合。能够通过在绝缘层920中形成开口，然后利用诸如W、Co、Cu、Al、Ti、TiN、Ta、TaN、掺杂硅、硅化物或者其任意组合的导电材料来填充开口，通过CVD、PVD、溅镀、蒸发、电镀或中其任意组合进行沉积，来形成位线触点968。
在一些实施例中，形成NAND互连层914的制造过程还包括在绝缘层920中形成一个或多个导线918以及一个或多个触点结构916。导体层和触点层能够包括诸如W、Co、Cu、Al、Ti、Ta、TiN、TaN、掺杂硅、硅化物或者其任意组合的导体材料。能够通过任何合适的已知BEOL方法来形成导体层和触点层。
在一些实施例中，也能够在NAND芯片上形成其他结构，例如，在图9中图示的键合层、多个互连VIA和衬底触点，作为键合层924、NAND互连VIA 742和NAND衬底触点944。
在一些实施例中，在完成NAND互连层914之后，能够将键合层924设置在NAND芯片740上。键合层924能够包括电介质材料，诸如氧化硅、氮化硅、氮氧化硅或者其任意组合。键合层924还能够包括粘合材料，例如，环氧树脂、聚酰亚胺、干膜、光敏聚合物等。键合层924能够通过一种或多种薄膜沉积过程来形成，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅镀、旋涂或者其任意组合。
在一些实施例中，NAND互连VIA 742能够被形成在NAND互连层914中，被电连接到NAND芯片740上的导线918和/或触点结构916中的一个或多个。NAND互连VIA 742的制造过程能够包括光刻和湿/干蚀刻以形成针对NAND互连VIA 742的沟槽。接下来，在NAND芯片740上设置一层导电材料以填充针对NAND互连VIA 742的沟槽。在一些实施例中，NAND互连VIA742能够包括导电材料，诸如铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、铝(Al)、钽、氮化钛(TiN)、氮化钽(TaN)等，或者其任意组合。NAND互连VIA 742的导电材料能够通过一种或多种薄膜沉积过程来形成，诸如CVD、PVD、电镀、溅镀、蒸发或者其任意组合。可以通过使用平坦化过程(例如，CMP或RIE回蚀刻)来去除沟槽外部的多余导电材料。
在处理步骤S1530处，DRAM芯片与NAND芯片键合以形成第一3D IC器件。第一3D IC器件的范例在图10中被示为3D IC器件1000，其中，NAND芯片740能够被倒置并且被定位在DRAM芯片103上方。在一些实施例中，DRAM芯片103能够被键合在NAND芯片740的顶部上。
在一些实施例中，NAND芯片740和DRAM芯片103能够以管芯级(例如，管芯到管芯，或者芯片到芯片)或晶圆级(例如，晶圆到晶圆，或者芯片到晶圆)被键合到一起。
在一些实施例中，通过将NAND互连VIA 742与对应的DRAM互连VIA 107f对准，NAND芯片740被定位在DRAM芯片103上。结果，对应的互连VIA能够在第一键合接口1070处被连接，其中，DRAM芯片103能够被电连接到NAND芯片740。
在一些实施例中，NAND芯片740和DRAM芯片103可以通过混合键合进行键合，其中，键合可以在键合接口处同时在不同材料之间发生，例如金属与金属以及电介质与电介质。混合键合过程能够类似于在图6中的处理步骤S630中所描述的过程。在该范例中，金属与金属的键合能够在NAND互连VIA 742与DRAM互连VIA 107f之间发生。电介质与电介质的键合能够分别在NAND/DRAM互连层914/414的绝缘层920/420之间发生。在一些实施例中，电介质与电介质的键合能够在NAND芯片740的键合层924与DRAM芯片103的键合层424之间发生，其中，键合层924/424是电介质材料，例如氧化硅、氮化硅或氮氧化硅。在一些实施例中，所述键合层还能够包括粘合材料以增强键合强度，例如环氧树脂、聚酰亚胺、干膜等。
在一些实施例中，能够在键合之前、期间或之后执行处置过程。所述处置过程能够包括等离子体处理、湿化学处理或热处理，并且类似于针对CPU芯片和DRAM芯片的处理步骤S630处所使用的处理。
在一些实施例中，NAND芯片740和/或DRAM芯片103的衬底能够在键合之后减薄。在一些实施例中，处理晶圆(例如，玻璃、塑料或硅)能够在减薄过程之前被附接到NAND/DRAM芯片740/103。在一些实施例中，衬底减薄过程能够包括研磨、干蚀刻、湿蚀刻和化学机械抛光(CMP)。
在一些实施例中，能够针对DRAM芯片103和/或NAND芯片740形成多个垂直互连结构(例如，穿硅-VIA(TSV))。针对DRAM芯片103的TSV类似于图11中的TSV 1172，并且针对NAND芯片740的TSV类似于图14中的TSV 1482。TSV能够在DRAM芯片103与NAND芯片740的键合之前或之后形成。在一些实施例中，在衬底减薄之后能够形成TSV。
在一些实施例中，能够通过使用图案化过程以形成TSV沟槽，然后进行导电材料填充和平坦化，来从DRAM芯片103的底表面420b形成TSV1172。TSV 1172的图案化过程能够包括光刻和蚀刻。除了光致抗蚀剂之外，还能够使用诸如电介质ARC(DARC)或底部ARC(BARC)的抗反射涂层(ARC)来改善光刻质量并且在蚀刻期间提供额外的保护。在一些实施例中，在TSV 1172图案化之前，能够在DRAM衬底402的底表面420b上沉积硬掩模(例如，氧化硅、氮化硅或氮氧化硅)，以在蚀刻期间提供对下层材料的更多保护。针对TSV 1172的蚀刻过程能够包括例如湿法化学蚀刻、反应离子蚀刻(RIE)、高纵横比等离子体蚀刻或者其任意组合。在一些实施例中，TSV 1172的深硅沟槽能够通过使用SF6化学的交替等离子体蚀刻和使用C4F8化学的保护膜沉积来形成。用于填充TSV 1172的沟槽的导电材料能够包括钨(W)、钴(Co)、铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)、镍、多晶硅、多晶硅锗、多晶锗、硅化物(WSix、CoSix、NiSix、AlSix等)，或者其任意组合。所述导电材料能够通过一种或多种薄膜沉积过程来沉积，诸如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅镀、蒸发或者其任意组合。能够通过平坦化过程来去除多余的导电材料，例如，RIE回蚀刻、化学机械抛光(CMP)。用于NAND芯片740的TSV 1482的形成类似于上文所描述的TSV 1172。
为了准备NAND芯片740和/或DRAM芯片103用于下一键合过程，在一些实施例中，能够在形成第一3D IC器件之后在DRAM芯片的底侧上形成键合层和多个互连VIA。在此，“顶”侧指代DRAM芯片103的形成DRAM存储单元的一侧。在图12所示的该范例中，DRAM芯片103的顶侧更靠近与NAND芯片740的键合接口。因此，DRAM芯片的底侧更远离键合接口。键合层和互连VIA类似于图12中的键合层1224和DRAM互连VIA 107b，并且能够与在处理步骤S1510中所描述的键合层424和DRAM互连VIA 107f类似地形成。
在处理步骤S1540处，在第三衬底上形成微处理器芯片。在一些实施例中，所述微处理器芯片的形成包括形成用于计算机或移动设备的中央计算单元、微控制器或数字信号处理器。在一个范例中，所述微处理器芯片能够是CPU芯片，其中，CPU芯片包括CPU器件和CPU互连层。CPU芯片还能够包括键合层和多个互连VIA。CPU芯片能够是在图3中所示的CPU芯片300，并且使用与图6中的处理步骤S610所描述的类似处理。
在处理步骤S1550处，第一3D IC器件与CPU芯片键合以形成第二3D IC器件。第二3D IC器件的范例在图13中被示为3D IC器件1300，其中，DRAM芯片103的底部能够与CPU芯片101的顶部键合。在一些实施例中，第一3D IC器件和CPU芯片能够以管芯级(例如，管芯到管芯，或者芯片到芯片)或晶圆级(例如，晶圆到晶圆，或者芯片到晶圆)被键合在一起。在一些实施例中，通过将DRAM芯片103的底部上的DRAM互连VIA 107b与CPU芯片101的顶部上的对应CPU互连VIA105对准来执行键合。
在一些实施例中，第一3D IC器件和CPU芯片103能够通过混合键合来接合，其中，混合键合过程类似于在处理步骤S1520处所描述的过程。
在一些实施例中，TSV能够被形成在CPU芯片101、DRAM芯片103和NAND芯片740上。TSV类似于图11和图14中的TSV 1172和1482，并且能够利用类似处理来形成。
在一些实施例中，能够在NAND芯片740和/或CPU芯片101上形成一个或多个I/O焊盘，所述焊盘分别连接到NAND芯片740和CPU芯片101的TSV上。I/O焊盘的范例在图14中被示为I/O焊盘1480。为了形成I/O焊盘1480，在NAND芯片的衬底上设置绝缘膜。在图14中所示的范例中，NAND芯片的顶侧更靠近键合接口，并且绝缘膜被设置在NAND衬底902的背侧。绝缘膜能够是图14中的绝缘膜1478，并且能够是任何合适的绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、掺杂氧化硅(诸如F-、C-、N-或H-掺杂氧化物)、四乙氧基硅烷(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k电介质材料(诸如多孔SiCOH)、倍半硅氧烷(SSQ)或者其任意组合。绝缘膜1478能够通过一种或多种薄膜沉积过程来沉积，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅镀、旋涂或者其任意组合。
接下来，使用光刻和湿/干蚀刻对绝缘膜1478进行图案化，以形成用于I/O焊盘1480的孔或沟槽，其暴露NAND芯片740的TSV 1482以用于后续过程中的电接触。然后在NAND衬底902上设置导电材料并且填充I/O焊盘1480的孔和沟槽。用于I/O焊盘1490的导电材料能够包括铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、铝(Al)、TiN、TaN、Al或者其任意组合。用于I/O焊盘1480的导电材料能够通过一种或多种薄膜沉积过程来设置，诸如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、电镀、化学镀、溅镀、蒸发或者其任意组合。能够通过平坦化过程(例如，RIE回蚀刻和CMP)来去除I/O焊盘的孔/沟槽外部的多余导电材料。在一些实施例中，I/O焊盘1480与绝缘膜1478共面。在一些实施例中，I/O焊盘1480能够从绝缘膜1478突出或凹陷。
在一些实施例中，类似的绝缘膜、I/O焊盘和TSV也能够被形成在CPU衬底202上。在该范例中，CPU芯片101也能够包括一个或多个衬底触点。
在一些实施例中，能够使用类似技术进一步将一个或多个功能芯片(例如，SRAM、DRAM、GPU等)与3D IC器件1400的CPU芯片101键合。为了准备第二3D IC器件的CPU芯片101用于另一键合过程，能够使CPU衬底202减薄，然后在CPU衬底的底部上形成TSV、键合层和互连VIA。这样，通过混合键合，多个功能芯片能够被堆叠在彼此的顶部上，形成具有更短距离、更少延迟以及更高带宽的电连接。
因此，在本公开中描述了具有集成电路的三维器件以及其制造方法的各种实施例。通过以垂直堆叠来集成功能芯片，能够大大减小功能芯片之间的电连接的距离。因此，与其他二维IC相比，3D IC器件能够实现更小的尺寸、更高的密度、更快的速度以及更高的带宽。
在一些实施例中，一种用于形成三维半导体器件的方法，包括：形成微处理器芯片，包括：在第一衬底上形成至少一个微处理器器件；以及在所述至少一个微处理器器件上形成第一互连层，所述第一互连层具有至少一个第一互连结构。所述方法还包括：形成存储器芯片，包括：在第二衬底上形成至少一个存储单元；以及在所述至少一个存储单元上形成第二互连层，所述第二互连层具有至少一个第二互连结构。所述方法还包括：将所述微处理器芯片的所述第一互连层与所述存储器芯片的所述第二互连层键合，使得所述微处理器芯片的所述至少一个微处理器器件通过所述至少一个第一互连结构或所述至少一个第二互连结构与所述存储器芯片的所述至少一个存储单元电连接。
在一些实施例中，一种用于形成三维半导体器件的方法，包括：形成第一存储器芯片，包括：在第一衬底上形成至少一个第一存储单元，以及在所述至少一个第一存储单元上形成第一互连层，所述第一互连层具有至少一个第一互连结构。所述方法还包括：形成第二存储器芯片，包括：在第二衬底上形成至少一个第二存储单元，以及在所述至少一个第二存储单元上形成第二互连层，所述第二互连层具有至少一个第二互连结构。所述方法还包括：将所述第一存储器芯片的所述第一互连层与所述第二存储器芯片的所述第二互连层键合，使得所述第一存储器芯片的所述至少一个第一存储单元通过所述至少一个第一互连结构或所述至少一个第二互连结构与所述第二存储器芯片的所述至少一个第二存储单元电连接。所述方法还包括：形成微处理器芯片，包括：在第三衬底上形成至少一个微处理器器件，以及在所述至少一个微处理器器件上形成第三互连层，所述第三互连层具有至少一个第三互连结构。所述方法还包括：将所述微处理器芯片的所述第三互连层与所述第一存储器芯片的所述第一衬底键合，使得所述微处理器芯片的所述至少一个微处理器器件通过所述至少一个第一互连结构或所述至少一个第三互连结构与所述第一存储器芯片的所述至少一个第一存储单元电连接。
在一些实施例中，一种三维(3D)半导体器件，包括：微处理器芯片，其具有在第一衬底上的至少一个微处理器器件以及被设置在所述至少一个微处理器器件上的第一互连层，所述第一互连层包括至少一个第一互连结构。3D半导体器件还包括存储器芯片，其具有在第二衬底上的至少一个存储单元以及被设置在所述至少一个存储单元上的第二互连层，所述第二互连层包括至少一个第二互连结构。在3D半导体器件中，所述微处理器芯片的所述第一互连层与所述存储器芯片的所述第二互连层键合，并且所述至少一个微处理器器件通过所述至少一个第一互连结构或所述至少一个第二互连结构与所述至少一个存储单元电连接。
在一些实施例中，一种三维(3D)半导体器件，包括：微处理器芯片，其包括在第一衬底上的至少一个微处理器器件以及被设置在所述至少一个微处理器器件上的第一互连层，所述第一互连层包括至少一个第一互连结构。所述3D半导体器件还包括第一存储器芯片，其具有在第二衬底上的至少一个第一存储单元以及被设置在所述至少一个第一存储单元上的第二互连层，所述第二互连层包括至少一个第二互连结构。所述3D半导体器件还包括第二存储器芯片，其具有在第三衬底上的至少一个第二存储单元以及被设置在所述至少一个第二存储单元上的第三互连层，所述第三互连层包括至少一个第三互连结构。在3D半导体器件中，所述微处理器芯片的所述第一互连层与所述第一存储器芯片的所述第二衬底键合，并且所述微处理器芯片的所述至少一个微处理器器件通过所述至少一个第一互连结构或所述至少一个第二互连结构与所述第一存储器芯片的所述至少一个第一存储单元电连接。在所述3D半导体器件中，所述第二存储器芯片的所述第三互连层还与所述第一存储器芯片的所述第二互连层键合，并且所述微处理器芯片的所述至少一个微处理器器件通过所述至少一个第一互连结构、所述至少第二互连结构或所述至少一个第三互连结构与所述第二存储器芯片的所述至少一个第二存储单元电连接。
具体实施方式的前述描述将如此充分地揭示本公开的一般性质，以至于他人能够通过应用本领域技术范围内的知识来容易地修改和/或调整各种应用、这些具体实施例，而无需过度实验，并且不会背离本公开的一般概念。因此，基于在本文中所提供的公开和指导，这些调整和修改旨在所公开的实施例的等同物的含义和范围内。应当理解，在本文中的措辞或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据本公开和指导来解释。
以上已经借助于图示特定功能以及其关系的实施方式的功能构建块描述了本公开的实施例。为了便于描述，在本文中任意定义了这些功能构建块的边界。能够定义备选边界，只要适当地执行指定的功能以及其关系即可。
发明内容和摘要部分能够阐述(一个或多个)发明人所预期的本公开的一个或多个但不是所有示例性实施例，因此，并不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应当受任何上文所描述的示例性实施例的限制，而是应当仅根据所附权利要求以及其等同物来限定。

Claims (30)

1.一种用于形成三维半导体器件的方法，包括：
形成微处理器芯片，包括：
在第一衬底上形成至少一个微处理器器件；以及
在所述至少一个微处理器器件上形成第一互连层，所述第一互连层包括至少一个第一互连结构；
形成存储器芯片，包括：
在第二衬底上形成至少一个存储单元；以及
在所述至少一个存储单元上形成第二互连层，所述第二互连层包括至少一个第二互连结构；以及
将所述微处理器芯片的所述第一互连层与所述存储器芯片的所述第二互连层键合，使得所述微处理器芯片的所述至少一个微处理器器件通过所述至少一个第一互连结构或所述至少一个第二互连结构与所述存储器芯片的所述至少一个存储单元电连接。
2.根据权利要求1所述的方法，其中，所述微处理器芯片的所述形成包括形成用于计算机或移动设备的中央计算单元、微控制器或数字信号处理器。
3.根据权利要求1所述的方法，其中，所述存储器芯片的所述形成包括形成静态随机存取存储器、动态随机存取存储器或闪速存储器。
4.根据权利要求1所述的方法，其中，所述微处理器芯片的所述第一互连层与所述存储器芯片的所述第二互连层的所述键合包括在键合接口处的电介质与电介质的键合以及金属与金属的键合。
5.一种用于形成三维半导体器件的方法，包括：
形成第一存储器芯片，包括：
在第一衬底上形成至少一个第一存储单元；以及
在所述至少一个第一存储单元上形成第一互连层，所述第一互连层包括至少一个第一互连结构；
形成第二存储器芯片，包括：
在第二衬底上形成至少一个第二存储单元；以及
在所述至少一个第二存储单元上形成第二互连层，所述第二互连层包括至少一个第二互连结构；
将所述第一存储器芯片的所述第一互连层与所述第二存储器芯片的所述第二互连层键合，使得所述第一存储器芯片的所述至少一个第一存储单元通过所述至少一个第一互连结构或所述至少一个第二互连结构与所述第二存储器芯片的所述至少一个第二存储单元电连接；
形成微处理器芯片，包括：
在第三衬底上形成至少一个微处理器器件；以及
在所述至少一个微处理器器件上形成第三互连层，所述第三互连层包括至少一个第三互连结构；以及
将所述微处理器芯片的所述第三互连层与所述第一存储器芯片的所述第一衬底键合，使得所述微处理器芯片的所述至少一个微处理器器件通过所述至少一个第一互连结构或所述至少一个第三互连结构与所述第一存储器芯片的所述至少一个第一存储单元电连接。
6.根据权利要求5所述的方法，其中，所述第一存储器芯片的所述第一互连层与所述第二存储器芯片的所述第二互连层的所述键合包括在键合接口处的电介质与电介质的键合以及金属与金属的键合。
7.根据权利要求5所述的方法，其中，所述微处理器芯片的所述第三互连层与所述第一存储器芯片的所述第一衬底的所述键合包括在键合接口处的电介质与电介质的键合以及金属金属的键合。
8.根据权利要求5所述的方法，还包括：
形成至少一个垂直互连结构，其延伸通过所述第一存储器芯片的所述第一衬底，其中，所述至少一个垂直互连结构提供与所述至少一个第一互连结构的电连接。
9.根据权利要求5所述的方法，还包括：
形成至少一个垂直互连结构，其延伸通过所述第二存储器芯片的所述第二衬底，其中，所述至少一个垂直互连结构提供与所述至少一个第二互连结构的电连接。
10.根据权利要求9所述的方法，还包括：
形成至少一个输入/输出焊盘，其与所述第二存储器芯片的所述至少一个垂直互连结构电连接。
11.根据权利要求5所述的方法，还包括：
形成至少一个垂直互连结构，其延伸通过所述微处理器芯片的所述第三衬底，其中，所述至少一个垂直互连结构提供与所述至少一个第三互连结构的电连接。
12.根据权利要求11所述的方法，还包括：
形成至少一个输入/输出焊盘，其与所述微处理器芯片的所述至少一个垂直互连结构电连接。
13.根据权利要求5所述的方法，还包括：
在所述第一存储器芯片的所述第一互连层与所述第二存储器芯片的所述第二互连层的所述键合之后，使所述第一衬底或所述第二衬底减薄，其中，所述减薄包括研磨、湿或干蚀刻或者化学机械抛光。
14.根据权利要求5所述的方法，还包括：
在所述微处理器芯片的所述第三互连层与所述第一存储器芯片的所述第一衬底的所述键合之后，使所述第二衬底或所述第三衬底减薄，其中，所述减薄包括研磨、湿或干蚀刻或者化学机械抛光。
15.根据权利要求5所述的方法，其中，所述微处理器芯片的所述形成包括形成用于计算机或移动设备的中央计算单元、微控制器或数字信号处理器。
16.根据权利要求5所述的方法，其中，所述第一存储器芯片的所述形成包括形成静态随机存取存储器或动态随机存取存储器。
17.根据权利要求5所述的方法，其中，所述第二存储器芯片的所述形成包括形成闪速存储器。
18.一种三维半导体器件，包括：
微处理器芯片，其包括：
在第一衬底上的至少一个微处理器器件；以及
被设置在所述至少一个微处理器器件上的第一互连层，所述第一互连层包括至少一个第一互连结构；以及
存储器芯片，其包括：
在第二衬底上的至少一个存储单元；以及
被设置在所述至少一个存储单元上的第二互连层，所述第二互连层包括至少一个第二互连结构，
其中，所述微处理器芯片的所述第一互连层与所述存储器芯片的所述第二互连层键合，并且所述至少一个微处理器器件通过所述至少一个第一互连结构或所述至少一个第二互连结构与所述至少一个存储单元电连接。
19.根据权利要求18所述的三维半导体器件，还包括：
在所述微处理器芯片的所述第一互连层与所述存储器芯片的所述第二互连层之间的键合接口，其中，所述键合接口包括电介质与电介质的键合以及金属与金属的键合。
20.根据权利要求18所述的三维半导体器件，其中，所述微处理器芯片包括用于计算机或移动设备的中央计算单元、微控制器或数字信号处理器。
21.根据权利要求18所述的三维半导体器件，其中，所述存储器芯片包括静态随机存取存储器、动态随机存取存储器或闪速存储器。
22.一种三维半导体器件，包括：
微处理器芯片，其包括：
在第一衬底上的至少一个微处理器器件；以及
被设置在所述至少一个微处理器器件上的第一互连层，所述第一互连层包括至少一个第一互连结构；
第一存储器芯片，其包括：
在第二衬底上的至少一个第一存储单元；以及
被设置在所述至少一个第一存储单元上的第二互连层，所述第二互连层包括至少一个第二互连结构；以及
第二存储器芯片，其包括：
在第三衬底上的至少一个第二存储单元；以及
被设置在所述至少一个第二存储单元上的第三互连层，所述第三互连层包括至少一个第三互连结构，
其中，所述微处理器芯片的所述第一互连层与所述第一存储器芯片的所述第二衬底键合，并且所述微处理器芯片的所述至少一个微处理器器件通过所述至少一个第一互连结构或所述至少一个第二互连结构与所述第一存储器芯片的所述至少一个第一存储单元电连接；并且
其中，所述第二存储器芯片的所述第三互连层与所述第一存储器芯片的所述第二互连层键合，并且所述微处理器芯片的所述至少一个微处理器器件通过所述至少一个第一互连结构、所述至少一个第二互连结构或所述至少一个第三互连结构与所述第二存储器芯片的所述至少一个第二存储单元电连接。
23.根据权利要求22所述的三维半导体器件，其中，所述第一存储器芯片的所述至少一个第一存储单元通过所述至少一个第三互连结构或所述至少一个第二互连结构与所述第二存储器芯片的所述至少一个第二存储单元电连接。
24.根据权利要求22所述的三维半导体器件，还包括：
至少一个垂直互连结构，其延伸通过所述第一衬底、所述第二衬底或所述第三衬底，其中，所述至少一个垂直互连结构提供与所述至少一个第一互连结构、所述至少一个第二互连结构或所述至少一个第三互连结构的电连接。
25.根据权利要求22所述的三维半导体器件，还包括：
在所述第一衬底或所述第三衬底上的至少一个输入/输出焊盘，其与所述至少一个垂直互连结构电连接。
26.根据权利要求22所述的三维半导体器件，还包括：
在所述第二存储器芯片的所述第三互连层与所述第一存储器芯片的所述第二互连层之间的键合接口，其中，所述键合接口包括电介质与电介质的键合以及金属与金属的键合。
27.根据权利要求22所述的三维半导体器件，还包括：
在所述微处理器芯片的所述第一互连层与所述第一存储器芯片的所述第二衬底之间的键合接口，其中，所述键合接口包括电介质与电介质的键合以及金属与金属的键合。
28.根据权利要求22所述的三维半导体器件，其中，所述微处理器芯片包括用于计算机或移动设备的中央计算单元、微控制器或数字信号处理器。
29.根据权利要求22所述的三维半导体器件，其中，所述第一存储器芯片包括静态随机存取存储器或动态随机存取存储器。
30.根据权利要求22所述的三维半导体器件，其中，所述第二存储器芯片包括闪速存储器。
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