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JP7378503B2 - ダイ同士の接合のための方法および構造 - Google Patents

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JP7378503B2
JP7378503B2 JP2021571417A JP2021571417A JP7378503B2 JP 7378503 B2 JP7378503 B2 JP 7378503B2 JP 2021571417 A JP2021571417 A JP 2021571417A JP 2021571417 A JP2021571417 A JP 2021571417A JP 7378503 B2 JP7378503 B2 JP 7378503B2
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die
carrier wafer
dies
carrier
bonding
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ジュン・リュウ
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Yangtze Memory Technologies Co Ltd
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Yangtze Memory Technologies Co Ltd
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Description

本開示の実施形態は、ダイ同士の接合スキームにおいて使用される方法および構造に関する。
平面型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改良することで、より小さい大きさへと縮小されている。しかしながら、メモリセルの形体寸法が下限に近付くにつれて、平面のプロセスおよび製作の技術は困難になり、コストが掛かるようになる。結果として、平面型メモリセルについての記憶密度が上限に近付いている。３Ｄメモリアーキテクチャは、平面型メモリセルにおける密度の限度に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイと行き来する信号を制御するための周辺デバイスとを含む。
３Ｄ半導体デバイスは、半導体のウェハまたはダイを積み重ね、例えばシリコン貫通ビア（ＴＳＶ）または銅同士（Ｃｕ－Ｃｕ）連結などを用いて、それらを垂直に相互連結することで形成でき、それによって結果的にできた構造は、従来の平面状のプロセスより小さい電力および小さい設置面積で性能向上を達成するために、単一の装置として作用する。半導体のウェハまたはダイを積み重ねるための様々な技術のうち、接合は有望な技術のうちの１つとして認識されている。
ダイ同士の接合のための方法および構造の実施形態が本明細書において開示されている。
一例では、接合のための方法が、複数のダイを得るために１つまたは複数のデバイスウェハをダイシングするステップと、複数のダイのうちの少なくとも１つの第１のダイを第１のキャリアウェハに配置し、複数のダイのうちの少なくとも１つの第２のダイを第２のキャリアウェハに配置するステップと、少なくとも１つの第１のダイをそれぞれの第２のダイと各々接合するステップとを含む。少なくとも１つの第１のダイおよび少なくとも１つの第２のダイは各々が機能的である。一部の実施形態では、方法は、第１のダイおよびそれぞれの第２のダイの一方を各々が有する複数の接合半導体デバイスを形成するために、第１のキャリアウェハおよび第２のキャリアウェハをそれぞれ除去するステップも含む。
他の例では、接合のための方法が、複数のダイを得るために１つまたは複数のデバイスウェハをダイシングするステップと、複数のダイのうちの少なくとも１つの第１のダイを、第１のキャリアウェハにおけるそれぞれの第１の開口へ配置するステップとを含む。少なくとも１つの第１のダイは第１のキャリアウェハにおいて均一な分布を含む。一部の実施形態では、方法は、少なくとも１つの第１のダイを、第２のキャリアウェハにおけるデバイス層と接合するステップと、第１のキャリアウェハおよび第２のキャリアウェハをそれぞれ除去するステップとをさらに含む。
なおも他の例では、接合のための構造が、第１のキャリアウェハにおける複数の第１の開口と、複数の第１の開口の各々の底における第１の接着部分と、複数の第１の開口の各々において接着部分に取り付けられる第１のダイとを備える。
本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を準備させて使用させることができるように、さらに供する。
一部の実施形態による、接合のためのキャリアウェハの例示の対の概略的な上面図である。 一部の実施形態による、図１Ａにおけるキャリアウェハの対におけるダイ同士の接合から形成された複数の接合半導体デバイスの概略的な断面図である。 一部の実施形態による、例示の接合半導体デバイスの詳細な概略的な断面図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための例示の製作プロセスを示す図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための例示の製作プロセスを示す図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための例示の製作プロセスを示す図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための例示の製作プロセスを示す図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための例示の製作プロセスを示す図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための例示の製作プロセスを示す図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための例示の製作プロセスを示す図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための例示の製作プロセスを示す図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための他の例示の製作プロセスを示す図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための他の例示の製作プロセスを示す図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための他の例示の製作プロセスを示す図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための他の例示の製作プロセスを示す図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための他の例示の製作プロセスを示す図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための他の例示の製作プロセスを示す図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための他の例示の製作プロセスを示す図である。 一部の実施形態による、複数の接合半導体デバイスを形成するための他の例示の製作プロセスを示す図である。 一部の実施形態によるダイ同士の接合のための例示の方法の流れ図である。 一部の実施形態によるダイ同士の接合のための例示の方法の流れ図である。 関連する接合スキームの例の図である。
本開示の実施形態が添付の図面を参照して説明される。
特定の構成および配置が検討されているが、これは例示の目的だけのために行われていることは理解されるべきである。当業者は、他の構成および配置が、本開示の精神および範囲から逸脱することなく使用できることを認識するものである。本開示が様々な他の用途においても採用できることが、当業者には明らかとなる。
本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「一部の実施形態」などへの言及は、記載されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを意味していることは、留意されている。さらに、このような文言は必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されていようがなかろうが、他の実施形態との関連でこのような特徴、構造、または特性をもたらすことは、当業者の知識の範囲内である。
概して、専門用語は、文脈における使用から少なくとも一部で理解され得る。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用され得るか、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つ」または「その」などは、少なくとも一部で文脈に依存して、単数での使用を伝えるためと、または、複数での使用を伝えるためと理解できる。また、「～に基づいて」という用語は、因子の排他的な集まりを伝えるように必ずしも意図されていないとして理解でき、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容してもよい。
本開示における「～の上に」、「～の上方に」、および「～にわたって」の意味が、「～の上に」が何か「に直接的に」だけを意味するのではなく、それらの間に中間の特徴または層を伴って何か「に」あるという意味も含むような最も幅広い様態で解釈されるべきあることと、「～の上方に」または「～にわたって」が、何か「の上方に」または何か「にわたって」だけを意味するのではなく、それらの間に中間の特徴または層を伴わずに何か「の上方に」または何か「にわたって」であるという意味も含む可能性もあることとは、容易に理解されるべきである。
さらに、「～の下に」、「～の下方に」、「下方の」、「～の上方に」、「上方の」などの空間的に相対的な用語は、本明細書において、図に示されているようなある要素または特徴の他の要素または特徴への関係を記載するために、記載の容易性のために本明細書において使用され得る。空間的に相対的な用語は、図で描写された配向に加えて、使用または動作における装置の異なる配向を網羅するように意図されている。装置は他に配向されてもよく（９０度または他の配向に回転させられる）、本明細書で使用される空間的に相対的な記載は、それに応じて同様に解釈され得る。
本明細書で使用されているように、「基板」という用語は、後続の材料層が加えられる材料を言っている。基板自体がパターン形成されてもよい。基板の上に追加される材料は、パターン形成されてもよいし、パターン形成されないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなど、半導体材料の広がったアレイを含み得る。代替で、基板は、ガラス、プラスチック、またはサファイアのウェハなどの非導電性材料から形成されてもよい。
本明細書で使用されているように、「層」という用語は、厚さの領域を含む材料部分を言っている。層は、下もしくは上にある構造の全体にわたって広がり得る、または、下もしくは上にある構造の広がり未満の広がりを有し得る。さらに、層は、連続的な構造の厚さ未満の厚さを有する同質または非同質の連続的な構造の領域であり得る。例えば、層は、連続的な構造の上面と底面との間における、またはそれら上面および底面における、水平面の任意の対の間に位置させられ得る。層は、水平に、垂直に、および／または、先細りの表面に沿って、延びることができる。基板は、層であり得る、１つもしくは複数の層を含み得る、ならびに／または、１つまたは複数の層を上、上方、および／もしくは下方に有し得る。層は複数の層を含んでもよい。例えば、相互連結層は、１つまたは複数の導体層およびコンタクト層（相互連結線、および／またはＶＩＡコンタクトが形成される）、ならびに、１つまたは複数の誘電層を含み得る。
本明細書で使用されているように、「名目上の／名目上は」は、製品の設計の局面の間またはプロセスの間に、所望の値より上の値および／または下の値の範囲と一緒に設定される、構成要素またはプロセス工程についての特性またはパラメータの所望の値または目標値を言っている。値の範囲は、製造プロセスにおける若干の変化または公差によるものであり得る。本明細書で使用されているように、「約」という用語は、主題の半導体デバイスと関連付けられる具体的な技術ノードに基づいて変化する可能性がある所与の量の値を指示している。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を指示することができる。
本明細書で使用されているように、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延びるように、横に配向された基板において、メモリセルトランジスタの垂直に配向されたストリング（本明細書では、ＮＡＮＤメモリストリングなど、「メモリストリング」と称される）を伴う半導体デバイスを言っている。「垂直の／垂直に」という用語は、基板の横方向面に対する名目上の直角を意味する。
本明細書で使用されているように、「デバイスウェハ」は、半導体デバイスが組み込まれ、ダイへと分離される前に様々な製作プロセスを受ける可能性のある一片の半導体材料である。本明細書で使用されているように、「キャリアウェハ」（「キャリア」または「支持ウェハ」としても知られている）は、永久的に組み込まれる半導体デバイスを備えない、一時的な支持構造が取り付けられるための一種のウェハである。キャリアウェハの材料には、半導体材料、または、ガラス、ポリマ、サファイアなどの任意の適切な材料があり得る。
従来、例えば３Ｄメモリデバイスといった半導体デバイスの積み重ねのための方法は、チップ同士の接合、チップとウェハとの接合、集合的なダイとウェハとの接合、およびウェハ同士の接合などの接合スキームを含む。図６は、（Ｉ）チップとウェハとの接合、（ＩＩ）ダイとウェハとの接合、および（ＩＩＩ）ウェハ同士の接合の例を示している。（Ｉ）では、チップ６０２がウェハ６０１に接合され、（ＩＩ）では、キャリアウェハ６０４に取り付けられたダイ６０５がウェハ６０３に接合され、（ＩＩＩ）では、ウェハ６０７がウェハ６０６に接合される。しばしば、ウェハのレイアウトは、チップおよびダイの配置を制限し、空間の無駄や、チップ同士の接合およびチップとウェハとの接合における処理量の低下を引き起こす可能性がある。ウェハ同士の接合は、より大きな処理量を有し得るが、製作プロセスの不確実性のため、歩留りの低下の問題を被る可能性がある。集合的なダイとウェハとの接合はより大きな処理量を有し得るが、その歩留りはウェハにおける装置歩留りによって制限され、キャリアウェハへのダイの分布が不均一となり、ウェハおよびキャリアウェハに空間の無駄をもたらす可能性がある。したがって、デバイススタッキングのための接合方法が向上される必要がある。
本開示による様々な実施形態は、デバイススタッキングにおいて使用される方法および構造を提供している。明確には、ダイ同士の接合のための方法および構造が提供されている。歩留りを増加させるために、一部の実施形態では、デバイスウェハがダイシングされ、機能的なダイが接合のために選択される。次に、機能的なダイはそれぞれのキャリアウェハに配置される。次に、キャリアウェハの一方が、一方のキャリアウェハのダイが他方のキャリアウェハにおけるダイと位置合わせされ得るように上下逆さまにひっくり返される。一方のキャリアウェハにおけるダイは、他方のキャリアウェハにおける対応するダイと接合される。一部の実施形態では、開口／ソケットが、ダイの位置合わせおよび配置がより高い精度のものとできるようにそれぞれのダイを保持するために、少なくとも一方のキャリアウェハに形成される。開口における各々のダイの上面は、容易な剥離のために、キャリアウェハの上面以上の高さとされ得る。ダイは、任意の適切な分布でキャリアウェハに配置され得る。一部の実施形態では、ダイは均一な分布でそれぞれのキャリアウェハに配置され、例えば、隣接するダイ同士は、ほとんど同じ間隔で隣り合うダイから離される。一部の実施形態では、ダイは、それぞれのキャリアウェハにわたって完全な覆いを有する。つまり、ダイは、処理量を増加させるために、キャリアウェハにおけるすべての使用可能な領域に配置され得る。
図１Ａは、一部の実施形態による、キャリアウェハの対、および、ダイ同士の接合のためにキャリアウェハに取り付けられたダイの概略的な上面図を示している。図１Ａに示されているように、複数の第１のダイ（例えば、符号１０２－１、１０２－３、１０２－５、および１０２－７）が第１のキャリアウェハに取り付けられており、複数の第２のダイ（例えば、符号１０２－２、１０２－４、１０２－６、および１０２－８）が第２のキャリアウェハに取り付けられている。第１のダイおよび第２のダイの少なくとも一部は機能的である。一部の実施形態では、すべての第１のダイおよび第２のダイは機能的である。
第１のダイおよび第２のダイは様々な種類の構造／デバイスを各々備えることができる。例えば、第１のダイは、複数のメモリセル（例えば、導体層と交差するメモリストリグを伴うメモリスタック）を備えることができ、それぞれの第２のダイは、メモリセルの動作を制御するための複数の回路構成要素（例えば、ページバッファ、デコーダ、センスアンプ、ドライバ、チャージポンプ、電流または電圧の基準、または、トランジスタ、ダイオード、抵抗、もしくはコンデンサなどの回路の任意の能動的もしくは受動的な構成要素）を備えることができる。第１のダイおよび第２のダイは、１つまたは複数のデバイスウェハをダイシングすることで形成されるダイから選択され得る。続いて、各々の第１のダイは、第１のダイと第２のダイとの間の伝導性の連結を容易にするために、それぞれの第２のダイに接合され得る。第１のダイおよび第２のダイは、任意の適切なパターン／分布でそれぞれのキャリアウェハに配置され得る。一部の実施形態では、第１のダイは、第１のキャリアウェハにわたる均一な分布を有する。したがって、第２のダイも、第２のキャリアウェハにわたる均一な分布を有する。つまり、第１のダイおよび第２のダイは、名目上は同じ間隔によって、離接する／隣り合うダイから各々離される。一部の実施形態では、第１のダイおよび第２のダイは、それぞれのキャリアウェハにわたって完全な覆いを各々有する。例えば、最大の数の第１のダイおよび第２のダイが、処理量を増加させるために、それぞれのキャリアウェハの使用可能な領域（例えば、すべての使用可能領域）に配置され得る。
図１Ｂは、一部の実施形態による、ダイ同士の接合の方法／スキームによって形成された複数の接合半導体デバイスの概略的な断面図を示している。各々の第１のダイはそれぞれの第２のダイに接合される。図１Ｂに示されているように、第１のダイ１０２－１、１０２－３、１０２－５、１０２－７は、第２のダイ１０２－２、１０２－４、１０２－６、１０２－８にそれぞれ接合されている。各々の接合された第１のダイおよび第２のダイは接合半導体デバイスを形成し得る。境界面が、例えば任意の適切な接合方法によって、各々の第１のダイと、対応する第２のダイとの間に形成され得る。接合が、境界面において第１のダイとそれぞれの第２のダイとの間に形成され得る。一部の実施形態では、ハイブリッド接合が第１のダイを第２のダイに接合するために使用されてもよく、境界面は溶解接合または共有接合を含む。例えば電圧といった電気信号が境界面を通じて送信されてもよい。様々な実施形態において、例えば３つ以上のキャリアウェハを用いて、３つ以上のダイが垂直に積み重ねられてもよい。
図２は、一部の実施形態による、接合半導体デバイス２００の例示の構造を示している。接合半導体デバイス２００は接合半導体デバイスの例を表している。接合半導体デバイス２００は、第２のダイ１０２－４と、第２のダイ１０２－４にわたって積み重ねられた第１のダイ１０２－３とを備え得る。第１のダイ１０２－３と第２のダイ１０２－４とは、それらの間の接合境界面２０６において結合される。接合半導体デバイス２００が、２つのダイ（例えば第１のダイ１０２－３および第２のダイ１０２－４）の接合から生じる構造の例を表しているだけであり、ダイで形成できる構造／デバイスを限定するように意味されていないことは、留意されるべきである。第１のダイ１０２－３および第２のダイ１０２－４は、接合半導体デバイスを形成するために接合され得る任意の適切な構造／デバイスも各々備え得る。図２に示されているように、第２のダイ１０２－４は、シリコン（例えば単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、または任意の他の適切な材料を含み得る基板２０８を備え得る。
第２のダイ１０２－４は、基板２０８の上方にデバイス層２１０を備え得る。ｘ軸およびｙ軸が、接合半導体デバイス２００における構成要素同士の空間的な関係をさらに示すために、図２において加えられていることは留意されている。基板２０８は、ｘ方向（横方向または幅方向）において横に延びる２つの横方向面（例えば上面および底面）を備える。本明細書で使用されているように、半導体デバイス（例えば接合半導体デバイス２００）のある構成要素（例えば層または装置）が他の構成要素（例えば層または装置）の「上にある」、「上方にある」、または「下方にある」かは、基板がｚ方向において半導体デバイスの最も下の平面に位置決めされるとき、ｚ方向（垂直方向または厚さ方向）において半導体デバイスの基板（例えば基板２０８）に対して決定される。空間的な関係を記載するための同じ観念が、本開示を通じて適用されている。
デバイス層２１０は、第１のダイ１０２－３に接合され得る任意の適切なデバイス／構造を備え得る。一部の実施形態では、デバイス層２１０は、基板２０８における周辺回路２１２と、周辺回路２１２の外側において基板２０８上にある埋込ＤＲＡＭ（ダイナミックランダムアクセスメモリ）セル２１４のアレイとを備える。一部の実施形態では、周辺回路２１２は、限定されることはないが、ページバッファ、デコーダ（例えば行デコーダおよび列デコーダ）、センスアンプ、ドライバ、チャージポンプ、電流または電圧の基準を含め、接合半導体デバイス２００の動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号の周辺回路を形成する複数の周辺トランジスタ２１６を備える。周辺トランジスタ２１６は基板２０８の「上に」形成でき、周辺トランジスタ２１６の全体または一部が、基板２０８に（例えば、基板２０８の上面の下方に）、および／または基板２０８の上に直接的に、形成される。隔離領域（例えばシャロートレンチアイソレーション）およびドープ領域（例えば周辺トランジスタ２１６のソース領域およびドレイン領域）が、基板２０８に同じく形成され得る。
一部の実施形態では、各々の埋込ＤＲＡＭセル２１４はＤＲＡＭ選択トランジスタ２１８とコンデンサとを備える。埋込ＤＲＡＭセル２１４は、ｎのトランジスタおよびｎのコンデンサから成るｎＴｎＣとでき、ここでｎは正の整数である。一部の実施形態では、ＤＲＡＭ選択トランジスタ２１８は基板２０８の「上に」形成でき、ＤＲＡＭ選択トランジスタ２１８の全体または一部が、基板２０８に（例えば、基板２０８の上面の下方に）、および／または基板２０８の上に直接的に、形成される。各々のＤＲＡＭ選択トランジスタ２１８のノードは、一部の実施形態によれば、埋込ＤＲＡＭのビット線２１９に電気的に連結される。任意の他の適切な構造が周辺回路２１２に隣り合って形成され得ることは、理解される。
一部の実施形態では、接合半導体デバイス２００の第２のダイ１０２－４は、電気信号を周辺回路２１２および埋込ＤＲＡＭセル２１４のアレイと行き来するように伝送するために、デバイス層２１０の上方に相互連結層２２２をさらに備える。相互連結層２２２は、横方向の相互連結線および垂直の相互連結アクセス（ビア）コンタクトを含め、複数の相互連結部（本明細書では、「コンタクト」とも称される）を備え得る。相互連結層２２２における相互連結線およびビアコンタクトは、限定されることはないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含み得る。
図２に示されているように、接合半導体デバイス２００の第２のダイ１０２－４は、相互連結層２２２およびデバイス層２１０の上方において接合境界面２０６に接合層２２４をさらに備え得る。接合層２２４は、複数の接合コンタクト２２６と、接合コンタクト２２６を電気的に隔離する誘電体とを備え得る。接合コンタクト２２６は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含み得る。接合層２２４の残りの領域は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含む誘電体で形成され得る。接合コンタクト２２６、および接合層２２４における周囲の誘電体は、ハイブリッド接合のために使用できる。
図２に示されているように、接合半導体デバイス２００の第１のダイ１０２－３は、第２のダイ１０２－４の接合層２２４の上方において接合境界面２０６に接合層２２８も備え得る。接合層２２８は、複数の接合コンタクト２３０と、接合コンタクト２３０を電気的に隔離する誘電体とを備え得る。接合コンタクト２３０は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含み得る。接合層２２８の残りの領域は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含む誘電体で形成され得る。接合コンタクト２３０、および接合層２２８における周囲の誘電体は、ハイブリッド接合のために使用できる。
前述したように、第１のダイ１０２－３は、接合境界面２０６において、向かい合う様態で第２のダイ１０２－４の上に接合され得る。一部の実施形態では、接合境界面２０６が、ハイブリッド接合（「金属／誘電体のハイブリッド接合」としても知られている）の結果として接合層２２４と２２８との間に配置され、そのハイブリッド接合は、直接的な接合技術であり（例えば、半田または接着剤などの中間層を用いることなく表面同士の間に接合を形成する）、金属同士の接合および誘電体同士の接合を同時に得ることができる。一部の実施形態では、接合境界面２０６は、接合層２２４と２２８とが接触させられて接合される場所である。実際には、接合境界面２０６は、第２のダイ１０２－４の接合層２２４の上面と第１のダイ１０２－３の接合層２２８の底面とを含む特定の厚さを伴う層であり得る。
一部の実施形態では、接合半導体デバイス２００の第１のダイ１０２－３は、電気信号を伝送するために、接合層２２８の上方に相互連結層２３２をさらに備える。相互連結層２３２は、複数の相互連結部を備えることができ、相互連結線およびビアコンタクトが生じ得る１つまたは複数のＩＬＤ層をさらに備え得る。相互連結層２３２における相互連結線およびビアコンタクトは、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含み得る。相互連結層２３２におけるＩＬＤ層は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含む誘電材料を含み得る。
一部の実施形態では、接合半導体デバイス２００の第１のダイ１０２－３は、相互連結層２３２および接合層２２８の上方で３Ｄ ＮＡＮＤメモリストリング２３８のアレイの形態でメモリセルが提供されるＮＡＮＤフラッシュメモリデバイスを備える。各々の３Ｄ ＮＡＮＤメモリストリング２３８は、一部の実施形態によれば、導体層および誘電層を各々含む複数の対を通じて垂直に延びる。積み重ねられた交互の導体層および誘電層は、本明細書ではメモリスタック２３３とも称される。メモリスタック２３３における交互の導体層および誘電層は、一部の実施形態によれば、垂直方向において交互である。別の言い方をすれば、メモリスタック２３３の上または下におけるものを除いて、各々の導体層は両側において２つの誘電層によって隣接させられ、各々の誘電層は両側において２つの導体層によって隣接させられ得る。導体層と誘電層とは同じ厚さまたは異なる厚さを各々有し得る。導体層は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導体材料を含み得る。誘電層は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む誘電性材料を含み得る。
一部の実施形態では、各々の３Ｄ ＮＡＮＤメモリストリング２３８は、半導体チャネルおよびメモリ膜を含む「電荷捕獲」の種類のＮＡＮＤメモリストリングである。一部の実施形態では、半導体チャネルは、多結晶シリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。一部の実施形態では、メモリ膜は、トンネル層と、記憶層（「電荷捕獲／蓄積層」としても知られている）と、ブロック層とを含む複合誘電層である。各々のメモリストリング２３８は円筒形（例えば柱の形）を有し得る。メモリ膜の半導体チャネル、トンネル層、蓄積層、およびブロック層は、一部の実施形態によれば、柱の中心から外面に向かう方向に沿ってこの順番で配置される。トンネル層は、酸化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含み得る。蓄積層は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含み得る。ブロック層は、酸化シリコン、酸窒化シリコン、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含み得る。一例では、ブロック層は、酸化シリコン／酸窒化シリコン／酸化シリコン（ＯＮＯ）の複合層を備え得る。他の例では、ブロック層は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）の層など、高ｋ誘電層を含み得る。一部の実施形態では、３Ｄ ＮＡＮＤメモリストリング２３８は複数の制御ゲート（各々がワード線の一部であり得る）をさらに備える。メモリスタック２３３における各々の導体層は、３Ｄ ＮＡＮＤメモリストリング２３８の各々のメモリセルのための制御ゲートとして作用することができる。
一部の実施形態では、第１のダイ１０２－３は、メモリスタック２３３および３Ｄ ＮＡＮＤメモリストリング２３８の上方に配置された半導体層２４８をさらに備える。半導体層２４８は、メモリスタック２３３および３Ｄ ＮＡＮＤメモリストリング２３８が上に形成される薄化基板であり得る。一部の実施形態では、半導体層２４８は単結晶シリコンを含む。一部の実施形態では、半導体層２４８は、ポリシリコン、多結晶シリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含み得る。
図２に示されているように、接合半導体デバイス２００の第１のダイ１０２－３は、半導体層２４８の上方にパッドアウト相互連結層２５０をさらに備え得る。パッドアウト相互連結層２５０は、１つまたは複数のＩＬＤ層において、例えばコンタクトパッド２５２といった相互連結部を備える。パッドアウト相互連結層２５０と相互連結層２３２とは半導体層２４８の反対側に形成され得る。一部の実施形態では、一部の実施形態では、パッドアウト相互連結層２５０における相互連結部は、例えばパッドアウトの目的のために、接合半導体デバイス２００と外部回路との間で電気信号を伝送することができる。
一部の実施形態では、第１のダイ１０２－３は、パッドアウト相互連結層２５０と相互連結層２３２、２２２とを電気的に連結するために、半導体層２４８を通じて延びる１つまたは複数のコンタクト２５４をさらに備える。結果として、埋込ＤＲＡＭセル２１４のアレイは、相互連結層２３２、２２２と接合コンタクト２２６、２３０とを通じて、３Ｄ ＮＡＮＤメモリストリング２３８のアレイに電気的に連結され得る。さらに、周辺回路２１２、埋込ＤＲＡＭセル２１４のアレイ、および３Ｄ ＮＡＮＤメモリストリング２３８は、コンタクト２５４およびパッドアウト相互連結層２５０を通じて外側の回路へと電気的に連結され得る。
図３Ａ～図３Ｇは、一部の実施形態による、接合半導体デバイスを形成するための例示の製作方法３００を示している。図５Ａは、製作方法３００の流れ図５００を示している。図示の容易性のために、図３Ａ～図３Ｇおよび図５Ａは一緒に説明されている。方法３００に示された工程が完全ではないことと、他の工程が、図示されている工程のいずれかの前、後、または工程同士の間に実施され得ることとは、理解されている。さらに、工程のうちの一部は、同時に、または、図５Ａに示されたものと異なる順番で、実施されてもよい。
図５Ａを参照すると、方法３００は工程５０２において開始し、図３Ａに示されているように、工程５０２では、保護層が１つまたは複数のデバイスウェハにわたって形成される。図３Ａに示されているように、保護層３０４がデバイスウェハ３０２にわたって形成される。一部の実施形態では、デバイスウェハ３０２は、ダイシングなどの後続の製作工程のために、接着テープ３０６にわたっており、接着テープ３０６に取り付けられる。保護層３０４は、デバイスウェハ３０２が後続のダイシング工程において損傷させられるのを防止することができる任意の適切な材料を含み得る。保護層３０４は、柔らかい材料（例えばフォトレジスト）、硬い材料（例えば炭素、酸化シリコン、および窒化シリコン）、またはそれらの組み合わせを含み得る。保護層３０４は単層構造または多層構造であり得る。一部の実施形態では、保護層３０４は、フォトレジストの層を含み、デバイスウェハ３０２においてスピニングされる。
デバイスウェハ３０２は、後続の工程における接合のための構造／デバイスを備える。一部の実施形態では、デバイスウェハ３０２は、半導体層（例えば符号２４８）と、半導体層の中および／または表面における複数の構造／デバイスとを備える。構造／デバイスはダイにおいて形成でき、ダイは後続のダイシング工程において分離され得る。一部の実施形態では、デバイスウェハ３０２における構造／デバイスは、メモリアレイと、メモリアレイと接触している相互連結部とを備える。例えば、メモリアレイは、複数のメモリスタック（例えば符号２３３）およびメモリストリング（例えば符号２３８）を備えることができ、相互連結部は、相互連結層（例えば符号２３２）において様々な相互連結部を備えることができる。デバイスウェハ３０２は、接合層（例えば符号２２８）と、デバイスウェハ３０２の上面において露出される、接合層における複数の接合コンタクト（例えば符号２３０）とを備えてもよい。デバイスウェハ３０２は、周辺回路（例えば符号２１２）、蓄積要素（例えばＤＲＡＭセル）、接合層（例えば符号２２４）、接合層における複数の接合コンタクト（符号２２６）、および、後続の工程においてダイシングおよび接合されるメモリアレイと同じ半導体層に形成され得る任意の他の適切な凹像／装置などの他の構造／デバイスを備えてもよい。
一部の実施形態では、保護層が２つ以上のデバイスウェハにわたってそれぞれ形成され、デバイスウェハは、接合プロセスにダイを提供するために後でダイシングされる。各々のデバイスウェハは同じまたは異なる構造／デバイスを備え得る。デバイスウェハの数、およびデバイスウェハに形成される構造／デバイスの数は本開示の実施形態によって限定されるべきではない。
方法３００は工程５０４へと進み、図３Ｂに示されているように、工程５０４では、それぞれの保護層の一部分の下に各々がある複数のダイを実施するために、保護層を伴う１つまたは複数のデバイスウェハがダイシングされる。図３Ｂに示されているように、デバイスウェハ３０２および保護層３０４が、保護層の一部分３１４の下に各々がある複数のダイ３１２を形成するためにダイシングされ得る。ダイ３１２が接着テープ３０６に取り付けられ得る。一部の実施形態では、ダイ３１２の底面は接着テープ３０６に取り付けられ、保護層の一部分３１４はダイ３１２の上面を覆う。任意の適切なダイシング工程が、デバイスウェハ３０２をダイシングしてダイ３１２を形成するために実施され得る。各々のダイ３１２は、後続の接合プロセスのための所望のデバイス／構造を備え得る。一部の実施形態では、２つ以上のデバイスウェハが所望のダイを提供するためにダイシングされる。２つ以上のデバイスウェハのダイシングは、デバイスウェハ３０２のダイシングと同様であり、したがって、詳細な説明はここでは繰り返さない。
方法３００は工程５０６へと進み、図３Ｃに示されているように、工程５０６では、複数の第１のダイが第１のキャリアウェハに配置され、複数の第２のダイが第２のキャリアウェハに配置され、各々の第１のダイはそれぞれの第２のダイに対応する。図３Ｃに示されているように、（Ｉ）それぞれの保護層の一部分３１４の下に各々がある複数の第１のダイ３２２が第１のキャリアウェハ３１０に配置でき、（ＩＩ）それぞれの保護層の一部分３２６の下に各々がある複数の第２のダイ３２４が第２のキャリアウェハ３３０に配置できる。第１のキャリアウェハ３１０および第２のキャリアウェハ３３０は、シリコンおよび／またはガラスなど、接合工程の間にそれぞれのダイを支持するのに十分な硬さを有する任意の適切な材料を含み得る。第１のダイ３２２および第２のダイ３２４は、工程５０４において形成されたダイから選択でき（例えばダイピックアッププロセスによって）、接合のために使用され得る。一部の実施形態では、第１のダイ３２２および第２のダイ３２４は機能的な装置であり得る。一部の実施形態では、各々の第１のダイ３２２はそれぞれの第２のダイ３２４に対応する。各々の第１のダイ３２２およびそれぞれの第２のダイ３２４は、互いとの接合のための適切な構造（例えば、接合層および／または接合コンタクト）を備え得る。
接着層３０８が、各々の第１のキャリアウェハ３１０の底面を第１のキャリアウェハ３１０に取り付けるために、第１のダイ３２２と第１のキャリアウェハ３１０との間にあり得る。そのため、第１のダイ３２２は接合プロセスの間に所定の位置で保持され得る。同様に、接着層３２８が、各々の第２のダイ３２４の底面を第２のキャリアウェハ３３０に取り付けて、接合プロセスの間に第２のダイ３２４を所定の位置で保持するために、第２のダイ３２４と第２のキャリアウェハ３３０との間にあり得る。接着層３０８、３２８は、各々がそれぞれのダイの下にあり、各々が互いと横方向で接触している複数の接着部分を各々備えてもよく、例えば、接着層３０８、３２８は横方向に沿って（例えばｘ方向に沿って）一貫して延び得る。接着層３０８、３２８は、第１のキャリアウェハ３１０および第２のキャリアウェハ３３０への接着剤の堆積および／またはスピニングなど、任意の適切なプロセスによって形成され得る。一部の実施形態では、第１のダイ３２２は第１のキャリアウェハ３１０において均一な分布を有し、第２のダイ３２４は第２のキャリアウェハ３３０において均一な分布を有し得る。一部の実施形態では、第１のダイ３２２は第１のキャリアウェハ３１０にわたって完全な覆いを有し、第２のダイ３２４は第２のキャリアウェハ３３０にわたって完全な覆いを有する。
方法３００は工程５０８へと進み、図３Ｄおよび図３Ｅに示されているように、工程５０８では、第１のダイおよび第２のダイの各々にわたるそれぞれの保護層の一部分が除去され、表面処理が第１のダイおよび第２のダイにおいて実施される。図３Ｄに示されているように、保護層の一部分３１４が各々の第１のダイ３２２から除去され、保護層の一部分３２６が各々の第２のダイ３２４から除去される。第１のダイ３２２および第２のダイ３２４はそれぞれ露出させられ得る。保護層の一部分の除去は、保護層の一部分３１４、３２６の材料に依存して、任意の適切なプロセスを含み得る。例えば、保護層の一部分（例えば符号３１４、３２６）が硬い材料（例えば炭素、酸化シリコン、および／または窒化シリコン）を含む場合、除去プロセスは、エッチング（例えばドライエッチングおよび／またはウェットエッチング）および／または化学機械平坦化（ＣＭＰ）プロセスを含み得る。一部の実施形態では、保護層の一部分（例えば符号３１４、３２６）はフォトレジストを含み、除去プロセスはフォトレジストリムーバにおける濯ぎ、および／またはプラズマ処理（例えば酸素プラズマ燃焼）を含み得る。
図３Ｅに示されているように、それぞれの表面処理は、接合のために第１のダイ３２２および第２のダイ３２４を準備するために、第１のダイ３２２および第２のダイ３２４において実施される。接合形成の種類、およびダイ同士の間に形成される接合の種類に依存して、任意の適切な表面処理が実施され得る。一部の実施形態では、接合プロセスはハイブリッド接合を含み、表面処理はプラズマ活性化プロセスを含む。一部の実施形態では、表面処理は湿式処理および／または熱処理も含む。
方法３００は工程５１０へと進み、図３Ｆに示されているように、工程５１０では、第１のキャリアウェハおよび第２のキャリアウェハの一方が、第１のダイと第２のダイとを接合するためにひっくり返される。図３Ｆに示されているように、第１のキャリアウェハ３１０が上下逆さまにひっくり返され、そのため、各々の第１のダイ３２２がそれぞれの第２のダイ３２４と位置合わせさせられて接合される。一部の実施形態では、各々の第１のダイ３２２と、それぞれの第２のダイ３２４とは向かい合う様態にあり、そのため、第１のダイ３２２の接合層および／または接合コンタクトが、第２のダイ３２４の接合層および／または接合コンタクトと向かい合って位置合わせさせられ得る。一部の実施形態では、接合プロセスはハイブリッド接合を含み、圧力および／または熱の処理が、第１のキャリアウェハ３１０および第２のキャリアウェハ３３０の一方または両方に加えられ得る。接合境界面３２５が第１のダイ３２２とそれぞれの第２のダイ３２４との間に形成され得る。一部の実施形態では、接触すると、第１のダイ３２２の接合コンタクトと第２の第３２４の接合コンタクトとは、接合境界面３２５において溶解接合を形成でき、第１のダイ３２２の誘電性材料と第２のダイ３２４の誘電性材料とは、接合境界面３２５において共有接合を形成することができる。したがって、各々の第１のダイ３２２と、それぞれの第２のダイ３２４とは、それぞれの接合半導体デバイスを形成することができる。
方法３００は工程５１２へと進み、図３Ｇおよび図３Ｈに示されているように、工程５１２では、第１のキャリアウェハおよび第２のキャリアウェハは接合半導体デバイスからそれぞれ除去される。図３Ｇおよび図３Ｈに示されているように、第２のキャリアウェハ３３０および接着層３２８が除去され、続けて第１のキャリアウェハ３１０および接着層３０８が除去される。一部の実施形態では、第１のキャリアウェハ３１０および接着層３０８は、第２のキャリアウェハ３３０および接着層３２８の除去の前に除去される。キャリアウェハおよびそれぞれの接着層を除去するために、任意の適切な剥離プロセスが用いられ得る。例えば、剥離プロセスは、接着層を除去するために適切なエッチングプロセス（例えばドライエッチングおよび／またはウェットエッチング）を含み得る。一部の実施形態では、接着層は、接合半導体デバイスをそれぞれのキャリアウェハから引き離すために、溶解および／またはエッチングで取り去られ得る。一部の実施形態では、力がキャリアウェハを除去するために加えられ得る。そのため、接合境界面３２５において接合された第１のダイ３２２および第２のダイ３２４の対を各々が含む複数の接合半導体デバイスが、第１のキャリアウェハ３１０および第２のキャリアウェハ３３０から剥離され得る。
図４Ａ～図４Ｈは、一部の実施形態による、接合半導体デバイスを形成するための他の例示の製作方法４００を示している。図５Ｂは、製作方法４００の流れ図５５０を示している。図示の容易性のために、図４Ａ～図４Ｈおよび図５Ｂは一緒に説明されている。方法４００に示された工程が完全ではないことと、他の工程が、図示されている工程のいずれかの前、後、または工程同士の間に実施され得ることとは、理解されている。さらに、工程のうちの一部は、同時に、または、図５Ｂに示されたものと異なる順番で、実施されてもよい。説明の簡潔性のために、方法３００における工程と同じまたは同様である方法４００での工程は、詳細に説明されていない。
図５Ｂを参照すると、方法４００は工程５５２において開始し、図４Ａに示されているように、工程５５２では、保護層が１つまたは複数のデバイスウェハにわたって形成される。図４Ａに示されているように、保護層４０４が、接着テープ４０６に取り付けられるデバイスウェハ４０２にわたって形成される。方法４００は工程５５４へと進み、図４Ｂに示されているように、工程５５４では、それぞれの保護層の一部分の下に各々がある複数のダイを実施するために、保護層を伴う１つまたは複数のデバイスウェハがダイシングされる。図４Ｂに示されているように、デバイスウェハ４０２および保護層４０４が、それぞれの保護層の一部分４１４の下に各々がある複数のダイ４１２を形成するためにダイシングされ得る。工程５５２および５５４はそれぞれ工程５０２および５０４と同様とでき、詳細な説明はここでは繰り返さない。
方法４００は工程５５６へと進み、図４Ｃに示されているように、第１のキャリアウェハおよび第２のキャリアウェハが、複数の開口を各々が含むようにそれぞれ形成される。開口は接着部分で各々が一部満たされ得る。工程５５６は、ダイの配置の前の任意の適切な時間に実施され得る。一部の実施形態では、工程５５６は工程５５２および５５４の前かまたは同じ時間に実施されてもよい。
図４Ｃに示されているように、（Ｉ）第１のキャリアウェハ４１０が形成され、（ＩＩ）第２のキャリアウェハ４３０が形成される。一部の実施形態では、第１のキャリアウェハ４１０および第２のキャリアウェハ４３０は、接合プロセスにおいてそれぞれのダイを保持および指示するための十分な強さを伴う任意の適切な材料を含み得る。一部の実施形態では、第１のキャリアウェハ４１０および第２のキャリアウェハ４３０はシリコンを含む。第１のキャリアウェハ４１０は、各々が底において接着部分４０８で一部満たされる複数の開口を含み得る。接着部分４０８にわたる開口における残りの空間４２４は、対応する第１のダイの配置のために保持され得る。空間４２４の横寸法（例えばｘ方向に沿っての幅／長さ）は、対応する第１のダイが配置されるのに十分であり得る。空間４２４の垂直寸法（例えばｚ方向に沿っての深さ）は、対応する第１のダイの厚さ以下であり得る。開口はソケットと称されてもよい。同様に、第２のキャリアウェハ４３０は、各々が底において接着部分４２８で一部満たされる複数の開口を含み得る。接着部分４２８にわたる開口における残りの空間４３４は、対応する第２のダイの配置のために保持され得る。空間４３４の横寸法（例えばｘ方向に沿っての幅／長さ）は、対応する第２のダイが配置されるのに十分であり得る。空間４３４の垂直寸法（例えばｚ方向に沿っての深さ）は、対応する第２のダイの厚さ以下であり得る。ドライエッチングおよび／またはウェットエッチングなどの適切なエッチングプロセスが、キャリアウェハにおいて開口を形成するために実施され得る。接着部分４０８、４２８は、横方向に沿って（例えばｘ方向に沿って）、それぞれのキャリアウェハによって互いから連結解除され得る。接着部分４０８、４２８は、それぞれのキャリアウェハ４１０または４３０の各々の開口への接着剤の堆積および／またはスピニングなど、任意の適切な方法によって形成され得る。
方法４００は工程５５８へと進み、図４Ｄに示されているように、工程５０６では、複数の第１のダイが第１のキャリアウェハに配置され、複数の第２のダイが第２のキャリアウェハに配置され、各々の第１のダイはそれぞれの第２のダイに対応する。第１のダイおよび第２のダイにわたるそれぞれの保護層の一部分が除去される。
図４Ｄに示されているように、（Ｉ）複数の第１のダイ４３２が、第１のキャリアウェハ４１０における複数の開口へと配置でき、（ＩＩ）複数の第２のダイ４４２が、第２のキャリアウェハ４３０における複数の開口へと配置できる。第１のダイ４３２および第２のダイ４４２にわたる保護層が除去され得る。第１のダイ４３２および第２のダイ４４２は、第１のダイ３２２および第２のダイ３２４と同様に、工程５５４において形成されるダイから選択される機能的なダイであり得る。各々の第１のダイ４３２は、それぞれの接着部分４０８を通じて第１のキャリアウェハ４１０に取り付けでき、各々の第２のダイ４４２は、それぞれの接着部分４２８を通じて第２のキャリアウェハ４３０に取り付けできる。第１のダイ４３２および第２のダイ４４２にわたる保護層の一部分の除去は、第１のダイ３２２および第２のダイ３２４にわたる保護層の一部分の除去と同様とでき、したがって、詳細な説明はここでは繰り返さない。一部の実施形態では、第１のダイ４３２は第１のキャリアウェハ４１０において均一な分布を有し、第２のダイ４４２は第２のキャリアウェハ４３０において均一な分布を有し得る。一部の実施形態では、第１のダイ４３２は第１のキャリアウェハ４１０にわたって完全な覆いを有し、第２のダイ４４２は第２のキャリアウェハ４３０にわたって完全な覆いを有する。
方法４００は工程５６０へと進み、図４Ｅに示されているように、工程５６０では、表面処理が第１のダイおよび第２のダイに実施される。図４Ｅに示されているように、表面処理が第１のダイ４３２および第２のダイ４４２にそれぞれ実施される。表面処理は、第１のダイ３２２および第２のダイ３２４に適用される表面処理と同様または同じとでき、したがって、詳細な説明はここでは繰り返さない。
方法４００は工程５６２へと進み、図４Ｆに示されているように、工程５６２では、第１のキャリアウェハおよび第２のキャリアウェハの一方が、第１のダイと第２のダイとを接合するためにひっくり返される。図４Ｆに示されているように、第１のキャリアウェハ４１０は、第１のダイ４３２と第２のダイ４４２とを接合するために、上下逆さまにひっくり返される。第１のダイ４３２および第２のダイ４４２の位置合わせおよび接合は、第１のダイ３２２および第２のダイ３２４の位置合わせおよび接合と同様または同じとでき、したがって、詳細な説明はここでは繰り返さない。一部の実施形態では、第１のダイ４３２の上面は、第１のキャリアウェハ４１０の上面と同一平面であり得る、または、第１のキャリアウェハ４１０の上面より高くなり得る。一部の実施形態では、第２のダイ４４２の上面は、第２のキャリアウェハ４３０の上面と同一平面であり得る、または、第２のキャリアウェハ４３０の上面より高くなり得る。一部の実施形態では、各々の第１のダイ４３２とそれぞれの第２のダイ４４２との間の接合境界面４３５において溶解接合または共有接合を形成するために、ハイブリッド接合が第１のダイ４３２および第２のダイ４４２において実施される。接合半導体デバイスが形成され得る。一部の実施形態では、接合が第１のキャリアウェハ４１０と第２のキャリアウェハ４３０との間にほとんど形成されない、またはまったく形成されない。
方法４００は工程５６４へと進み、図４Ｇおよび図４Ｈに示されているように、工程５６４では、第１のキャリアウェハおよび第２のキャリアウェハは接合半導体デバイスからそれぞれ除去される。図４Ｇおよび図４Ｈに示されているように、第２のキャリアウェハ４３０および接着部分４２８が除去され、続けて第１のキャリアウェハ４１０および接着部分４０８が除去される。第１のキャリアウェハ４１０、第２のキャリアウェハ４３０、およびそれぞれの接着部分の除去は、第１のキャリアウェハ３１０、第２のキャリアウェハ３３０、およびそれぞれの接着層の除去と同様または同じとでき、したがって、詳細な説明はここでは繰り返さない。
一部の実施形態では、接合のための方法が、複数のダイを得るために１つまたは複数のデバイスウェハをダイシングするステップと、複数のダイのうちの少なくとも１つの第１のダイを第１のキャリアウェハに配置し、複数のダイのうちの少なくとも１つの第２のダイを第２のキャリアウェハに配置するステップと、少なくとも１つの第１のダイをそれぞれの第２のダイと各々接合するステップとを含む。少なくとも１つの第１のダイおよび少なくとも１つの第２のダイは各々が機能的である。一部の実施形態では、方法は、第１のダイおよびそれぞれの第２のダイの一方を各々が有する複数の接合半導体デバイスを形成するために、第１のキャリアウェハおよび第２のキャリアウェハをそれぞれ除去するステップも含む。
一部の実施形態では、方法は、ダイシングするステップの前に、それぞれの保護層を１つまたは複数のデバイスウェハにわたって形成するステップを含む。一部の実施形態では、方法は、複数のダイをそれぞれの保護層の一部分の下に各々形成するために、それぞれの保護層で、１つまたは複数のデバイスウェハをダイシングするステップも含む。
一部の実施形態では、第１のキャリアウェハおよび第２のキャリアウェハは、それぞれのダイと接触している表面にそれぞれの接着層を各々が備える。一部の実施形態では、少なくとも１つの第１のダイおよび少なくとも１つの第２のダイをそれぞれのキャリアウェハに配置するステップは、少なくとも１つの第１のダイおよび少なくとも１つの第２のダイをそれぞれの接着層に取り付けるステップを含む。それぞれの保護層の一部分は接着層を向かない。
一部の実施形態では、接着層を形成するステップは、それぞれのダイと接触している表面に複数の接着部分を形成するステップであって、複数の接着部分は互いと接触する、ステップを含む。一部の実施形態では、少なくとも１つの第１のダイおよび少なくとも１つの第２のダイをそれぞれのキャリアウェハに配置するステップは、少なくとも１つの第１のダイおよび少なくとも１つの第２のダイをそれぞれの接着層のそれぞれの接着部分に取り付けるステップを含む。
一部の実施形態では、方法は、第１のキャリアウェハおよび第２のキャリアウェハに複数のそれぞれの開口を形成するステップをさらに含む。接着層を形成するステップは、開口の各々の底に接着部分を形成するステップを含んでもよく、少なくとも１つの第１のダイおよび少なくとも１つの第２のダイをそれぞれの接着層に取り付けるステップは、少なくとも１つの第１のダイおよび少なくとも１つの第２のダイをそれぞれのキャリアウェハのそれぞれの開口へと各々配置するステップを含んでもよい。
一部の実施形態では、方法は、それぞれの保護層の一部分を少なくとも１つの第１のダイおよび少なくとも１つの第２のダイの各々から除去するステップをさらに含む。
一部の実施形態では、方法は、それぞれの保護層の一部分が除去された後、少なくとも１つの第１のダイおよび少なくとも１つの第２のダイの各々にそれぞれの表面処理を実施するステップをさらに含む。
一部の実施形態では、方法は、接合の前に、第１のキャリアウェハおよび第２のキャリアウェハの一方をひっくり返すステップをさらに含む。一部の実施形態では、方法は、少なくとも１つの第１のダイの各々をそれぞれの第２のダイと位置合わせするステップも含む。
一部の実施形態では、接合はハイブリッド接合を含む。
一部の実施形態では、少なくとも１つの第１のダイを配置するステップは、少なくとも１つの第１のダイを第１のキャリアウェハにおいて均一な分布で配置するステップを含む。
一部の実施形態では、方法は、少なくとも１つの第１のダイを、第１のキャリアウェハにわたって完全に覆って配置するステップをさらに含む。
一部の実施形態では、接合のための方法が、複数のダイを得るために１つまたは複数のデバイスウェハをダイシングするステップと、複数のダイのうちの少なくとも１つの第１のダイを、第１のキャリアウェハにおけるそれぞれの第１の開口へ配置するステップとを含む。少なくとも１つの第１のダイは第１のキャリアウェハにおいて均一な分布を含む。一部の実施形態では、方法は、少なくとも１つの第１のダイを、第２のキャリアウェハにおけるデバイス層と接合するステップと、第１のキャリアウェハおよび第２のキャリアウェハをそれぞれ除去するステップとをさらに含む。
一部の実施形態では、方法は、少なくとも１つの第１のダイを、第１のキャリアウェハにわたって完全に覆って配置するステップをさらに含む。
一部の実施形態では、方法は、デバイス層を形成するために、複数のダイのうちの少なくとも１つの第２のダイを、第２のキャリアウェハにおけるそれぞれの第２の開口へと配置するステップと、接合するステップの前に、少なくとも１つの第１のダイの各々を、少なくとも１つの第２のダイのうちの対応するものと位置合わせするために、第１のキャリアウェハおよび第２のキャリアウェハの一方をひっくり返すステップとをさらに含む。
一部の実施形態では、方法は、１つまたは複数のデバイスウェハにわたってそれぞれの保護層を形成するステップと、記複数の第１のダイおよび複数の第２のダイをそれぞれの保護層の一部分の下に各々形成するために、それぞれの保護層で、１つまたは複数のデバイスウェハをダイシングするステップとをさらに含む。
一部の実施形態では、方法は、第１のキャリアウェハにおける第１の開口、および、第２のキャリアウェハにおける第２の開口を形成するステップと、第１の開口および第２の開口の各々の底に接着部分を形成するステップと、少なくとも１つの第１のダイおよび少なくとも１つの第２のダイを、それぞれの開口におけるそれぞれの接着部分に各々取り付けるステップとをさらに含む。
一部の実施形態では、方法は、それぞれの保護層の一部分を少なくとも１つの第１のダイおよび少なくとも１つの第２のダイの各々から除去するステップをさらに含む。
一部の実施形態では、方法は、それぞれの保護層の一部分が除去された後、少なくとも１つの第１のダイおよび少なくとも１つの第２のダイの各々にそれぞれの表面処理を実施するステップをさらに含む。
一部の実施形態では、接合はハイブリッド接合を含む。
一部の実施形態では、接合のための構造が、第１のキャリアウェハにおける複数の第１の開口と、複数の第１の開口の各々の底における第１の接着部分と、複数の第１の開口の各々において接着部分に取り付けられる第１のダイとを備える。
一部の実施形態では、構造は、第２のキャリアウェハにおける複数の第２の開口と、複数の第２の開口の各々の底における第２の接着部分と、複数の第２の開口の各々において第２の接着部分に取り付けられる第２のダイとを備える。複数の第１のダイの上面が複数の第２のダイの上面に接合され、複数の接合半導体デバイスを形成する。
一部の実施形態では、複数の第１のダイの上面は、第１のキャリアウェハの上面と同一平面である、または、第１のキャリアウェハの上面より高く、複数の第２のダイの上面は、第２のキャリアウェハの上面と同一平面である、または、第２のキャリアウェハの上面より高い。
一部の実施形態では、複数の第１のダイと複数の第２のダイとの間の接合が溶解接合または共有接合を含む。
一部の実施形態では、複数の接合半導体デバイスは、第１のキャリアウェハおよび第２のキャリアウェハにわたって均一な分布を有する。
一部の実施形態では、複数の接合半導体デバイスは、第１のキャリアウェハおよび第２のキャリアウェハにわたって完全な覆いを有する。
特定の実施形態の先の記載は、他の者が、当業者の知識を適用することで、過度の実験なしで、本開示の大まかな概念から逸脱することなく、このような実施形態を様々な用途に向けて変更および／または適合することができるように本開示の概略的な性質を明らかにしている。そのため、このような適合および変更は、本明細書で提起されている教示および案内に基づいて、開示されている実施形態の均等の意味および範囲の中にあるように意図されている。本明細書の用語および表現が教示および案内に鑑みて当業者によって解釈されるものであるように、本明細書における表現および用語が説明の目的のためであって、限定のものではないことは、理解されるものである。
本開示の実施形態は、明示された機能の実施およびそれらの関係を示す機能的な構成要素の助けで先に記載されている。これらの機能的な構成要素の境界は、記載の利便性のために本明細書では任意に定められている。明示された機能およびそれらの関係が適切に実施される限り、代替の境界が定められてもよい。
概要および要約の部分は、本開示の１つまたは複数の例示の実施形態を述べることができるが、発明者によって考えられているような本開示のすべての例示の実施形態を述べていない可能性があり、したがって、本開示および添付の特許請求の範囲を何らかの形で限定するようには意図されていない。
本開示の広がりおよび範囲は、前述の例示の実施形態のいずれによっても限定されるべきでなく、以下の特許請求の範囲およびその均等に従ってのみ定められるべきである。
１０２－１、１０２－３、１０２－５、１０２－７ 第１のダイ
１０２－２、１０２－４、１０２－６、１０２－８ 第２のダイ
２００ 接合半導体デバイス
２０６ 接合境界面
２０８ 基板
２１０ デバイス層
２１２ 周辺回路
２１４ 埋込ＤＲＡＭセル
２１６ 周辺トランジスタ
２１８ ＤＲＡＭ選択トランジスタ
２１９ ビット線
２２２ 相互連結層
２２４ 接合層
２２６ 接合コンタクト
２２８ 接合層
２３０ 接合コンタクト
２３２ 相互連結層
２３３ メモリスタック
２３８ ３Ｄ ＮＡＮＤメモリストリング
２４８ 半導体層
２５０ パッドアウト相互連結層
２５２ コンタクトパッド
２５４ コンタクト
３０２ デバイスウェハ
３０４ 保護層
３０６ 接着テープ
３０８ 接着層
３１０ 第１のキャリアウェハ
３１２ ダイ
３１４ 保護層の一部分
３２２ 第１のダイ
３２４ 第２のダイ
３２５ 接合境界面
３２６ 保護層の一部分
３２８ 接着層
３３０ 第２のキャリアウェハ
４０２ デバイスウェハ
４０４ 保護層
４０６ 接着テープ
４０８ 接着部分
４１０ 第１のキャリアウェハ
４１２ ダイ
４１４ 保護層の一部分
４２４ 空間
４２８ 接着部分
４３０ 第２のキャリアウェハ
４３２ 第１のダイ
４３４ 空間
４３５ 接合境界面
４４２ 第２のダイ
６０１ ウェハ
６０２ チップ
６０３ ウェハ
６０４ キャリアウェハ
６０５ ダイ
６０６ ウェハ
６０７ ウェハ

Claims (18)

  1. 複数のダイを得るために１つまたは複数のデバイスウェハをダイシングするステップと、
    第１のキャリアウェハおよび第２のキャリアウェハに複数の開口をそれぞれ形成するステップと、
    前記第１のキャリアウェハおよび第２のキャリアウェハの開口の各々の底に接着部分を形成するステップと、
    前記複数のダイのうちの少なくとも１つの第１のダイを前記第１のキャリアウェハに配置し、前記複数のダイのうちの少なくとも１つの第２のダイを前記第２のキャリアウェハに配置するステップであって、前記少なくとも１つの第１のダイおよび前記少なくとも１つの第２のダイをそれぞれの前記キャリアウェハのそれぞれの開口へと各々配置し、前記少なくとも１つの第１のダイおよび前記少なくとも１つの第２のダイは各々が機能的である、ステップと、
    前記少なくとも１つの第１のダイをそれぞれの第２のダイと各々接合するステップと、
    前記第１のダイおよびそれぞれの前記第２のダイの一方を各々が備える複数の接合半導体デバイスを形成するために、前記第１のキャリアウェハおよび前記第２のキャリアウェハをそれぞれ除去するステップと
    を含む、接合のための方法。
  2. 前記ダイシングするステップの前に、それぞれの保護層を前記１つまたは複数のデバイスウェハにわたって形成するステップと、
    前記複数のダイをそれぞれの保護層の一部分の下に各々形成するために、それぞれの前記保護層で、前記１つまたは複数のデバイスウェハをダイシングするステップと
    をさらに含む、請求項１に記載の方法。
  3. 前記少なくとも１つの第１のダイおよび前記少なくとも１つの第２のダイをそれぞれの前記キャリアウェハに配置するステップは、前記少なくとも１つの第１のダイおよび前記少なくとも１つの第２のダイをそれぞれの前記接着部分に取り付けるステップであって、それぞれの前記保護層の前記一部分は前記接着部分を向かない、ステップを含む、請求項２に記載の方法。
  4. 前記接着部分を形成するステップは、それぞれの前記ダイと接触している表面に複数の接着部分を形成するステップを含み、
    前記少なくとも１つの第１のダイおよび前記少なくとも１つの第２のダイをそれぞれの前記キャリアウェハに配置するステップは、前記少なくとも１つの第１のダイおよび前記少なくとも１つの第２のダイをそれぞれの前記接着部分に取り付けるステップを含む、請求項３に記載の方法。
  5. それぞれの前記保護層の一部分を前記少なくとも１つの第１のダイおよび前記少なくとも１つの第２のダイの各々から除去するステップをさらに含む、請求項３に記載の方法。
  6. それぞれの前記保護層の一部分が除去された後、前記少なくとも１つの第１のダイおよび前記少なくとも１つの第２のダイの各々にそれぞれの表面処理を実施するステップをさらに含む、請求項５に記載の方法。
  7. 前記接合はハイブリッド接合を含む、請求項１に記載の方法。
  8. 前記少なくとも１つの第１のダイを配置するステップは、前記少なくとも１つの第１のダイを前記第１のキャリアウェハにおいて均一な分布で配置するステップを含む、請求項１に記載の方法。
  9. 前記少なくとも１つの第１のダイを、前記第１のキャリアウェハにわたって完全に覆って配置するステップをさらに含む、請求項８に記載の方法。
  10. 複数のダイを得るために１つまたは複数のデバイスウェハをダイシングするステップと、
    第１のキャリアウェハにおける第１の開口の各々の底に接着部分を形成するステップと、
    前記複数のダイのうちの少なくとも１つの第１のダイを、前記第１のキャリアウェハにおけるそれぞれの前記第１の開口へ配置するステップであって、前記少なくとも１つの第１のダイは前記第１のキャリアウェハにおいて均一な分布を含む、ステップと、
    前記少なくとも１つの第１のダイを、第２のキャリアウェハにおけるデバイス層と接合するステップと、
    前記第１のキャリアウェハおよび前記第２のキャリアウェハをそれぞれ除去するステップと
    を含む、接合のための方法。
  11. 前記少なくとも１つの第１のダイを、前記第１のキャリアウェハにわたって完全に覆って配置するステップをさらに含む、請求項１０に記載の方法。
  12. 前記デバイス層を形成するために、前記複数のダイのうちの少なくとも１つの第２のダイを、前記第２のキャリアウェハにおけるそれぞれの第２の開口へと配置するステップと、
    前記接合するステップの前に、前記少なくとも１つの第１のダイの各々を、前記少なくとも１つの第２のダイのうちの対応するものと位置合わせするために、前記第１のキャリアウェハおよび前記第２のキャリアウェハの一方をひっくり返すステップと
    をさらに含む、請求項１０に記載の方法。
  13. 前記１つまたは複数のデバイスウェハにわたってそれぞれの保護層を形成するステップと、
    複数の第１のダイおよび複数の第２のダイをそれぞれの保護層の一部分の下に各々形成するために、それぞれの前記保護層で、前記１つまたは複数のデバイスウェハをダイシングするステップと
    をさらに含む、請求項１２に記載の方法。
  14. 前記第１のキャリアウェハにおける前記第１の開口、および、前記第２のキャリアウェハにおける前記第２の開口を形成するステップと、
    前記第２の開口の各々の底に接着部分を形成するステップと、
    前記少なくとも１つの第１のダイおよび前記少なくとも１つの第２のダイを、それぞれの前記開口におけるそれぞれの接着部分に各々取り付けるステップと
    をさらに含む、請求項１３に記載の方法。
  15. 前記接合はハイブリッド接合を含む、請求項１０に記載の方法。
  16. 第１のキャリアウェハにおける複数の第１の開口と、
    前記複数の第１の開口の各々の底における第１の接着部分と、
    前記複数の第１の開口の各々に配置され、前記接着部分に取り付けられる第１のダイと、
    第２のキャリアウェハにおける複数の第２の開口と、
    前記複数の第２の開口の各々の底における第２の接着部分と、
    前記複数の第２の開口の各々に配置され、前記第２の接着部分に取り付けられる第２のダイであって、複数の前記第１のダイの上面が複数の前記第２のダイの上面に接合され、複数の接合半導体デバイスを形成する、第２のダイと
    を備える、接合のための構造。
  17. 前記複数の接合半導体デバイスは、前記第１のキャリアウェハおよび前記第２のキャリアウェハにわたって均一な分布を有する、請求項１６に記載の構造。
  18. 前記複数の接合半導体デバイスは、前記第１のキャリアウェハおよび前記第２のキャリアウェハにわたって完全な覆いを有する、請求項１７に記載の構造。
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