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JP2009117593A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

【課題】トレンチ内に形成するゲート酸化膜での電界集中をより緩和できるＳｉＣ半導体装置を提供する。
【解決手段】トレンチ５と同じもしくはトレンチ５よりも深いｐ+型ディープ層９を備えた構造とする。これにより、ｐ+型ディープ層９とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜６に入り込み難くなる。このため、ゲート酸化膜６内での電界集中、特にゲート酸化膜６のうちのトレンチ５の底部での電界集中を緩和することが可能となる。これにより、ゲート酸化膜６が破壊されることを防止することが可能となる。
【選択図】図１

Description

本発明は、トレンチゲートを有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置では電界破壊強度が強いため、大電流の制御を行うことができる。そのため、ハイブリットカー用のモーターの制御への活用が期待されている。
ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されている。このトレンチゲート構造は当然ＳｉＣ半導体装置にも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。すなわち、ＳｉＣは破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、ＳｉＣの中に入り込んだトレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊してしまうという問題がある。これについてシミュレーションで計算したところ、ドレインに１２００Ｖ印加した場合、トレンチ内のゲート絶縁膜には１０ＭＶ／ｃｍの電界が集中していた。したがって、実際の使用に耐えるには半分の５ＭＶ／ｃｍ以下にする必要がある。
このような問題を解決するものとして、特許文献１に示されるＳｉＣ半導体装置がある。このＳｉＣ半導体装置では、トレンチゲートの底部を側面より厚くなるように設計することにより、トレンチの底部での電界集中を緩和している。具体的には、４Ｈ−ＳｉＣの（０００−１）ｃ面基板を用いてａ（１１２０）面のトレンチゲート構造を作製する。このようにｃ面基板を用いてトレンチ側面がａ面で底面がｃ面となるトレンチ内にゲート絶縁膜を熱酸化で作製した場合、ｃ面の酸化レートはａ面の５倍であるため、トレンチ底部の酸化膜は側面と比べて、膜厚を５倍にできる。これにより、トレンチ底部での電界集中を緩和することが可能となる。
特開平９−１９９７２４号公報
しかしながら、上記のようにトレンチ底部においてゲート絶縁膜を厚くした構造において、例えば、トレンチ側面の膜厚を４０ｎｍとし、トレンチ底部の膜厚を２００ｎｍに設計してシミュレーションで計算したところ、ドレインに１２００Ｖ印加した場合、トレンチ内のゲート絶縁膜の電界集中を６．７ＭＶ／ｃｍに低減できることが確認できたが、まだ十分ではなく、更なる電界緩和が必要であることが判った。
本発明は上記点に鑑みて、トレンチ内に形成するゲート酸化膜での電界集中をより緩和できるＳｉＣ半導体装置およびその製造方法に関する。
上記目的を達成するため、本発明では、トレンチ（５）内のゲート酸化膜（６）がトレンチ（５）の底部上において該トレンチ（５）の側面上よりも厚され、ゲート電極（７）への印加電圧を制御することでトレンチ（５）の側面に位置するベース領域（３）の表面部にチャネル領域を形成し、ソース領域（４）およびドリフト層（２）を介して、第１電極（１０）および第２電極（１２）の間に電流を流す反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置において、ベース領域（３）を挟んでトレンチ（５）から離間するように配置されると共に、トレンチ（５）と同じもしくは該トレンチ（５）よりも深く形成され、ベース領域（３）と同程度もしくは該ベース領域（３）よりも高濃度とされた第２導電型のディープ層（９）を備えることを特徴としている。
このように、トレンチ（５）と同じもしくはトレンチ（５）よりも深いディープ層（９）を備えた構造としている。このため、ディープ層（９）とドリフト層（２）とのＰＮ接合部での空乏層がドリフト層（２）側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜（６）に入り込み難くなる。このため、ゲート酸化膜（６）内での電界集中、特にゲート酸化膜（６）のうちのトレンチ（５）の底部での電界集中を緩和することが可能となる。これにより、ゲート酸化膜（６）が破壊されることを防止することが可能となる。
なお、ここでは反転型のトレンチゲート構造のＳｉＣ半導体装置について説明したが、ゲート電極（７）への印加電圧を制御することでトレンチ（５）の側面とベース領域（３）との間の第１導電型のチャネル層（３０）に形成されるチャネルを制御し、ソース領域（６）およびドリフト層（２）を介して、第１電極（１２）および第２電極（１３）の間に電流を流す蓄積型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置に関しても、同様の構造を採用することができ、同様の効果を得ることができる。
例えば、ソース領域（４）を挟んでトレンチ（５）から離間するように配置され、ベース領域（３）を第１電極（１０）に電気的に接続し、ベース領域（３）よりも高濃度とされた第２導電型のコンタクト領域（８）が備えられる場合、ディープ層（９）は、このコンタクト領域（８）の下方に配置され、該コンタクト領域（８）と一体とされる。このようなディープ層（９）の濃度は、例えば、１．０×１０17／ｃｍ3〜１．０×１０20／ｃｍ3とされる。また、ディープ層（９）の深さは、例えばベース領域（３）の表面から１．５〜３．５μｍとされる。
また、トレンチ（５）の下方およびディープ層（９）の下方に、ディープ層（９）よりも低濃度とされた第２導電型のリサーフ層（４０）を形成すると好ましい。
このようなリサーフ層（４０）を備えることにより、トレンチゲートの下方の電界を更に低減することができ、より上記効果を得ることができる。
さらに、トレンチ（５）の側面とディープ層（９）との間に、ドリフト層（２）よりも高濃度とされた第１導電型の低抵抗領域（５０）を備えると好ましい。
このような低抵抗領域（５０）を設けることにより、ドリフト層（２）の低抵抗化を図ることができ、オン抵抗の低減を図ることが可能となる。このような低抵抗領域（５０）をトレンチ（５）の側面とディープ層（９）の間に加え、リサーフ層（４０）の間に配置されるようにすることもできる。
なお、上記説明では、ディープ層（９）を備える形態とする場合について説明したが、ディープ層（９）に代えて金属層（５０）を形成することにより、金属層（５０）とドリフト層（２）とによるショックレーダイオードを構成した構造としても良い。このように反応速度の速いショックレーダイオードを備えることにより、サージ耐量の高い構造にすることが可能となる。
以上のようなＳｉＣ半導体装置は、以下に示す製造方法によって製造される。
例えば、４ＨのＳｉＣからなり、表面が（０００−１）ｃ面もしくは（０００１）Ｓｉ面となる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型のＳｉＣからなるドリフト層（２）を形成する工程と、ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することでベース領域（３）を形成する工程と、ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、ドリフト層（２）よりも高濃度の第１導電型のＳｉＣにて構成されたソース領域（４）を形成する工程と、ドリフト層（２）の表面からソース領域（４）およびベース領域（３）を貫通してドリフト層（２）に達し、側面が［１１−２０］方向もしくは［１−１００］方向に延設された面となるトレンチ（５）を形成する工程と、トレンチ（５）から所定距離離間し、トレンチ（５）と同じもしくは該トレンチ（５）よりも深いディープ層形成用トレンチ（２０）を形成する工程と、ディープ層形成用トレンチ（２０）内にベース領域（３）よりも高濃度となる第２導電型のディープ層（９）を埋め込む工程と、熱酸化により、トレンチ（５）の表面上にゲート酸化膜（６）を形成する工程と、トレンチ（５）内において、ゲート酸化膜（６）の上にゲート電極（７）を形成する工程と、ソース領域（４）に電気的に接続される第１電極（１０）を形成する工程と、基板（１）の裏面側に第２電極（１２）を形成する工程と、を含んだ製造方法により、上記反転型のトレンチゲート構造のＳｉＣ半導体装置を製造できる。
また、ベース領域（３）を形成する工程で、ベース領域（３）を所定間隔空けて複数配置されるようにしておき、トレンチゲート用トレンチ（２０）を形成する工程で、複数配置されたベース領域（３）の間において、ドリフト層（２）の表面からソース領域（４）およびベース領域（３）よりも深く、かつ、ベース領域（３）から所定距離離間するように、側面が［１１−２０］方向もしくは［１−１００］方向に延設された面となるトレンチゲート用のトレンチ（５）を形成するようにすれば、蓄積型のトレンチゲート構造のＳｉＣ半導体装置とすることもできる。
これらの場合、トレンチゲート用のトレンチ（５）を形成する工程およびディープ層形成用トレンチ（２０）を形成する工程において、トレンチゲート用のトレンチ（５）とディープ層形成用トレンチ（２０）とを同時に形成すると好ましい。このようにすれば、トレンチ形成工程の簡略化を図ることができる。
また、トレンチゲート用のトレンチ（５）およびディープ層形成用トレンチ（２０）を形成した後、ディープ層（９）を埋め込む工程の前に、トレンチゲート用のトレンチ（５）およびディープ層形成用トレンチ（２０）の底面に第２導電型不純物をイオン注入すれば、ディープ層（９）よりも低濃度となるリサーフ層（４０）を形成することもできる。
さらに、ドリフト層（２）を形成する工程では、ベース領域（３）よりも深い位置において、該ドリフト層（２）を高濃度とする第１導電型の低抵抗領域（５０）を形成する工程を行い、この低抵抗領域（５０）を形成する工程で、低抵抗領域（５０）がトレンチゲート用のトレンチ（５）とディープ層（９）との間に配置される位置に形成されるようにすれば、ドリフト層（２）の低抵抗化が行え、オン抵抗低減を図ることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造のＭＯＳＦＥＴについて説明する。図１は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面図である。なお、図１では、ＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。
図１に示すように、表面が（０００−１）ｃ面で構成された窒素（ｎ型不純物）濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１が半導体基板として用いられており、このｎ+型基板１の表面に窒素濃度が例えば８．０×１０15／ｃｍ3で厚さ１５μｍ程度のｎ-型ドリフト層２が形成されている。ｎ-型ドリフト層２の表層部にはｐ+型ベース領域３が形成されていると共に、このｐ型ベース領域３の上層部分にｎ+型ソース領域４が形成されている。
ｐ型ベース領域３は、ボロンもしくはアルミニウム（ｐ型不純物）濃度が例えば１．０×１０19／ｃｍ3、厚さ０．７μｍ程度で構成されている。ｎ+型ソース領域４は、表層部の窒素濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が２．０μｍ、深さが２．０μｍのトレンチ５が形成されている。このトレンチ５の側面と接するようにｐ型ベース領域３およびｎ+型ソース領域４が配置されている。トレンチ５の内壁面はゲート酸化膜６にて覆われており、ゲート酸化膜６の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極７により、トレンチ５内が埋め尽くされている。
トレンチ５は、底面がｎ+型基板１の表面と同じ（０００−１）ｃ面、側面が［１１−２０］方向に延設された面、例えばａ（１１２０）面とされている。ゲート酸化膜６は、トレンチ５の表面を熱酸化することで形成されたものであり、トレンチ５の底部での酸化レートがトレンチ５の側面での酸化レートよりも５倍程度速いことから、ゲート酸化膜６の厚みはトレンチ５の側面上で４０ｎｍ程度、トレンチ５の底部上で２００ｎｍ程度となっている。
また、隣接するトレンチ５の間に配置されるｐ型ベース領域３の中央部、つまりｎ+型ソース領域４を挟んでトレンチ５の反対側に配置されるように、ｐ+型コンタクト領域８が形成されている。そして、このｐ+型コンタクト領域８の下方において、ｐ型ベース領域３よりも深いｐ+型ディープ層９が形成されている。本実施形態では、これらｐ+型コンタクト領域８およびｐ+型ディープ層９が一体的に構成されており、共に、ボロンもしくはアルミニウム濃度が１．０×１０17／ｃｍ3〜１．０×１０20／ｃｍ3とされている。ｐ+型ディープ層９は、トレンチ５と同じもしくはトレンチ５よりも深く構成され、例えばｐ型ベース領域３の表面からの１．５〜３．５μｍの深さとされている。また、ｐ+型ディープ層９は、トレンチ５の側面から所定距離離間した配置とされるが、この距離は適宜調整可能であり、例えば２〜５μｍ程度とすることができる。
なお、ｐ+型ディープ層９はトレンチ５に対して２．０μｍもしくはそれ以上深くできるが、後述するようにトレンチ５と同時に形成する場合には図１に示すようにトレンチ５と同じ深さとなる。
また、ｎ+型ソース領域４およびｐ+型コンタクト領域８の表面やゲート電極７の表面には、ソース電極１０およびゲート配線１１が形成されている。ソース電極１０およびゲート配線１１は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やゲート電極７がｎドープの場合にはゲート電極７）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト領域８やゲート電極７がｎドープの場合にはゲート電極７）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１０およびゲート配線１１は、図示しない層間絶縁膜上に形成されることで電気的に絶縁されており、層間絶縁膜に形成されたコンタクトホールを通じてソース電極１０はｎ+型ソース領域４およびｐ+型コンタクト領域８と電気的に接触させられ、ゲート配線１１はゲート電極７と電気的に接触させられている。
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
このように構成されたＭＯＳＦＥＴは、ゲート電極７に対してゲート電圧を印加すると、ｐ型ベース領域３のうちトレンチ５の側面に配置されたゲート酸化膜６と接する部分が反転型チャネルとなり、ソース電極１０とドレイン電極１２との間に電流を流す。
このとき、ドレイン電圧としてシリコンデバイスの１０倍近い高電圧（例えば１２００Ｖ）が使用されるため、この電圧の影響によりゲート酸化膜６にもシリコンデバイスの１０倍近い電界がかかり、ゲート酸化膜６（特に、ゲート酸化膜６のうちのトレンチ５の底部において）に電界集中が発生し得る。しかしながら、本実施形態では、トレンチ５と同じもしくはトレンチ５よりも深いｐ+型ディープ層９を備えた構造としている。このため、ｐ+型ディープ層９とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜６に入り込み難くなる。
このため、ゲート酸化膜６内での電界集中、特にゲート酸化膜６のうちのトレンチ５の底部での電界集中を緩和することが可能となる。これにより、ゲート酸化膜６が破壊されることを防止することが可能となる。
次に、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について説明する。図２〜図３は、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。この図を参照して説明する。
〔図２（ａ）に示す工程〕
まず、表面が（０００−１）ｃ面で構成された窒素濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。そして、このｎ+型基板１の表面に窒素濃度が例えば８．０×１０15／ｃｍ3で厚さ１５μｍ程度のｎ-型ドリフト層２をエピタキシャル成長させる。
〔図２（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク（図示せず）を形成したのち、フォトリソグラフィ工程を経て、ｐ型ベース領域３の形成予定領域においてマスクを開口させる。そして、マスク上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入および活性化を行うことで、例えばボロンもしくはアルミニウム濃度が１．０×１０19／ｃｍ3、厚さ０．７μｍ程度ｐ型ベース領域３を形成する。その後、マスクを除去する。
〔図２（ｃ）に示す工程〕
ｎ-型ドリフト層２およびｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。その後、注入されたイオンを活性化することで、表層部の窒素濃度が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４が形成される。その後、マスクを除去する。
〔図３（ａ）に示す工程〕
ｎ-型ドリフト層２やｐ型ベース領域３およびｎ+型ソース領域４の上に、図示しないエッチングマスクを成膜したのち、トレンチ５の形成予定領域やｐ+型コンタクト領域８およびｐ+型ディープ層９の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ５を形成すると共にｐ+型コンタクト領域８およびｐ+型ディープ層９の形成予定領域にもトレンチ（ディープ層形成用トレンチ）２０を同時に形成する。これにより、トレンチ形成工程の簡略化を図ることができる。この後、エッチングマスクを除去する。
〔図３（ｂ）に示す工程〕
例えばＬＴＯ等で構成されるマスク２１を表面全面に形成したのち、マスク２１のうちトレンチ２０内に形成された部分を除去する。そして、表面前面にボロンもしくはアルミニウムがドープされたｐ+型層２２をエピタキシャル成長させることにより、マスク２１が除去されたトレンチ２０内をｐ+型層２２で埋め込む。その後、ＣＭＰ研磨等によってｎ-型ドリフト層２やｐ型ベース領域３およびｎ+型ソース領域４の表面を露出させたのち、トレンチ５内のマスク２１を除去する。これにより、トレンチ２０内にｐ+型層２２が残され、このｐ+型層２２によってｐ+型コンタクト領域８およびｐ+型ディープ層９が一体的に構成される。
〔図３（ｃ）に示す工程〕
ゲート酸化膜形成工程を行い、ゲート酸化膜６を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜６を形成している。このようなゲート酸化によれば、トレンチ５の底面がｎ+型基板１の表面と同じ（０００−１）ｃ面、側面が［１１−２０］方向に延設された面、例えばａ（１１２０）面とされているため、トレンチ５の底部での酸化レートがトレンチ５の側面での酸化レートよりも５倍程度速くなる。このため、例えばゲート酸化膜６の厚みはトレンチ５の側面上で４０ｎｍ程度、トレンチ５の底部上で２００ｎｍ程度となる。
続いて、ゲート酸化膜６の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてポリシリコン層およびゲート酸化膜６をパターニングする。これにより、トレンチ５内にゲート酸化膜６およびゲート電極７を残すことができる。
この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜（図示せず）を成膜したのち、層間絶縁膜をパターニングしてｎ+型ソース領域４やｐ+型コンタクト領域８に繋がるコンタクトホールを形成すると共に、ゲート電極７に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１０やゲート配線１１を形成する。そして、ｎ+型基板１の裏面側にドレイン電極１２を形成することで、図１に示したＭＯＳＦＥＴが完成する。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、蓄積型のトレンチゲート構造のＭＯＳＦＥＴに対して本発明の一実施形態を適用したものである。本実施形態のＭＯＳＦＥＴの基本構造は第１実施形態と同様であるため、異なる部分についてのみ説明する。
図４は、本実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。この図に示されるように、ｐ型ベース領域３がトレンチ５の側面から所定距離離間して配置されており、この間にｎ-型ドリフト層２が残されることによりｎ型チャネル層３０が構成された構造とされている。
このような蓄積型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。
まず、ゲート電極７にゲート電圧を印加する前の状態では、ＳｉＣは不純物濃度が１．０×１０19／ｃｍ3のように高い場合、約３Ｖの内在電位を有しているため、ソース電極１０が０Ｖであってもｐ型ベース領域３は−３Ｖのように振舞う。このため、ｐ型ベース領域３から空乏層が広がり、ｐ型ベース領域３の近傍は絶縁体のように振舞う。したがって、ドレイン電極１２に正の電圧を加えたとしても、ｎ型チャネル層３０は絶縁体のように振舞うため、電子はｎ型チャネル層３０に到達することはできず、ソース電極１０とドレイン電極１２との間に電流が流れない。
次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝１２００Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１２に電圧を加えるとｐ型ベース領域３とｎ-型ドリフト層２（ｎ型チャネル層３０を含む）の間より、空乏層が広がる。このとき、ｐ型ベース領域３の濃度がｎ-型ドリフト層２より、遥かに高いので、空乏層はほとんどｎ-型ドリフト層２側に広がる。このとき、ドレイン０Ｖの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極１０とドレイン電極１２との間に電流が流れない。
また、ゲート電圧が０Ｖになっているため、ドレインーゲート間にも電界がかかる。このため、ゲート酸化膜６の底部にも電界集中が発生し得る。しかしながら、ゲート酸化膜６のうちトレンチ５の底部に形成された部分がトレンチ５の側面に形成された部分よりも厚くされていることに加えて、トレンチ５と同じもしくはトレンチ５よりも深いｐ+型ディープ層９を備えた構造としている。このため、ｐ+型ディープ層９とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜６に入り込み難くなる。
このため、ゲート酸化膜６内での電界集中、特にゲート酸化膜６のうちのトレンチ５の底部での電界集中を緩和することが可能となる。これにより、ゲート酸化膜６が破壊されることを防止することが可能となる。
シミュレーションにより確認したところ、ドレイン電極１２に１２００Ｖを印加した場合において、ゲート酸化膜６のうちのトレンチ５の底部での電界強度が４．３ＭＶ／ｃｍであった。この電界強度はゲート酸化膜６が電界集中で破壊されないレベルである。このため、ドレイン電極１２に１２００Ｖを印加してもゲート酸化膜６は破壊されず、耐圧１２００Ｖを達成できる。
一方、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝２Ｖ、ソース電圧＝０Ｖ）には、ゲート電極７にゲート電圧として２０Ｖが印加されるため、ｎ型チャネル層３０が蓄積型チャネルとして機能する。このため、ソース電極１０から注入された電子はｎ+型ソース領域４からｎ型チャネル層３０を通った後、ｎ-型ドリフト層２に到達する。これにより、ソース電極１０とドレイン電極１２との間に電流を流すことができる。なお、この場合のオン抵抗を計算したところ、１．９ｍΩ・ｃｍ2であった。
このように、蓄積型のトレンチゲート構造のＭＯＳＦＥＴにおいても、第１実施形態と同様の効果を得ることができる。
参考として、上記したようにドレイン電極１２に１２００Ｖを印加したと想定した場合の電位分布と電界分布についてシミュレーションした。その結果を図５および図６に示す。図５は電位分布を示した図であり、ｐ型ベース領域３およびｐ＋型ディープ層９の表面（最上部）を０Ｖとして１０Ｖ間隔で等電位線を示してある。図６は電界分布を示した図である。図５および図６中、（ａ）〜（ｃ）は、それぞれ、ゲート酸化膜６の膜厚をトレンチ５の側面と底部とで同じにしつつｐ+型ディープ層９を形成していない場合と、ゲート酸化膜６をトレンチ５の底部において側面よりも厚くしつつｐ+型ディープ層９を形成していない場合、および、本実施形態のようにゲート酸化膜６をトレンチ５の底部において側面よりも厚くしつつｐ+型ディープ層９を形成した場合を示している。
図５（ａ）に示すように、ゲート酸化膜６の膜厚をトレンチ５の側面と底部とで同じにしつつｐ+型ディープ層９を形成していない場合には、ゲート酸化膜６内の等電位線の間隔が非常に狭くなっていることが判る。また、図５（ｂ）に示すように、ゲート酸化膜６をトレンチ５の底部において側面よりも厚くすることにより、ゲート酸化膜６内の等電位線の間隔を広げることが可能となるが、ｐ+型ディープ層９を形成していないため、まだ十分な間隔が得られない。これらに対して、図５（ｃ）に示すように、本実施形態のようにゲート酸化膜６をトレンチ５の底部において側面よりも厚くしつつｐ+型ディープ層９を形成することにより、ゲート酸化膜６内の等電位線の間隔を十分に広くすることが可能となる。
また、図６（ａ）に示すように、ゲート酸化膜６の膜厚をトレンチ５の側面と底部とで同じにしつつｐ+型ディープ層９を形成していない場合には、ゲート酸化膜６内に電界集中が生じていることが判る。また、図６（ｂ）に示すように、ゲート酸化膜６をトレンチ５の底部において側面よりも厚くすることにより、ゲート酸化膜６内の電界集中を緩和できているものの、ｐ+型ディープ層９を形成していないため、まだ十分ではない。これらに対して、図６（ｃ）に示すように、本実施形態のようにゲート酸化膜６をトレンチ５の底部において側面よりも厚くしつつｐ+型ディープ層９を形成することにより、ゲート酸化膜６内の電界集中を十分に緩和することが可能となる。
なお、のようなトレンチゲート構造のＭＯＳＦＥＴの製造方法は、第１実施形態に対して、ｐ型ベース領域３を形成する際のマスクパターンを変更するのみで良い。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態で示した蓄積型のトレンチゲート構造のＭＯＳＦＥＴに対してリサーフ層を備えたものである。本実施形態のＭＯＳＦＥＴの基本構造は第２実施形態と同様であるため、異なる部分についてのみ説明する。
図７は、本実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。この図に示されるように、ｐ+型ディープ層９の下方およびトレンチ５の底面よりも下方において、ｐ+型ディープ層９よりも低濃度とされたｐ型リサーフ層４０が形成されている。このｐ型リサーフ層４０は、ｐ型ディープ層９の下部およびトレンチ５の下部より例えば深さ０．７μｍの位置まで形成され、ｐ型不純物濃度が１×１０17／ｃｍ3とされている。
このようなｐ型リサーフ層４０を備えることにより、トレンチゲートの下方の電界を更に低減することができ、ドレイン電極１２に対して１２００Ｖを印加した場合において、ゲート酸化膜６内の電界強度を２．３ＭＶ／ｃｍまで低減することが可能となる。また、このｐ型リサーフ層４０は、ＳｉＣ中の空乏層の電界を緩和する作用があるため、耐圧を１３６０Ｖまで増大させることが可能となる。なお、この場合のオン抵抗を計算したところ、３．３ｍΩ・ｃｍ2であった。
参考として、このようなトレンチゲート構造のＭＯＳＦＥＴについて、ドレイン電極１２に１２００Ｖを印加したと想定した場合の電位分布と電界分布についてシミュレーションした。その結果を図８に示す。この図に示すように、図５（ｃ）に示したｐ型リサーフ層４０を形成していない場合と比べて、よりゲート酸化膜６内の等電位線の間隔を十分に広くすることが可能となる。また、図６（ｃ）に示したｐ型リサーフ層４０を形成していない場合と比べて、よりゲート酸化膜６内の電界集中を十分に緩和することが可能となる。
なお、このようなトレンチゲート構造のＭＯＳＦＥＴの製造方法は、第２実施形態に対して、トレンチ５およびｐ型ディープ層９の形成用のトレンチ２０を形成したのち、これらトレンチ５およびトレンチ２０以外の部分をマスクで覆い、トレンチ５およびトレンチ２０の底部にｐ型不純物をイオン注入したのち活性化する工程を追加するだけでよい。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態で示した蓄積型のトレンチゲート構造のＭＯＳＦＥＴに対して低抵抗層を備えたものである。本実施形態のＭＯＳＦＥＴの基本構造は第３実施形態と同様であるため、異なる部分についてのみ説明する。
図９は、本実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。この図に示されるように、ｐ型ベース領域３の下方において、ｐ型ベース領域３から離間し、かつ、少なくともｐ+型ディープ層９およびトレンチ５の間（本実施形態では各リサーフ層４０の間にも）に配置されるように、ｎ+型低抵抗領域５０が形成されている。このｎ+型低抵抗領域５０は、例えばｎ+型ソース領域４と同等の濃度とされている。
このようなｎ+型低抵抗領域５０を形成することにより、ｎ-型ドリフト層２を低抵抗化でき、オン抵抗低減を図ることが可能となる。
なお、このような構造のトレンチゲート構造のＭＯＳＦＥＴは、ｎ-型ドリフト層２の形成時に部分的に成膜される濃度を高めることで高濃度のｎ+型低抵抗領域５０が形成されるようにしておき、トレンチ５やｐ+型ディープ層９およびｐ型リサーフ層４０などを形成したときに、図９のような配置となるようにすれば製造できる。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第２実施形態で示した蓄積型のトレンチゲート構造のＭＯＳＦＥＴのｎ型チャネル層３０をエピタキシャル成長にて形成したものである。したがって、本実施形態のＭＯＳＦＥＴの基本構造は第２実施形態と同様であるため、異なる部分についてのみ説明する。
図１０は、本実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。この図に示されるように、トレンチ５の底面から側壁にかけて全面に所定膜厚のｎ型チャネル層３０が形成されており、このｎ型チャネル層３０の表面にゲート酸化膜６が形成されている。このような構造であっても、上記第２〜第４実施形態と同様の効果を得ることが可能であり、かつ、ｎ型チャネル層３０の濃度をｎ-型ドリフト層２と独立して制御できるため、ｎ型チャネル層２よりも不純物濃度を高くすることができる。例えば、ｎ型チャネル層３０を２．０×１０16／ｃｍ3の不純物濃度で形成することができ、ｎ-型ドリフト層２が８．０×１０15／ｃｍ3の場合においてｎ型チャネル層３０も同じ濃度とされるときと比較し、オン抵抗を低減することが可能となる。このような不純物濃度とした場合、オン抵抗は１．７ｍΩ・ｃｍ2になり、第２実施形態の場合よりも更に低減することが可能となる。
なお、このような構造のトレンチゲート構造のＭＯＳＦＥＴは、第１実施形態に示した製造方法とほぼ同じであり、図３（ｂ）に示す工程を行なった後にトレンチ５内にｎ型不純物層をエピタキシャル成長させることでｎ型チャネル層３０を形成したのち、このｎ型チャネル層３０の表面にゲート酸化膜６やゲート電極７を形成すれば良い。ただし、エピタキシャル成長によりｎ型チャネル層３０を形成した場合、基板表面にもｎ型チャネル層３０が形成されることになるため、除去する工程を行うのが好ましいが、コンタクトホール形成時にｎ型チャネル層３０を貫通してｎ+型ソース領域４やｐ+型コンタクト領域８に電気的に接触する構造にできるため、残したままにしておいても問題はない。
また、ここでは、第２実施形態に対する変形例としてｎ型チャネル層３０をエピタキシャル成長にて形成する場合について説明したが、第３、第４実施形態の構成に関してもｎ型チャネル層３０をエピタキシャル成長により形成することができる。
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第２実施形態で示した蓄積型のトレンチゲート構造のＭＯＳＦＥＴのｐ+型コンタクト領域８およびｐ+型ディープ層９を金属層に代えることでショックレーダイオードを形成したものである。したがって、本実施形態のＭＯＳＦＥＴの基本構造は第２実施形態と同様であるため、異なる部分についてのみ説明する。
図１１は、本実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。この図に示されるように、第２実施形態で示したｐ+型コンタクト領域８およびｐ+型ディープ層９に代えて金属層５０を備えた構造としてある。金属層５０は、例えばＴｉやＮｉ等により構成され、金属層５０とｎ-型ドリフト層２との間の仕事関数差によるショックレーダイオードを構成している。このように、ショックレーダイオードを備えると、ドレイン側に正の電圧が加えられても、１２００Ｖ以下であればｎ-型ドリフト層２からソース電極１０に電流が流れることはない。
このような構造のＭＯＳＦＥＴによれば、ＰＮダイオードを反応速度の速いショックレーダイオードにしているため、サージ耐量の高い構造にすることが可能になる。
続いて、このような構造のトレンチゲート構造のＭＯＳＦＥＴについて説明するが、本実施形態のＭＯＳＦＥＴの基本的な製造方法は、第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分を主に説明し、同様の部分に関しては説明を省略する。
図１２は、本実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの製造工程の一部を示した断面図であり、第１実施形態と異なる部分についてのみ示してある。
まず、ｎ+型基板１の上にｎ-型ドリフト層２をエピタキシャル成長させたのち、マスクを用いてｎ-型ドリフト層２内にｐ型ベース領域３およびｎ+型ソース領域４を形成する。そして、図示しないマスクを用いたエッチングによりトレンチ５のみを形成したのち、図１２（ａ）に示すように、トレンチ５内にゲート酸化膜６およびゲート電極７を形成する。続いて、図１２（ｂ）に示すように、図示しないマスクを用いたエッチングにより、金属層５０の形成予定領域にトレンチ２０を形成する。その後、図１２（ｃ）に示すようにトレンチ２０内を金属層５０にて埋め込むように配置する。これ以降は、第１、第２実施形態と同様の工程を行うことにより、本実施形態のＭＯＳＦＥＴを製造できる。
このような製造方法を用いる場合、金属層５０をソース電極１０の一部とすることもできるため、金属層５０を平坦化する必要がない。このため、平坦化のための研磨工程を省略でき、製造工程を簡略化できる。したがって、ＭＯＳＦＥＴへのダメージを少なくすることができ、より良好なＭＯＳＦＥＴにできるという効果も得られる。
なお、ここでは第２実施形態で示した蓄積型のトレンチゲート構造のＭＯＳＦＥＴに対して金属層５０を適用した場合について説明したが、第１、第３〜第４実施形態の構造に対して適用することも可能である。
（他の実施形態）
（１）上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、第１〜第４実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては第１〜第４実施形態と同様である。
（２）また、上記第１実施形態において、トレンチ５とｐ+型ディープ層９を形成するためのトレンチ２０を同時に作成するようにしたが、別々に形成しても構わない。この場合、トレンチ５、２０のいずれを先に形成しても構わないが、トレンチ２０のみを先に形成しておき、トレンチ５を形成する前にｐ+型層２２を形成し、ｐ+型層２２をトレンチ２０のみに残るようにＣＭＰ研磨等の処理を行うようにすれば、トレンチ２０にｐ+型層２２が埋め込まれることだけを考慮したプロセスにできるため好適である。
（３）また、第１〜第３実施形態では、トレンチ５を形成する前にｐ型ベース領域３やｎ+型ソース領域４等を形成したが、トレンチ５を形成した後にｐ型ベース領域３やｎ+型ソース領域４等を形成しても良い。
（４）また、上記第第３実施形態では、蓄積型のトレンチゲート構造のＭＯＳＦＥＴに対してｐ型リサーフ層４０を形成する場合について説明したが、第１実施形態のような反転型ののトレンチゲート構造のＭＯＳＦＥＴに対してｐ型リサーフ層４０を形成しても良い。
（５）また、上記各実施形態では、ｐ型ベース領域３やｎ+型ソース領域４をイオン注入にて形成する場合について説明したが、ｎ-型ドリフト層２の表面にｐ型層とｎ型層を順にエピタキシャル成長させることにより形成することもできる。この場合、ｎ+型ソース領域４を形成した後にトレンチ２０を形成してｐ+型ディープ層９を形成しても良いが、ｐ型ベース領域３形成後にｐ+型ディープ層９をイオン注入にて形成しておき、その後、ｎ+型ソース領域４を形成後にｐ+型コンタクト領域８をイオン注入にて形成するという手法を採用することもできる。
（６）さらに、上記各実施形態では、（０００−１）ｃ面を用いて［１１−２０］方向を側面とするトレンチ５を形成するようにした場合について説明したが、（０００１）Ｓｉ面を用いて［１−１００］方向にトレンチ５を形成する場合にも、トレンチ５の底部の方が側面よりも厚くなるゲート酸化膜６を形成することができる。このような構造においても、上記各実施形態と同様の構造を採用することにより、上記と同様の効果を得ることができる。
ただし、（０００１）Ｓｉ面を用いる場合、酸化レートがａ面の１／２である。このため、熱酸化だけでゲート酸化膜６を形成した場合、ゲート酸化膜６の厚みは、トレンチ５の底部の厚みに対して側面の厚みが１／２になる。したがって、ゲート酸化膜６のうちトレンチ５の側面の厚みが２０ｎｍとなるまで熱酸化により作製しておき、残りの８０ｎｍをＣＶＤ法にて作製することができる。ＣＶＤ法の場合、成膜されるときの膜厚の面方位依存性がないため、ゲート酸化膜６はトレンチ５の底部も側面と同じ膜厚となる。このため、熱酸化のときの膜厚と合せて、ゲート酸化膜６は、トレンチ５の底部で９０ｎｍとなる。
しかしながら、このような膜厚になると、上述した第２実施形態のｎ-型ドリフト層２やｐ+型ディープ層９ではトレンチ５の底部においてゲート酸化膜６内での電界強度が増大し、耐圧が低下してしまう。このため、上述した第２実施形態と同様の耐圧および電界強度とするためには、第２実施形態と比べてｐ+型ディープ層９の深さを１．５μｍ深くし、ｎ-型ドリフト層２の濃度を８．０×１０15／ｃｍ3よりも５．０×１０15／ｃｍ3程度にすると好ましい。このようにすることで、１．９ｍΩ・ｃｍ2だったオン抵抗は２．７ｍΩ・ｃｍ2に増大するが、それでもオン抵抗を小さく抑制することが可能となる。
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
本発明の第１実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。 図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。 図２に続くトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。 本発明の第２実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。 ドレイン電極に１２００Ｖを印加したと想定した場合のシミュレーションによる電位分布図である。 ドレイン電極に１２００Ｖを印加したと想定した場合のシミュレーションによる電界分布図である。 本発明の第３実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。 ドレイン電極に１２００Ｖを印加したと想定した場合のシミュレーションによる電位分布および電界分布図である。 本発明の第４実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。 本発明の第５実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。 本発明の第６実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。 図１１に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
符号の説明
１…ｎ+型基板、２…ｎ-型ドリフト層、３…ｐ型ベース領域、４…ｎ+型ソース領域、５…トレンチ、６…ゲート酸化膜、７…ゲート電極、８…ｐ+型コンタクト領域、９…ｐ+型ディープ層、１０…ソース電極、１１…ゲート配線、１２…ドレイン電極、２０…トレンチ、２１…マスク、２２…ｐ+型層、３０…ｎ型チャネル層、４０…ｐ型リサーフ層

Claims (17)

  1. ４Ｈの炭化珪素からなり、表面が（０００−１）ｃ面もしくは（０００１）Ｓｉ面となる第１または第２導電型の基板（１）と、
    前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
    前記ドリフト領域（２）の表面から形成され、側面が［１１−２０］方向もしくは［１−１００］方向に延設された面にて構成されたトレンチ（５）と、
    前記トレンチ（５）の側面に接するように、前記ドリフト層（２）内において前記トレンチ（５）を挟んだ両側に形成された第２導電型の炭化珪素からなるベース領域（３）と、
    前記ベース領域（３）の上層部に形成され、前記トレンチ（５）の側面と接し、かつ、前記トレンチ（５）を挟んだ両側に形成された、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
    前記トレンチ（５）の表面を熱酸化することにより形成され、前記トレンチ（５）の底部上において該トレンチ（５）の側面上よりも厚くなるように形成されたゲート酸化膜（６）と、
    前記トレンチ（５）内において、前記ゲート酸化膜（６）の上に形成されたゲート電極（７）と、
    前記ソース領域（４）に電気的に接続された第１電極（１０）と、
    前記基板（１）の裏面側に形成された第２電極（１２）とを備え、
    前記ゲート電極（７）への印加電圧を制御することで前記トレンチ（５）の側面に位置する前記ベース領域（３）の表面部にチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記第１電極（１０）および前記第２電極（１２）の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
    前記ベース領域（３）を挟んで前記トレンチ（５）から離間するように配置されると共に、前記トレンチ（５）と同じもしくは該トレンチ（５）よりも深く形成され、前記ベース領域（３）と同程度もしくは該ベース領域（３）よりも高濃度とされた第２導電型のディープ層（９）が備えられていることを特徴とする炭化珪素半導体装置。
  2. ４Ｈの炭化珪素からなり、表面が（０００−１）ｃ面もしくは（０００１）Ｓｉ面となる第１または第２導電型の基板（１）と、
    前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
    前記ドリフト領域（２）の表面から形成され、側面が［１１−２０］方向もしくは［１−１００］方向に延設された面にて構成されたトレンチ（５）と、
    前記トレンチ（５）の側面から所定距離離間するように、前記ドリフト層（２）内において前記トレンチ（５）を挟んだ両側に形成された第２導電型の炭化珪素からなるベース領域（３）と、
    前記ベース領域（３）の上層部に形成され、前記トレンチ（５）の側面と接し、かつ、前記トレンチ（５）を挟んだ両側に形成された、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
    前記トレンチ（５）の表面上に形成され、前記トレンチ（５）の側面において、前記ドリフト層（２）と前記ソース領域（４）との間を繋ぐように形成された炭化珪素からなる第１導電型のチャネル層（３０）と、
    前記トレンチ（５）の表面を熱酸化することにより形成され、前記トレンチ（５）の底部上において該トレンチ（５）の側面上よりも厚くなるように形成されたゲート酸化膜（６）と、
    前記トレンチ（５）内において、前記ゲート酸化膜（６）の上に形成されたゲート電極（７）と、
    前記ソース領域（４）に電気的に接続された第１電極（１０）と、
    前記基板（１）の裏面側に形成された第２電極（１２）とを備え、
    前記ゲート電極（７）への印加電圧を制御することで前記チャネル層（３０）に形成されるチャネルを制御し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記第１電極（１０）および前記第２電極（１２）の間に電流を流す蓄積型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
    前記ベース領域（３）を挟んで前記トレンチ（５）から離間するように配置されると共に、前記トレンチ（５）と同じもしくは該トレンチ（５）よりも深く形成され、前記ベース領域（３）と同程度もしくは該ベース領域（３）よりも高濃度とされた第２導電型のディープ層（９）が備えられていることを特徴とする炭化珪素半導体装置。
  3. 前記ソース領域（４）を挟んで前記トレンチ（５）から離間するように配置され、前記ベース領域（３）を前記第１電極（１０）に電気的に接続し、前記ベース領域（３）よりも高濃度とされた第２導電型のコンタクト領域（８）を備え、
    前記ディープ層（９）は、前記コンタクト領域（８）の下方に配置され、該コンタクト領域（８）と一体とされていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記ディープ層（９）は、第２導電型不純物の濃度が１．０×１０17／ｃｍ3〜１．０×１０20／ｃｍ3であることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
  5. 前記ディープ層（９）は、前記ベース領域（３）の表面からの深さが１．５〜３．５μｍであることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
  6. 前記ドリフト層（２）のうち、前記トレンチ（５）の下方および前記ディープ層（９）の下方には、前記ディープ層（９）よりも低濃度とされた第２導電型のリサーフ層（４０）が形成されていることを特徴とする請求項１ないし５いずれか１つに記載の炭化珪素半導体装置。
  7. 前記トレンチ（５）の側面と前記ディープ層（９）との間に、前記ドリフト層（２）よりも高濃度とされた第１導電型の低抵抗領域（５０）が備えられていることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
  8. 前記トレンチ（５）の側面と前記ディープ層（９）および前記リサーフ層（４０）との間に、前記ドリフト層（２）よりも高濃度とされた第１導電型の低抵抗領域（５０）が備えられていることを特徴とする請求項６に記載の炭化珪素半導体装置。
  9. ４Ｈの炭化珪素からなり、表面が（０００−１）ｃ面もしくは（０００１）Ｓｉ面となる第１または第２導電型の基板（１）と、
    前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
    前記ドリフト領域（２）の表面から形成され、側面が［１１−２０］方向もしくは［１−１００］方向に延設された面にて構成されたトレンチ（５）と、
    前記トレンチ（５）の側面に接するように、前記ドリフト層（２）内において前記トレンチ（５）を挟んだ両側に形成された第２導電型の炭化珪素からなるベース領域（３）と、
    前記ベース領域（３）の上層部に形成され、前記トレンチ（５）の側面と接し、かつ、前記トレンチ（５）を挟んだ両側に形成された、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
    前記トレンチ（５）の表面を熱酸化することにより形成され、前記トレンチ（５）の底部上において該トレンチ（５）の側面上よりも厚くなるように形成されたゲート酸化膜（６）と、
    前記トレンチ（５）内において、前記ゲート酸化膜（６）の上に形成されたゲート電極（７）と、
    前記ソース領域（４）に電気的に接続された第１電極（１０）と、
    前記基板（１）の裏面側に形成された第２電極（１２）とを備え、
    前記ゲート電極（７）への印加電圧を制御することで前記トレンチ（５）の側面に位置する前記ベース領域（３）の表面部にチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記第１電極（１０）および前記第２電極（１２）の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
    前記ベース領域（３）を挟んで前記トレンチ（５）から離間するように配置されると共に、前記トレンチ（５）と同じもしくは該トレンチ（５）よりも深く形成された金属層（５０）を有し、該金属層（５０）および前記ドリフト層（２）によるショックレーダイオードが構成されていることを特徴とする炭化珪素半導体装置。
  10. ４Ｈの炭化珪素からなり、表面が（０００−１）ｃ面もしくは（０００１）Ｓｉ面となる第１または第２導電型の基板（１）と、
    前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
    前記ドリフト領域（２）の表面から形成され、側面が［１１−２０］方向もしくは［１−１００］方向に延設された面にて構成されたトレンチ（５）と、
    前記トレンチ（５）の側面から所定距離離間するように、前記ドリフト層（２）内において前記トレンチ（５）を挟んだ両側に形成された第２導電型の炭化珪素からなるベース領域（３）と、
    前記ベース領域（３）の上層部に形成され、前記トレンチ（５）の側面と接し、かつ、前記トレンチ（５）を挟んだ両側に形成された、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
    前記トレンチ（５）の表面上に形成され、前記トレンチ（５）の側面において、前記ドリフト層（２）と前記ソース領域（４）との間を繋ぐように形成された炭化珪素からなる第１導電型のチャネル層（３０）と、
    前記トレンチ（５）の表面を熱酸化することにより形成され、前記トレンチ（５）の底部上において該トレンチ（５）の側面上よりも厚くなるように形成されたゲート酸化膜（６）と、
    前記トレンチ（５）内において、前記ゲート酸化膜（６）の上に形成されたゲート電極（７）と、
    前記ソース領域（４）に電気的に接続された第１電極（１０）と、
    前記基板（１）の裏面側に形成された第２電極（１２）とを備え、
    前記ゲート電極（７）への印加電圧を制御することで前記チャネル層（３０）に形成されるチャネルを制御し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記第１電極（１０）および前記第２電極（１２）の間に電流を流す蓄積型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
    前記ベース領域（３）を挟んで前記トレンチ（５）から離間するように配置されると共に、前記トレンチ（５）と同じもしくは該トレンチ（５）よりも深く形成された金属層（５０）を有し、該金属層（５０）および前記ドリフト層（２）によるショックレーダイオードが構成されていることを特徴とする炭化珪素半導体装置。
  11. ４Ｈの炭化珪素からなり、表面が（０００−１）ｃ面もしくは（０００１）Ｓｉ面となる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
    前記ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することでベース領域（３）を形成する工程と、
    前記ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
    前記ドリフト層（２）の表面から前記ソース領域（４）および前記ベース領域（３）を貫通して前記ドリフト層（２）に達し、側面が［１１−２０］方向もしくは［１−１００］方向に延設された面となるトレンチ（５）を形成する工程と、
    前記トレンチ（５）から所定距離離間し、前記トレンチ（５）と同じもしくは該トレンチ（５）よりも深いディープ層形成用トレンチ（２０）を形成する工程と、
    前記ディープ層形成用トレンチ（２０）内に前記ベース領域（３）よりも高濃度となる第２導電型のディープ層（９）を埋め込む工程と、
    熱酸化により、前記トレンチ（５）の表面上にゲート酸化膜（６）を形成する工程と、
    前記トレンチ（５）内において、前記ゲート酸化膜（６）の上にゲート電極（７）を形成する工程と、
    前記ソース領域（４）に電気的に接続される第１電極（１０）を形成する工程と、
    前記基板（１）の裏面側に第２電極（１２）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
  12. 前記ベース領域（３）を前記ドリフト層（２）の上にエピタキシャル成長により形成することを特徴とする請求項１１に記載の炭化珪素半導体装置の製造方法。
  13. 前記トレンチ（５）の表面上に前記ゲート酸化膜（６）を形成する前にｎ型層をエピタキシャル成長することにより前記チャネル層（３０）を形成することを特徴とする請求項１１または１２に記載の炭化珪素半導体装置の製造方法。
  14. ４Ｈの炭化珪素からなり、表面が（０００−１）ｃ面もしくは（０００１）Ｓｉ面となる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
    前記ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することにより、所定間隔空けて複数配置されるベース領域（３）を形成する工程と、
    前記ベース領域（３）および前記ドリフト層（２）の表層部に第１導電型不純物をイオン注入することにより、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
    複数配置された前記ベース領域（３）の間において、前記ドリフト層（２）の表面から前記ソース領域（４）および前記ベース領域（３）よりも深く、かつ、前記ベース領域（３）から所定距離離間するように、側面が［１１−２０］方向もしくは［１−１００］方向に延設された面となるトレンチゲート用のトレンチ（５）を形成する工程と、
    前記トレンチゲート用のトレンチ（５）から所定距離離間し、前記トレンチゲート用のトレンチ（５）と同じもしくは該トレンチ（５）よりも深いディープ層形成用トレンチ（２０）を形成する工程と、
    前記ディープ層形成用トレンチ（２０）内に前記ベース領域（３）よりも高濃度となる第２導電型のディープ層（９）を埋め込む工程と、
    熱酸化により、前記トレンチゲート用のトレンチ（５）の表面上にゲート酸化膜（６）を形成する工程と、
    前記トレンチゲート用のトレンチ（５）内において、前記ゲート酸化膜（６）の上にゲート電極（７）を形成する工程と、
    前記ソース領域（４）に電気的に接続される第１電極（１０）を形成する工程と、
    前記基板（１）の裏面側に第２電極（１２）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
  15. 前記トレンチゲート用のトレンチ（５）を形成する工程および前記ディープ層形成用トレンチ（２０）を形成する工程では、前記トレンチゲート用のトレンチ（５）と前記ディープ層形成用トレンチ（２０）とを同時に形成することを特徴とする請求項１１ないし１４のいずれか１つの炭化珪素半導体装置の製造方法。
  16. 前記トレンチゲート用のトレンチ（５）および前記ディープ層形成用トレンチ（２０）を形成した後、前記ディープ層（９）を埋め込む工程の前に、前記トレンチゲート用のトレンチ（５）および前記ディープ層形成用トレンチ（２０）の底面に第２導電型不純物をイオン注入することにより、前記ディープ層（９）よりも低濃度となるリサーフ層（４０）を形成する工程を含んでいることを特徴とする請求項１１ないし１５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  17. 前記ドリフト層（２）を形成する工程は、前記ベース領域（３）よりも深い位置において、該ドリフト層（２）を高濃度とする第１導電型の低抵抗領域（５０）を形成する工程を含み、
    前記低抵抗領域（５０）を形成する工程では、前記低抵抗領域（５０）が前記トレンチゲート用のトレンチ（５）と前記ディープ層（９）との間に配置される位置に形成することを特徴等する請求項１１ないし１６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
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