[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6135364B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6135364B2
JP6135364B2 JP2013155671A JP2013155671A JP6135364B2 JP 6135364 B2 JP6135364 B2 JP 6135364B2 JP 2013155671 A JP2013155671 A JP 2013155671A JP 2013155671 A JP2013155671 A JP 2013155671A JP 6135364 B2 JP6135364 B2 JP 6135364B2
Authority
JP
Japan
Prior art keywords
region
silicon carbide
conductivity type
main surface
bottom portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013155671A
Other languages
English (en)
Other versions
JP2015026727A (ja
Inventor
和田　圭司
圭司 和田
増田　健良
健良 増田
秀人 玉祖
秀人 玉祖
雄 斎藤
雄 斎藤
透 日吉
透 日吉
光彦 酒井
光彦 酒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2013155671A priority Critical patent/JP6135364B2/ja
Priority to PCT/JP2014/065312 priority patent/WO2015012009A1/ja
Priority to US14/906,482 priority patent/US10192960B2/en
Publication of JP2015026727A publication Critical patent/JP2015026727A/ja
Application granted granted Critical
Publication of JP6135364B2 publication Critical patent/JP6135364B2/ja
Priority to US16/222,255 priority patent/US20190140056A1/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は、炭化珪素半導体装置およびその製造方法に関するものであり、特に、トレンチが設けられた炭化珪素半導体装置およびその製造方法に関するものである。
近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
特表２０００−５０９５５９号公報（特許文献１）には、ゲートトレンチを有する炭化珪素電界効果トランジスタが記載されている。当該炭化珪素電界効果トランジスタは、ゲートトレントの底部の近くに設けられたｐ領域と、当該ｐ領域に接するソースコンタクトとを有している。
特表２０００−５０９５５９号公報
しかしながら、特表２０００−５０９５５９号公報に記載の炭化珪素電界効果トランジスタによれば、ゲートトレンチの角部における電界集中を十分に緩和することは困難である。
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、トレンチの角部における電界集中を効果的に緩和することができる炭化珪素半導体装置およびその製造方法を提供することである。
本発明に係る炭化珪素半導体装置は、炭化珪素層を備えている。炭化珪素層は、第１の主面と、第１の主面と反対の第２の主面とを有する。炭化珪素層は、ドリフト領域と、ボディ領域と、ソース領域とを含む。ドリフト領域は、第１の主面をなし第１の導電型を有する。ボディ領域は、ドリフト領域上に設けられ第１の導電型と異なる第２の導電型を有する。ソース領域は、ドリフト領域から隔てられるようにボディ領域上に設けられ第２の主面をなしかつ第１導電型を有する。炭化珪素層には、第２の主面からソース領域およびボディ領域を貫通してドリフト領域に至る第１の側壁部と、ドリフト領域に位置する第１の底部とからなるトレンチが設けられている。炭化珪素層は、第１の底部に対向するようにドリフト領域に埋め込まれて配置され、かつ第２導電型を有する第２導電型領域を含む。第２導電型領域はソース領域と電気的に接続されている。
本発明に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。第１の主面と、第１の主面と反対の第２の主面とを有する炭化珪素層が準備される。炭化珪素層の第２の主面にトレンチが形成される。炭化珪素層は、ドリフト領域と、ボディ領域と、ソース領域とを含む。ドリフト領域は、第１の主面をなし第１の導電型を有する。ボディ領域は、ドリフト領域上に設けられ第１の導電型と異なる第２の導電型を有する。ソース領域は、ドリフト領域から隔てられるようにボディ領域上に設けられ第２の主面をなしかつ第１導電型を有する。トレンチは、第２の主面からソース領域およびボディ領域を貫通してドリフト領域に至る第１の側壁部と、ドリフト領域に位置する第１の底部とからなる。炭化珪素層は、第１の底部に対向するようにドリフト領域に埋め込まれて配置され、かつ第２導電型を有する第２導電型領域を含む。第２導電型領域はソース領域と電気的に接続されている。
本発明によれば、トレンチの角部における電界集中を効果的に緩和することができる炭化珪素半導体装置およびその製造方法を提供することである。
本発明の実施の形態１に係る炭化珪素半導体装置の構成を示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の構成を示す平面模式図である。 図２の領域ＩＩＩ−ＩＩＩにおける断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の構成を示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の構成を示す平面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の構成を示す断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の構成を示す断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に示す断面模式図である。 本発明の実施の形態４に係る炭化珪素半導体装置の構成を示す断面模式図である。 本発明の実施の形態５に係る炭化珪素半導体装置の構成を示す断面模式図である。 本発明の実施の形態６に係る炭化珪素半導体装置の構成を示す断面模式図である。 本発明の実施の形態７に係る炭化珪素半導体装置の構成を示す断面模式図である。 本発明の実施の形態７に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。
［本願発明の実施形態の説明］
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
（１）実施の形態に係る炭化珪素半導体装置１は、炭化珪素層１０を備えている。炭化珪素層１０は、第１の主面１０ｂと、第１の主面１０ｂと反対の第２の主面１０ａとを有する。炭化珪素層１０は、ドリフト領域８１と、ボディ領域８２と、ソース領域８３とを含む。ドリフト領域８１は、第１の主面１０ｂをなし第１の導電型を有する。ボディ領域８２は、ドリフト領域８１上に設けられ第１の導電型と異なる第２の導電型を有する。ソース領域８３は、ドリフト領域８１から隔てられるようにボディ領域８２上に設けられ第２の主面１０ａをなしかつ第１導電型を有する。炭化珪素層１０には、第２の主面１０ａからソース領域８３およびボディ領域８２を貫通してドリフト領域８１に至る第１の側壁部ＳＷ１と、ドリフト領域８１に位置する第１の底部ＢＴ１とからなるトレンチＴＲが設けられている。炭化珪素層１０は、第１の底部ＢＴ１に対向するようにドリフト領域８１に埋め込まれて配置され、かつ第２導電型を有する第２導電型領域２を含む。第２導電型領域２はソース領域８３と電気的に接続されている。
上記実施の形態に係る炭化珪素半導体装置１によれば、炭化珪素層１０は、トレンチＴＲの第１の底部ＢＴ１に対向するようにドリフト領域８１に埋め込まれて配置され、かつ第２導電型を有する第２導電型領域２を含む。これにより、トレンチＴＲの第１の底部ＢＴ１と第１の側壁部ＳＷ１とが接する角部８１ａにおける電界集中を効果的に緩和することができる。結果として、炭化珪素半導体装置の耐圧を効果的に向上することができる。また第２導電型領域２はソース領域８３と電気的に接続されている。これにより、ドレイン電圧印加時における空乏化が促進されることにより、キャパシタンスの低下が促進される。それゆえ、炭化珪素半導体装置の高速応答性が向上し、スイッチング特性が向上する。
（２）上記（１）に係る炭化珪素半導体装置１において好ましくは、平面視において、第２導電型領域２は網目構造を有している。これにより、電流経路を広く確保しながら、トレンチＴＲの角部８１ａにおける電界集中を緩和することができる。
（３）上記（１）または（２）に係る炭化珪素半導体装置１において好ましくは、金属領域９６をさらに備える。金属領域９６はソース領域８３と接する。金属領域９６を介してソース領域８３と第２導電型領域２とは電気的に接続されている。これにより、炭化珪素半導体装置のスイッチング特性を効果的に向上することができる。ここで、金属領域９６を介してソース領域８３と第２導電型領域２とは電気的に接続されているとは、ソース領域８３と第２導電型領域２とを繋ぐ電気回路の一部に金属領域９６を含むことを意味し、ソース領域８３および第２導電型領域２を繋ぐ電気回路が金属領域９６以外の導電領域を有する場合も含む。
（４）上記（３）に係る炭化珪素半導体装置１において好ましくは、炭化珪素層１０には、第１の主面１０ｂおよび第２の主面１０ａとの間に位置する第２の底部ＢＴ２と、第２の底部ＢＴ２と第２の主面１０ａとを繋ぐ第２の側壁部ＳＷ２とからなる段差部ＳＴが設けられている。金属領域９６は、第２の主面１０ａにおいてソース領域８３と接し、かつ第２の底部ＢＴ２と接する。これにより、第２導電型領域２を効果的にソース領域８３と電気的に接続することができる。
（５）上記（４）に係る炭化珪素半導体装置１において好ましくは、炭化珪素層１０は、終端領域ＯＲと、終端領域ＯＲに囲まれた素子領域ＩＲとからなる。段差部ＳＴは、終端領域ＯＲに設けられている。これにより、素子領域ＩＲを広く確保しながら、第２導電型領域２をソース領域８３と電気的に接続することができる。
（６）上記（５）に係る炭化珪素半導体装置１において好ましくは、終端領域ＯＲは、第２導電型を有するガードリング領域３を有する。金属領域９６は、第２の底部ＢＴ２においてガードリング領域３と接し、かつガードリング領域３は第２導電型領域２と接する。これにより、炭化珪素半導体装置の耐圧を向上することができる。
（７）上記（６）に係る炭化珪素半導体装置１において好ましくは、終端領域ＯＲは、平面視においてガードリング領域３を囲み、かつ第１導電型を有するフィールドストップ領域４を含む。フィールドストップ領域４は、第２の主面１０ａから離間している。これにより、炭化珪素半導体装置の耐圧をより向上することができる。
（８）上記（５）に係る炭化珪素半導体装置１において好ましくは、金属領域９６は、第２の底部ＢＴ２において第２導電型領域２と直接接している。これにより、炭化珪素半導体装置のスイッチング特性をより向上することができる。
（９）上記（４）に係る炭化珪素半導体装置１において好ましくは、炭化珪素層１０は、終端領域ＯＲと、終端領域ＯＲに囲まれた素子領域ＩＲとからなる。段差部ＳＴは、素子領域ＩＲに設けられている。これにより、第２導電型領域２全体を短時間でソース領域と同電位にすることができる。
（１０）上記（９）に係る炭化珪素半導体装置１において好ましくは、金属領域９６は、第２の底部ＢＴ２において第２導電型領域２と直接接している。これにより、炭化珪素半導体装置のスイッチング特性をより向上することができる。
（１１）上記（１）または（２）に係る炭化珪素半導体装置１において好ましくは、ソース領域８３は、ボディ領域８２および第２導電型を有するＪＴＥ領域５を介して第２導電型領域２と接している。これにより、ソース領域８３と第２導電型領域とを接続するための金属領域９６を形成する必要がないので、炭化珪素半導体装置１の製造工程が簡素化される。
（１２）上記（１）〜（１１）のいずれかに係る炭化珪素半導体装置１において好ましくは、トレンチＴＲの第１の底部ＢＴ１は、平面視において多角形のセルＣＬを囲うように延在しており、平面視において、セルＣＬの頂点８１ａが第２導電型領域２と重なる位置に第２導電型領域２が配置されている。セルＣＬの頂点８１ａは、トレンチＴＲの角部の中でも特に電界が集中しやすい箇所である。第２導電型領域２をセルＣＬの頂点８１ａと重なるように配置することにより、効果的にトレンチＴＲの角部８１ａにおける電界集中を緩和することができる。
（１３）実施の形態に係る炭化珪素半導体装置１の製造方法は、以下の工程を備えている。第１の主面１０ｂと、第１の主面１０ｂと反対の第２の主面１０ａとを有する炭化珪素層１０が準備される。炭化珪素層１０の第２の主面１０ａにトレンチＴＲが形成される。炭化珪素層１０は、ドリフト領域８１と、ボディ領域８２と、ソース領域８３とを含む。ドリフト領域８１は、第１の主面１０ｂをなし第１の導電型を有する。ボディ領域８２は、ドリフト領域８１上に設けられ第１の導電型と異なる第２の導電型を有する。ソース領域８３は、ドリフト領域８１から隔てられるようにボディ領域８２上に設けられ第２の主面１０ａをなしかつ第１導電型を有する。トレンチＴＲは、第２の主面１０ａからソース領域８３およびボディ領域８２を貫通してドリフト領域８１に至る第１の側壁部ＳＷ１と、ドリフト領域８１に位置する第１の底部ＢＴ１とからなる。炭化珪素層１０は、第１の底部ＢＴ１に対向するようにドリフト領域８１に埋め込まれて配置され、かつ第２導電型を有する第２導電型領域２を含む。第２導電型領域２はソース領域８３と電気的に接続されている。
上記実施の形態に係る炭化珪素半導体装置１の製造方法によれば、炭化珪素層１０は、トレンチＴＲの第１の底部ＢＴ１に対向するようにドリフト領域８１に埋め込まれて配置され、かつ第２導電型を有する第２導電型領域２を含む。これにより、トレンチＴＲの第１の底部ＢＴ１と第１の側壁部ＳＷ１とが接する角部８１ａにおける電界集中を効果的に緩和することができる。結果として、炭化珪素半導体装置の耐圧を効果的に向上することができる。また第２導電型領域２はソース領域８３と電気的に接続されている。これにより、ドレイン電圧印加時における空乏化が促進されることにより、キャパシタンスの低下が促進される。それゆえ、炭化珪素半導体装置の高速応答性が向上し、スイッチング特性が向上する。
（１４）上記（１３）に係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素層１０の第２の主面１０ａに、第１の主面１０ｂおよび第２の主面１０ａとの間に位置する第２の底部ＢＴ２と、第２の底部ＢＴ２と第２の主面１０ａとを繋ぐ第２の側壁部ＳＷ２とからなる段差部ＳＴが形成される。ソース領域８３および第２の底部ＢＴ２に接する金属領域９６が形成される。これにより、これにより、第２導電型領域２を効果的にソース領域８３と電気的に接続することができる。
（１５）上記（１４）に係る炭化珪素半導体装置１の製造方法において好ましくは、段差部ＳＴの形成は、熱エッチングにより行われる。これにより、効果的に段差部ＳＴを形成することができる。
［本願発明の実施形態の詳細］
次に、本発明の実施の形態についてより詳細に説明する。
（実施の形態１）
図１を参照して、実施の形態１の炭化珪素半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。実施の形態１に係るＭＯＳＦＥＴ１は、炭化珪素層１０と、炭化珪素単結晶基板８０と、ゲート絶縁膜９１と、ゲート電極９２と、層間絶縁膜９３と、金属領域９６と、ドレイン電極９８とを有する。
炭化珪素層１０は、第１の主面１０ｂと、第１の主面と反対の第２の主面１０ａとを有する炭化珪素からなるエピタキシャル層である。炭化珪素単結晶基板８０は、たとえばポリタイプ４Ｈを有する六方晶炭化珪素単結晶からなる。炭化珪素層１０の第１の主面１０ｂは、炭化珪素単結晶基板８０と接する。炭化珪素層１０は、ドリフト領域８１と、ボディ領域８２と、ソース領域８３と、コンタクト領域８４と、ｐ型領域２と、接続領域２ａとを主に有する。炭化珪素層１０は、素子領域ＩＲと、素子領域ＩＲを取り囲む終端領域ＯＲ（図１０参照）とからなる。終端領域ＯＲは、ガードリング領域３（図１０参照）と、フィールドストップ領域４（図１０参照）とを有していてもよい。
ドリフト領域８１は、たとえば窒素などの不純物を含むｎ型（第１の導電型）領域である。ドリフト領域８１は炭化珪素層１０の第１の主面１０ｂをなす。ドリフト領域８１は下部ドリフト領域８１ｃおよび上部ドリフト領域８１ｄを有する。上部ドリフト領域８１ｄは、下部ドリフト領域８１ｃ上に設けられている。下部ドリフト領域８１ｃおよび上部ドリフト領域８１ｄの境界面に接してｐ型領域２が部分的に設けられている。ドリフト領域８１の不純物濃度は、炭化珪素単結晶基板８０の不純物濃度よりも低いことが好ましい。ドリフト領域８１のドナー濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。下部ドリフト領域８１ｃおよび上部ドリフト領域８１ｄの厚みは、たとえば各々９μｍおよび３μｍである。
ボディ領域８２は、たとえばアルミニウムやホウ素などの不純物を含むｐ型（第２の導電型）領域である。ボディ領域８２は上部ドリフト領域８１ｄ上に設けられている。ボディ領域８２のアクセプタ濃度は、好ましくは１×１０17ｃｍ-3以上５×１０18ｃｍ-3以下である。ボディ領域８２のアクセプタ濃度は、ドリフト領域８１のドナー濃度よりも高い。
ソース領域８３は、たとえばリンなどの不純物を含むｎ型領域である。ソース領域８３は、ボディ領域８２によってドリフト領域８１から隔てられるようにボディ領域８２上に設けられている。ソース領域８３のドナー濃度は、たとえば２×１０19ｃｍ-3程度である。ソース領域８３のドナー濃度は、ボディ領域８２のアクセプタ濃度よりも高い。ソース領域８３はコンタクト領域８４と共に炭化珪素層１０の第２の主面１０ａをなしている。
コンタクト領域８４は、たとえばアルミニウムなどの不純物を含むｐ型領域である。コンタクト領域８４は、ソース領域８３に囲まれて設けられており、ボディ領域８２につながっている。コンタクト領域８４のアクセプタ濃度は、ボディ領域８２のアクセプタ濃度よりも高い。コンタクト領域８４のアクセプタ濃度は、たとえば１×１０20ｃｍ-3程度である。コンタクト領域８４と、ソース領域８４と、ボディ領域８２と、ドリフト領域８１とによりセルＣＬが形成される。
炭化珪素層１０の第２の主面１０ａには（ゲート）トレンチＴＲが設けられている。トレンチＴＲは第１の側壁部ＳＷ１および第１の底部ＢＴ１からなる。第１の側壁部ＳＷ１は、炭化珪素層１０の第２の主面１０ａからソース領域８３およびボディ領域８２を貫通して上部ドリフト領域８１ｄに至っている。第１の底部ＢＴ１は、第１の側壁部ＳＷ１と連接し、かつ上部ドリフト領域８１ｄに位置している。第１の側壁部ＳＷ１は、ボディ領域８２上において、ＭＯＳＦＥＴ１のチャネル面を含む。
第１の側壁部ＳＷ１は、炭化珪素層１０の第２の主面１０ａに対して傾斜している。断面視（第１の主面１０ｂに平行な方向の視野）において、トレンチＴＲは開口に向かってテーパ状に拡がっている。本実施の形態において、第１の底部ＢＴ１は第２の主面１０ａとほぼ平行であり、かつ平坦な形状を有する。第１の底部ＢＴ１と第１の側壁部ＳＷ１とが繋がる部分は、トレンチＴＲの角部８１ｂである。
炭化珪素層１０には、炭化珪素層１０の第１の主面１０ｂおよび第２の主面１０ａの間に位置する第２の底部ＢＴ２と、第２の底部ＢＴ２と第２の主面１０ａとを繋ぐ第２の側壁部ＳＷ２とからなる段差部ＳＴが設けられている。本実施の形態において、段差部ＳＴは、素子領域ＩＲに設けられている。好ましくは、段差部ＳＴの第２の底部ＢＴ２は、トレンチＴＲの第１の底部ＢＴ１よりも第１の主面１０ｂに近い位置に設けられている。好ましくは、断面視において、段差部ＳＴの第２の底部ＢＴ２の幅は、トレンチＴＲの第１の底部ＢＴ１の幅よりも広い。段差部ＳＴは、素子領域ＩＲに設けられた複数のセルＣＬの中の一部を形成しないようにして設けられる。段差部ＳＴの個数は、セルＣＬの個数よりも少ない。
ｐ型領域２（第２導電型領域）および接続領域２ａの各々は、たとえばアルミニウムなどの不純物を含むｐ型領域である。ｐ型領域２はドリフト領域８１の内部に埋め込まれるように設けられている。ｐ型領域２は、トレンチＴＲの第１の底部ＢＴ１から離間して設けられている。好ましくは、ｐ型領域２は、トレンチＴＲの第１の底部ＢＴ１よりも第１の主面１０ｂ側に位置する。好ましくは、ｐ型領域２は、ボディ領域８２から１μｍ以上５μｍ以下離れている。ｐ型領域２および接続領域２ａの各々のドーズ量は、たとえば１×１０12ｃｍ-2以上１×１０15ｃｍ-2以下であり、好ましくは１×１０13ｃｍ-2以上５×１０13ｃｍ-2以下ある。接続領域２ａは、段差部ＳＴの第２の底部ＢＴ２に接して設けられている。接続領域２ａとｐ型領域２とは、たとえば同時に形成されることにより実質的に一体となったｐ型領域２であってもよい。この場合、金属領域９６は、ｐ型領域２と直接接続される。
図２は、図１の領域ＩＩ−ＩＩでＭＯＳＦＥＴ１を切断した面である。図２を参照して、平面視（第１の主面１０ｂの法線方向の視野）において、ｐ型領域２は網目構造を有している。図２において、破線で囲まれた六角形（多角形）の部分は、トレンチＴＲの第１の底部ＢＴ１の位置で見た上部ドリフト領域８１ｄの平面形状である。隣り合う六角形のセルＣＬに挟まれた領域がトレンチＴＲの第１の底部ＢＴ１である。言い換えれば、トレンチＴＲの第１の底部ＢＴ１は、平面視において六角形（多角形）のセルＣＬを囲うように延在している。平面視において、六角形（多角形）のセルＣＬが有する全ての頂点８１ａの各々が、ｐ型領域２と重なる位置にｐ型領域２が配置されている。
トレンチＴＲの第１の側壁部ＳＷ１と第１の底部ＢＴ１とが交差する部分であって、六角形のセルＣＬの頂点８１ａは、トレンチＴＲの第１の角部８１ａであり、六角形の隣り合う２つの頂点の中間に位置する部分は、トレンチＴＲの第２の角部８１ｂである。第１の角部８１ａは、第２の角部８１ｂよりも電界集中が起こりやすく、電界強度が高くなる。好ましくは、平面視において、ｐ型領域２は、トレンチＴＲの第１の角部８１ａと重なる位置に設けられ、かつトレンチＴＲの第２の角部８１ｂに重ならない位置に設けられる。これにより、電流経路を確保しつつ、トレンチＴＲの第１の角部８１ａにおける電界集中を効果的に緩和することができる。
平面視において、トレンチＴＲの第１の底部ＢＴ１はハニカム構造を有している。平面視において、ｐ型領域２は、当該ハニカム構造の交差点ＩＳと重なる位置に配置されており、当該ハニカム構造の隣り合う２つの交差点ＩＳを結ぶ線分の一部とは重ならないような形状を有する網目構造を有している。平面視において、接続領域２ａは、たとえば六角形（多角形）状を有している。図２に示すように、接続領域２ａは、六角形の頂点の各々においてｐ型領域２と接している。
図３は、図２の領域ＩＩＩ−ＩＩＩでＭＯＳＦＥＴ１を切断した面である。図３を参照して、断面視において、ｐ型領域２は、トレンチＴＲの第１の底部ＢＴ１の一部に対向する位置に設けられている。言い換えれば、平面視において、ｐ型領域２と、トレンチＴＲの第１の底部ＢＴ１とは部分的に重なっている。ｐ型領域２は、ソース領域８３およびボディ領域８２に対向する位置に設けられている。またｐ型領域２は、トレンチＴＲの第１の側壁部ＳＷ１と第１の底部ＢＴ１との接線上であって、六角形のセルＣＬの頂点８１ａに対向する位置に配置されている。
図１を参照して、ゲート絶縁膜９１は、トレンチＴＲの第１の側壁部ＳＷ１と、第１の底部ＢＴ１との各々を覆っている。ゲート絶縁膜９１は、ソース領域８３および上部ドリフト領域８１ｄをつなぐようにボディ領域８２上に設けられている。ゲート絶縁膜９１は、段差部ＳＴを形成する第２の側壁部ＳＷ２および第２の底部ＢＴ２に接していてもよい。ゲート電極９２はゲート絶縁膜９１に接し、かつトレンチＴＲの内部に設けられている。層間絶縁膜９３は、ゲート電極９２およびゲート絶縁膜９１に接して設けられ、ゲート電極９２とソース電極９４とを電気的に絶縁している。層間絶縁膜９３は、段差部ＳＴを形成する第２の側壁部ＳＷ２および第２の底部ＢＴ２に接して設けられているゲート絶縁膜９１上に配置されていてもよい。層間絶縁膜９３は、たとえば二酸化珪素からなる。
金属領域９６は、ソース電極９４と、ソース配線層９５と、コンタクト電極９４ａとを含む。ソース電極９４は、ソース領域８３およびコンタクト領域８４の各々に接している。ソース配線層９５はソース電極９４上に接して配置されている。ソース配線層９５は、たとえばアルミニウム層である。層間絶縁膜９３はゲート電極９２とソース配線層９５との間を絶縁している。コンタクト電極９４ａは、段差部ＳＴの第２の底部ＢＴ２において接続領域２ａと接している。コンタクト電極９４ａは、ゲート絶縁膜９１と接していてもよい。ソース配線層９５は、ソース電極９４から層間絶縁膜９３を跨いで段差部ＳＴ内に入り込み、コンタクト電極９４ａと接している。金属領域９６は、炭化珪素層１０の第２の主面１０ａにおいてソース領域８３およびコンタクト領域８４に接し、かつ段差部ＳＴの第２の底部ＢＴ２と接する。
ソース領域８３はｐ型領域２と金属領域９６を介して電気的に接続されている。ソース領域８３は、ソース電極９４とオーミック接合している。ソース領域８３は、ソース電極９４と、ソース配線層９５と、コンタクト電極９４ａと、接続領域２ａとを介してｐ型領域２と電気的に接続されている。
好ましくは、トレンチＴＲの第１の側壁部ＳＷ１および段差部ＳＴの第２の側壁部ＳＷ２の各々は特殊面を含む。特殊面とは、面方位｛０−３３−８｝を有する第１の面を含む面である。より好ましくは、特殊面は、第１の面を微視的に含み、さらに、面方位｛０−１１−１｝を有する第２の面を微視的に含む。さらに好ましくは、第１の面および第２の面は、面方位｛０−１１−２｝を有する複合面を含む。また特殊面は、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する面である。
次に本実施の形態に係る炭化珪素半導体装置であるＭＯＳＦＥＴ１の製造方法の一例について説明する。
まず、第１のエピタキシャル層形成工程（図４：Ｓ１０）が実施される。図５に示すように、ドリフト領域８１（図１）の一部となる下部ドリフト領域８１ｃが炭化珪素単結晶基板８０上に形成される。具体的には、エピタキシャル成長によって下部ドリフト領域８１ｃが炭化珪素単結晶基板８０上に形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により行うことができる。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）などの不純物（ドナー）を導入することが好ましい。下部ドリフト領域８１ｃが含む窒素などの不純物濃度は、たとえば７．０×１０15ｃｍ3程度である。下部ドリフト領域８１ｃの厚みは、たとえば９μｍ程度である。
次に、埋込ｐ型領域形成工程（図４：Ｓ２０）が実施される。下部ドリフト領域８１ｃの一部の上に、ｐ型の導電型を有するｐ型領域２が形成される。具体的には、下部ドリフト領域８１ｃに対して、注入マスク（図示せず）を用いて、アルミニウムなどのアクセプタイオン（第２の導電型を付与するための不純物イオン）の注入が行われることにより、ｐ型領域２が形成される。アルミニウムイオンのドーズ量は、たとえば３×１０13ｃｍ-2程度である。
次に、第２のエピタキシャル層形成工程（図４：Ｓ３０）が実施される。図６に示すように、ｐ型領域２が形成された後、ｎ型を有する下部ドリフト領域８１ｃ上に、ｎ型を有する上部ドリフト領域８１ｄが形成される。これによりｐ型領域２は、下部ドリフト領域８１ｃおよび上部ドリフト領域８１ｄによって構成されるドリフト領域８１に埋め込まれる。上部ドリフト領域８１ｄは下部ドリフト領域８１ｃの形成方法と同様の方法によって形成され得る。上部ドリフト領域８１ｄが含む窒素などの不純物濃度は、たとえば１．０×１０16ｃｍ3程度である。上部ドリフト領域８１ｄの厚みは、たとえば３μｍ程度である。
次に、ドリフト領域８１上にボディ領域８２およびソース領域８３が形成される。これらの形成は、たとえばドリフト領域８１に対するイオン注入により行い得る。ボディ領域８２を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またソース領域８３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わり、不純物の添加をともなうにエピタキシャル成長が用いられてもよい。
ドリフト領域８１とボディ領域８２とソース領域８３とコンタクト領域８４とｐ型領域２とは、第１の主面１０ｂおよび第２の主面１０ａを有する炭化珪素層１０を構成する。ドリフト領域８１は第１の主面１０ｂをなし、ソース領域８３は第２の主面１０ａをなす。以上により。第１の主面１０ｂと、第１の主面１０ｂと反対側の第２の主面１０ａとを有する炭化珪素層１０が準備される。
次に、段差部形成工程（図５：Ｓ４０）が実施される。具体的には、ソース領域８３からなる第２の主面１０ａ上に、開口部を有するマスク層（図示せず）が形成される。マスク層として、たとえばシリコン酸化膜などを用いることができる。開口部は段差部ＳＴ（図１）の位置に対応して形成される。
マスク層の開口部において、ソース領域８３と、ボディ領域８２と、ドリフト領域８１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、特に誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｉｎｇ Ｐｌａｓｍａ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、段差部ＳＴ（図１）が形成されるべき領域に、第２の主面１０ａに対してほぼ垂直な側壁を有する凹部が形成される。
次に、凹部において熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。
なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク層は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。
図７に示すように、上記の熱エッチングにより、炭化珪素層１０の第２の主面１０ａ上に段差部ＳＴが形成される。段差部ＳＴは、ソース領域８３およびボディ領域８２を貫通してドリフト領域８１に至る第２の側壁部ＳＷ２と、ドリフト領域８１上に位置する第２の底部ＢＴ２とを有する。好ましくは、段差部ＳＴの形成時、第２の側壁部ＳＷ２上、特にボディ領域８２上において、上述した特殊面が自己形成される。次にマスク層がエッチングなど任意の方法により除去される。
次に、イオン注入工程（図４：Ｓ５０）が実施される。コンタクト領域８４（図１）および接続領域２ａ（図１）が形成される領域に開口を有するイオン注入マスク層が炭化珪素層１０の第２の主面１０ａ上に形成される。当該マスク層を用いて、アルミニウムイオンなどが、炭化珪素層１０にイオン注入されることにより、ｐ型の導電型を有するコンタクト領域８４および接続領域２ａが形成される。なお、コンタクト領域８４の形成と接続領域２ａの形成は同時に行われてもよいし、別々に行われてもよい。
次に、活性化アニール工程（図４：Ｓ６０）が実施される。イオン注入工程によって炭化珪素層１０に注入された不純物を活性化するために、当該炭化珪素層１０に対して熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
次に、トレンチ形成工程（図５：Ｓ７０）が実施される。トレンチ形成工程は、上述した段差部形成工程（図５：Ｓ４０）と同様の方法により実施することができる。具体的にはソース領域８３およびコンタクト領域８４からなる面上に、開口部を有するマスク層が形成される。マスク層として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチＴＲ（図１）の位置に対応して形成される。マスク層の開口部において、ソース領域８３と、ボディ領域８２と、ドリフト領域８１の一部とがエッチングにより除去される。エッチングは、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いて行われる。当該エッチングにより、トレンチＴＲ（図１）が形成されるべき領域に、第２の主面１０ａに対してほぼ垂直な側壁を有する凹部が形成される。
次に、凹部において熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。
上記の熱エッチングにより、炭化珪素層１０の第２の主面１０ａ上にトレンチＴＲが形成される。トレンチＴＲは、ソース領域８３およびボディ領域８２を貫通してドリフト領域８１に至る第１の側壁部ＳＷ１と、ドリフト領域８１上に位置する第１の底部ＢＴ１とを有する。第１の側壁部ＳＷ１および第１の底部ＢＴ１の各々はｐ型領域２から離れている。好ましくは、トレンチＴＲの形成時、第１の側壁部ＳＷ１上、特にボディ領域８２上において、特殊面が自己形成される。次にマスク層がエッチングなど任意の方法により除去される。
なお、トレンチ形成工程（図４：Ｓ７０）と、段差部形成工程（図４：Ｓ４０）とは、ともに熱エッチングにより実施されるが、段差部形成工程における熱エッチング時間は、トレンチ形成工程における熱エッチング時間より長くてもよい。これにより、段差部ＳＴを形成する第２の底部ＢＴ２は、トレンチＴＲの第１の底部ＢＴ１よりも第１の主面１０ｂに近い位置に形成される。トレンチＴＲの深さ、言い換えれば、炭化珪素層１０の第１の主面１０ｂの法線方向に沿った、炭化珪素層１０の第２の主面１０ａとトレンチＴＲの第１の底部ＢＴ１との距離は、たとえば１．０μｍ以上１．８μｍ以下程度である。段差部ＳＴの深さ、言い換えれば、炭化珪素層１０の第１の主面１０ｂの法線方向に沿った、炭化珪素層１０の第２の主面１０ａと段差部ＳＴの第２の底部ＢＴ２との距離は、たとえば１．１μｍ以上３．０μｍ以下程度である。
次に、ゲート酸化膜形成工程（図４：Ｓ８０）が実施される。トレンチＴＲの第１の側壁部ＳＷ１および第１の底部ＢＴ１を覆い、かつ段差部ＳＴの第２の側壁部ＳＷ２および第２の底部ＢＴ２を覆うゲート絶縁膜９１が形成される。ゲート絶縁膜９１は、たとえば熱酸化により形成され得る。ゲート絶縁膜９１形成後、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃以上１３００℃以下、保持時間１時間程度の条件を有する。これにより、ゲート絶縁膜９１とボディ領域８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度と同じか、あるいは高く、ゲート絶縁膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート絶縁膜９１とボディ領域８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
次に、ゲート電極形成工程（図４：Ｓ９０）が実施される。ゲート絶縁膜９１上に接するゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート電極９２によって埋めるように、ゲート絶縁膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープされたポリシリコンの成膜とＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）とによって行い得る。
次に、層間絶縁膜形成工程（図４：Ｓ１００）が実施される。ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート絶縁膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３は、段差部ＳＴを形成する第２の側壁部ＳＷ２および第２の底部ＢＴ２上に形成されたゲート絶縁膜９３上に接して形成される。
次に、ソース電極及びドレイン電極形成工程（図４：Ｓ１１０）が実施される。層間絶縁膜９３およびゲート絶縁膜９１に開口部が形成されるように、層間絶縁膜９３およびゲート絶縁膜９１に対してエッチングが行われる。この開口部により第２の主面１０ａ上においてソース領域８３およびコンタクト領域８４の各々が露出する。次に、第２の主面１０ａ上においてソース領域８３およびコンタクト領域８４の各々に接するソース電極９４が形成される。
同様に、段差部ＳＴの第２の底部ＢＴ２において接続領域２ａが露出するように、ゲート絶縁膜９１および層間絶縁膜９３がエッチングされる。次に、段差部ＳＴの第２の底部ＢＴ２において接続領域２ａと接するコンタクト電極９４ａが形成される。コンタクト電極９４ａの形成は、ソース電極９４の形成と同時に行われてもよいし、別々に行われてもよい。次に、ソース電極９４と、コンタクト電極９４ａと、層間絶縁膜９３とに接してソース配線層９５が形成される。以上により、ソース領域８３と、段差部ＳＴの第２の底部ＢＴ２とに接する金属領域９６が形成される。またドリフト領域８１からなる第１の主面１０ｂ上に、炭化珪素単結晶基板８０を介して、ドレイン電極９８が形成される。
次に、実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の作用効果について説明する。
実施の形態１に係るＭＯＳＦＥＴ１によれば、炭化珪素層１０は、トレンチＴＲの第１の底部ＢＴ１に対向するようにドリフト領域８１に埋め込まれて配置され、かつｐ型を有するｐ型領域２を含む。これにより、トレンチＴＲの第１の底部ＢＴ１と第１の側壁部ＳＷ１とが接する角部８１ａにおける電界集中を効果的に緩和することができる。結果として、ＭＯＳＦＥＴ１の耐圧を効果的に向上することができる。またｐ型領域２はソース領域８３と電気的に接続されている。これにより、ドレイン電圧印加時における空乏化が促進されることにより、キャパシタンスの低下が促進される。それゆえ、ＭＯＳＦＥＴ１の高速応答性が向上し、スイッチング特性が向上する。
また実施の形態１に係るＭＯＳＦＥＴ１によれば、平面視において、ｐ型領域２は網目構造を有している。これにより、電流経路を広く確保しながら、トレンチＴＲの角部８１ａにおける電界集中を緩和することができる。またｐ型領域２は網目構造を有するように一体となってドリフト領域８１内において広がっている。ｐ型領域２が複数存在し、それぞれ孤立している場合は、それぞれのｐ型領域２に対してソース電極９４と電気的に接続する必要がある。この場合、複数のｐ型領域２の各々に対してソース電極９４と電気的に接続するための多数のソーストレンチを形成する必要がある。一方、実施の形態１に係るＭＯＳＦＥＴ１によれば、ｐ型領域２が網目構造を有するように一体となっている。そのため、ｐ型領域２とソース電極９４とを電気的に接続するために多数のソーストレンチを設ける必要がないので、ＭＯＳＦＥＴ１のセルピッチを低減することができる。結果として、ＭＯＳＦＥＴ１のオン抵抗を低減することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、金属領域９６をさらに備える。金属領域９６はソース領域８３と接する。金属領域９６を介してソース領域８３とｐ型領域２とは電気的に接続されている。これにより、ＭＯＳＦＥＴ１のスイッチング特性を効果的に向上することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、炭化珪素層１０には、第１の主面１０ｂおよび第２の主面１０ａとの間に位置する第２の底部ＢＴ２と、第２の底部ＢＴ２と第２の主面１０ａとを繋ぐ第２の側壁部ＳＷ２とからなる段差部ＳＴが設けられている。金属領域９６は、第２の主面１０ａにおいてソース領域８３と接し、かつ第２の底部ＢＴ２と接する。これにより、ｐ型領域２を効果的にソース領域８３と電気的に接続することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、炭化珪素層１０は、終端領域ＯＲと、終端領域ＯＲに囲まれた素子領域ＩＲとからなる。段差部ＳＴは、素子領域ＩＲに設けられている。これにより、ｐ型領域２全体を短時間でソース領域８３と同電位にすることができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、金属領域９６は、第２の底部ＢＴ２においてｐ型領域２と直接接している。これにより、ＭＯＳＦＥＴ１のスイッチング特性をより向上することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、トレンチＴＲの第１の底部は、平面視において多角形のセルＣＬを囲うように延在しており、平面視において、セルＣＬの頂点８１ａがｐ型領域２と重なる位置にｐ型領域２が配置されている。セルＣＬの頂点８１ａは、トレンチＴＲの角部の中でも特に電界が集中しやすい箇所である。ｐ型領域２をセルの頂点８１ａと重なるように配置することにより、効果的にトレンチＴＲの角部８１ａにおける電界集中を緩和することができる。
実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素層１０は、トレンチＴＲの第１の底部ＢＴ１に対向するようにドリフト領域８１に埋め込まれて配置され、かつｐ型を有するｐ型領域２を含む。これにより、トレンチＴＲの第１の底部ＢＴ１と第１の側壁部ＳＷ１とが接する角部８１ａにおける電界集中を効果的に緩和することができる。結果として、ＭＯＳＦＥＴ１の耐圧を効果的に向上することができる。またｐ型領域２はソース領域８３と電気的に接続されている。これにより、ドレイン電圧印加時における空乏化が促進されることにより、キャパシタンスの低下が促進される。それゆえ、ＭＯＳＦＥＴ１の高速応答性が向上し、スイッチング特性が向上する。
また実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素層１０の第２の主面１０ａに、第１の主面１０ｂおよび第２の主面１０ａとの間に位置する第２の底部ＢＴ２と、第２の底部ＢＴ２と第２の主面１０ａとを繋ぐ第２の側壁部ＳＷ２とからなる段差部ＳＴが形成される。ソース領域８３および第２の底部ＢＴ２に接する金属領域９６が形成される。これにより、ｐ型領域２を効果的にソース領域８３と電気的に接続することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、段差部ＳＴの形成は、熱エッチングにより行われる。これにより、効果的に段差部ＳＴを形成することができる。
（実施の形態２）
次に、実施の形態２に係るＭＯＳＦＥＴ１の構成について説明する。実施の形態２に係るＭＯＳＦＥＴ１の構成は、主にｐ型領域２の形状において実施の形態１に係るＭＯＳＦＥＴ１の構成と異なっており、その他については実施の形態１に係るＭＯＳＦＥＴ１とほぼ同様の構成を有している。以下、実施の形態１に係るＭＯＳＦＥＴ１の構成と違う点を中心に説明する。
図８を参照して、実施の形態２に係るＭＯＳＦＥＴ１のｐ型領域２は、トレンチＴＲの第１の底部ＢＴ１に対向する位置に設けられている。断面視において、第１の主面１０ｂと平行な方向に沿ったｐ型領域２の幅は、トレンチＴＲの第１の底部ＢＴ１の幅よりも小さくてもよい。接続領域２ａは、コンタクト電極９４ａと接して設けられている。接続領域２ａは、段差部ＳＴの第２の底部ＢＴ２においてゲート絶縁膜９１と接していてもよい。断面視において、第１の主面１０ｂと平行な方向に沿った接続領域２ａの幅は、コンタクト電極９４ａの幅よりも大きくてもよい。
図９は、図８の領域ＩＸ−ＩＸでＭＯＳＦＥＴ１を切断した面である。図９を参照して、平面視において、ｐ型領域２は網目構造を有している。図９において、破線で囲まれた六角形（多角形）の部分は、トレンチＴＲの第１の底部ＢＴ１の位置で見た上部ドリフト領域８１ｄの平面形状である。隣り合う六角形のセルＣＬに挟まれた領域がトレンチＴＲの第１の底部ＢＴ１である。言い換えれば、トレンチＴＲの第１の底部ＢＴ１は、平面視において六角形のセルＣＬを囲うように延在している。実施の形態２に係るＭＯＳＦＥＴ１が有するｐ型領域２は、平面視において、六角形のセルＣＬを囲うように配置されている。
平面視において、トレンチＴＲの第１の底部ＢＴ１はハニカム構造を有している。ｐ型領域２は、平面視においてトレンチＴＲの第１の底部ＢＴ１と重なるように設けられている。つまり、ｐ型領域２もハニカム構造を有している。平面視において、接続領域２ａは、たとえば六角形（多角形）状を有している。図９に示すように、接続領域２ａは、六角形の頂点の各々においてｐ型領域２と接している。
（実施の形態３）
次に、実施の形態３に係るＭＯＳＦＥＴ１の構成について説明する。実施の形態３に係るＭＯＳＦＥＴ１の段差部ＳＴが終端領域ＯＲに設けられている点において実施の形態１に係るＭＯＳＦＥＴ１の構成と異なっており、その他については実施の形態１に係るＭＯＳＦＥＴ１とほぼ同様の構成を有している。以下、実施の形態１に係るＭＯＳＦＥＴ１の構成と違う点を中心に説明する。
図１０を参照して、実施の形態３の炭化珪素半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。実施の形態３に係るＭＯＳＦＥＴ１の炭化珪素層１０は、終端領域ＯＲと、終端領域ＯＲに囲まれた素子領域ＩＲとからなる。終端領域ＯＲは、平面視において、素子領域ＩＲを囲むように設けられた複数のガードリング領域３と、ガードリング領域３を囲むように設けられたフィールドストップ領域４とを有する。ガードリング領域３は、ｐ型領域２と同じ導電型（第２導電型）を有する。ガードリング領域３のドーズ量は、ｐ型領域２のドーズ量よりも少なくてもよい。ガードリング領域３におけるアルミニウムイオンなどのアクセプタイオンのドーズ量は、たとえば１．３×１０13ｃｍ-2程度であり、ｐ型領域２におけるアルミニウムイオンなどのアクセプタイオンのドーズ量は、たとえば３．０×１０13ｃｍ-2程度である。フィールドストップ領域４は、たとえばリン（Ｐ）などがイオン注入されたｎ型領域である。フィールドストップ領域４におけるリンイオンなどのドナーイオンのドーズ量は、たとえば１．０×１０13ｃｍ-2程度である。
炭化珪素層１０の第２の主面１０ａには段差部ＳＴが設けられている。段差部ＳＴの第２の底部ＢＴ２は、炭化珪素層１０の終端領域ＯＲに設けられている。段差部ＳＴの第２の底部ＢＴ２上に絶縁膜９１が設けられ、絶縁膜９１上に絶縁膜９３が設けられている。ガードリング領域３およびフィールドストップ領域４は、段差部ＳＴの第２の底部ＢＴ２において絶縁膜９１と接している。絶縁膜９３およびソース配線層９５に接して保護膜９７が設けられている。
終端領域ＯＲは、炭化珪素層１０の側端部１０ｄを含む領域であって、最も外側に配置されているセルよりも外側の領域である。ソース配線層９５は、素子領域ＩＲに設けられているセルのソース領域８３およびコンタクト領域８４に接するソース電極９４と、かつ終端領域ＯＲに設けられた段差部ＳＴの第２の底部ＢＴ２に接するコンタクト電極９４ａとを電気的に繋ぐように設けられている。接続領域２ａは、段差部ＳＴの第２の底部ＢＴ２においてコンタクト電極９４ａと接している。接続領域２ａは、終端領域ＯＲから素子領域ＩＲに延在するように設けられていてもよい。
図１１は、図１０の領域ＸＩ−ＸＩでＭＯＳＦＥＴを切断した面である。図１１を参照して、平面視において、ｐ型領域２は網目構造を有している。図１１において、破線で囲まれた六角形（多角形）の部分は、トレンチＴＲの第１の底部ＢＴ１の位置で見た上部ドリフト領域８１ｄの平面形状である。隣り合う六角形のセルＣＬに挟まれた領域がトレンチＴＲの第１の底部ＢＴ１である。言い換えれば、トレンチＴＲの第１の底部ＢＴ１は、平面視において六角形のセルＣＬを囲うように延在している。平面視において、六角形のセルＣＬが有する全ての頂点８１ａの各々がｐ型領域２と重なる位置に、ｐ型領域２が配置されている。
平面視において、トレンチＴＲの第１の底部ＢＴ１はハニカム構造を有している。平面視において、ｐ型領域は、当該ハニカム構造の交差点ＩＳと重なる位置に配置されており、当該ハニカム構造の交差点ＩＳと交差点ＩＳとを結ぶ線の一部とは重ならないような形状を有する網目構造を有している。平面視において、接続領域２ａは、たとえば六角形（多角形）状を有している。図１１に示すように、接続領域２ａは、平面視におけるｐ型領域２の外側端部においてｐ型領域２と接している。
平面視において、ｐ型領域２と、炭化珪素層１０の側端部１０ｄとの間に、ガードリング領域３と、フィールドストップ領域４とが設けられている。ガードリング領域３は、ｐ型領域２および接続領域２ａを囲むように、第１の主面１０ｂと平行な方向に沿って延在している。フィールドストップ領域４は、ガードリング領域３よりも、炭化珪素層１０の側端部１０ｄ側に設けられている。ｐ型領域２の一部は、終端領域ＯＲに設けられていてもよい。
次に、実施の形態３に係る炭化珪素半導体装置であるＭＯＳＦＥＴ１の製造方法の一例について説明する。
まず、第１のエピタキシャル層形成工程（図１２：Ｓ１０）が実施される。第１のエピタキシャル層形成工程は、実施の形態１で説明した方法と同様に実施される。これにより、炭化珪素単結晶基板８０上に下部ドリフト領域８１ｃが形成される。下部ドリフト領域８１ｃが含む窒素などの不純物濃度は、たとえば７．０×１０15ｃｍ3程度である。下部ドリフト領域８１ｃの厚みは、たとえば９μｍ程度である。
次に、埋込ｐ型領域形成工程（図１２：Ｓ２０）が実施される。図１３に示すように、下部ドリフト領域８１ｃの一部の上に、ｐ型領域２と、ｐ型を有する接続領域２ａと、ｐ型を有するガードリング領域３と、ｎ型を有するフィールドストップ領域４とが形成される。具体的には、下部ドリフト領域８１ｃに対して、注入マスク（図示せず）を用いて、アルミニウムなどのアクセプタイオンの注入が行われことにより、ｐ型領域２と、接続領域２ａと、ガードリング領域３とが形成される。ガードリング領域３におけるアルミニウムイオンなどのアクセプタイオンのドーズ量は、たとえば１．３〜１．５×１０13ｃｍ-2程度であり、ｐ型領域２におけるアルミニウムイオンなどのアクセプタイオンのドーズ量は、たとえば３．０×１０13ｃｍ-2程度である。
次に、第２のエピタキシャル層形成工程（図１２：Ｓ３０）が実施される。図１４に示すように、ｐ型領域２と、接続領域２ａと、ガードリング領域３と、フィールドストップ領域４とが形成された後、ｎ型を有する下部ドリフト領域８１ｃ上に、ｎ型を有する上部ドリフト領域８１ｄが形成される。これによりｐ型領域２と、接続領域２ａと、ガードリング領域３と、フィールドストップ領域４とは、下部ドリフト領域８１ｃおよび上部ドリフト領域８１ｄによって構成されるドリフト領域８１に埋め込まれる。上部ドリフト領域８１ｄは下部ドリフト領域８１ｃの形成方法と同様の方法によって形成され得る。上部ドリフト領域８１ｄが含む窒素などの不純物濃度は、たとえば１．０×１０16ｃｍ3程度である。上部ドリフト領域８１ｄの厚みは、たとえば３μｍ程度である。
次に、イオン注入工程（図１２：Ｓ５０）が実施される。具体的には、ドリフト領域８１上にボディ領域８２およびソース領域８３が形成される。これらの形成は、たとえばドリフト領域８１に対するイオン注入により行い得る。ボディ領域８２を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またソース領域８３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わり、不純物の添加をともなうにエピタキシャル成長が用いられてもよい。
次に、コンタクト領域８４（図１０）が形成される領域に開口を有するイオン注入マスク層が炭化珪素層１０の第２の主面１０ａ上に形成される。当該マスク層を用いて、アルミニウムイオンなどが、炭化珪素層１０にイオン注入されることにより、ｐ型の導電型を有するコンタクト領域８４が形成される。
次に、活性化アニール工程（図１２：Ｓ６０）が実施される。イオン注入工程によって炭化珪素層１０に注入された不純物を活性化するために、当該炭化珪素層１０に対して熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
次に、トレンチ形成工程（図１２：Ｓ７０）が実施される。トレンチ形成工程では、実施の形態１で説明した熱エッチングが実施される。これにより、炭化珪素層１０の第２の主面１０ａ上にトレンチＴＲが形成される。トレンチＴＲは、ソース領域８３およびボディ領域８２を貫通してドリフト領域８１に至る第１の側壁部ＳＷ１と、ドリフト領域８１上に位置する第１の底部ＢＴ１とを有する。第１の側壁部ＳＷ１および第１の底部ＢＴ１の各々はｐ型領域２から離れている。好ましくは、トレンチＴＲの形成時、第１の側壁部ＳＷ１上、特にボディ領域８２上において、特殊面が自己形成される。
次に、段差部形成工程（図１２：Ｓ７５）が実施される。段差部形成工程では、実施の形態１で説明した熱エッチングにより実施される。上記の熱エッチングにより、炭化珪素層１０の第２の主面１０ａ上に段差部ＳＴが形成される。段差部ＳＴは、ソース領域８３およびボディ領域８２を貫通してドリフト領域８１に至る第２の側壁部ＳＷ２と、ドリフト領域８１上に位置する第２の底部ＢＴ２とを有する。好ましくは、段差部ＳＴの形成時、第２の側壁部ＳＷ２上、特にボディ領域８２上において、上述した特殊面が自己形成される。また段差部ＳＴの第２の底部ＢＴ２に接続領域２ａの一部と、ガードリング領域３と、フィールドストップ領域４とが露出するように、段差部ＳＴが形成される。ｐ型領域２の一部が段差部ＳＴの第２の底部ＢＴ２に露出するように、段差部ＳＴが形成されてもよい。以上のようにして、図１５に示すトレンチＴＲと段差部ＳＴとが形成された炭化珪素層１０が形成される。
次に、ゲート酸化膜形成工程（図１２：Ｓ８０）が実施される。トレンチＴＲの第１の側壁部ＳＷ１および第１の底部ＢＴ１を覆い、かつ段差部ＳＴの第２の側壁部ＳＷ２および第２の底部ＢＴ２を覆うゲート絶縁膜９１が形成される。ゲート絶縁膜９１は、たとえば熱酸化により形成され得る。ゲート絶縁膜９１形成後、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。
次に、ゲート電極形成工程（図１２：９０）が実施される。ゲート絶縁膜９１上に接するゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート電極９２によって埋めるように、ゲート絶縁膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープされたポリシリコンの成膜とＣＭＰとによって行い得る。
次に、層間絶縁膜形成工程（図１２：Ｓ１００）が実施される。ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート絶縁膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３は、段差部ＳＴを形成する第２の側壁部ＳＷ２および第２の底部ＢＴ２上に形成されたゲート絶縁膜９３上に接して形成される。
次に、ソース電極及びドレイン電極形成工程（図１２：Ｓ１１０）が実施される。層間絶縁膜９３およびゲート絶縁膜９１に開口部が形成されるように、層間絶縁膜９３およびゲート絶縁膜９１に対してエッチングが行われる。この開口部により第２の主面１０ａ上においてソース領域８３およびコンタクト領域８４の各々が露出する。次に、第２の主面１０ａ上においてソース領域８３およびコンタクト領域８４の各々に接するソース電極９４が形成される。
同様に、段差部ＳＴの第２の底部ＢＴ２において接続領域２ａが露出するように、ゲート絶縁膜９１および層間絶縁膜９３がエッチングされる。次に、段差部ＳＴの第２の底部ＢＴ２において接続領域２ａと接するコンタクト電極９４ａが形成される。コンタクト電極９４ａの形成は、ソース電極９４の形成と同時に行われてもよいし、別々に行われてもよい。次に、ソース電極９４と、コンタクト電極９４ａと、層間絶縁膜９３とに接してソース配線層９５が形成される。またドリフト領域８１からなる第１の主面１０ｂ上に、炭化珪素単結晶基板８０を介して、ドレイン電極９８が形成される。
実施の形態３に係るＭＯＳＦＥＴ１によれば、炭化珪素層１０は、終端領域ＯＲと、終端領域ＯＲに囲まれた素子領域ＩＲとからなる。段差部ＳＴは、終端領域ＯＲに設けられている。これにより、素子領域ＩＲを広く確保しながら、ｐ型領域２をソース領域８３と電気的に接続することができる。
（実施の形態４）
次に、実施の形態４に係るＭＯＳＦＥＴ１の構成について説明する。実施の形態４に係るＭＯＳＦＥＴ１は、接続領域２ａが平面視においてｐ型領域２を取り囲むように形成されている点において実施の形態３に係るＭＯＳＦＥＴ１の構成と異なっており、その他については実施の形態３のＭＯＳＦＥＴ１とほぼ同様の構成を有している。以下、実施の形態３に係るＭＯＳＦＥＴ１の構成と違う点を中心に説明する。
図１６を参照して、実施の形態４の炭化珪素半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。実施の形態４に係るＭＯＳＦＥＴ１は、炭化珪素層１０は、終端領域ＯＲと、終端領域ＯＲに囲まれた素子領域ＩＲとからなる。接続領域２ａは、終端領域ＯＲに設けられており、終端領域ＯＲと素子領域ＩＲとの境界部においてｐ型領域２と接続されていてもよい。接続領域２ａは、平面視において、ｐ型領域２を取り囲むように設けられたガードリング領域である。金属領域９６は、段差部ＳＴの第２の底部ＢＴ２においてガードリング領域である接続領域２ａと接する。ガードリング領域である接続領域２ａはｐ型領域２と接する。言い換えれば、金属領域９６は、ガードリング領域としての接続領域２ａを介してｐ型領域２と接続されている。
実施の形態４に係るＭＯＳＦＥＴ１によれば、終端領域ＯＲは、ｐ型を有するガードリング領域３を有する。金属領域９６は、第２の底部ＢＴ２においてガードリング領域３と接し、かつガードリング領域３はｐ型領域２と接する。これにより、ＭＯＳＦＥＴ１の耐圧を向上することができる。
（実施の形態５）
次に、実施の形態５に係るＭＯＳＦＥＴ１の構成について説明する。実施の形態５に係るＭＯＳＦＥＴ１は、フィールドストップ領域４とゲート絶縁膜９１との間にドリフト領域８１が存在している点において実施の形態４に係るＭＯＳＦＥＴ１の構成と異なっており、その他については実施の形態４のＭＯＳＦＥＴ１とほぼ同様の構成を有している。以下、実施の形態４に係るＭＯＳＦＥＴ１の構成と違う点を中心に説明する。
図１７を参照して、実施の形態５の炭化珪素半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。実施の形態５に係るＭＯＳＦＥＴ１のフィールドストップ領域４は、炭化珪素層１０の第２の主面１０ａから離間して設けられている。またフィールドストップ領域４は、段差部ＳＴの第２の底部ＢＴ２から離間していてもよい。言い換えれば、フィールドストップ領域４とゲート絶縁膜９１との間にドリフト領域８１が存在している。炭化珪素層１０の側端部１０ｄと接する炭化珪素層１０の第２の主面１０ａは、段差部ＳＴの第２の底部ＢＴ２よりも炭化珪素層１０の第１の主面１０ｂから離れた位置に存在する。
実施の形態５に係るＭＯＳＦＥＴ１によれば、終端領域ＯＲは、平面視においてガードリング領域３を囲み、かつｎ型を有するフィールドストップ領域４を含む。フィールドストップ領域４は、第２の主面１０ａから離間している。これにより、ＭＯＳＦＥＴ１の耐圧をより向上することができる。
（実施の形態６）
次に、実施の形態６に係るＭＯＳＦＥＴ１の構成について説明する。実施の形態６に係るＭＯＳＦＥＴ１は、ガードリング領域３とゲート絶縁膜９１との間にドリフト領域８１が存在している点と、金属領域９６がｐ型領域２に直接接している点において実施の形態５に係るＭＯＳＦＥＴ１の構成と異なっており、その他については実施の形態５のＭＯＳＦＥＴ１とほぼ同様の構成を有している。以下、実施の形態５に係るＭＯＳＦＥＴ１の構成と違う点を中心に説明する。
図１８を参照して、実施の形態６の炭化珪素半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。実施の形態６に係るＭＯＳＦＥＴ１のガードリング領域３およびフィールドストップ領域４は、炭化珪素層１０の第２の主面１０ａから離間して設けられている。またガードリング領域３は、段差部ＳＴの第２の底部ＢＴ２から離間していてもよい。ガードリング領域３およびフィールドストップ領域４とゲート絶縁膜９１との間にドリフト領域８１が存在している。ガードリング領域３およびフィールドストップ領域４はドリフト領域８１に埋め込まれている。接続領域は、たとえばｐ型領域２と実質的に一体となったｐ型領域２である。金属領域９６は、段差部ＳＴの第２の底部ＢＴ２においてｐ型領域２に直接接している。
実施の形態６に係るＭＯＳＦＥＴ１によれば、金属領域９６は、第２の底部ＢＴ２においてｐ型領域２と直接接している。これにより、ＭＯＳＦＥＴ１のスイッチング特性をより向上することができる。
（実施の形態７）
次に、実施の形態７に係るＭＯＳＦＥＴ１の構成について説明する。実施の形態７に係るＭＯＳＦＥＴ１は、ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）領域を有し、かつ金属領域９６が段差部ＳＴの第２の底部ＢＴ２に接していない点において実施の形態３に係るＭＯＳＦＥＴ１の構成と異なっており、その他については実施の形態３のＭＯＳＦＥＴ１とほぼ同様の構成を有している。以下、実施の形態３に係るＭＯＳＦＥＴ１の構成と違う点を中心に説明する。
図１９を参照して、実施の形態７の炭化珪素半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。実施の形態７に係るＭＯＳＦＥＴ１は、ＪＴＥ領域５を有している。ＪＴＥ領域５は、ｐ型（第２導電型）を有する領域である。ＪＴＥ領域５における、たとえばアルミニウムイオンなどのドーズ量は、１．３〜１．５×１０13ｃｍ-2程度である。ＪＴＥ領域５は、段差部ＳＴの第２の側壁部ＳＷ２および第２の底部ＢＴ２においてゲート絶縁膜９１と接している。ＪＴＥ領域５は、ｐ型領域２と、ボディ領域８２とに接している。ソース電極９４は、コンタクト領域８４と、ボディ領域８２と、ＪＴＥ領域５とを介してｐ型領域２と電気的に接続されている。コンタクト領域８４は、ソース領域８３と接する。ソース領域８３は、ソース電極９４とオーミック接合している。ＪＴＥ領域５は、平面視においてｐ型領域２を取り囲むように設けられていてもよい。
次に、実施の形態７に係る炭化珪素半導体装置であるＭＯＳＦＥＴ１の製造方法の一例について説明する。
まず、第１のエピタキシャル層形成工程（図２０：Ｓ１０）が実施される。第１のエピタキシャル層形成工程は、実施の形態１で説明した方法と同様に実施される。これにより、炭化珪素単結晶基板８０上に下部ドリフト領域８１ｃが形成される。下部ドリフト領域８１ｃが含む窒素などの不純物濃度は、たとえば７．０×１０15ｃｍ3程度である。下部ドリフト領域８１ｃの厚みは、たとえば９μｍ程度である。
次に、埋込ｐ型領域形成工程（図２０：Ｓ２０）が実施される。具体的には、下部ドリフト領域８１ｃに対して、注入マスク（図示せず）を用いて、アルミニウムなどのアクセプタイオンの注入が行われことにより、ｐ型領域２が形成される。アルミニウムイオンのドーズ量は、たとえば３×１０13ｃｍ-2程度である。
次に、第２のエピタキシャル層形成工程（図２０：Ｓ３０）が実施される。ｐ型領域２が形成された後、ｎ型を有する下部ドリフト領域８１ｃ上に、ｎ型を有する上部ドリフト領域８１ｄが形成される。これによりｐ型領域２は、下部ドリフト領域８１ｃおよび上部ドリフト領域８１ｄによって構成されるドリフト領域８１に埋め込まれる。上部ドリフト領域８１ｄは下部ドリフト領域８１ｃの形成方法と同様の方法によって形成され得る。上部ドリフト領域８１ｄが含む窒素などの不純物濃度は、たとえば１．０×１０16ｃｍ3程度である。上部ドリフト領域８１ｄの厚みは、たとえば３μｍ程度である。
次に、イオン注入工程（図２０：Ｓ５０）が実施される。具体的には、ドリフト領域８１上にボディ領域８２およびソース領域８３が形成される。これらの形成は、たとえばドリフト領域８１に対するイオン注入により行い得る。ボディ領域８２を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またソース領域８３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わり、不純物の添加をともなうにエピタキシャル成長が用いられてもよい。
次に、コンタクト領域８４（図１９）が形成される領域に開口を有するイオン注入マスク層が炭化珪素層１０の第２の主面１０ａ上に形成される。当該マスク層を用いて、アルミニウムイオンなどが、炭化珪素層１０にイオン注入されることにより、ｐ型の導電型を有するコンタクト領域８４が形成される。
次に、段差部形成工程（図２０：Ｓ５５）が実施される。段差部形成工程では、実施の形態１で説明した熱エッチングにより実施される。上記の熱エッチングにより、炭化珪素層１０の第２の主面１０ａ上に段差部ＳＴが形成される。段差部ＳＴは、ソース領域８３およびボディ領域８２を貫通してドリフト領域８１に至る第２の側壁部ＳＷ２と、ドリフト領域８１上に位置する第２の底部ＢＴ２とを有する。好ましくは、段差部ＳＴの形成時、第２の側壁部ＳＷ２上、特にボディ領域８２上において、上述した特殊面が自己形成される。
次に、ＪＴＥおよびＧＲ形成工程（図２０：Ｓ５６）が実施される。具体的には、段差部ＳＴの第２の底部ＢＴ２および第２の側壁部ＳＷ２に対して、注入マスク（図示せず）を用いて、アルミニウムなどのアクセプタイオンの注入が行われることにより、段差部ＳＴの第２の底部ＢＴ２および第２の側壁部ＳＷ２に接するＪＴＥ領域５と、段差部ＳＴの第２の底部ＢＴ２に接するガードリング領域３が形成される。アルミニウムイオンのドーズ量は、たとえば１．３×１０13ｃｍ-2程度である。ＪＴＥ領域５は、ｐ型領域２およびボディ領域８２に接するように形成される。同様に、段差部ＳＴの第２の底部ＢＴ２対して、注入マスク（図示せず）を用いて、リンイオンなどのドナーイオンの注入が行われことにより、段差部ＳＴの第２の底部ＢＴ２に接するフィールドストップ領域４が形成される。
次に、活性化アニール工程（図２０：Ｓ６０）が実施される。イオン注入工程によって炭化珪素層１０に注入された不純物を活性化するために、当該炭化珪素層１０に対して熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
次に、トレンチ形成工程（図２０：Ｓ７０）が実施される。トレンチ形成工程では、実施の形態１で説明した熱エッチングが実施される。これにより、炭化珪素層１０の第２の主面１０ａ上にトレンチＴＲが形成される。トレンチＴＲは、ソース領域８３およびボディ領域８２を貫通してドリフト領域８１に至る第１の側壁部ＳＷ１と、ドリフト領域８１上に位置する第１の底部ＢＴ１とを有する。第１の側壁部ＳＷ１および第１の底部ＢＴ１の各々はｐ型領域２から離れている。好ましくは、トレンチＴＲの形成時、第１の側壁部ＳＷ１上、特にボディ領域８２上において、特殊面が自己形成される。
次に、ゲート酸化膜形成工程（図２０：Ｓ８０）が実施される。トレンチＴＲの第１の側壁部ＳＷ１および第１の底部ＢＴ１を覆い、かつ段差部ＳＴの第２の側壁部ＳＷ２および第２の底部ＢＴ２を覆うゲート絶縁膜９１が形成される。ゲート絶縁膜９１は、たとえば熱酸化により形成され得る。ゲート絶縁膜９１形成後、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。ゲート絶縁膜９１は、ＪＴＥ領域５と、ガードリング領域３と、フィールドストップ領域４と、ボディ領域８２と、ソース領域８３とに接して形成される。
次に、ゲート電極形成工程（図２０：９０）が実施される。ゲート絶縁膜９１上に接するゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート電極９２によって埋めるように、ゲート絶縁膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープされたポリシリコンの成膜とＣＭＰとによって行い得る。
次に、層間絶縁膜形成工程（図２０：Ｓ１００）が実施される。ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート絶縁膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３は、段差部ＳＴを形成する第２の側壁部ＳＷ２および第２の底部ＢＴ２上に形成されたゲート絶縁膜９３上に接して形成される。
次に、ソース電極及びドレイン電極形成工程（図２０：Ｓ１１０）が実施される。層間絶縁膜９３およびゲート絶縁膜９１に開口部が形成されるように、層間絶縁膜９３およびゲート絶縁膜９１に対してエッチングが行われる。この開口部により第２の主面１０ａ上においてソース領域８３およびコンタクト領域８４の各々が露出する。次に、第２の主面１０ａ上においてソース領域８３およびｎコンタクト領域８４の各々に接するソース電極９４が形成される。次に、ソース電極９４と、コンタクト電極９４ａと、層間絶縁膜９３とに接してソース配線層９５が形成される。またドリフト領域８１からなる第１の主面１０ｂ上に、炭化珪素単結晶基板８０を介して、ドレイン電極９８が形成される。
実施の形態７に係るＭＯＳＦＥＴ１によれば、ソース領域８３は、ボディ領域８２およびｐ型を有するＪＴＥ領域５を介してｐ型領域２と接している。これにより、ソース領域８３とｐ型領域２とを接続するための金属領域９６を形成する必要がないので、ＭＯＳＦＥＴ１の製造工程が簡素化される。
なお上記各実施の形態では、炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。また上記各実施の形態では、ｎ型を第１導電型とし、ｐ型を第２導電型して説明したが、ｐ型を第１導電型とし、ｎ型を第２導電型としてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 炭化珪素半導体装置（ＭＯＳＦＥＴ）
２ 第２導電型領域（ｐ型領域）
２ａ 接続領域
３ ガードリング領域
４ フィールドストップ領域
１０ 炭化珪素層
１０ａ 第２の主面
１０ｂ 第１の主面
１０ｄ 側端部
８０ 炭化珪素単結晶基板
８１ ドリフト領域
８１ａ 第１の角部（頂点）
８１ｂ 第２の角部
８１ｃ 下部ドリフト領域
８１ｄ 上部ドリフト領域
８２ ボディ領域
８３ ソース領域
８４ コンタクト領域
９１ ゲート絶縁膜（絶縁膜）
９２ ゲート電極
９３ 層間絶縁膜
９４ ソース電極
９４ａ コンタクト電極
９５ ソース配線層
９６ 金属領域
９７ 保護膜
９８ ドレイン電極
ＢＴ１ 第１の底部
ＢＴ２ 第２の底部
ＣＬ セル
ＩＲ 素子領域
ＩＳ 交差点
ＯＲ 終端領域
ＳＴ 段差部
ＳＷ１ 第１の側壁部
ＳＷ２ 第２の側壁部
ＴＲ トレンチ

Claims (15)

  1. 第１の主面と、前記第１の主面と反対の第２の主面とを有する炭化珪素層を備え、
    前記炭化珪素層は、前記第１の主面をなし第１導電型を有するドリフト領域と、
    前記ドリフト領域上に設けられ前記第１導電型と異なる第２導電型を有するボディ領域と、
    前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ前記第２の主面をなしかつ前記第１導電型を有するソース領域とを含み、
    前記炭化珪素層には、前記第２の主面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に至る第１の側壁部と、前記ドリフト領域に位置する第１の底部とからなるトレンチが設けられており、
    前記炭化珪素層は、前記第１の底部に対向するように前記ドリフト領域に埋め込まれて配置され、かつ前記第２導電型を有する第２導電型領域を含み、
    前記第２導電型領域は前記ソース領域と電気的に接続されており、
    前記ソース領域と接する金属領域をさらに備え、
    前記金属領域は、前記第２導電型領域と直接接する、炭化珪素半導体装置。
  2. 平面視において、前記第２導電型領域は網目構造を有している、請求項１に記載の炭化珪素半導体装置。
  3. 前記金属領域を介して前記ソース領域と前記第２導電型領域とは電気的に接続されている、請求項１または２に記載の炭化珪素半導体装置。
  4. 前記炭化珪素層には、前記第１の主面および前記第２の主面との間に位置する第２の底部と、前記第２の底部と前記第２の主面とを繋ぐ第２の側壁部とからなる段差部が設けられており、
    前記金属領域は、前記第２の主面において前記ソース領域と接し、かつ前記第２の底部と接する、請求項３に記載の炭化珪素半導体装置。
  5. 前記炭化珪素層は、終端領域と、前記終端領域に囲まれた素子領域とからなり、
    前記段差部は、前記終端領域に設けられている、請求項４に記載の炭化珪素半導体装置。
  6. 前記終端領域は、前記第２導電型を有するガードリング領域を有し、
    前記金属領域は、前記第２の底部において前記ガードリング領域と接し、かつ前記ガードリング領域は前記第２導電型領域と接する、請求項５に記載の炭化珪素半導体装置。
  7. 前記終端領域は、平面視において前記ガードリング領域を囲み、かつ前記第１導電型を有するフィールドストップ領域を含み、
    前記フィールドストップ領域は、前記第２の主面から離間している、請求項６に記載の炭化珪素半導体装置。
  8. 前記金属領域は、前記第２の底部において前記第２導電型領域と直接接している、請求項５に記載の炭化珪素半導体装置。
  9. 前記炭化珪素層は、終端領域と、前記終端領域に囲まれた素子領域とからなり、
    前記段差部は、前記素子領域に設けられている、請求項４に記載の炭化珪素半導体装置。
  10. 前記金属領域は、前記第２の底部において前記第２導電型領域と直接接している、請求項９に記載の炭化珪素半導体装置。
  11. 前記ソース領域は、前記ボディ領域および前記第２導電型を有するＪＴＥ領域を介して前記第２導電型領域と接している、請求項１または２に記載の炭化珪素半導体装置。
  12. 前記トレンチの前記第１の底部は、平面視において多角形のセルを囲うように延在しており、
    平面視において、前記セルの頂点が前記第２導電型領域と重なる位置に前記第２導電型領域が配置されている、請求項１〜１１のいずれか１項に記載の炭化珪素半導体装置。
  13. 第１の主面と、前記第１の主面と反対の第２の主面とを有する炭化珪素層を準備する工程と、
    前記炭化珪素層の前記第２の主面にトレンチを形成する工程とを備え、
    前記炭化珪素層は、前記第１の主面をなし第１導電型を有するドリフト領域と、
    前記ドリフト領域上に設けられ前記第１導電型と異なる第２導電型を有するボディ領域と、
    前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ前記第２の主面をなしかつ前記第１導電型を有するソース領域とを含み、
    前記トレンチは、前記第２の主面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に至る第１の側壁部と、前記ドリフト領域に位置する第１の底部とからなり、
    前記炭化珪素層は、前記第１の底部に対向するように前記ドリフト領域に埋め込まれて配置され、かつ前記第２導電型を有する第２導電型領域を含み、
    前記第２導電型領域は前記ソース領域と電気的に接続されており、
    前記ソース領域と接し、かつ前記第２導電型領域と直接接する金属領域を形成する工程をさらに備える、炭化珪素半導体装置の製造方法。
  14. 前記炭化珪素層の前記第２の主面に、前記第１の主面および前記第２の主面との間に位置する第２の底部と、前記第２の底部と前記第２の主面とを繋ぐ第２の側壁部とからなる段差部を形成する工程と、
    前記金属領域を形成する工程において、前記金属領域は、前記第２の底部に接する、請求項１３に記載の炭化珪素半導体装置の製造方法。
  15. 前記段差部の形成は、熱エッチングにより行われる、請求項１４に記載の炭化珪素半導体装置の製造方法。
JP2013155671A 2013-07-26 2013-07-26 炭化珪素半導体装置およびその製造方法 Expired - Fee Related JP6135364B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013155671A JP6135364B2 (ja) 2013-07-26 2013-07-26 炭化珪素半導体装置およびその製造方法
PCT/JP2014/065312 WO2015012009A1 (ja) 2013-07-26 2014-06-10 炭化珪素半導体装置およびその製造方法
US14/906,482 US10192960B2 (en) 2013-07-26 2014-06-10 Silicon carbide semiconductor device and method for manufacturing same
US16/222,255 US20190140056A1 (en) 2013-07-26 2018-12-17 Silicon carbide semiconductor device and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013155671A JP6135364B2 (ja) 2013-07-26 2013-07-26 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2015026727A JP2015026727A (ja) 2015-02-05
JP6135364B2 true JP6135364B2 (ja) 2017-05-31

Family

ID=52393062

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013155671A Expired - Fee Related JP6135364B2 (ja) 2013-07-26 2013-07-26 炭化珪素半導体装置およびその製造方法

Country Status (3)

Country Link
US (2) US10192960B2 (ja)
JP (1) JP6135364B2 (ja)
WO (1) WO2015012009A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10431649B2 (en) 2017-12-15 2019-10-01 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9331197B2 (en) 2013-08-08 2016-05-03 Cree, Inc. Vertical power transistor device
US10868169B2 (en) * 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
DE102015224965A1 (de) * 2015-12-11 2017-06-14 Robert Bosch Gmbh Flächenoptimierter Transistor mit Superlattice-Strukturen
SE541402C2 (en) 2017-09-15 2019-09-17 Ascatron Ab Integration of a schottky diode with a mosfet
JP7052330B2 (ja) * 2017-12-13 2022-04-12 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7370781B2 (ja) * 2019-09-24 2023-10-30 株式会社東芝 半導体装置
US11616123B2 (en) * 2021-02-12 2023-03-28 Alpha And Omega Semiconductor International Lp Enhancement on-state power semiconductor device characteristics utilizing new cell geometries

Family Cites Families (116)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1558506A (en) * 1976-08-09 1980-01-03 Mullard Ltd Semiconductor devices having a rectifying metalto-semicondductor junction
US4982260A (en) * 1989-10-02 1991-01-01 General Electric Company Power rectifier with trenches
US5424231A (en) * 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
US5895951A (en) * 1996-04-05 1999-04-20 Megamos Corporation MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches
US5719409A (en) 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
JP3938964B2 (ja) * 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
US6110799A (en) * 1997-06-30 2000-08-29 Intersil Corporation Trench contact process
GB2327295A (en) * 1997-07-11 1999-01-20 Plessey Semiconductors Ltd MOS controllable power semiconductor device
SE9704149D0 (sv) * 1997-11-13 1997-11-13 Abb Research Ltd A semiconductor device of SiC and a transistor of SiC having an insulated gate
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
DE19943143B4 (de) * 1999-09-09 2008-04-24 Infineon Technologies Ag Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung
JP3679954B2 (ja) * 1999-09-24 2005-08-03 株式会社東芝 半導体装置
US6455378B1 (en) * 1999-10-26 2002-09-24 Hitachi, Ltd. Method of manufacturing a trench gate power transistor with a thick bottom insulator
JP4738562B2 (ja) * 2000-03-15 2011-08-03 三菱電機株式会社 半導体装置の製造方法
JP2001284584A (ja) * 2000-03-30 2001-10-12 Toshiba Corp 半導体装置及びその製造方法
JP3434278B2 (ja) * 2000-04-06 2003-08-04 松下電器産業株式会社 電界効果トランジスタおよびその製造方法
US6504176B2 (en) 2000-04-06 2003-01-07 Matshushita Electric Industrial Co., Ltd. Field effect transistor and method of manufacturing the same
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
JP4764987B2 (ja) * 2000-09-05 2011-09-07 富士電機株式会社 超接合半導体素子
US6998678B2 (en) * 2001-05-17 2006-02-14 Infineon Technologies Ag Semiconductor arrangement with a MOS-transistor and a parallel Schottky-diode
US6621107B2 (en) * 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
DE10296970B4 (de) * 2001-11-30 2008-04-24 Shindengen Electric Mfg. Co. Ltd. Halbleitervorrichtung und Verfahren zur Herstellung derselben
US6855970B2 (en) * 2002-03-25 2005-02-15 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor device
JP2004047967A (ja) * 2002-05-22 2004-02-12 Denso Corp 半導体装置及びその製造方法
JP3966151B2 (ja) * 2002-10-10 2007-08-29 富士電機デバイステクノロジー株式会社 半導体素子
US7038260B1 (en) * 2003-03-04 2006-05-02 Lovoltech, Incorporated Dual gate structure for a FET and method for fabricating same
JP3964819B2 (ja) * 2003-04-07 2007-08-22 株式会社東芝 絶縁ゲート型半導体装置
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4166627B2 (ja) * 2003-05-30 2008-10-15 株式会社デンソー 半導体装置
JP3703816B2 (ja) * 2003-06-18 2005-10-05 株式会社東芝 半導体装置
JP4194890B2 (ja) * 2003-06-24 2008-12-10 株式会社豊田中央研究所 半導体装置とその製造方法
JP4253558B2 (ja) * 2003-10-10 2009-04-15 株式会社豊田中央研究所 半導体装置
US7279743B2 (en) * 2003-12-02 2007-10-09 Vishay-Siliconix Closed cell trench metal-oxide-semiconductor field effect transistor
JP4536366B2 (ja) * 2003-12-22 2010-09-01 株式会社豊田中央研究所 半導体装置とその設計支援用プログラム
JP4564362B2 (ja) * 2004-01-23 2010-10-20 株式会社東芝 半導体装置
US7405452B2 (en) * 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
JP4176734B2 (ja) * 2004-05-14 2008-11-05 株式会社東芝 トレンチｍｏｓｆｅｔ
US7355207B2 (en) * 2004-05-24 2008-04-08 Denso Corporation Silicon carbide semiconductor device and method for manufacturing the same
JP5033305B2 (ja) * 2004-10-01 2012-09-26 株式会社日立製作所 炭化珪素半導体装置
JP4899405B2 (ja) * 2004-11-08 2012-03-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP4860929B2 (ja) * 2005-01-11 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7436022B2 (en) * 2005-02-11 2008-10-14 Alpha & Omega Semiconductors, Ltd. Enhancing Schottky breakdown voltage (BV) without affecting an integrated MOSFET-Schottky device layout
US7453119B2 (en) * 2005-02-11 2008-11-18 Alphs & Omega Semiconductor, Ltd. Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact
US9419092B2 (en) * 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
JP5074671B2 (ja) * 2005-04-28 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2007027193A (ja) * 2005-07-12 2007-02-01 Renesas Technology Corp 半導体装置およびその製造方法、ならびに非絶縁型ｄｃ／ｄｃコンバータ
DE102005041838B3 (de) * 2005-09-02 2007-02-01 Infineon Technologies Ag Halbleiterbauelement mit platzsparendem Randabschluss und Verfahren zur Herstellung eines solchen Bauelements
JP4996848B2 (ja) * 2005-11-30 2012-08-08 株式会社東芝 半導体装置
US9368614B2 (en) * 2008-08-20 2016-06-14 Alpha And Omega Semiconductor Incorporated Flexibly scalable charge balanced vertical semiconductor power devices with a super-junction structure
JP2007221024A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体装置
US7411266B2 (en) * 2006-05-30 2008-08-12 Semiconductor Components Industries, L.L.C. Semiconductor device having trench charge compensation regions and method
US7679146B2 (en) * 2006-05-30 2010-03-16 Semiconductor Components Industries, Llc Semiconductor device having sub-surface trench charge compensation regions
JP2008108962A (ja) * 2006-10-26 2008-05-08 Toshiba Corp 半導体装置
JP2008124346A (ja) * 2006-11-14 2008-05-29 Toshiba Corp 電力用半導体素子
US20080116512A1 (en) * 2006-11-21 2008-05-22 Kabushiki Kaisha Toshiba Semiconductor device and method of making the same
JP5091487B2 (ja) * 2007-01-09 2012-12-05 株式会社東芝 半導体装置の製造方法
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
US9947770B2 (en) * 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US20080246082A1 (en) * 2007-04-04 2008-10-09 Force-Mos Technology Corporation Trenched mosfets with embedded schottky in the same cell
JP2009033036A (ja) * 2007-07-30 2009-02-12 Hitachi Ltd 半導体装置及びこれを用いた電気回路装置
JP4599379B2 (ja) * 2007-08-31 2010-12-15 株式会社東芝 トレンチゲート型半導体装置
US8421148B2 (en) * 2007-09-14 2013-04-16 Cree, Inc. Grid-UMOSFET with electric field shielding of gate oxide
JP4800286B2 (ja) * 2007-10-16 2011-10-26 Ｏｋｉセミコンダクタ株式会社 半導体装置とその製造方法
JP4798119B2 (ja) * 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5444608B2 (ja) * 2007-11-07 2014-03-19 富士電機株式会社 半導体装置
JP4577355B2 (ja) 2007-12-26 2010-11-10 株式会社デンソー 炭化珪素半導体装置およびその製造方法
EP2091083A3 (en) * 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
CN102007584B (zh) * 2008-02-14 2013-01-16 马克斯半导体股份有限公司 半导体装置结构及其相关工艺
US8704295B1 (en) * 2008-02-14 2014-04-22 Maxpower Semiconductor, Inc. Schottky and MOSFET+Schottky structures, devices, and methods
JP5721308B2 (ja) * 2008-03-26 2015-05-20 ローム株式会社 半導体装置
US8067798B2 (en) * 2008-03-31 2011-11-29 Rohm Co., Ltd. Semiconductor device
JP5530602B2 (ja) * 2008-04-09 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101442886B1 (ko) * 2008-04-15 2014-09-19 스미토모덴키고교가부시키가이샤 반도체 장치 및 그 제조 방법
JP5526496B2 (ja) * 2008-06-02 2014-06-18 サンケン電気株式会社 電界効果半導体装置及びその製造方法
US8203181B2 (en) * 2008-09-30 2012-06-19 Infineon Technologies Austria Ag Trench MOSFET semiconductor device and manufacturing method therefor
US8093653B2 (en) * 2008-10-01 2012-01-10 Niko Semiconductor Co., Ltd. Trench metal oxide-semiconductor transistor and fabrication method thereof
US8044459B2 (en) * 2008-11-10 2011-10-25 Infineon Technologies Austria Ag Semiconductor device with trench field plate including first and second semiconductor materials
US8969950B2 (en) * 2008-12-23 2015-03-03 Alpha & Omega Semiconductor, Inc. Integrated MOSFET-Schottky diode device with reduced source and body Kelvin contact impedance and breakdown voltage
JP5588670B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置
US8188538B2 (en) * 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP2010238738A (ja) * 2009-03-30 2010-10-21 Toshiba Corp 半導体装置および半導体装置の製造方法
US7910486B2 (en) * 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices
US8324053B2 (en) * 2009-09-30 2012-12-04 Alpha And Omega Semiconductor, Inc. High voltage MOSFET diode reverse recovery by minimizing P-body charges
JP2011119512A (ja) * 2009-12-04 2011-06-16 Denso Corp 半導体装置およびその製造方法
WO2011133481A2 (en) * 2010-04-20 2011-10-27 Maxpower Semiconductor Inc. Power mosfet with embedded recessed field plate and methods of fabrication
JP5531787B2 (ja) * 2010-05-31 2014-06-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5136674B2 (ja) * 2010-07-12 2013-02-06 株式会社デンソー 半導体装置およびその製造方法
US8525254B2 (en) * 2010-08-12 2013-09-03 Infineon Technologies Austria Ag Silicone carbide trench semiconductor device
US9048282B2 (en) * 2013-03-14 2015-06-02 Alpha And Omega Semiconductor Incorporated Dual-gate trench IGBT with buried floating P-type shield
JP5858933B2 (ja) * 2011-02-02 2016-02-10 ローム株式会社 半導体装置
JP5498431B2 (ja) * 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
US9472405B2 (en) * 2011-02-02 2016-10-18 Rohm Co., Ltd. Semiconductor power device and method for producing same
JP2012169385A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置
JP2012169384A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置およびその製造方法
US20120261746A1 (en) * 2011-03-14 2012-10-18 Maxpower Semiconductor, Inc. Double-Trench Vertical Devices and Methods with Self-Alignment Between Gate and Body Contact
US8431470B2 (en) * 2011-04-04 2013-04-30 Alpha And Omega Semiconductor Incorporated Approach to integrate Schottky in MOSFET
US8502302B2 (en) * 2011-05-02 2013-08-06 Alpha And Omega Semiconductor Incorporated Integrating Schottky diode into power MOSFET
US8507978B2 (en) * 2011-06-16 2013-08-13 Alpha And Omega Semiconductor Incorporated Split-gate structure in trench-based silicon carbide power device
JP5879770B2 (ja) 2011-06-27 2016-03-08 住友電気工業株式会社 半導体装置およびその製造方法
US8803251B2 (en) * 2011-07-19 2014-08-12 Alpha And Omega Semiconductor Incorporated Termination of high voltage (HV) devices with new configurations and methods
JP2013030618A (ja) * 2011-07-28 2013-02-07 Rohm Co Ltd 半導体装置
US8680613B2 (en) * 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
US8575685B2 (en) * 2011-08-25 2013-11-05 Alpha And Omega Semiconductor Incorporated Buried field ring field effect transistor (BUF-FET) integrated with cells implanted with hole supply path
JP6098514B2 (ja) 2011-08-29 2017-03-22 富士電機株式会社 双方向素子、双方向素子回路および電力変換装置
JP5742657B2 (ja) * 2011-10-20 2015-07-01 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP5920970B2 (ja) * 2011-11-30 2016-05-24 ローム株式会社 半導体装置
JP6021246B2 (ja) * 2012-05-09 2016-11-09 ローム株式会社 半導体装置およびその製造方法
JP6065303B2 (ja) * 2012-06-15 2017-01-25 ローム株式会社 スイッチングデバイス
US8637922B1 (en) * 2012-07-19 2014-01-28 Infineon Technologies Ag Semiconductor device
JP6061181B2 (ja) * 2012-08-20 2017-01-18 ローム株式会社 半導体装置
US9048214B2 (en) * 2012-08-21 2015-06-02 Semiconductor Components Industries, Llc Bidirectional field effect transistor and method
KR101999407B1 (ko) * 2013-05-23 2019-10-02 매그나칩 반도체 유한회사 쇼트키 다이오드 내장 반도체 소자 및 그 제조 방법
US9219149B2 (en) * 2013-07-05 2015-12-22 Infineon Technologies Dresden Gmbh Semiconductor device with vertical transistor channels and a compensation structure
US9508596B2 (en) * 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10431649B2 (en) 2017-12-15 2019-10-01 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
US20160181372A1 (en) 2016-06-23
WO2015012009A1 (ja) 2015-01-29
US10192960B2 (en) 2019-01-29
US20190140056A1 (en) 2019-05-09
JP2015026727A (ja) 2015-02-05

Similar Documents

Publication Publication Date Title
JP6135364B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5742657B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5994604B2 (ja) 炭化珪素半導体装置およびその製造方法
US9691891B2 (en) Wide band gap semiconductor device
JP6277623B2 (ja) ワイドバンドギャップ半導体装置
JP7156314B2 (ja) 炭化珪素半導体装置
US20160163800A1 (en) Semiconductor device and method of manufacturing the same
JP6587265B2 (ja) 炭化珪素半導体装置およびその製造方法
JPWO2018088063A1 (ja) 炭化珪素半導体装置
WO2017051616A1 (ja) 炭化珪素半導体装置およびその製造方法
JP2015156429A (ja) 炭化珪素半導体装置およびその製造方法
JP6256075B2 (ja) 炭化珪素半導体装置
JP2015162579A (ja) 半導体装置
JP6318973B2 (ja) 炭化珪素半導体装置
US9806167B2 (en) Method for manufacturing silicon carbide semiconductor device
JP6318914B2 (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
WO2018042835A1 (ja) 炭化珪素半導体装置およびその製造方法
JP2019057629A (ja) 炭化珪素半導体装置
JP7156313B2 (ja) 炭化珪素半導体装置
WO2015076020A1 (ja) 半導体装置
JP2016143788A (ja) 炭化珪素半導体装置の製造方法
JP6229443B2 (ja) 炭化珪素半導体装置およびその製造方法
CN115989585A (zh) 碳化硅半导体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160322

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161101

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170328

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170410

R150 Certificate of patent or registration of utility model

Ref document number: 6135364

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees