JP2012039082A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】アバランシェ耐量を向上させることができる半導体装置を提供する。
【解決手段】第２導電型領域３０に、チャネル層４０に突出すると共にコンタクト第２導電型領域５２に接し、チャネル層４０よりも不純物濃度が高いと共に第２導電型領域３０内にピーク濃度を有する埋込第２導電型領域５３を形成する。これによれば、埋込第２導電型領域５３が第２導電型領域３０内にピーク濃度を有する構成とされているため、埋込第２導電型領域５３と第２導電型領域３０との界面近傍での濃度分布を急峻に変化させることができる。このため、アバランシェ電流を埋込第２導電型領域５３からコンタクト第２導電型領域５２に流しやすくすることができ、アバランシェ耐量を向上させることができる。
【選択図】図１

Description

本発明は、スーパージャンクション構造を備えた半導体基板に半導体素子を形成してなる半導体装置およびその製造方法に関するものである。

従来より、トレンチゲート型のスーパージャンクションＭＯＳトランジスタのアバランシェ耐量を向上させた半導体装置として、例えば、特許文献１および２に次の半導体装置が開示されている。すなわち、この半導体装置では、ｎ型の基板上にｐ型領域とｎ型領域とが面方向に繰り返し配置されたスーパージャンクション構造が形成されており、スーパージャンクション構造の表層部にｐ型チャネル層が形成されている。そして、ｐ型チャネル層の表層部のうち、ｎ型領域の反対側にｎ^＋型ソース領域が形成され、ｐ型領域の反対側にｐ型チャネル層より不純物濃度が高いコンタクトｐ^＋型領域が形成されている。さらに、ｐ型チャネル層には、ｐ型チャネル層より不純物濃度が高く、コンタクトｐ^＋型領域に接する埋込ｐ^＋型領域が形成されている。

また、ｎ^＋型ソース領域およびｐ型チャネル層を貫通してｎ型領域に達するトレンチが形成され、このトレンチの内壁表面にゲート絶縁膜とゲート電極とが順に形成され、これらトレンチ、ゲート絶縁膜、ゲート電極からなるトレンチゲート構造が構成されている。なお、埋込ｐ^＋型領域は、隣接するトレンチの間に形成されている。

このような半導体装置では、スーパージャンクション構造に発生したアバランシェ電流を埋込ｐ^＋型領域を介してコンタクトｐ^＋型領域に流すことができる。具体的には、ｐ型領域でブレークダウンが発生した場合には、アバランシェ電流を埋込ｐ^＋型領域からコンタクトｐ^＋型領域に流すことができる。また、ｎ型領域でブレークダウンが発生した場合には、アバランシェ電流を、ｎ型領域上のｐ型チャネル層およびｐ型チャネル層より不純物濃度が高い埋込ｐ^＋型領域を介してコンタクトｐ^＋型領域に流すことができる。

したがって、アバランシェ電流が、トレンチ側面のチャネル層、ソース領域を通過して寄生バイポーラトランジスタを動作させることを抑制でき、アバランシェ耐量を向上させることができる。

また、スーパージャンクション構造を備えた半導体装置としては、例えば、特許文献３にプレーナ型の半導体装置が開示されている。具体的には、この半導体装置では、スーパージャンクション構造のｐ型領域の表層部にｐ型ベース領域が形成されており、当該ｐ型ベース領域の表層部にｎ^＋型ソース領域が形成されている。また、ｐ型ベース領域には、ｐ型領域に達する溝が形成され、当該溝には絶縁膜を介してポリシリコン層が埋め込まれている。そして、ｐ型ベース領域、ｎ^＋型ソース領域、ｎ型領域の表面の所定領域にゲート絶縁膜を介してゲート電極が形成されている。

さらに、特許文献４には、スーパージャンクション構造を備えたプレーナ型の半導体装置として、ｐ型ベース領域の角部に位置するｐ型領域の表面に、当該ｐ型領域よりも不純物濃度が高いと共に不純物濃度が一定とされている高濃度層を形成することが開示されている。

しかしながら、これら特許文献３および４には、スーパージャンクション構造を有するプレーナ型の半導体装置が開示されているものの、アバランシェ耐量に関して特に記載されていない。

スーパージャンクション構造を備え、プレーナ型であってアバランシェ耐量を向上させる半導体装置としては、例えば、特許文献５にｐ型領域の表層部に当該ｐ型領域よりも不純物濃度が高いと共に不純物濃度が一定とされている高濃度層を形成することが開示されている。これによれば、負性抵抗が改善され、アバランシェ耐量を向上することができる。なお、この半導体装置では、高濃度層とコンタクトｐ^＋型領域との間にベース層が配置された構成とされている。

特開２００８−２８８３６７号公報 特開２００９−４３９６６号公報 特開２００２−１６２５０号公報 特開２００７−１５０１４２号公報 特開２００４−１３４７１４号公報

上記特許文献１、２および５の半導体装置においてもアバランシェ耐量を向上させることができるものの、最近では、さらにアバランシェ耐量を向上させることが望まれている。

本発明は上記点に鑑みて、アバランシェ耐量を向上させることができる半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、第１導電型の基板（１０）と、所定方向に延設された第１、第２導電型領域（２０、３０）が基板（１０）上に形成されていると共に、第１導電型領域（２０）と第２導電型領域（３０）とが基板（１０）の面方向に繰り返し配置されたスーパージャンクション層と、スーパージャンクション層の表層部に形成された第２導電型のチャネル層（４０）と、チャネル層（４０）の表層部に形成された第１導電型層（５１）と、チャネル層（４０）の表層部であって第２導電型領域（３０）の反対側であり、第１導電型層（５１）と異なる領域に形成され、チャネル層（４０）よりも不純物濃度が高くされているコンタクト第２導電型領域（５２）と、チャネル層（４０）の表面に形成されたゲート絶縁膜（６２）と、ゲート絶縁膜（６２）上に形成されたゲート電極（６３）と、基板（１０）の表面側にスーパージャンクション層およびチャネル層（４０）を介して形成された表面電極（７０）と、基板（１０）の裏面側に形成された裏面電極（９０）と、を備え、表面電極（７０）と裏面電極（９０）との間に電流を流す半導体装置において、次の点を特徴としている。

すなわち、第２導電型領域（３０）には、チャネル層（４０）に突出してコンタクト第２導電型領域（５２）に接し、チャネル層（４０）よりも不純物濃度が高いと共に第２導電型領域（３０）内にピーク濃度を有する埋込第２導電型領域（５３）が形成されていることを特徴としている。

このような半導体装置では、埋込第２導電型領域（５３）が第２導電型領域（３０）内にピーク濃度を有する構成とされているため、埋込第２導電型領域（５３）と第２導電型領域（３０）との界面近傍での濃度分布を急峻に変化させることができる。すなわち、埋込第２導電型領域（高濃度層）の濃度が本発明の埋込第２導電型領域（５３）における濃度が低くなる外縁部の濃度とほぼ等しくされている従来の半導体装置と比較して、埋込第２導電型領域（５３）の周囲に電界集中を発生させやすくなり、埋込第２導電型領域（５３）の周囲でブレークダウンを発生させやすくなる。このため、アバランシェ電流を埋込第２導電型領域（５３）からコンタクト第２導電型領域（５２）に流しやすくすることができ、アバランシェ耐量を向上させることができる。

具体的には、請求項２に記載の発明のように、埋込第２導電型領域（５３）は、濃度分布を有し、不純物濃度が最も高くなるピーク濃度を第２導電型領域（３０）内に有するものとすることができる。

また、請求項３に記載の発明のように、埋込第２導電型領域（５３）は、第１、第２導電型領域（２０、３０）の延設方向と垂直となると共に、基板（１０）の面方向と垂直となる断面形状において、等濃度線が曲率を有する形状であるものとすることができる。

このような半導体装置では、等濃度線が曲率を有する形状とされており、外縁が曲率を有する略楕円形状等になる。このため、例えば、埋込第２導電型領域（５３）の断面形状が略矩形状とされている場合と比較して、埋込第２導電型領域（５３）の周囲において広範囲に電界集中を発生させることができる。このため、ブレークダウンが発生する領域を広くすることができ、動作抵抗を下げることができる。

また、請求項４に記載の発明のように、埋込第２導電型領域（５３）は、第１、第２導電型領域（２０、３０）の延設方向と垂直となると共に、基板（１０）の面方向と平行となる幅のうち最も長い部分の幅が第２導電型領域（３０）より狭くされ、チャネル層（４０）および第２導電型領域（３０）内に配置されているものとすることができる。

この場合、請求項５に記載の発明のように、埋込第２導電型領域（５３）の幅をコンタクト第２導電型領域（５２）の幅より狭くすることができる。

このような半導体装置では、埋込第２導電型領域（５３）の幅がコンタクト第２導電型領域（５２）の幅より狭くなっているため、埋込第２導電型領域（５３）からコンタクト第２導電型領域（５２）にアバランシェ電流が流れる際に、埋込第２導電型領域（５３）からアバランシェ電流が漏れてチャネル層（４０）に流れ出ることを抑制することができ、さらにアバランシェ耐量を向上させることができる。また、埋込第２導電型領域（５３）の幅をコンタクト第２導電型領域（５２）の幅より狭くしているため、埋込第２導電型領域（５３）からコンタクト第２導電型領域（５２）にアバランシェ電流が流れる場合の動作抵抗を下げることができ、アバランシェ耐量を向上させることができる。

さらに、例えば、埋込第２導電型領域（５３）の幅とコンタクト第２導電型領域（５２）の幅とが等しい場合と比較して、チャネル層（４０）のうちゲート電極（６３）と対向する部位に形成される反転層（４１）と埋込第２導電型領域（５３）との間隔を広くすることができるため、しきい値電圧を安定化させることができる。

そして、請求項６に記載の発明のように、チャネル層（４０）を複数のチャネル形成層（４０ａ〜４０ｃ）を積層することにより構成し、埋込第２導電型領域（５３）を、複数の埋込第２導電領域型形成層（５３ａ〜５３ｃ）を深さ方向に互いに連結することにより構成し、複数の埋込第２導電型領域形成層（５３ａ〜５３ｃ）のうち少なくとも一つの埋込第２導電型領域形成層（５３ａ）を第２導電型領域（３０）内にピーク濃度を有するようにすることができる。

また、請求項７に記載の発明のように、表面電極（７０）と裏面電極（９０）との間に電流を流す領域をセル部とし、セル部の周囲に外周部を備え、埋込第２導電型領域（５３）をセル部にのみ形成することができる。

このような半導体装置では、外周部に埋込第２導電型領域（５３）が形成されていないため、外周部に埋込第２導電型領域（５３）を形成した場合と比較して、外周部の耐圧を高くすることができる。すなわち、外周部に埋込第２導電型領域（５３）を形成した場合と比較して、ブレークダウンをセル部で発生させやすくなり、アバランシェ電流をセル部全体で吸収することができる。

そして、請求項８に記載の発明のように、チャネル層（４０）を貫通して第１導電型領域（２０）に達し、ストライプ状に形成された複数のトレンチ（６１）と、トレンチ（６１）の側壁にそれぞれ形成されたゲート絶縁膜（６２）と、ゲート絶縁膜（６２）上にそれぞれ形成され、トレンチ（６１）およびゲート絶縁膜（６２）と共にトレンチゲート構造を構成するゲート電極（６３）と、を有するトレンチゲート構造を備えることができる。そして、第１導電型層（５１）をトレンチ（６１）の側部に形成し、埋込第２導電型領域（５３）を、第２導電型領域（３０）の不純物濃度に達する位置がトレンチ（６１）よりも深くなるようにすることができる。

このように本発明をトレンチゲート構造を有する半導体装置に適用することができる。そして、上記半導体装置では、埋込第２導電型領域（５３）がトレンチ（６１）よりも深くされているため、トレンチ（６１）の下部より埋込第２導電型領域（５３）の下部で電界集中を発生させやすくなり、埋込第２導電型領域（５３）の下部でブレークダウンを発生させやすくすることができる。

この場合、請求項９に記載の発明のように、埋込第２導電型領域（５３）をチャネル層（４０）の表層部のうち隣接するトレンチ（６１）の間に位置する部分に形成することができる。

また、請求項１０に記載の発明のように、第１導電型領域（２０）にトレンチ（６１）の下部と接する電界緩和層（５４）を形成してもよい。このような半導体装置では、トレンチ（６１）の下部と接する電界緩和層（５４）が形成されているため、トレンチ（６１）の下部で電界集中することを抑制することができる。すなわち、トレンチ（６１）の下部でブレークダウンが発生することを抑制することができ、言い換えると、埋込第２導電型領域（５３）の下部でブレークダウンを発生させやすくなり、ゲート絶縁膜（６２）が損傷したり破壊されたりすることを抑制することができる。

この場合、請求項１１に記載の発明のように、請求項１０に記載の発明において、電界緩和層（５４）の幅をトレンチ（６１）の幅より狭くしてもよい。このような半導体装置では、電界緩和層（５４）をトレンチ（６１）の幅より大きくした場合、つまり、トレンチ（６１）のうち第１導電型領域（２０）に達している部分の周囲に電界緩和層（５４）が形成されている場合と比較して、チャネル層（４０）のうちゲート電極（６３）と対向する部位に形成される反転層（４１）から第１導電型領域（２０）に通じる電流経路を電界緩和層（５４）で塞がれることを抑制することができ、オン抵抗が上昇することを抑制することができる。

また、請求項１２に記載の発明のように、トレンチ（６１）を第１、第２導電型領域（２０、３０）の延設方向に延設し、第１導電型層（５１）をトレンチ（６１）の側部にそれぞれ形成すると共に当該延設方向に延設し、コンタクト第２導電型領域（５２）を第１導電型層（５１）の間に形成すると共に第２導電型領域（３０）の延設方向に複数離間して形成することができる。そして、隣接する二つのトレンチ（６１）の間において、隣接する第１導電型層（５１）を、コンタクト第２導電型領域（５２）が形成されていない部分の間隔が、コンタクト第２導電型領域（５２）が形成されている部分の間隔より短くなるようにすることができる。このような半導体装置では、トレンチ（６１）、第１導電型層（５１）、コンタクト第２導電型領域（５２）をそれぞれ第１、第２導電型領域（２０、３０）の延設方向に延設した場合と比較して、隣接するトレンチ（６１）の間隔を短くすることができ、集積度を向上させることができる。

また、請求項１３に記載の発明のように、複数の隣接するトレンチ（６１）の間において、一方の隣接するトレンチ（６１）の間に埋込第２導電型領域（５３）およびコンタクト第２導電型領域（５２）を形成し、他方の隣接するトレンチ（６１）の間にコンタクト第２導電型領域（５３）および第１導電型層（５１）を形成することができる。

このような半導体装置では、埋込第２導電型領域（５３）が形成される部分に第１導電型層（５１）が形成されていない構成とされており、埋込第２導電型領域（５３）の近傍に寄生トランジスタが形成されていない構成とされている。このため、アバランシェ電流が埋込第２導電型領域（５３）からコンタクト第２導電型領域（５２）に流れるときに、第１導電型層（５１）にアバランシェ電流が流れることをさらに抑制することができる。

さらに、請求項１４に記載の発明のように、トレンチ（６１）およびコンタクト第２導電型領域（５２）を第１、第２導電型領域（２０、３０）の延設方向と垂直方向に延設し、埋込第２導電型領域（５３）を第１、第２導電型領域（２０、３０）の延設方向に延設することができる。

このような半導体装置では、コンタクト第２導電型領域（５２）が埋込第２導電型領域（５３）の延設方向と直交する方向に延設されているため、コンタクト第２導電型領域（５２）を埋込第２導電型領域（５３）の長手方向に延設する場合と比較して、コンタクト第２導電型領域（５２）を埋込第２導電型領域（５３）と接しやすくすることができる。すなわち、コンタクト第２導電型領域（５２）と埋込第２導電型領域（５３）とのアライメントずれを抑制することができる。

また、請求項１５に記載の発明のように、請求項１４に記載の発明において、埋込第２導電型領域（５３）を、第１、第２導電型領域（２０、３０）の延設方向に複数離間して形成すると共に、コンタクト第２導電型領域（５２）下に形成するようにすることができる。

このような半導体装置では、チャネル層（４０）にトレンチ（６１）に接する埋込第２導電型領域（５３）が形成されないため、チャネル層（４０）から第１導電型領域（２０）に通じる電流経路を埋込第２導電型領域（５３）で塞がれることを抑制することができ、オン抵抗が増加することを抑制することができる。

さらに、請求項１６に記載の発明のように、請求項１０ないし１３のいずれか１つに記載の発明において、表面電極（７０）と裏面電極（９０）との間に電流を流す領域をセル部とし、セル部の周囲に当該セル部を囲む外周部を備えることができる。そして、トレンチ（６１）は、セル部において、第１、第２導電型領域（２０、３０）の延設方向にそれぞれ延設されているものとし、埋込第２導電型領域（５３）は、セル部および外周部において、第１、第２導電型領域（２０、３０）の延設方向に延設されてトレンチ（６１）における延設方向の先端よりも外側で終端しているものとすることができる。

このような半導体装置では、埋込第２導電型領域（５３）がトレンチ（６１）の延設方向の先端よりも内側で終端している半導体装置と比較して、トレンチ（６１）の延設方向の先端に電界集中が発生することを抑制することができる。

この場合、請求項１７に記載の発明のように、請求項１６に記載の発明において、埋込第２導電型領域（５３）を第１、第２導電型領域（２０、３０）の延設方向に複数形成し、それぞれ互いに離間しているものとすることができる。このような半導体装置では、埋込第２導電型領域（５３）が部分的に間引きされた構造となり、埋込第２導電型領域（５３）が形成されていない部分では埋込第２導電型領域（５３）によって電流経路が狭くなることがないため、耐圧を維持しつつ、オン抵抗を低下させることができる。

また、請求項１８に記載の発明のように、請求項１０ないし１３のいずれか１つに記載の発明において、表面電極（７０）と裏面電極（９０）との間に電流を流す領域をセル部とし、セル部の周囲に当該セル部を囲む外周部を備え、トレンチ（６１）は、セル部において、第１、第２導電型領域（２０、３０）の延設方向にそれぞれ延設されているものとし、埋込第２導電型領域（５３）は、セル部および外周部において、第１、第２導電型領域（２０、３０）の延設方向に複数離間して形成されてトレンチ（６１）における延設方向の先端よりも外側で終端しており、互いに離間しているものとすることができる。

請求項１９に記載の発明は、請求項１ないし１８のいずれか１つに記載の発明の製造方法であることを特徴としている。具体的には、基板（１０）上に第１導電型領域（２０）を形成する工程と、第１導電型領域（２０）にトレンチ（７０）を形成し、基板（１０）上に、離間した第１導電型領域（２０）を複数形成する工程と、トレンチ（７０）に第２導電型領域（３０）を埋め込む工程と、表面を研磨することにより、基板（１０）上にスーパージャンクション層を形成する工程と、第２導電型領域（３０）に第２導電型不純物をイオン注入する工程と、スーパージャンクション層上に第２導電型のチャネル層（４０）を形成する工程と、チャネル層（４０）を貫通するトレンチ（６１）を形成する共に、トレンチ（６１）にゲート絶縁膜（６２）およびゲート電極（６３）を形成してトレンチゲート構造を形成する工程と、チャネル層（４０）に第２導電型不純物をイオン注入する工程と、熱処理することにより、チャネル層（４０）にイオン注入した第２導電型不純物を熱拡散させてコンタクト第２導電型領域（５２）を形成すると共に、第２導電型領域（３０）にイオン注入した第２導電型不純物を熱拡散させて埋込第２導電型領域（５３）を形成する工程と、を含むことを特徴としている。

このような半導体装置の製造方法では、第２導電型領域（３０）に第２導電型不純物をイオン注入し、熱処理することにより埋込第２導電型領域（５３）を形成している。このため、チャネル層（４０）に第２導電型不純物をイオン注入し、熱処理することにより第２導電型領域（３０）に達する埋込第２導電型領域（５３）を形成する従来の製造方法と比較して、熱処理温度を低くしたり、熱処理時間を少なくすることができ、第１、第２導電型領域（２０、３０）のチャージバランスが崩れることを抑制することができる。

また、請求項２０に記載の発明は、基板（１０）上に第１導電型領域（２０）を形成する工程と、第１導電型領域（２０）にトレンチ（７０）を形成し、基板（１０）上に、離間した第１導電型領域（２０）を複数形成する工程と、トレンチ（７０）に第２導電型領域（３０）を埋め込みつつ、第１導電型領域（２０）上に第２導電型領域（３０）を配置する工程と、第１導電型領域（２０）上に配置された第２導電型領域（３０）をマスクとして、トレンチ（７０）内に埋め込まれた第２導電型領域（３０）に第２導電型不純物をイオン注入する工程と、表面を研磨してスーパージャンクション層を形成する工程と、スーパージャンクション層上に第２導電型のチャネル層（４０）を形成する工程と、チャネル層（４０）を貫通するトレンチ（６１）を形成する共に、トレンチ（６１）にゲート絶縁膜（６２）およびゲート電極（６３）を形成してトレンチゲート構造を形成する工程と、チャネル層（４０）に第２導電型不純物をイオン注入する工程と、熱処理することにより、チャネル層（４０）にイオン注入した第２導電型不純物を熱拡散させてコンタクト第２導電型領域（５２）を形成すると共に、第２導電型領域（３０）にイオン注入した第２導電型不純物を熱拡散させて埋込第２導電型領域（５３）を形成する工程と、を含むことを特徴としている。

このような半導体装置の製造方法では、トレンチ（７０）に第２導電型領域（３０）を埋め込む際に第１導電型領域（２０）上にも第２導電型領域（３０）を配置し、第１導電型領域（２０）上に配置された第２導電型領域（３０）をマスクとして、トレンチ（７０）内に埋め込まれた第２導電型領域（３０）に第２導電型不純物をイオン注入している。このため、イオン注入を行う際に、新たにマスクを用意する必要がなく、製造工程を簡略化することができる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態における半導体装置の断面構成を示す図である。 （ａ）は図１に示すＡ−Ａ線の不純物濃度を示す図、（ｂ）は図１に示すＢ−Ｂ線の不純物濃度を示す図である。 図１に示す半導体装置の製造工程を示す断面図である。 本発明の第２実施形態における半導体装置の断面構成を示す図である。 （ａ）は図４に示す半導体装置の不純物濃度を示すシミュレーション結果、（ｂ）は埋込ｐ^＋型領域を有しない従来の半導体装置の不純物濃度を示すシミュレーション結果である。 図４に示す半導体装置の寄生バイポーラトランジスタが作動する電流と、埋込ｐ^＋型領域を備えていない従来の半導体装置の寄生バイポーラトランジスタが作動する電流とを比較したシミュレーション結果である。 本発明の第３実施形態における半導体装置の断面構成を示す図である。 本発明の第４実施形態における半導体装置の概略平面図である。 （ａ）は図８中のＣ−Ｃ断面を示す図、（ｂ）は図８中のＤ−Ｄ断面を示す図である。 本発明の第５実施形態における半導体装置の断面構成を示す図である。 本発明の第６実施形態における半導体装置の断面構成を示す図である。 （ａ）は本発明の第７実施形態における半導体装置の概略斜視図であり、（ｂ）は（ａ）中のＥ−Ｅ断面を示す図である。 （ａ）は本発明の第８実施形態における半導体装置の概略平面図であり、（ｂ）は第８実施形態における半導体装置の断面構成を示す図である。 本発明の第９実施形態における半導体装置の概略平面図である。 図１４中のＦ−Ｆ断面を示す図である。 図１４中のＧ−Ｇ断面を示す図である。 図１４中のＨ−Ｈ断面を示す図である。 本発明の第１０実施形態における半導体装置の概略平面図である。 本発明の第１１実施形態における半導体装置の製造工程を示す断面図である。 本発明の第１２実施形態における半導体装置の断面構成を示す図である。 本発明の他の実施形態における半導体装置の断面構成を示す図である。 本発明の他の実施形態における半導体装置の断面構成を示す図である。 本発明の他の実施形態における半導体装置の断面構成を示す図である。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態における半導体装置の断面構成を示す図であり、本発明をトレンチゲート構造を有する半導体装置に適用したものである。なお、本実施形態の半導体装置は、例えば、インバータ回路を構成するスイッチング素子として適用されると好適である。

図１に示されるように、ｎ^＋型基板１０上には、所定方向（紙面奥行き方向）に延設されたコラム状のｎ型領域２０および所定方向（紙面奥行き方向）に延設されたコラム状のｐ型領域３０が形成されている。そして、これらｎ型領域２０およびｐ型領域３０がｎ^＋型基板１０の面方向に交互に配置されたスーパージャンクション構造が形成されている。

すなわち、図１に示される半導体装置では、ｎ型領域２０およびｐ型領域３０が交互に配置される方向にｎ型領域２０およびｐ型領域３０が繰り返し形成された繰り返し構造が形成されている。以下では、ｎ型領域２０をｎコラムと呼び、ｐ型領域３０をｐコラムと呼んで説明する。なお、本実施形態では、スーパージャンクション構造が本発明のスーパージャンクション層に相当している。

スーパージャンクション構造を構成するｎコラム２０およびｐコラム３０の表層部にはｐ型チャネル層４０が形成されている。さらに、このｐ型チャネル層４０の表層部のうち、ｎコラム２０の反対側に本発明の第１導電型層に相当するｎ^＋型ソース領域５１が形成され、ｐコラム３０の反対側にｐ型チャネル層４０より不純物濃度が高いコンタクトｐ^＋型領域５２が形成されている。このコンタクトｐ^＋型領域５２は、断面形状において、等濃度線が湾曲した曲率を有する形状とされ、外縁も湾曲した曲率を有する形状とされている。言い換えると、埋込ｐ^＋型領域５３は、断面形状において、略楕円（卵型）形状とされている本実施形態では、これらｎ^＋型ソース領域５１およびコンタクトｐ^＋型領域５２は、ｎコラム２０およびｐコラム３０の長手方向と平行な方向に延設されている。

また、ｎ^＋型ソース領域５１およびｐ型チャネル層４０を貫通してｎコラム２０に達するトレンチ６１がストライプ状に複数形成されていると共に、このトレンチ６１の側壁にゲート絶縁膜６２とゲート電極６３とが順に形成されている。すなわち、トレンチ６１、ゲート絶縁膜６２、ゲート電極６３からなるトレンチゲート構造が形成されている。

なお、本実施形態では、トレンチ６１はｎコラム２０の長手方向と平行な方向に延設されており、トレンチ６１の側部にそれぞれｎ^＋型ソース領域５１が形成された構成となっている。そして、上記コンタクトｐ^＋型領域５２は、隣接するトレンチ６１の間に配置されている。また、本実施形態では、ｐ型チャネル層４０のうちトレンチ６１の側壁と接する領域が本発明のチャネル層の表面に相当している。

さらに、ｐコラム３０には、一方の端部がｐ型チャネル層４０に突出してコンタクトｐ^＋型領域５２に接すると共に、他方の端部がトレンチ６１より深くされ、ｐコラム３０の長手方向と平行な方向に延設された埋込ｐ^＋型領域５３が形成されている。この埋込ｐ^＋型領域５３は、アバランシェ電流をコンタクトｐ^＋型領域５２に流す経路を構成するものである。

具体的には、埋込ｐ^＋型領域５３は、断面形状において、等濃度線が湾曲した曲率を有する形状とされ、外縁も湾曲した曲率を有する形状とされている。言い換えると、埋込ｐ^＋型領域５３は、断面形状において、略楕円（卵型）形状とされている。また、埋込ｐ^＋型領域５３は延設方向と垂直方向であって、ｎ^＋型基板１０の平面と平行な方向の長さ（図１中紙面左右方向の長さ）を幅とすると、最も長くなる部分の幅がｐコラム３０の幅より狭くされていると共に、コンタクトｐ^＋型領域５２の最も長くなる部分の幅より広くされており、ｐ型チャネル層４０およびｐコラム３０内に配置されている。

さらに、埋込ｐ^＋型領域５３は、ｐ型チャネル層４０より不純物濃度が高くされており、ｐコラム３０内でピーク濃度を有する濃度分布とされている。すなわち、埋込ｐ^＋型領域５３は、ｐ型チャネル層４０とｎコラム２０およびｐコラム３０との界面よりｎ^＋型基板１０側にピーク濃度を有する濃度分布とされている。また、埋込ｐ^＋型領域５３は、ｐコラム３０の不純物濃度に達する位置がトレンチ６１よりも深くされている。

図２（ａ）は、図１中のＡ−Ａ線の不純物濃度を示す図であり、図２（ｂ）は図１中のＢ−Ｂ線の不純物濃度を示す図である。図２（ａ）に示されるように、不純物濃度は、ｐコラム３０内で一定となっており、埋込ｐ^＋型領域５３内およびコンタクトｐ^＋型領域５２のうち表層部にピーク濃度を有している。また、図２（ｂ）に示されるように、埋込ｐ^＋型領域５３は、濃度分布を有しており、中央に向かって不純物濃度が高くなっている。

また、ゲート電極６３は層間絶縁膜６４で覆われており、ｐ型チャネル層４０上には、層間絶縁膜６４に形成されたコンタクトホール６４ａを介してｎ^＋型ソース領域５１およびコンタクトｐ^＋型領域５２に電気的に接続されるソース電極７０が形成されている。そして、このソース電極７０は保護膜８０にて覆われている。ｎ^＋型基板１０の裏面には当該ｎ^＋型基板１０と電気的に接続されるドレイン電極９０が形成されている。なお、本実施形態ではソース電極７０が本発明の表面電極に相当しており、ドレイン電極９０が本発明の裏面電極に相当している。以上が、本実施形態における半導体装置の全体構成である。

次に、このような半導体装置の製造方法について説明する。図３は、本実施形態の半導体装置の製造工程を示す断面図である。

まず、図３（ａ）に示されるように、ｎ^＋型基板１０を用意し、ｎ^＋型基板１０上にｎ型領域２０をエピタキシャル成長させる。次に、図３（ｂ）に示されるように、ＲＩＥ（Reactive Ion Etching）等のドライエッチングによってｎ型領域２０にｎ^＋型基板１０に達するトレンチ１００を形成し、ｎ^＋型基板１０上に、離間したｎコラム２０を複数形成する。そして、図３（ｃ）に示されるように、トレンチ１００にｐ型領域３０を埋め込みエピタキシャル成長させる。その後、図３（ｄ）に示されるように、表面をＣＭＰ法によって研磨することで、ｎ^＋型基板１０上にｎコラム２０とｐコラム３０とが交互に繰り返し配置されたスーパージャンクション構造を形成する。

続いて、図３（ｅ）に示されるように、スーパージャンクション構造上にレジスト１０１を配置すると共にｐコラム３０に対応する場所、具体的には、埋込ｐ^＋型領域５３の形成予定場所が開口するようにレジスト１０１をパターニングする。そして、当該レジスト１０１をマスクとしてｐコラム３０に、例えば、ボロン等のｐ型不純物をイオン注入する。なお、このｐ型不純物は、後述する図３（ｇ）の工程にて、熱処理を行ったときに、トレンチ６１の深さよりも深い位置まで拡散するように適宜加速電圧を調整してイオン注入する。その後、レジスト１０１を除去し、図３（ｆ）に示されるように、スーパージャンクション構造の表層部にｐ型チャネル層４０をエピタキシャル成長させる。

次に、図３（ｇ）に示されるように、所定の半導体製造プロセスを行うことにより、図１に示す半導体装置が製造される。具体的には、まず、ｐ型チャネル層４０上に図示しないレジストを配置すると共にｎコラム２０に対応する場所が開口するようにレジストをパターニングする。次に、当該レジストをマスクとして、 ＲＩＥ等のドライエッチングによってｐ型チャネル層４０を貫通してｎコラム２０に達するトレンチ６１を形成する。

次に、熱酸化法やＣＶＤ法等によってトレンチ６１の壁面にゲート絶縁膜６２を形成し、ＣＶＤ法等によって例えばポリシリコンをゲート絶縁膜６２上に形成することにより、ゲート電極６３を形成し、トレンチ６１、ゲート絶縁膜６２およびゲート電極６３からなるトレンチゲート構造を構成する。

続いて、ｐ型チャネル層４０上に図示しないレジストを配置すると共にｎ^＋型ソース領域５１の形成予定場所が開口するようにレジストをパターニングする。そして、当該レジストをマスクとして、ｐ型チャネル層４０の表層部のうちトレンチ６１の側部に、例えば、リン等のｎ型不純物をイオン注入する。同様に、ｐ型チャネル層４０上に図示しないレジストを配置すると共にコンタクトｐ^＋型領域５２の形成予定場所が開口するようにレジストをパターニングする。そして、当該レジストをマスクとして、ｐ型チャネル層４０の表層部のうちｎ^＋型ソース領域５１に挟まれる領域、言い換えると埋込ｐ^＋型領域５３が形成される部分上にｐ型不純物をイオン注入する。そして、１０００〜１０５０℃にて熱拡散することにより、上記構造の埋込ｐ^＋型領域５３、ｎ^＋型ソース領域５１およびコンタクトｐ^＋型領域５２を形成する。なお、熱処理を行う際には、埋込ｐ^＋型領域５３を、コンタクトｐ^＋型領域５２に接すると共にトレンチ６１の底部よりも深くなり、かつｎコラム２０に突出しないようにする。その後、ソース電極７０、保護膜８０、ドレイン電極９０等を形成することにより、図１に示す半導体装置が製造される。

このような半導体装置は、オン時には、ｐ型チャネル層４０のうちゲート電極６３と対向する部位に反転層４１が形成され、反転層４１を介してｎ^＋型ソース領域５１からｎコラム２０に電流を流すものである。

次に、このような半導体装置にアバランシェ電流が流れる場合について説明する。図１に示される半導体装置では、埋込ｐ^＋型領域５３の深さがトレンチ６１の深さより深くされているため、トレンチ６１の下部より埋込ｐ^＋型領域５３の下部で電界集中が発生しやすくなる。したがって、図１に示されるように、ｐコラム３０内で、具体的には、埋込ｐ^＋型領域５３とｐコラム３０との境界のうちトレンチ６１の下部よりｎ^＋型基板１０側に位置する下部でブレークダウンが発生しやすくなる。

そして、埋込ｐ^＋型領域５３の下部でブレークダウンが発生した場合には、アバランシェ電流は、埋込ｐ^＋型領域５３からコンタクトｐ^＋型領域５２に流れることになる。また、仮に、ｎコラム２０でブレークダウンが発生した場合には、アバランシェ電流は、ｎコラム２０上のｐ型チャネル層４０に流れ込んだ後、ｐ型チャネル層４０より不純物濃度が高い埋込ｐ^＋型領域５３を介してコンタクトｐ^＋型領域５２に流れることになる。

つまり、このような半導体装置では、ブレークダウンが発生した際に、アバランシェ電流を埋込ｐ^＋型領域５３を介してコンタクトｐ^＋型領域５２に流すことができ、アバランシェ耐量を向上させることができる。

以上説明したように、本実施形態の半導体装置では、一方の端部がコンタクトｐ^＋型領域５２に接し、他方の端部がｐコラム３０内に位置し、かつトレンチ６１より深く形成されている埋込ｐ^＋型領域５３が形成されている。このため、トレンチ６１の下部より埋込ｐ^＋型領域５３の下部で電界集中が発生しやすくなり、埋込ｐ^＋型領域５３の下部でブレークダウンを発生させやすくなる。そして、当該部分で発生したアバランシェ電流を埋込ｐ^＋型領域５３を介してコンタクトｐ^＋型領域５２に流すことができる。また、仮に、ｎコラム２０でブレークダウンが発生した際には、ｐ型チャネル層４０および埋込ｐ^＋型領域５３を介してコンタクトｐ^＋型領域５２にアバランシェ電流を流すことができる。以上より、寄生バイポーラトランジスタが作動することを抑制することができ、アバランシェ耐量を向上させることができる。

また、このような半導体装置では、埋込ｐ^＋型領域５３がｐ型チャネル層４０およびｐコラム３０内に配置されている。言い換えると、埋込ｐ^＋型領域５３は、ｎコラム２０に突出していない構成とされている。このため、隣接するトレンチ６１の間隔を広くしなくても、トレンチ６１側面のｐ型チャネル層４０、つまり、電流経路を確保することができ、オン抵抗が上昇することを抑制することができると共に、半導体装置が大型化することを抑制できる。

さらに、埋込ｐ^＋型領域５３がｐコラム３０内にピーク濃度を有する構成とされているため、従来のようにｐ型チャネル層４０にｐ型不純物をイオン注入し、当該ｐ型不純物を熱拡散させて埋込ｐ^＋型領域を形成する場合、つまり、ｐ型チャネル層４０内にピーク濃度がある場合と比較して、埋込ｐ^＋型領域５３とｐコラム３０との界面近傍での濃度分布を急峻に変化させることができる。このため、埋込ｐ^＋型領域５３の下部に電界集中を発生させやすくなる。したがって、埋込ｐ^＋型領域５３の下部の電界が最大となるためにブレークダウンを発生させやすくなり、アバランシェ電流を埋込ｐ^＋型領域５３からコンタクトｐ^＋型領域５２に流しやすくすることができ、アバランシェ耐量を向上させることができる。

そして、埋込ｐ^＋型領域５３がｐコラム３０内にピーク濃度を有する構成とされているため、特許文献２ないし５のような高濃度層が濃度分布を有しない半導体装置と比較して、例えば、当該高濃度層が本実施形態の埋込ｐ^＋型領域５３の外縁部の濃度と等しい場合、埋込ｐ^＋型領域５３とｐコラム３０との界面近傍での濃度分布を急峻に変化させることができる。すなわち、アバランシェ耐量をさらに向上させることができる。

さらに、埋込ｐ^＋型領域５３は、断面形状において、等濃度線が曲率を有する形状とされ、外縁が略楕円形状とされている。このため、外縁が略矩形状とされている場合と比較して、埋込ｐ^＋型領域５３の周囲において広範囲に電界集中を発生させることができる。このため、ブレークダウンが発生する領域を広くすることができ、動作抵抗を下げることができる。

また、このような半導体装置の製造方法では、ｐコラム３０にｐ型不純物をイオン注入し、当該ｐ型不純物を熱拡散させることにより、埋込ｐ^＋型領域５３を構成している。このため、従来のようにｐ型チャネル層４０にｐ型不純物をイオン注入し、当該ｐ型不純物を熱拡散させて埋込ｐ^＋型領域５３を形成する場合と比較して、同じ深さまでｐ型不純物を拡散させるとき、本実施形態の半導体装置の製造方法の方が熱処理温度を低くしたり、熱処理時間を少なくしたりすることができる。このため、ｎコラム２０とｐコラム３０とのチャージバランスが崩れることを抑制することができ、耐圧が低下することを抑制することができる。また、熱処理温度を低くしたり、熱処理時間を少なくすることができるため、埋込ｐ^＋型領域５３がｎコラム２０まで拡散することを抑制でき、ｎコラム２０とｐコラム３０との間隔を広くしなくても、トレンチ６１と埋込ｐ^＋型領域５３との間に所定距離確保することができ、オン抵抗が上昇することを抑制することができる。

さらに、本実施形態では、ｐコラム３０にｐ型不純物をイオン注入して埋込ｐ^＋型領域５３を形成している。このため、製造コストが増加することを抑制することができると共に製造工程が長引くことを抑制することができる。すなわち、スーパージャンクション構造上にｐ型チャネル層４０を形成し、当該ｐ型チャネル層４０を介してｐコラム３０にｐ型不純物をイオン注入することも考えられる。しかしながら、この場合は、ｐ型チャネル層４０を介してイオン注入するため、加速エネルギーを大きくしなければならず、大掛かりな装置が必要となって製造コストが増加してしまうことになる。また、埋込深さが深くなるため、注入するｐ型不純物の電荷を増やすことになるが、通常の装置では、ビーム電流が少なく、対象となるイオン（不純物）を生成するのに時間がかかるため、製造時間が長くなってしまう。しかしながら、本実施形態では、ｐコラム３０に直接ｐ型不純物をイオン注入するため、装置を大掛かりにする必要もなく、また製造工程が長引くこともない。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態と比較して、埋込ｐ^＋型領域５３の最も長くなる部分の幅をコンタクトｐ^＋型領域５２の最も長くなる部分の幅より狭くしたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図４は、本実施形態における半導体装置の断面構成を示す図である。

図４に示されるように、本実施形態の半導体装置では、埋込ｐ^＋型領域５３の最も長くなる部分の幅がコンタクトｐ^＋型領域５２の最も長くなる部分の幅より狭くされている。

図５（ａ）は本実施形態の不純物濃度を示すシミュレーション結果であり、図５（ｂ）は埋込ｐ^＋型領域５３を有しない従来の半導体装置の不純物濃度を示すシミュレーション結果である。なお、図５（ａ）に示す半導体装置は、上記図３（ｅ）の工程において、レジスト１０１の開口幅を０．９μｍ、ドーズ量を１．０×１０^１４ｃｍ^−２、加速エネルギーを１００ＫｅＶとして埋込ｐ^＋型領域５３を形成したものである。図５に示されるように、本実施形態の半導体装置においても、埋込ｐ^＋型領域５３は、ｐコラム３０内にピーク濃度を有している。

このような半導体装置では、埋込ｐ^＋型領域５３の幅がコンタクトｐ^＋型領域５２の幅より狭くされているため、アバランシェ電流が埋込ｐ^＋型領域５３からコンタクトｐ^＋型領域５２に流れる際に、埋込ｐ^＋型領域５３からアバランシェ電流が漏れてｐ型チャネル層４０に流れ出ることを抑制することができる。すなわち、上記第１実施形態と比較して、アバランシェ電流がｎ^＋型ソース領域５１に流れることをより抑制することができ、さらにアバランシェ耐量を向上させることができつつ、上記第１実施形態と同様の効果を得ることができる。

また、埋込ｐ^＋型領域５３の幅がコンタクトｐ^＋型領域５２の幅より狭くされているため、埋込ｐ^＋型領域５３からコンタクトｐ^＋型領域５２にアバランシェ電流が流れる場合の動作抵抗を下げることができ、よりアバランシェ耐量を向上させることができる。

さらに、埋込ｐ^＋型領域５３の幅がコンタクトｐ^＋型領域５２の幅より狭くされているため、反転層４１と埋込ｐ^＋型領域５３との間隔を広くすることができ、しきい値電圧を安定化させることができる。

図６は、本実施形態における半導体装置の寄生バイポーラトランジスタが作動する電流と、埋込ｐ^＋型領域５３を備えていない従来の半導体装置の寄生バイポーラトランジスタが作動する電流とを比較したシミュレーション結果である。なお、図６の半導体装置は、図５（ａ）に示す半導体装置と同じ条件で埋込ｐ^＋型領域５３を形成したものである。

図６に示されるように、従来の半導体装置における寄生バイポーラトランジスタが作動する電流を１とすると、本実施形態の半導体装置では４．２５倍以上の電流が流れたときに寄生バイポーラトランジスタが作動したことが確認される。すなわち、本実施形態の半導体装置は、従来の半導体装置と比較して、アバランシェ耐量を４倍以上向上させることができる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第２実施形態と比較して、トレンチ６１の下部に電界緩和層を形成したものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。図７は、本実施形態における半導体装置の断面構成を示す図である。

図７に示されるように、本実施形態の半導体装置では、トレンチ６１の下部にｐ^＋型の電界緩和層５４が形成されている。そして、本実施形態では、この電界緩和層５４の幅がトレンチ６１の幅より狭くされている。

このような半導体装置では、トレンチ６１の下部に電界緩和層５４が設けられており、トレンチ６１の下部で電界集中することを抑制することができるため、トレンチ６１の下部でブレークダウンが発生することをさらに抑制することができる。言い換えると、より埋込ｐ^＋型領域５３の下部でブレークダウンを発生させやすくすることができる。このため、上記第２実施形態と比較して、ゲート絶縁膜６２が損傷したり破壊されたりすることをさらに抑制することができつつ、上記第２実施形態と同様の効果を得ることができる。

また、本実施形態では、電界緩和層５４をトレンチ６１の幅より狭くしている。このため、電界緩和層５４をトレンチ６１の幅より広くした場合、つまり、トレンチ６１のうちｎコラム２０に達している部分の周囲に電界緩和層５４が形成されている場合と比較して、オン時に、ｐ型チャネル層４０に形成される反転層４１からｎコラム２０に通じる電流経路が電界緩和層５４で塞がれることを抑制することができ、オン抵抗が上昇することを抑制することができる。

なお、このような半導体装置は、例えば、図３（ｅ）の工程を行う際に、埋込ｐ^＋型領域５３を構成するｐ型不純物と同様のｐ型不純物をｎコラム２０に同時にイオン注入し、熱処理して埋込ｐ^＋型領域５３および電界緩和層５４を形成する。その後、図３（ｇ）の工程において、電界緩和層５４を貫通しないトレンチ６１を形成することにより製造される。

すなわち、この半導体装置は、埋込ｐ^＋型領域５３を形成する際に、同時に電界緩和層５４を形成することができるため、電界緩和層５４を形成しても製造工程を大幅に増加させることはない。また、このような製造方法では、電界緩和層５４とトレンチ６１とを独立の工程としてそれぞれ形成するため、電界緩和層５４の幅を制御しやすくなる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は、第２実施形態と比較して、コンタクトｐ^＋型領域５２をｐコラム３０の長手方向に複数離間して形成したものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。図８は、本実施形態における半導体装置の概略平面図であり、図９（ａ）は図８中のＣ−Ｃ断面を示す図、図９（ｂ）は図８中のＤ−Ｄ断面を示す図である。なお、図８中では、ソース電極７０を点線で示している。

図８および図９に示されるように、本実施形態の半導体装置では、コンタクトｐ^＋型領域５２がｐコラム３０の長手方向に複数離間して形成されており、コンタクトｐ^＋型領域５２が形成されていない部分では、隣接するｎ^＋型ソース領域５１の間隔が短くなっている。そして、図８および図９（ａ）に示されるように、コンタクトｐ^＋型領域５２が形成されていないＣ−Ｃ断面では、ソース電極７０がｎ^＋型ソース領域５１と電気的に接続されている。また、図８および図９（ｂ）に示されるように、コンタクトｐ^＋型領域５２が形成されているＤ−Ｄ断面では、ソース電極７０がコンタクトｐ^＋型領域５２と電気的に接続されている。つまり、本実施形態では、ソース電極７０は、ｎコラム２０およびｐコラム３０の長手方向に向かって、ｎ^＋型ソース領域５１とコンタクトｐ^＋型領域５２とに交互に接続される構成とされている。

このような半導体装置では、上記第１実施形態のように、コンタクトｐ^＋型領域５２およびｎ^＋型ソース領域５１をそれぞれｐコラム３０およびｎコラム２０の長手方向に沿って延設し、当該長手方向と垂直方向の断面においてそれぞれコンタクトｐ^＋型領域５２およびｎ^＋型ソース領域５１とソース電極７０とを電気的に接続した半導体装置と比較して、隣接するトレンチ６１の間隔を短くしつつ、つまり、集積度を向上させつつ、上記第２実施形態と同様の効果を得ることができる。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第２実施形態と比較して、ｐ型チャネル層４０を深く（厚く）したものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。図１０は、本実施形態における半導体装置の断面構成を示す図である。

図１０に示されるように、本実施形態の半導体装置は、ｐ型チャネル層４０を深く（厚く）したものである。具体的には、本実施形態では、ｐ型チャネル層４０は、第１〜第３チャネル形成層４０ａ〜４０ｃが積層されて構成されている。そして、埋込ｐ^＋型領域５３は、第１〜第３埋込ｐ^＋型領域形成層５３ａ〜５３ｃが深さ方向に互いに連結されることにより構成されている。また、本実施形態では、第１埋込ｐ^＋型領域形成層５３ａは、ｐコラム３０内にピーク濃度を有する構成とされている。なお、深さ方向とは、ｎ^＋型基板１０の平面に対する法線方向のことである。

このような半導体装置は、例えば、次のように製造される。すなわち、上記図３（ｅ）の工程を行ってｐコラム３０に第１埋込ｐ^＋型領域形成層５３ｂを構成するｐ型不純物をイオン注入する。そして、上記図３（ｆ）の工程を行って第１チャネル形成層４０ａを形成した後に、図３（ｅ）の工程を行って第１チャネル形成層４０ａに第２埋込ｐ^＋型領域形成層５３ｂを構成するｐ型不純物をイオン注入する。その後、再び、図３（ｆ）の工程を行って第２チャネル形成層４０ｂを形成すると共に、図３（ｅ）の工程を行って第２チャネル形成層４０ｂに第３埋込ｐ^＋型領域形成層５３ｃを形成するｐ型不純物をイオン注入する。続いて、図３（ｆ）の工程を行って第３チャネル形成層４０ｃを形成した後、図３（ｇ）と同様の工程を行って熱処理し、第１、第２埋込ｐ^＋型領域形成層５３ａ、５３ｂ、および第２、第３埋込ｐ^＋型領域形成層５３ｂ、５３ｃが互いに連結するようにｐ型不純物を拡散させることにより、図１０に示す半導体装置が製造される。

このような半導体装置では、上記第２実施形態と比較して、ｐ型チャネル層４０が深く（厚く）されているため、耐圧を向上させつつ、上記第２実施形態と同様の効果を得ることができる。また、第１〜第３埋込ｐ^＋型領域形成層５３ａ〜５３ｃを深さ方向に連結して埋込ｐ^＋型領域５３を構成しているため、ｐ型チャネル層４０にｐ型不純物をイオン注入し、熱処理してｐ型不純物を拡散させることでｐコラム３０に達する埋込ｐ^＋型領域５３を形成した場合と比較して、熱処理温度を低くすることができるとともに、熱処理時間を少なくすることができる。

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置は、第２実施形態と比較して、ｐ型チャネル層４０の表層部における隣接するトレンチ６１間のうち埋込ｐ^＋型領域５３が形成されている領域にはｎ^＋型ソース領域５１を形成しない構成としたものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。図１１は、本実施形態における半導体装置の断面構成を示す図である。

図１１に示されるように、本実施形態の半導体装置は、複数の隣接するトレンチ６１の間において、一方の隣接するトレンチ６１間には埋込ｐ^＋型領域５３およびコンタクトｐ^＋型領域５２が形成されており、他方の隣接するトレンチ６１間にはコンタクトｐ^＋型領域５２およびｎ^＋型ソース領域５１が形成されている。言い換えると、トレンチ６１間のうち埋込ｐ^＋型領域５３が形成されている領域にｎ^＋型ソース領域５１が形成されていない構成とされている。すなわち、埋込ｐ^＋型領域５３は、上記第２実施形態と比較して、全てのｐコラム３０に対してではなく、所定のｐコラム３０に対して形成されており、例えば、一つおきのｐコラム３０に対して形成されている。また、埋込ｐ^＋型領域５３と接するコンタクトｐ^＋型領域５２は、隣接するトレンチ６１にそれぞれ接する構成とされている。

このような半導体装置では、埋込ｐ^＋型領域５３が形成される部分にｎ^＋型ソース領域５１が形成されていない構成とされており、埋込ｐ^＋型領域５３の近傍に寄生トランジスタが形成されていない構成とされている。このため、アバランシェ電流が埋込ｐ型^＋型領域５３からコンタクトｐ^＋型領域５２に流れるときに、ｎ^＋型ソース領域５１にアバランシェ電流が流れることをさらに抑制しつつ、上記第２実施形態と同様の効果を得ることができる。

（第７実施形態）
本発明の第７実施形態について説明する。本実施形態の半導体装置は、第２実施形態と比較して、トレンチ６１、ｎ^＋型ソース領域５１、コンタクトｐ^＋型領域５２を、ｎコラム２０およびｐコラム３０の長手方向に対して垂直方向に延設したものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。図１２（ａ）は、本実施形態における半導体装置の概略斜視図であり、図１２（ｂ）は図１２（ａ）に示す半導体装置のＥ−Ｅ断面を示す図である。なお、図１２（ａ）では、ソース電極７０および保護膜８０を省略して示してある。

図１２に示されるように、本実施形態の半導体装置は、トレンチ６１、ｎ^＋型ソース領域５１、コンタクトｐ^＋型領域５２がｎコラム２０およびｐコラム３０の長手方向に対して垂直方向に延設されている。言い換えると、トレンチ６１、ｎ^＋型ソース領域５１、コンタクトｐ^＋型領域５２と、埋込ｐ^＋型領域５３とは、長手方向が直行した状態で延設されている。そして、トレンチ６１のうち埋込ｐ^＋型領域５３と直交する部分では、当該トレンチ６１に接する埋込ｐ^＋型領域５３が形成された構成とされている。

このような半導体装置では、コンタクトｐ^＋型領域５２が埋込ｐ^＋型領域５３の長手方向と直交する方向に延設されているため、コンタクトｐ^＋型領域５２を埋込ｐ^＋型領域５３の長手方向に延設する場合と比較して、コンタクトｐ^＋型領域５２を埋込ｐ^＋型領域５３と接しやすくすることができる。すなわち、コンタクトｐ^＋型領域５２と埋込ｐ^＋型領域５３とのアライメントずれを抑制しつつ、上記第２実施形態と同様の効果を得ることができる。

（第８実施形態）
本発明の第８実施形態について説明する。本実施形態の半導体装置は、第７実施形態と比較して、埋込ｐ^＋型領域５３をコンタクトｐ^＋型領域５２下のみに配置したものであり、その他に関しては第７実施形態と同様であるため、ここでは説明を省略する。本実施形態における半導体装置の概略斜視図は図１２（ａ）と同様のものであり、図１３（ａ）は本実施形態における半導体装置の概略平面図、図１３（ｂ）は本実施形態における半導体装置の断面構成を示す図である。なお、図１３（ｂ）は、図１２（ａ）に示す半導体装置のＥ−Ｅ断面に相当している。

図１２（ａ）および図１３に示されるように、本実施形態の半導体装置は、上記第７実施形態の半導体装置と比較して、埋込ｐ^＋型領域５３がｐコラム３０の長手方向に複数離間して形成されており、かつ、コンタクトｐ^＋型領域５２下のみに形成されている。そして、ｐ型チャネル層４０には、トレンチ６１と接する埋込ｐ^＋型領域５３が形成されていない構成とされている。

このような半導体装置では、上記第７実施形態と比較して、ｐ型チャネル層４０にトレンチ６１に接する埋込ｐ^＋型領域５３が形成されていないため、ｐ型チャネル層４０からｎコラム２０に通じる電流経路を埋込ｐ^＋型領域５３で塞がれることを抑制することができ、オン抵抗が増加することを抑制しつつ、上記第７実施形態と同様の効果を得ることができる。

（第９実施形態）
本発明の第９実施形態について説明する。本実施形態の半導体装置は、第２実施形態と比較して、半導体装置の外縁に外周部を備えたものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。図１４は、本実施形態における半導体装置の概略平面図であり、トレンチ６１と埋込ｐ^＋型領域５３との関係を示す図である。図１５は図１４中のＦ−Ｆ断面を示す図、図１６は図１４中のＧ−Ｇ断面を示す図、図１７は図１４中のＨ−Ｈ断面を示す図である。

図１４〜図１７に示されるように、本実施形態の半導体装置は、トレンチゲート構造、ｎ^＋型ソース領域５１、コンタクトｐ^＋型領域５２、埋込ｐ^＋型領域５３を有するセル部と、当該セル部の外周に設けられる外周部とを備えた構成とされている。

各トレンチ６１は、セル部と外周部との境界を越えて、セル部から外周部まで延設されている。また、コンタクトｐ^＋型領域５２はｐ型チャネル層４０におけるセル部に形成されており、図示しないがｎ^＋型ソース領域５１もｐ型チャネル層４０におけるセル部に形成されている。すなわち、ｎ^＋型ソース領域５１およびコンタクトｐ^＋型領域５２は、トレンチ６１の先端よりも内側で終端する構造とされている。

各埋込ｐ^＋型領域５３は、セル部と外周部と境界を越えて、セル部から外周部まで延設されており、トレンチ６１の先端よりも外側で終端する構造とされている。そして、各埋込ｐ^＋型領域５３は、外周部において、互いに接続されていない構造とされている。

また、外周部では、ｐ型チャネル層４０の表面にＬＯＣＯＳ酸化膜１１０が形成されており、ＬＯＣＯＳ酸化膜１１０を覆うように酸化膜等の絶縁膜１２０が形成されている。そして、絶縁膜１２０上にはゲート電極６３からゲート配線１３０が引き出されており、当該ゲート配線１３０を覆うように酸化膜等の絶縁膜１４０が形成され、この絶縁膜１４０上に配線層１５０が形成されている。この配線層１５０は、絶縁膜１４０に形成されたコンタクトホール１４０ａを介してゲート配線１３０と電気的に接続されている。

なお、外周部には、上記のように、セル部から外周部まで延設された埋込ｐ^＋型領域５３が形成されるが、外周部においてトレンチ６１の長手方向に延設される埋込ｐ^＋型領域５３は形成されていない。すなわち、外周部のみに位置するｐコラム３０には、埋込ｐ^＋型領域５３が形成されていない。

このような半導体装置では、各埋込ｐ^＋型領域５３はトレンチ６１の先端よりも外側で終端する構造とされている。このため、埋込ｐ^＋型領域５３がトレンチ６１の先端よりも内側で終端する半導体装置と比較して、トレンチ６１の長手方向の先端、特に底部に電界集中が発生することを抑制することができる。

さらに、外周部のみに位置するｐコラム３０には埋込ｐ^＋型領域５３が形成されていないため、外周部のみに位置するｐコラム３０に埋込ｐ^＋型領域５３が形成されている場合と比較して、外周部の耐圧を高くすることができる。すなわち、ブレークダウンをセル部で発生させやすくなり、アバランシェ電流をセル部全体で吸収することができつつ、上記第２実施形態と同様の効果を得ることができる。

（第１０実施形態）
本発明の第１０実施形態について説明する。本実施形態の半導体装置は、第９実施形態と比較して、埋込ｐ^＋型領域５３をｐコラム３０の長手方向に複数離間して形成したものであり、その他に関しては第９実施形態と同様であるため、ここでは説明を省略する。図１８は、本実施形態における半導体装置の概略平面図であり、トレンチ６１と埋込ｐ^＋型領域５３との関係を示す図である。

図１８に示されるように、本実施形態の半導体装置は、埋込ｐ^＋型領域５３がｐコラム３０の長手方向に複数離間して形成されている。これによれば、埋込ｐ^＋型領域５３が部分的に間引きされた構造となり、埋込ｐ^＋型領域５３が形成されていない部分では埋込ｐ^＋型領域５３によって電流経路が狭くなることがないため、耐圧を維持しつつ、オン抵抗を低下させることができる。

（第１１実施形態）
本発明の第１１実施形態について説明する。本実施形態の半導体装置は、第１実施形態と比較して、製造方法を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図１９は、本実施形態における半導体装置の製造工程を示す断面図である。

まず、図１９（ａ）および（ｂ）に示されるように、上記図３（ａ）および（ｂ）と同様の工程を行い、ｎ^＋型基板１０を用意し、ｎ^＋型基板１０上にｎ型領域２０をエピタキシャル成長させ、ＲＩＥ等のドライエッチングによってｎ型領域２０にｎ^＋型基板１０に達するトレンチ１００を形成する。この後、図１９（ｃ）に示されるように、トレンチ１００にｐ型領域３０を埋め込みエピタキシャル成長させつつ、ｎコラム２０上にｐ型領域３０を配置する。続いて、ｎコラム２０上に配置されたｐ型領域３０をマスクとして、トレンチ１００内に埋め込まれたｐ型領域３０にｐ型不純物をイオン注入する。

その後、図１９（ｄ）に示されるように、表面をＣＭＰ法によって研磨した後、図１９（ｅ）および図１９（ｆ）に示されるように、上記図３（ｆ）および図３（ｇ）と同様の工程を行うことにより、図１に示す半導体装置が製造される。

このような半導体装置の製造方法では、トレンチ１００にｐ型領域３０を埋め込む際にｎ型領域２０上にもｐ型領域３０を配置し、ｎ型領域２０上に配置されたｐ型領域３０をマスクとして、トレンチ１００内に埋め込まれたｐ型領域３０にｐ型不純物をイオン注入している。このため、イオン注入を行う際に、新たにマスクを用意する必要がなく、製造工程を簡略化することができる。

（第１２実施形態）
本発明の第１２実施形態について説明する。本実施形態の半導体装置は、第１実施形態と比較して、本発明をプレーナ型の半導体装置に適用したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図２０は、本実施形態における半導体装置の断面構成を示す図である。

図２０に示されるように、本実施形態の半導体装置は、スーパージャンクジョン構造上にｎ⁻型ドリフト層１６０が形成されており、ｎ⁻型ドリフト層１６０のうちｐコラム３０上を含む領域に所定深さを有するｐ型チャネル層４０が形成されている。本実施形態では、ｐ型チャネル層４０は、ｎ⁻型ドリフト層１６０と同じ深さとされているものを説明するが、ｎ⁻型ドリフト層１６０より浅くされていてもよい。

そして、ｐ型チャネル層４０の表層部には、当該ｐ型チャネル層４０よりも浅い複数のｎ^＋型ソース領域５１が離間して形成されている。さらに、ｐ型チャネル層４０の表層部のうち、ｐコラム３０の反対側であって、ｎ^＋型ソース領域５１が形成されている領域と異なる領域に、コンタクトｐ^＋型領域５２が形成されている。具体的には、コンタクトｐ^＋型領域５２は、ｎ^＋型ソース領域５１に挟まれて形成されている。

また、ｐ型チャネル層４０の表面およびｎ⁻型ドリフト層１６０の表面には、ゲート絶縁膜６２が形成されている。すなわち、本実施形態では、ｐ型チャネル層４０におけるｎコラム２０側と反対側の表面のうちｎ^＋型ソース領域５１、コンタクトｐ^＋型領域５２が形成されていない領域が本発明のチャネル層の表面に相当する。そして、ゲート絶縁膜６２上にはゲート電極６３が形成されており、ゲート電極６３は層間絶縁膜６４によって覆われている。また、層間絶縁膜６４上にはソース電極７０が形成されており、当該ソース電極７０が層間絶縁膜６４に形成されたコンタクトホール６４ａを介してｎ^＋型ソース領域５１およびコンタクトｐ^＋型領域５２と電気的に接続されている。

なお、埋込ｐ^＋型領域５３は、第１実施形態と同様に、断面形状において、等濃度線が湾曲した曲率を有する形状とされ、外縁も湾曲した曲率を有する形状とされている。言い換えると、埋込ｐ^＋型領域５３は、断面形状において、略楕円（卵型）形状とされている。そして、延設方向と垂直方向であって、最も長くなる部分の幅がｐコラム３０の幅より狭くされていると共に、コンタクトｐ^＋型領域５２の最も長くなる部分の幅より広くされており、ｐ型チャネル層４０およびｐコラム３０内に配置されている。さらに、埋込ｐ^＋型領域５３は、ｐ型チャネル層４０より不純物濃度が高くされており、ｐコラム３０内でピーク濃度を有する濃度分布とされている。

このように、本発明をプレーナ型の半導体装置に適用しても、埋込ｐ^＋型領域５３は、ｐコラム３０内にピーク濃度を有しているため、上記第１実施形態と同様の効果を得ることができる。また、本発明をプレーナ型の半導体装置に適用した場合には、埋込ｐ^＋型領域５３がｐコラム３０内にピーク濃度を有すると共に断面形状が曲率を有する略楕円形状とされているため、埋込ｐ^＋型領域５３の周囲のうちｐ型チャネル層４０の界面近傍に最も大きな電界集中が発生することになり、当該領域でブレークダウンが発生することになる。このため、上記各実施形態と比較して、アバランシェ電流の電流経路が短くなって漏れ電流が少なくなり、さらに動作抵抗を少なくすることができる。

なお、このような半導体装置は、上記図３と同様の工程を行い、図３（ｇ）の工程の際に所定の半導体製造プロセスを行うことによって製造される。

（他の実施形態）
上記各実施形態では、埋込ｐ^＋型領域５３は、ｐコラム３０の幅より狭くされているものを説明したが、次のようにすることもできる。図２１は、他の実施形態における半導体装置の断面構成を示す図である。図２１に示されるように、埋込ｐ^＋型領域５３は、ｐコラム３０の幅より広くされていてもよく、ｎコラム２０に突出していてもよい。なお、この場合は、埋込ｐ^＋型領域５３の幅は、電流経路を確保するために、反転層４１と離間する幅とされることが好ましい。

また、上記各実施形態では、埋込ｐ^＋型領域５３は、断面形状が曲率を有する略楕円形状とされているものについて説明したが、次のようにすることもできる。図２２は、他の実施形態における半導体装置の断面構成を示す図である。図２２に示されるように、埋込ｐ^＋型領域５３は、例えば、断面形状が略矩形状とされ、各角部が丸みを帯びている形状とされていてもよい。同様に、コンタクトｐ^＋型領域５２も、断面形状が略矩形状とされ、各角部が丸みを帯びている形状とされていてもよい。このような半導体装置は、適宜加速エネルギーを変更しながらｐ型不純物をイオン注入することによって形成される。

そして、上記第１、第２、第４〜第１２実施形態では、図３（ｇ）の工程において、熱処理を行うことにより、埋込ｐ^＋型領域５３を形成する製造方法について説明したが、例えば、図３（ｅ）の工程の後に、熱処理を行って埋込ｐ^＋型領域５３の一部を構成するようにすることもできる。この場合は、図３（ｇ）の工程のコンタクトｐ^＋型領域５２を熱処理して形成する際に、埋込ｐ^＋型領域５３がさらに熱拡散してコンタクトｐ^＋型領域５２と接することになる。

また、上記各実施形態では、図３（ｆ）の工程では、スーパージャンクション構造上にエピタキシャル成長させてｐ型チャネル層４０を形成する例について説明したが、例えば、スーパージャンクション構造の表層部にｐ型不純物をイオン注入すると共に熱処理することにより、ｐ型チャネル層４０を形成することもできる。

そして、上記第１〜第６、第９、第１１、第１２実施形態では、埋込ｐ^＋型領域５３をｐコラム３０の長手方向と平行な方向に延設したものを説明したが、例えば、次のようにすることもできる。図２３は、他の実施形態における半導体装置の断面構成を示す図である。図２３に示されるように、埋込ｐ^＋型領域５３をｐコラム３０の長手方向と垂直方向に延設することもできる。すなわち、ｎコラム２０とｐコラム３０とが図２３中の紙面奥行き方向に交互に配置されている構造とすることもできる。

さらに、上記第９実施形態では、外周部にコンタクトｐ^＋型領域５２が形成されている例について説明したが、外周部にコンタクトｐ^＋型領域５２を形成しない構成とすることもできる。この場合は、さらに、外周部の耐圧を高くすることができるため、よりブレークダウンをセル部で発生させることができ、アバランシェ耐量を向上させることができる。そして、上記第９実施形態において、外周部のうちセル部との境界近傍のｐコラム３０に埋込ｐ^＋型領域５３を形成することもできる。すなわち、最外周部側に形成されたトレンチ６１（図１７中紙面左側のトレンチ６１）をコンタクトｐ^＋型領域５２で挟む構造としてもよい。これによれば、最外周部側に形成されたトレンチ６１の耐圧を向上させることができ、セル部と外周部との境界で破壊されることを抑制することができる。

また、上記各実施形態では、第１導電型をｎ型とし、第２導電型をｐ型として例について説明したが、もちろん第１導電型をｐ型とし、第２導電型をｎ型とすることもできる。

そして、上記各実施形態を組み合わせた半導体装置とすることもできる。例えば、上記第３実施形態を各実施形態に組みあわせて、トレンチ６１の下部に電界緩和層５４を形成することができる。また、上記第５実施形態を各実施形態に組み合わせてチャネル層４０を厚くすることもできる。さらに、上記第６実施形態を第１〜第５実施形態に組み合わせて、トレンチ６１間のうち埋込ｐ^＋型領域５３が形成されている領域にはｎ^＋型ソース領域５１を形成しないことができる。そして、上記第９実施形態を各実施形態に組み合わせて、外縁に埋込ｐ^＋型領域５３を形成しない外周部を備えることができる。

さらに、上記第１２実施形態では、上記第１実施形態をプレーナ型の半導体装置に適用した例について説明したが、適宜各実施形態に組み合わせることができる。すなわち、上記第２実施形態のように、埋込ｐ^＋型領域５３は、最も長くなる部分の幅がコンタクトｐ^＋型領域５２の最も長くなる部分の幅より狭くされていてもよい。また、上記第４実施形態のように、ｎコラム２０およびｐコラム３０の長手方向に向かって、ソース電極７０と、ｎ^＋型ソース領域５１とコンタクトｐ^＋型領域５２とを交互に接続するようにすることができる。さらに、上記第５実施形態のように、ｐ型チャネル層４０を厚くしてもよい。そして、上記第６実施形態のように、隣接するゲート電極６３の間において、一方に埋込ｐ^＋型領域５３およびコンタクトｐ^＋型領域５２を形成し、他方にコンタクトｐ^＋型領域５２およびｎ^＋型ソース領域５１を形成することもできる。そして、上記第９、１０実施形態のように、外周部を備える構造とすることもできる。この場合、外周部に埋込ｐ^＋型領域５３を形成しないことにより、つまり、セル部にのみ埋込ｐ^＋型領域５３を形成することにより、外周部の耐圧を高くすることができる。

１０ 基板
２０ ｎコラム
３０ ｐコラム
４０ チャネル層
５１ ｎ^＋型ソース領域
５２ コンタクトｐ^＋型領域
５３ 埋込ｐ^＋型領域
６１ トレンチ
６２ ゲート絶縁膜
６３ ゲート電極
７０ ソース電極
８０ 保護膜
９０ ドレイン電極

Claims (20)

1. 第１導電型の基板（１０）と、
   所定方向に延設された第１、第２導電型領域（２０、３０）が前記基板（１０）上に形成されていると共に、前記第１導電型領域（２０）と前記第２導電型領域（３０）とが前記基板（１０）の面方向に繰り返し配置されたスーパージャンクション層と、
   前記スーパージャンクション層の表層部に形成された第２導電型のチャネル層（４０）と、
   前記チャネル層（４０）の表層部に形成された第１導電型層（５１）と、
   前記チャネル層（４０）の表層部であって前記第２導電型領域（３０）の反対側であり、前記第１導電型層（５１）と異なる領域に形成され、前記チャネル層（４０）よりも不純物濃度が高くされているコンタクト第２導電型領域（５２）と、
   前記チャネル層（４０）の表面に形成されたゲート絶縁膜（６２）と、
   前記ゲート絶縁膜（６２）上に形成されたゲート電極（６３）と、
   前記基板（１０）の表面側に前記スーパージャンクション層および前記チャネル層（４０）を介して形成された表面電極（７０）と、
   前記基板（１０）の裏面側に形成された裏面電極（９０）と、を備え、
   前記表面電極（７０）と前記裏面電極（９０）との間に電流を流す半導体装置において、
   前記第２導電型領域（３０）には、前記チャネル層（４０）に突出して前記コンタクト第２導電型領域（５２）に接し、前記チャネル層（４０）よりも不純物濃度が高いと共に前記第２導電型領域（３０）内にピーク濃度を有する埋込第２導電型領域（５３）が形成されていることを特徴とする半導体装置。
2. 前記埋込第２導電型領域（５３）は、濃度分布を有しており、不純物濃度が最も高くなる前記ピーク濃度を第２導電型領域（３０）内に有することを特徴とする請求項１に記載の半導体装置。
3. 前記埋込第２導電型領域（５３）は、前記所定方向と垂直となると共に、前記基板（１０）の面方向と垂直となる断面形状において、等濃度線が曲率を有する形状とされていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記埋込第２導電型領域（５３）は、前記所定方向と垂直となると共に、前記基板（１０）の面方向と平行となる幅のうち最も長い部分の幅が前記第２導電型領域（３０）より狭くされ、前記チャネル層（４０）および前記第２導電型領域（３０）内に配置されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記埋込第２導電型領域（５３）の幅は、前記コンタクト第２導電型領域（５２）の幅より狭くされていることを特徴とする請求項４に記載の半導体装置。
6. 前記チャネル層（４０）は、複数のチャネル形成層（４０ａ〜４０ｃ）が積層されることにより構成さており、
   前記埋込第２導電型領域（５３）は、複数の埋込第２導電領域型形成層（５３ａ〜５３ｃ）が深さ方向に互いに連結されることにより構成されており、前記複数の埋込第２導電型領域形成層（５３ａ〜５３ｃ）のうち少なくとも一つの埋込第２導電型領域形成層（５３ａ）は、第２導電型領域（３０）内にピーク濃度を有することを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
7. 前記表面電極（７０）と前記裏面電極（９０）との間に電流を流す領域をセル部とし、前記セル部の周囲に当該セル部を囲む外周部を備え、
   前記埋込第２導電型領域（５３）は、前記セル部にのみ形成されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
8. 前記チャネル層（４０）を貫通して前記第１導電型領域（２０）に達し、ストライプ状に形成された複数のトレンチ（６１）と、
   前記トレンチ（６１）の側壁にそれぞれ形成されたゲート絶縁膜（６２）と、
   前記ゲート絶縁膜（６２）上にそれぞれ形成され、前記トレンチ（６１）および前記ゲート絶縁膜（６２）と共にトレンチゲート構造を構成するゲート電極（６３）と、を有するトレンチゲート構造を備え、
   前記第１導電型層（５１）は、前記トレンチ（６１）の側部に形成されており、
   前記埋込第２導電型領域（５３）は、前記第２導電型領域（３０）の不純物濃度に達する位置が前記トレンチ（６１）よりも深くされていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
9. 前記埋込第２導電型領域（５３）は、隣接する前記トレンチ（６１）の間に位置する部分に形成されていることを特徴とする請求項８に記載の半導体装置。
10. 前記第１導電型領域（２０）には、前記トレンチ（６１）の下部と接する電界緩和層（５４）が形成されていることを特徴とする請求項８または９に記載の半導体装置。
11. 前記電界緩和層（５４）の幅は、前記トレンチ（６１）の幅より狭くされていることを特徴とする請求項１０に記載の半導体装置。
12. 前記トレンチ（６１）はそれぞれ前記所定方向に延設され、前記第１導電型層（５１）は前記トレンチ（６１）の側部にそれぞれ形成されていると共に前記所定方向に延設されており、
    前記コンタクト第２導電型領域（５２）は、前記第１導電型層（５１）の間に形成されていると共に、前記所定方向に複数離間して形成されており、
    隣接する前記トレンチ（６１）の間において、隣接する前記第１導電型層（５１）は、前記コンタクト第２導電型領域（５２）が形成されていない部分の間隔が、前記コンタクト第２導電型領域（５２）が形成されている部分の間隔より短くされていることを特徴とする請求項８ないし１１のいずれか１つに記載の半導体装置。
13. 複数の隣接する前記トレンチ（６１）の間において、一方の隣接する前記トレンチ（６１）間には前記埋込第２導電型領域（５３）および前記コンタクト第２導電型領域（５２）が形成されており、他方の隣接する前記トレンチ（６１）間には前記コンタクト第２導電型領域（５２）および前記第１導電型層（５１）が形成されていることを特徴とする請求項８ないし１１のいずれか１つに記載の半導体装置。
14. 前記トレンチ（６１）および前記コンタクト第２導電型領域（５２）は前記所定方向と垂直方向に延設されており、
    前記埋込第２導電型領域（５３）は、前記所定方向に延設されていることを特徴とする請求項８ないし１１のいずれか１つに記載の半導体装置。
15. 前記埋込第２導電型領域（５３）は、前記所定方向に複数離間して形成されていると共に、前記コンタクト第２導電型領域（５２）下に形成されていることを特徴とする請求項１４に記載の半導体装置。
16. 前記表面電極（７０）と前記裏面電極（９０）との間に電流を流す領域をセル部とし、前記セル部の周囲に当該セル部を囲む外周部を備え、
    前記トレンチ（６１）は、前記セル部において、前記所定方向にそれぞれ延設され、
    前記埋込第２導電型領域（５３）は、前記セル部および前記外周部において、前記所定方向に延設されて前記トレンチ（６１）における前記所定方向の先端よりも外側で終端していることを特徴とする請求項１０ないし１３のいずれか１つに記載の半導体装置。
17. 前記埋込第２導電型領域（５３）は、前記所定方向に複数形成されており、それぞれ互いに離間していることを特徴とする請求項１６に記載の半導体装置。
18. 前記表面電極（７０）と前記裏面電極（９０）との間に電流を流す領域をセル部とし、前記セル部の周囲に当該セル部を囲む外周部を備え、
    前記トレンチ（６１）は、前記セル部において、前記所定方向にそれぞれ延設され、
    前記埋込第２導電型領域（５３）は、前記セル部および前記外周部において、前記所定方向に複数離間して形成されて前記トレンチ（６１）における前記所定方向の先端よりも外側で終端しており、互いに離間していることを特徴とする請求項１０ないし１３のいずれか１つに記載の半導体装置。
19. 第１導電型の基板（１０）に、所定方向に延設された第１、第２導電型領域（２０、３０）が前記基板（１０）の面方向に繰り返し配置されたスーパージャンクション層が形成され、前記スーパージャンクション層の表層部に形成された第２導電型のチャネル層（４０）と、前記チャネル層（４０）を貫通して前記第１導電型領域（２０）に達し、ストライプ状に形成された複数のトレンチゲート構造と、前記チャネル層（４０）の表層部であって、前記トレンチ（６１）の側部に形成された第１導電型の第１導電型層（５１）と、前記チャネル層（４０）の表層部であって、前記第２導電型領域（３０）の反対側に形成され、当該第２導電型チャネル層（４０）よりも不純物濃度が高いコンタクト第２導電型領域（５２）と、前記第２導電型領域（３０）に形成され、一方の端部が前記チャネル層（４０）に突出して前記コンタクト第２導電型領域（５２）に接すると共に、他方の端部が前記トレンチ（６１）よりも深く形成され、前記チャネル層（４０）より不純物濃度が高く、前記第２導電型領域（３０）内にピーク濃度を有する埋込第２導電型領域（５３）と、を備えた半導体装置の製造方法であって、
    前記基板（１０）上に前記第１導電型領域（２０）を形成する工程と、
    前記第１導電型領域（２０）に前記基板（１０）に達するトレンチ（７０）を形成し、前記基板（１０）上に離間した前記第１導電型領域（２０）を複数形成する工程と、
    前記トレンチ（７０）に前記第２導電型領域（３０）を埋め込む工程と、
    表面を研磨することにより、前記基板（１０）上にスーパージャンクション層を形成する工程と、
    前記第２導電型領域（３０）に第２導電型不純物をイオン注入する工程と、
    前記スーパージャンクション層上に第２導電型のチャネル層（４０）を形成する工程と、
    前記チャネル層（４０）を貫通するトレンチ（６１）を形成する共に、前記トレンチ（６１）にゲート絶縁膜（６２）およびゲート電極（６３）を形成して前記トレンチゲート構造を形成する工程と、
    前記チャネル層（４０）に第２導電型不純物をイオン注入する工程と、
    熱処理することにより、前記チャネル層（４０）にイオン注入した前記第２導電型不純物を熱拡散させて前記コンタクト第２導電型領域（５２）を形成すると共に、前記第２導電型領域（３０）にイオン注入した前記第２導電型不純物を熱拡散させて埋込第２導電型領域（５３）を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
20. 第１導電型の基板（１０）に、所定方向に延設された第１、第２導電型領域（２０、３０）が前記基板（１０）の面方向に繰り返し配置されたスーパージャンクション層が形成され、前記スーパージャンクション層の表層部に形成された第２導電型のチャネル層（４０）と、前記チャネル層（４０）を貫通して前記第１導電型領域（２０）に達し、ストライプ状に形成された複数のトレンチゲート構造と、前記チャネル層（４０）の表層部であって、前記トレンチ（６１）の側部に形成された第１導電型の第１導電型層（５１）と、前記チャネル層（４０）の表層部であって、前記第２導電型領域（３０）の反対側に形成され、当該第２導電型チャネル層（４０）よりも不純物濃度が高いコンタクト第２導電型領域（５２）と、前記第２導電型領域（３０）に形成され、一方の端部が前記チャネル層（４０）に突出して前記コンタクト第２導電型領域（５２）に接すると共に、他方の端部が前記トレンチ（６１）よりも深く形成され、前記チャネル層（４０）より不純物濃度が高く、前記第２導電型領域（３０）内にピーク濃度を有する埋込第２導電型領域（５３）と、を備えた半導体装置の製造方法であって、
    前記基板（１０）上に前記第１導電型領域（２０）を形成する工程と、
    前記第１導電型領域（２０）に前記基板（１０）に達するトレンチ（７０）を形成し、前記基板（１０）上に離間した前記第１導電型領域（２０）を複数形成する工程と、
    前記トレンチ（７０）に前記第２導電型領域（３０）を埋め込みつつ、前記第１導電型領域（２０）上に前記第２導電型領域（３０）を配置する工程と、
    前記第１導電型領域（２０）上に配置された前記第２導電型領域（３０）をマスクとして、前記トレンチ（７０）内に埋め込まれた前記第２導電型領域（３０）に第２導電型不純物をイオン注入する工程と、
    表面を研磨してスーパージャンクション層を形成する工程と、
    前記スーパージャンクション層上に第２導電型のチャネル層（４０）を形成する工程と、
    前記チャネル層（４０）を貫通するトレンチ（６１）を形成する共に、前記トレンチ（６１）にゲート絶縁膜（６２）およびゲート電極（６３）を形成して前記トレンチゲート構造を形成する工程と、
    前記チャネル層（４０）に第２導電型不純物をイオン注入する工程と、
    熱処理することにより、前記チャネル層（４０）にイオン注入した前記第２導電型不純物を熱拡散させて前記コンタクト第２導電型領域（５２）を形成すると共に、前記第２導電型領域（３０）にイオン注入した前記第２導電型不純物を熱拡散させて埋込第２導電型領域（５３）を形成する工程と、を含むことを特徴とする半導体装置の製造方法。