JP2016162945A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】電界集中を緩和させる技術を提供する。【解決手段】半導体装置の製造方法であって、六方晶の半導体により形成された第１のＮ型半導体層に、｛１１−２０｝面（等価な面を含む）（以下、「ａ面」とも呼ぶ）を側面とする凸部を形成する第１の工程と、前記第１のＮ型半導体層の上に、六方晶の半導体によりＰ型半導体層を形成する第２の工程と、を備える。【選択図】図３

Description

本発明は、半導体装置の製造方法に関する。

半導体装置として、高い電界破壊強度が得られるパワーデバイスが知られている（例えば、特許文献１）。

特許第４７９８１１９号公報

こうしたパワーデバイスとして用いられる半導体装置では、トレンチゲート構造を採用する場合に、トレンチ内に形成されるゲート酸化膜で電界集中が起こる可能性がある。そこで、特許文献１に記載された技術では、トレンチの側面から所定距離だけ離れた位置に、トレンチと同じもしくはトレンチよりも深いｐ^＋型ディープ層を設けることにより、ゲート絶縁膜での電界集中を緩和している。

しかし、特許文献１に記載された技術では、トレンチ内における電界集中を緩和することは可能であるものの、ｐ^＋型ディープ層の底面において、トレンチ側の角に電界が集中する可能性がある。このため、より電界集中を緩和させることが可能な技術が望まれていた。そのほか、従来の半導体装置においては、その小型化や、省資源化、製造の容易化、製造の精確さ、作業性の向上等が望まれていた。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することができる。

（１）本発明の一形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法は、六方晶の半導体により形成された第１のＮ型半導体層に、｛１１−２０｝面（等価な面を含む）を側面とする凸部を形成する第１の工程と、前記第１のＮ型半導体層の上に、六方晶の半導体によりＰ型半導体層を形成する第２の工程と、を備える。この形態の製造方法によれば、凸部の側面下方のＰ型半導体層内部にＮ型の突起部が形成される。このため、Ｐ型半導体層内に形成される空乏層端が凸部側面下方から遠ざかり、凸部側面下方における電界集中を緩和できる。この結果、この形態の製造方法によれば、半導体装置の電界集中を緩和できる。

（２）上記形態の半導体装置の製造方法において、前記第１の工程と、前記第２の工程とは、異なる装置によって行われてもよい。

（３）上記形態の半導体装置の製造方法において、前記第２の工程は、ＭＯＣＶＤ法により行われてもよい。

（４）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、六方晶の半導体により形成された第１のＮ型半導体層と、前記第１のＮ型半導体層の上に積層され、六方晶の半導体により形成されたＰ型半導体層と、前記Ｐ型半導体層を貫通して前記第１のＮ型半導体層に至る溝部と、を備え、前記第１のＮ型半導体層は、前記溝部の周囲を覆うように形成された凸部を備え、前記凸部の側面は｛１１−２０｝面（等価な面を含む）であって、前記凸部は側面下方に突起部を備える。この形態の半導体装置によれば、凸部の側面下方のＰ型半導体層内部にＮ型の突起部を備えるため、Ｐ型半導体層内に形成される空乏層端が凸部側面下方から遠ざかり、凸部側面下方における電界集中を緩和できる。この結果、半導体装置の電界集中を緩和できる。

（５）上記形態の半導体装置において、前記Ｐ型半導体層は、主に、ガリウムを含む窒化物半導体により形成されてもよい。

（６）上記形態の半導体装置において、前記Ｐ型半導体層は、主に、窒化ガリウムにより形成されてもよい。

（７）上記形態の半導体装置において、前記Ｐ型半導体層は、マグネシウム（Ｍｇ）をＰ型不純物として含有してもよい。

（８）上記形態の半導体装置において、前記Ｐ型半導体層は、前記凸部の上面を覆っていてもよい。

（９）上記形態の半導体装置において、さらに、前記Ｐ型半導体層の上に積層され、六方晶の半導体により形成された第２のＮ型半導体層を備えてもよい。

（１０）上記形態の半導体装置において、前記第２のＮ型半導体層の不純物濃度は、前記第１のＮ型半導体層の不純物濃度よりも高くてもよい。

（１１）上記形態の半導体装置において、前記第１のＮ型半導体層および前記第２のＮ型半導体層に含まれる不純物は、ケイ素でもよい。

（１２）上記形態の半導体装置において、前記凸部の厚みは、前記凸部の上面における前記Ｐ型半導体層の厚みより大きくしてもよい。

（１３）上記形態の半導体装置において、前記Ｐ型半導体層の不純物濃度は、前記第１のＮ型半導体層の不純物濃度よりも高くしてもよい。

（１４）上記形態の半導体装置において、前記凸部を除く前記第１のＮ型半導体層の厚みは、１０μｍ以上であり２０μｍ未満としてもよい。

（１５）上記形態の半導体装置において、さらに、前記第１のＮ型半導体層の下に、六方晶の半導体により形成された第３のＮ型半導体層を備えてもよい。

（１６）上記形態の半導体装置において、前記第１のＮ型半導体層は、主に、ガリウムを含む窒化物半導体により形成されていてもよい。

上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。

本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能である。例えば、本願発明は、上記形態の半導体装置が組み込まれた電気機器、上記形態の半導体装置を製造する製造装置などの形態で実現することができる。

この形態の製造方法によれば、凸部の側面下方のＰ型半導体層内部にＮ型の突起部が形成される。このため、Ｐ型半導体層内に形成される空乏層端が凸部側面下方から遠ざかり、凸部側面下方における電界集中を緩和できる。この結果、この形態の製造方法によれば、半導体装置の電界集中を緩和できる。

第１実施形態における半導体装置１０の構成を模式的に示す断面図。 ＋Ｘ軸方向側から見たときの溝部１８４と凸部１２２の関係を模式的に示す図。 突起部１２５を備えることによって、電界集中を緩和できるという効果が得られる理由を説明する図。 半導体装置１０の製造方法を示す工程図。 半導体層の形成工程（工程Ｐ１００）を示す工程図。 工程Ｐ１０５の後の半導体装置１０の中間製品を示す断面図。 工程Ｐ１１０の後の半導体装置１０の中間製品を示す断面図。 工程Ｐ１１５の後の半導体装置１０の中間製品を示す断面図。 工程Ｐ１２０の後の半導体装置１０の中間製品を示す断面図。 工程Ｐ１２５の後の半導体装置１０の中間製品を示す断面図。 工程Ｐ１３０の後の半導体装置１０の中間製品を示す断面図。 工程Ｐ１３５の後の半導体装置１０の中間製品を示す断面図。 工程Ｐ１４０の後の半導体装置１０の中間製品を示す断面図。 工程Ｐ１４５の後の半導体装置１０の中間製品を示す断面図。 工程Ｐ１５０の後の半導体装置１０の中間製品を示す断面図。 凸部１２２の側面をｍ面とした半導体装置と、凸部１２２の側面をａ面とした半導体装置との断面ＳＣＭ（Scanning Capacitance Microscopy）像を示す図。 凸部１２２の側面下方の領域ｔにおける電界集中の程度をシミュレーションした図。

Ａ．第１実施形態：
Ａ１．半導体装置１０の構成：
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。半導体装置１０は、六方晶の半導体を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１０は、トレンチゲート型ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor）であり、電力制御に用いられ、パワーデバイスとも呼ばれる。本実施形態においては、六方晶の半導体として窒化ガリウム（ＧａＮ）を用いる。

半導体装置１０は、基板１１０と、Ｎ型半導体層１２０と、Ｐ型半導体層１３０と、Ｎ型半導体層１４０と、電極２１０，２３０，２４０，２５０と、絶縁膜３４０とを備える。半導体装置１０は、ＮＰＮ型の半導体装置であり、Ｎ型半導体層１２０とＰ型半導体層１３０とＮ型半導体層１４０とが順に接合した構造を有する。なお、「基板１１０」は、「半導体基板１１０」とも呼び、「Ｎ型半導体層１２０」は、「第１のＮ型半導体層１２０」とも呼び、「Ｎ型半導体層１４０」は、「第２のＮ型半導体層１４０」とも呼ぶ。

半導体装置１０のＮ型半導体層１２０、Ｐ型半導体層１３０、およびＮ型半導体層１４０は、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）による結晶成長によって形成された半導体層である。半導体装置１０には、ドライエッチングによって、凹部１８２と、溝部１８４と、凹部１８６とが形成されている。

図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、基板１１０に対してＮ型半導体層１２０が積層する積層方向に沿った軸である。Ｘ軸に沿ったＸ軸方向のうち、＋Ｘ軸方向は、基板１１０からＮ型半導体層１２０に向かう方向であり、−Ｘ軸方向は、＋Ｘ軸方向に対向する方向である。図１のＸＹＺ軸のうち、Ｙ軸およびＺ軸は、Ｘ軸に直交すると共に相互に直交する軸である。Ｙ軸に沿ったＹ軸方向のうち、＋Ｙ軸方向は、図１の紙面左から紙面右に向かう方向であり、−Ｙ軸方向は、＋Ｙ軸方向に対向する方向である。Ｚ軸に沿ったＺ軸方向のうち、＋Ｚ軸方向は、図１の紙面手前から紙面奥に向かう方向であり、−Ｚ軸方向は、＋Ｚ軸方向に対向する方向である。

半導体装置１０の基板１１０は、Ｙ軸およびＺ軸によって規定される面方向に沿って広がる半導体層である。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に形成され、Ｎ型半導体層１２０よりも高い濃度でゲルマニウム（Ｇｅ）、酸素（Ｏ）、ケイ素（Ｓｉ）などのＮ型不純物をドナーとして含有する。「基板１１０」は、Ｎ型半導体層１２０の下（−Ｘ軸方向側）に配されており、「第３のＮ型半導体層」とも呼ぶ。なお、窒化ガリウム（ＧａＮ）から主に形成されるとは、モル分率において、窒化ガリウム（ＧａＮ）を９０％以上含有することを示す。

半導体装置１０のＮ型半導体層１２０は、基板１１０の＋Ｘ軸方向側に積層され、Ｙ軸およびＺ軸によって規定される面方向に沿って広がる半導体層である。Ｎ型半導体層１２０は、主に、ガリウム（Ｇａ）を含む窒化物半導体により形成されている。本実施形態において、Ｐ型半導体層１３０は、主に、窒化ガリウム（ＧａＮ）から形成されている。Ｎ型半導体層１２０は、ケイ素（Ｓｉ）をドナーとして含有する。Ｎ型半導体層１２０は、「ｎ^-−ＧａＮ」とも呼ばれる。

半導体装置１０のＰ型半導体層１３０は、Ｎ型半導体層１２０の＋Ｘ軸方向側に積層され、Ｙ軸およびＺ軸によって規定される面方向に沿って広がる半導体層である。Ｐ型半導体層１３０は、主に、ガリウム（Ｇａ）を含む窒化物半導体により形成されている。本実施形態において、Ｐ型半導体層１３０は、主に、窒化ガリウム（ＧａＮ）から形成されている。Ｐ型半導体層１３０は、マグネシウム（Ｍｇ）をＰ型不純物として含有する。Ｐ型半導体層１３０の不純物濃度は、Ｎ型半導体層１２０の不純物濃度よりも高い。Ｐ型半導体層１３０は、「ｐ−ＧａＮ」とも呼ばれる。

半導体装置１０のＮ型半導体層１４０は、Ｐ型半導体層１３０の＋Ｘ軸方向側に積層され、Ｙ軸およびＺ軸によって規定される面方向に沿って広がる半導体層である。Ｎ型半導体層１４０は、窒化ガリウム（ＧａＮ）から主に形成されている。Ｎ型半導体層１４０は、ケイ素（Ｓｉ）をＮ型不純物として含有する。つまり、Ｎ型半導体層１２０およびＮ型半導体層１４０に含まれる不純物は、ケイ素（Ｓｉ）である。Ｎ型半導体層１４０の不純物濃度は、Ｎ型半導体層１２０の不純物濃度よりも高い。Ｎ型半導体層１４０は、「ｎ⁺−ＧａＮ」とも呼ばれる。

半導体装置１０の凹部１８２は、ドライエッチングによって形成され、Ｎ型半導体層１４０の＋Ｘ軸方向側からＰ型半導体層１３０が露出した部位である。

半導体装置１０の溝部１８４は、ドライエッチングによって形成され、Ｎ型半導体層１４０の＋Ｘ軸方向側からＰ型半導体層１３０を貫通しＮ型半導体層１２０にまで窪んだ部位である。溝部１８４は、トレンチ（trench）とも呼ばれる。溝部１８４が、「課題を解決するための手段」における「溝部」に相当する。本実施形態では、溝部１８４は、凹部１８２の＋Ｙ軸方向側に位置する。

溝部１８４の表面には、Ｎ型半導体層１４０の＋Ｘ軸方向側に至るまで、絶縁膜３４０が形成されている。本実施形態では、絶縁膜３４０は、二酸化ケイ素（ＳｉＯ₂）から形成される。

半導体装置１０の凹部１８６は、ドライエッチングによって形成され、Ｎ型半導体層１４０の＋Ｘ軸方向側からＰ型半導体層１３０を貫通しＮ型半導体層１２０にまで窪んだ部位である。凹部１８６は、半導体素子を分離するために設けられた領域である。本実施形態では、凹部１８６は、溝部１８４の−Ｙ軸方向側に位置する。

半導体装置１０の電極２１０は、基板１１０の−Ｘ軸方向側に形成されたドレイン電極である。本実施形態では、電極２１０は、チタン（Ｔｉ）から形成される層にアルミニウム（Ａｌ）から形成される層を積層した後に焼成することによって形成される。

半導体装置１０の電極２３０は、凹部１８２の内側に露出するＰ型半導体層１３０に形成されたボディ電極である。本実施形態では、電極２３０は、パラジウム（Ｐｄ）から形成される層を積層した後に焼成することによって形成される。

半導体装置１０の電極２４０は、凹部１８２と溝部１８４との間におけるＮ型半導体層１４０の＋Ｘ軸方向側に形成されたソース電極である。本実施形態では、電極２４０は、チタン（Ｔｉ）から形成される層にアルミニウム（Ａｌ）から形成される層を積層した後に焼成することによって形成される。

半導体装置１０の電極２５０は、溝部１８４における絶縁膜３４０上に形成されたゲート電極である。本実施形態では、電極２５０は、アルミニウム（Ａｌ）から形成される。

Ｎ型半導体層１２０は、溝部１８４の周囲を覆うように形成された凸部１２２を備える。本実施形態において、Ｐ型半導体層１３０は、凸部１２２の上面を覆っている。凸部１２２の厚みは、凸部１２２の上面におけるＰ型半導体層１３０の厚みより大きい。本実施形態において、凸部１２２を除くＮ型半導体層１２０の厚みは、１０μｍ以上であり２０μｍ未満である。

図２は、＋Ｘ軸方向側から見たときの溝部１８４と凸部１２２の関係を模式的に示す図である。図２に示すように、溝部１８４は、溝部１８４の底面が六角形を描くように形成されている。凸部１２２の側面は、いずれも｛１１−２０｝面（等価な面を含む）（以下、「ａ面」とも呼ぶ）である。そして、図１に示すように、凸部１２２は、側面下方のＰ型半導体層１３０内部にＮ型の突起部１２５を備える。突起部１２５を備えることにより、Ｐ型半導体層１３０内部の空乏層端が凸部１２２側面下方から遠ざかり、凸部１２２の側面下方における電界集中を緩和できる。

図３は、突起部１２５を備えることによって、電界集中を緩和できるという効果が得られる理由を説明する図である。図３（Ａ）は、凸部１２２と突起部１２５とを備えない半導体装置１０ｂを模式的に示す断面図である。半導体装置１０ｂは、半導体装置１０と比較して、凸部１２２と突起部１２５とを備えていない点で異なるがそれ以外では同じである。半導体装置１０ｂにおいては、絶縁膜３４０の側面下方の領域である領域ｓにおいて電界が集中する。

図３（Ｂ）は、突起部１２５を備えない半導体装置１０ｃを模式的に示す断面図である。半導体装置１０ｃは、半導体装置１０と比較して、突起部１２５を備えていない点で異なるがそれ以外では同じである。半導体装置１０ｃにおいて、絶縁膜３４０の側面下方の領域である領域ｓおよび凸部１２２の側面下方の領域である領域ｔにおいて電界が集中する。つまり、電界が一つの領域のみに集中しないため、半導体装置１０ｂと比較して電界集中が緩和される。しかし、領域ｓと比較して、領域ｔにおいて電界が集中するため、電界集中を緩和させるための方法としては十分ではない。

図３（Ｃ）は、本実施形態である半導体装置１０を模式的に示す断面図である。半導体装置１０において、絶縁膜３４０の側面下方の領域である領域ｓおよび凸部１２２の側面下方の領域である領域ｔにおいて電界が集中する。しかし、凸部１２２の側面下方の領域である領域ｔにおいて、Ｐ型半導体層１３０内部にＮ型の突起部１２５を備える。突起部１２５を備えることにより、Ｐ型半導体層１３０内部の空乏層端が凸部１２２側面下方から遠ざかり、凸部１２２の側面下方における電界集中を緩和できる。この結果、半導体装置１０の電界集中を緩和できる。

Ａ２．半導体装置１０の製造方法：
図４は、半導体装置１０の製造方法を示す工程図である。半導体装置１０を製造する際には、製造者は、まず、基板１１０上に、Ｎ型半導体層１２０と、Ｐ型半導体層１３０と、Ｎ型半導体層１４０とを順に形成する（工程Ｐ１００）。これによって、製造者は、基板１１０上に各半導体層を形成した半導体装置１０の中間製品を得る。つまり、製造者は、工程Ｐ１００により、半導体装置１０の中間製品を準備する。なお、中間製品とは、製造過程における半導体装置のことを示す。工程Ｐ１００は、工程Ｐ１０５から工程Ｐ１５０を備える。

図５は、半導体層の形成工程（工程Ｐ１００）を示す工程図である。工程Ｐ１０５は、Ｎ型半導体層１２０を形成する工程である。

図６は、工程Ｐ１０５の後の半導体装置１０の中間製品を示す断面図である。本実施形態では、製造者は、基板１１０をＭＯＣＶＤ炉内に導入し、Ｎ型半導体層１２０の成長する温度（例えば、１０５０℃）まで加熱する。ＭＯＣＶＤ炉内は、キャリアガスとしての水素（Ｈ）及びＶ族元素としてのアンモニア（ＮＨ_３）雰囲気とする。その後、製造者は、ＩＩＩ族原料としてトリメチルガリウム（ＴＭＧａ）とＮ型不純物としてシラン（ＳｉＨ４）を炉内に導入し、ドナー濃度１×１０^１６ｃｍ^−３程度のＮ型半導体層１２０を約１５μｍ成長させる。このときのＩＩＩ族原料とＶ族原料の比率（Ｖ族原料／ＩＩＩ族原料）は、例えば、９００〜３０００とする。

図７は、工程Ｐ１１０の後の半導体装置１０の中間製品を示す断面図である。工程Ｐ１１０は、保護層８１０を形成する工程である（図５参照）。本実施形態では、製造者は、Ｎ型半導体層１２０の上に、プラズマＣＶＤ（Chemical Vapor Deposition）装置により二酸化ケイ素（ＳｉＯ_２）の保護層８１０を約５００ｎｍ成膜する。

図８は、工程Ｐ１１５の後の半導体装置１０の中間製品を示す断面図である。工程Ｐ１１５は、レジストパターン８２０を形成する工程である（図５参照）。本実施形態では、製造者は、保護層８１０の上に、レジストを塗布する。その後、製造者は、ａ面を辺とする六角形のレジストパターン８２０を形成する。

図９は、工程Ｐ１２０の後の半導体装置１０の中間製品を示す断面図である。工程Ｐ１２０は、保護層８１０のドライエッチングを行う工程である（図５参照）。本実施形態では、製造者は、レジストをマスクとして反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を行うことにより、レジストの開口した部分の保護層８１０をドライエッチングする。

図１０は、工程Ｐ１２５の後の半導体装置１０の中間製品を示す断面図である。工程Ｐ１２５は、Ｎ型半導体層１２０のドライエッチングを行う工程である（図５参照）。本実施形態では、まず、製造者は、半導体装置１０の中間製品を剥離液に浸漬することによりレジストパターン８２０を除去する。そして、製造者は、誘導結合方式（ＩＣＰ：Inductively Coupled Plasma）を採用したドライエッチング装置により、Ｎ型半導体層１２０を約１μｍドライエッチングする。工程Ｐ１２５により、側面がａ面である凸部１２２がＮ型半導体層１２０に形成される。凸部１２２の厚みＡ（図１０参照）は、約１μｍとなる。「工程Ｐ１２５」は、Ｎ型半導体層１２０に、ａ面を側面とする凸部１２２を形成する工程であり、「第１の工程」とも呼ぶ。

図１１は、工程Ｐ１３０の後の半導体装置１０の中間製品を示す断面図である。工程Ｐ１３０は、保護層８１０のウェットエッチングを行う工程である（図５参照）。本実施形態では、製造者は、半導体装置１０の中間製品をバッファードフッ酸（ＢＨＦ：Buffered Hydrogen Fluoride）に浸漬することにより、保護層８１０のウェットエッチングを行う。

図１２は、工程Ｐ１３５の後の半導体装置１０の中間製品を示す断面図である。工程Ｐ１３５は、基板１１０の裏面に保護層８３０を形成する工程である（図５参照）。本実施形態では、製造者は、基板１１０の裏面に保護層８３０として二酸化ケイ素（ＳｉＯ_２）の保護層８３０を約３００ｎｍ成膜する。

工程Ｐ１３７は、ＴＭＡＨ（Tetramethylammonium hydroxide）に浸漬する工程である（図５参照）。工程Ｐ１３７において、製造者は、半導体装置１０の中間製品をＴＭＡＨに約３０分間浸漬することにより、半導体装置１０の中間製品がドライエッチングによって受けたダメージを除去する。

図１３は、工程Ｐ１４０の後の半導体装置１０の中間製品を示す断面図である。工程Ｐ１４０は、保護層８３０のウェットエッチングを行う工程である（図５参照）。本実施形態では、製造者は、半導体装置１０の中間製品をバッファードフッ酸（ＢＨＦ）に浸漬することにより、保護層８３０を除去する。

図１４は、工程Ｐ１４５の後の半導体装置１０の中間製品を示す断面図である。工程Ｐ１４５は、Ｐ型半導体層１３０を形成する工程である（図５参照）。工程Ｐ１４５は、ＭＯＣＶＤ法により行われる。本実施形態では、製造者は、半導体装置１０の中間製品をＭＯＣＶＤ炉内に導入し、Ｐ型半導体層１３０の成長する温度（例えば、１０５０℃）まで加熱する。ＭＯＣＶＤ炉内は、キャリアガスとしての水素（Ｈ）及びＶ族元素としてのアンモニア（ＮＨ_３）雰囲気とする。その後、製造者は、ＩＩＩ族原料としてトリメチルガリウム（ＴＭＧａ）とＰ型不純物としてビスシクロペンタジエニルマグネシウム（Ｃｐ_２Ｍｇ：bis (cyclopentadienyl) magnesium）を炉内に導入し、マグネシウム（Ｍｇ）濃度４×１０^１８ｃｍ^−３程度のＰ型半導体層１３０を凸部１２２上面の厚みが約０．７μｍとなるように成長させる。このとき、凸部１２２の側方では、凸部１２２上面の厚さよりも厚くなる。Ｐ型半導体層１３０の成長時におけるＩＩＩ族原料とＶ族原料の比率（Ｖ族原料／ＩＩＩ族原料）は、例えば、９００〜３０００とする。工程Ｐ１４５は、Ｎ型半導体層１２０の上に、Ｐ型半導体層１３０を形成する工程である。工程Ｐ１２５により凸部１２２の側面をａ面としたことによって、工程Ｐ１４５は、突起部１２５が形成される工程である。「工程Ｐ１４５」を「第２の工程」とも呼ぶ。なお、第１の工程（工程Ｐ１２５）と第２の工程（工程Ｐ１４５）とは、異なる装置により行われる。

図１５は、工程Ｐ１５０の後の半導体装置１０の中間製品を示す断面図である。工程Ｐ１５０は、Ｎ型半導体層１４０を形成する工程である（図５参照）。本実施形態では、製造者は、ＩＩＩ族原料としてトリメチルガリウム（ＴＭＧａ）とＮ型不純物としてシラン（ＳｉＨ４）を炉内に導入し、ドナー濃度１×１０^１８ｃｍ^−３程度のＮ型半導体層１４０を約０．２μｍ成長させる。このときのＩＩＩ族原料とＶ族原料の比率（Ｖ族原料／ＩＩＩ族原料）は、例えば、９００〜３０００とする。以上の工程により、基板１１０上に、Ｎ型半導体層１２０と、Ｐ型半導体層１３０と、Ｎ型半導体層１４０とが、この順に形成される（工程Ｐ１００）。

工程Ｐ１００の後、製造者は、半導体装置１０の中間製品に、Ｎ型半導体層１４０からＰ型半導体層１３０まで達する凹部１８２と、Ｎ型半導体層１４０からＮ型半導体層１２０まで達する凹部１８６とを形成する（工程Ｐ２１５（図４参照））。凹部１８２と凹部１８６との形成方法としては、まずマスクとなる絶縁膜を積層した後、フォトレジストにてパターニングを行なう。その後、エッチングを行なうことにより、製造者は、凹部１８２と凹部１８６とを形成する。本実施形態において、エッチングとして、ドライエッチングを採用する。なお、ドライエッチングの後に、エッチングによるダメージ層を除去するため、ウェットエッチングを行なってもよい。

次に、製造者は、半導体装置１０の中間製品に、Ｐ型半導体層１３０を貫通してＮ型半導体層１２０まで達する溝部１８４を形成するために、まず、中間製品の表面（＋Ｘ方向の面）にマスクとなる絶縁膜を積層した後、フォトレジスト４００にてパターニングを行なう（工程Ｐ２２０）。

次に、製造者は、フォトレジスト４００のパターンに沿って絶縁膜をエッチングし、その後、フォトレジスト４００を剥離する（工程Ｐ２２５）。エッチング方法は、ドライエッチングもしくはウェットエッチングの少なくとも一方を採用できる。

この後、製造者は、ドライエッチングを行なうことにより、溝部１８４を形成する（工程Ｐ２３０）。本実施形態におけるドライエッチングの条件としては、例えば、プラズマ生成電力が１００Ｗ、バイアス電力が４５Ｗ、ＳｉＣｌ_４／Ｃｌ_２ガス流量比が０．１という条件を例示できる。なお、本発明はこの条件に限定されない。例えば、エッチングガスは、Ｃｌ_２とＢＣｌ_３とを用いてもよい。

次に、製造者は、半導体装置１０の中間製品の全面に絶縁膜３４０を堆積し、電極２３０と電極２４０を形成する部分にコンタクトホールを形成する。その後、製造者は、電極２３０と電極２４０とを形成する（工程Ｐ２４０）。

電極２３０、２４０の形成後、製造者は、各電極のコンタクト抵抗を低減させるための熱処理を行なう（工程Ｐ２４５）。その後、製造者は、絶縁膜３４０が積層された溝部１８４に、電極２５０を形成する（工程Ｐ２５０）。

最後に、製造者は、半導体装置１０の中間製品の−Ｘ側に電極２１０を形成する（工程Ｐ２５５）。これらの工程を経て、図１に示す半導体装置１０が完成する。

Ｂ．性能評価：
図１６は、凸部１２２の側面を｛１−１００｝面（等価な面を含む）（以下、「ｍ面」とも呼ぶ）とした半導体装置と、凸部１２２の側面をａ面とした半導体装置との断面ＳＣＭ（Scanning Capacitance Microscopy）像を示す図である。凸部１２２の側面をａ面とした半導体装置は、上記製造方法により製造した。凸部１２２の側面をｍ面とした半導体装置は、凸部１２２の側面をｍ面としたこと以外は、上記製造方法と同じ製造方法により製造した。

半導体装置の断面ＳＣＭ像において、白い部分がＮ型半導体層を示し、黒い部分がＰ型半導体層を示す。理解を容易とするため、図１６において、さらに、試料構造の概略を示す。図１６に示される結果から、凸部１２２の側面をｍ面とした半導体装置において、突起部１２５が形成されないのに対して、凸部１２２の側面をａ面とした半導体装置において、突起部１２５が形成されることがわかる。突起部１２５は、凸部１２２の側面下方から突出しており、長辺が０．５μｍから１μｍであり、例えば、直線状に延びている。このメカニズムは不明であるが、このような現象が起こることを発明者らは発見した。

図１７は、凸部１２２の側面下方の領域である領域ｔにおける電界集中の程度をシミュレーションした図である。図１７（Ａ）は、凸部１２２に突起部１２５を備える半導体装置を示す図であり、図１７（Ｂ）は、凸部１２２に突起部１２５を備えない半導体装置を示す図である。このシミュレーションは、電圧５００Ｖ印加時を想定している。太線で示される線がＰＮ接合界面を示し、白線で示される線がＰ側空乏層端を示し、それ以外の線が等電位線を示す。

図１７（Ｂ）に示されるとおり、突起部１２５を備えない場合の領域ｔにおける等電位線の間隔は、他の領域と比較して狭い。しかし、突起部１２５を備えない場合の領域ｔにおける等電位線の間隔（図１７（Ｂ）参照）と比較して、突起部１２５を備える場合の領域ｔにおける等電位線の間隔（図１７（Ａ）参照）は広い。この結果から、突起部１２５を備える半導体装置は、突起部１２５を備えない半導体装置と比較して、電界集中が緩和されていることが分かる。

Ｃ．変形例：
この発明は上記の実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の形態において実施することが可能であり、例えば次のような変形も可能である。

Ｃ１．変形例１：
本実施形態において、基板とＮ型半導体層との少なくとも一方に含まれるドナーとして、ケイ素（Ｓｉ）を用いているが、本発明はこれに限られない。ドナーとして、ゲルマニウム（Ｇｅ）や、酸素（Ｏ）を用いてもよい。

Ｃ２．変形例２：
本実施形態において、P型半導体層に含まれるアクセプタとして、マグネシウム（Ｍｇ）を用いているが、本発明はこれに限られない。アクセプタとして、亜鉛（Ｚｎ）や、炭素（Ｃ）を用いてもよい。

Ｃ３．変形例３：
本実施形態において、半導体は六方晶の半導体である窒化ガリウムを用いている。しかし、本発明はこれに限らない。半導体としては、他の六方晶の半導体を用いてもよい。

Ｃ４．変形例４：
本実施形態において、ボディ電極である電極２３０は、パラジウム（Ｐｄ）から形成される。しかし、本発明はこれに限られない。電極２３０は、他の材料により形成されていてもよく、複数層の構成であってもよい。例えば、電極２３０は、ニッケル（Ｎｉ）、白金（Ｐｔ）、コバルト（Ｃｏ）等の導電性材料の少なくとも１つを含む電極であってもよく、ニッケル（Ｎｉ）／パラジウム（Ｐｄ）構成や、白金（Ｐｔ）／パラジウム（Ｐｄ）構成（パラジウムが半導体基板側）のような２層構成であってもよい。

Ｃ５．変形例５：
本実施形態において、ゲート電極である電極２５０は、アルミニウム（Ａｌ）から形成される。しかし、本発明はこれに限られない。電極２５０は、ポリシリコンを用いてもよい。また、電極２５０は、他の材料により形成されていてもよく、複数層の構成であってもよい。例えば、電極２５０は、金（Ａｕ）／ニッケル（Ｎｉ）構成や、アルミニウム（Ａｌ）／チタン（Ｔｉ）構成、アルミニウム（Ａｌ）／窒化チタン（ＴｉＮ）構成（それぞれ、ニッケル、チタン、窒化チタンがゲート絶縁膜側）のような２層構成であってもよいし、窒化チタン（ＴｉＮ）／アルミニウム（Ａｌ）／窒化チタン（ＴｉＮ）構成のような３層構成であってもよい。

Ｃ６．変形例６：
本実施形態において、半導体装置１０はＭＯＳＦＥＴを用いている。しかし、本発明はこれに限られない。つまり、半導体装置１０は半導体を用いればよい。ＭＯＳＦＥＴ以外の半導体としては、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのトレンチゲートを有する半導体を挙げることができる。

本発明は、上述の実施形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

１０…半導体装置
１０ｂ…半導体装置
１０ｃ…半導体装置
１１０…基板
１２０…Ｎ型半導体層
１２２…凸部
１２５…突起部
１３０…Ｐ型半導体層
１４０…Ｎ型半導体層
１８２…凹部
１８４…溝部
１８６…凹部
２１０…電極
２３０…電極
２４０…電極
２５０…電極
３００…絶縁膜
４００…フォトレジスト
８１０…保護層
８２０…レジストパターン
８３０…保護層
ｓ…領域
ｔ…領域

Claims (16)

1. 半導体装置の製造方法であって、
   六方晶の半導体により形成された第１のＮ型半導体層に、｛１１−２０｝面（等価な面を含む）を側面とする凸部を形成する第１の工程と、
   前記第１のＮ型半導体層の上に、六方晶の半導体によりＰ型半導体層を形成する第２の工程と、を備える製造方法。
2. 請求項１に記載の半導体装置の製造方法であって、
   前記第１の工程と、前記第２の工程とは、異なる装置によって行われる、半導体装置の製造方法。
3. 請求項１または請求項２に記載の半導体装置の製造方法であって、
   前記第２の工程は、ＭＯＣＶＤ法により行われる、半導体装置の製造方法。
4. 半導体装置であって、
   六方晶の半導体により形成された第１のＮ型半導体層と、
   前記第１のＮ型半導体層の上に積層され、六方晶の半導体により形成されたＰ型半導体層と、
   前記Ｐ型半導体層を貫通して前記第１のＮ型半導体層に至る溝部と、を備え、
   前記第１のＮ型半導体層は、前記溝部の周囲を覆うように形成された凸部を備え、
   前記凸部の側面は｛１１−２０｝面（等価な面を含む）であって、
   前記凸部は側面下方に突起部を備える、半導体装置。
5. 請求項４に記載の半導体装置であって、
   前記Ｐ型半導体層は、主に、ガリウムを含む窒化物半導体により形成されている、半導体装置。
6. 請求項４または請求項５に記載の半導体装置であって、
   前記Ｐ型半導体層は、主に、窒化ガリウムにより形成されている、半導体装置。
7. 請求項４から請求項６までのいずれか一項に記載の半導体装置であって、
   前記Ｐ型半導体層は、マグネシウム（Ｍｇ）をＰ型不純物として含有する、半導体装置。
8. 請求項４から請求項７までのいずれか一項に記載の半導体装置であって、
   前記Ｐ型半導体層は、前記凸部の上面を覆っている、半導体装置。
9. 請求項４から請求項８までのいずれか一項に記載の半導体装置であって、さらに、
   前記Ｐ型半導体層の上に積層され、六方晶の半導体により形成された第２のＮ型半導体層を備える、半導体装置。
10. 請求項９に記載の半導体装置であって、
    前記第２のＮ型半導体層の不純物濃度は、前記第１のＮ型半導体層の不純物濃度よりも高い、半導体装置。
11. 請求項９または請求項１０に記載の半導体装置であって、
    前記第１のＮ型半導体層および前記第２のＮ型半導体層に含まれる不純物は、ケイ素である、半導体装置。
12. 請求項４から請求項１１までのいずれか一項に記載の半導体装置であって、
    前記凸部の厚みは、前記凸部の上面における前記Ｐ型半導体層の厚みより大きい、半導体装置。
13. 請求項４から請求項１２までのいずれか一項に記載の半導体装置であって、
    前記Ｐ型半導体層の不純物濃度は、前記第１のＮ型半導体層の不純物濃度よりも高い、半導体装置。
14. 請求項４から請求項１３までのいずれか一項に記載の半導体装置であって、
    前記凸部を除く前記第１のＮ型半導体層の厚みは、１０μｍ以上であり２０μｍ未満である、半導体装置。
15. 請求項４から請求項１４までのいずれか一項に記載の半導体装置であって、さらに、
    前記第１のＮ型半導体層の下に、六方晶の半導体により形成された第３のＮ型半導体層を備える、半導体装置。
16. 請求項４から請求項１５までのいずれか一項に記載の半導体装置であって、
    前記第１のＮ型半導体層は、主に、ガリウムを含む窒化物半導体により形成されている、半導体装置。

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