JP2013172108A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 耐圧性能を向上させた、縦型ＧａＮ系の半導体装置およびその製造方法を提供する。
【解決手段】 開口部２８の壁面のチャネルが形成される再成長層２７と、ゲート電極Ｇと、開口部の両側、または該開口部の周囲、に位置して、ｎ型ＧａＮ系ドリフト層４内にまで届く側部開口３８と、チャネルに電気的に連結し、かつ開口部の両側、または該開口部のまわり、において側部開口に蓋をするように位置するソース電極Ｓとを備え、側部開口３８には、該ソース電極Ｓを、ｐ型ＧａＮ系バリア層に導電接続し、かつｎ型ＧａＮ系ドリフト層と絶縁する、接続構造５が設けられていることを特徴とする。
【選択図】 図１

Description

本発明は半導体装置およびその製造方法に関し、とくに大電流のスイッチングに用いられ、高い耐圧性能を有する縦型の半導体装置およびその製造方法に関するものである。

大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れており、とくにＧａＮ系半導体を用いたトランジスタは、大電力の制御用トランジスタとして注目されている。とくに厚み方向に電流を流す縦型トランジスタは、電流密度を高くできるため、注目を集めている。たとえばＧａＮ系半導体に開口部を設けて、その開口部の壁面に二次元電子ガス（２ＤＥＧ：２ Dimensional Electron Gas）のチャネルを含む再成長層を設けることで、移動度を高めながらオン抵抗を低くした縦型ＧａＮ系ＨＦＥＴ（Heterostructure Field Effect Transistor）の提案がなされている（特許文献１）。
一方、二次元電子ガスをチャネルとするＨＥＭＴ構造のＧａＮ系トランジスタにおいて、大電流を扱うとき、高ドレイン電圧印加時にチャネルのドレイン近傍に高電界領域が生成し、高エネルギーの電子によりアバランシェ破壊が起きる。このアバランシェ破壊によって正孔が形成されるが、ＧａＮ系半導体はワイドギャップなので、再結合定数が大きく消滅する割合は小さく、ｉ−ＧａＮバッファ層に、正孔が蓄積されてゆく。その結果、チャネルの増加、暴走に繋がるキンク現象を引き起こす。これを抑制するために、ｉ−ＧａＮ層もしくはｐＧａＮ層を経由する正孔引き抜き用電極を形成する構造が開示されている（特許文献２）。このＧａＮ系トランジスタは、横型トランジスタであるが、同様の正孔の蓄積は、縦型ＧａＮ系トランジスタでも生じると考えられ、正孔引き抜き電極の有効性が推察される。

特開２００６−２８６９４２号公報 米国特許ＵＳ６，５５５，８５１ Ｂ２

上記の開口部を設けた二次元電子ガスをチャネルとする縦型ＧａＮ系トランジスタでは、ｐ型ＧａＮバリア層のバックゲート効果により、オンオフのしきい値電圧を正方向にシフトさせ、かつあるレベルの縦方向耐圧性を得ている。しかし、縦型ＧａＮ系トランジスタにおいて、高いドレイン電圧を印加したとき、開口部に設けたゲート下部に電界が集中するため、耐圧性能は大きな制約を受ける。このような耐圧性の克服は、開口部を有する縦型トランジスタに特有の課題である。
さらに、引用文献１に記載のｐ型ＧａＮ系バリア層は、所定レベルのバックポテンシャル効果を得られるが、電位が固定されていないため、確実性に欠ける点がある。また、ｎ型層に挟まれて孤立状態では、引用文献２におけるｐ型層のように正孔引き抜きの機能は有しない。

本発明は、耐圧性能を向上させた、縦型ＧａＮ系の半導体装置およびその製造方法を提供することを目的とする。

本発明の半導体装置は、ＧａＮ系積層体に形成されたた縦型トランジスタである。この半導体装置では、ＧａＮ系積層体は、基板側から表面へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系キャップ層、を有し、ＧａＮ系積層体の表面からｎ型ＧａＮ系ドリフト層内に届く開口部と、開口部の壁面に沿うように位置し、二次元電子ガスによるチャネルが形成される再成長層と、再成長層の上に位置してチャネルを制御するゲート電極と、開口部の両側、または該開口部の周囲、に位置して、ＧａＮ系積層体の表面からｎ型ＧａＮ系ドリフト層内にまで届く側部開口と、チャネルに電気的に連結し、かつ開口部の両側、または該開口部のまわり、において側部開口に蓋をするように位置するソース電極とを備え、側部開口には、該ソース電極を、少なくともｐ型ＧａＮ系バリア層に導電接続し、かつｎ型ＧａＮ系ドリフト層と絶縁する、接続構造が設けられていることを特徴とする。

上記の構成によれば、ゲート電極が位置する開口部の両側、または開口部のまわりに、ｎ型ＧａＮ系ドリフト層内に届く側部開口が設けられる。このため、電界集中は、ゲート電極が位置する開口部だけでなく、その両側またはまわりに位置する側部開口にも形成される。この結果、ゲート電極が位置する開口部への電界集中は緩和され、その緩和分を側部開口へと分担させるようにできる。
また、チャネルは二次元電子ガスなので、ＧａＮ系積層体においてｐ型ＧａＮ系バリア層以外の層はｎ型またはｉ型のＧａＮ系半導体で形成される。とくに、ＧａＮ系キャップ層は、ソース電極がオーミック接触するため高濃度のｎ型ＧａＮ系キャップ層で形成される。このため、上記のｐ型ＧａＮ系バリア層は、上記表層側のｎ型ＧａＮ系半導体層と、電子がドリフトする比較的低濃度のｎ型ＧａＮ系ドリフト層とによって挟まれることになる。
上記の構成におけるｐ型ＧａＮ系バリア層は、（ｉ）バンドの正方向へのシフトによるピンチオフ特性の向上、（ｉｉ）上記の側部開口に比べれば作用は小さいが、縦方向耐圧性能の向上、（ｉｉｉ）接続構造が設けられることによる、キンク現象の防止、などの作用を発揮する。（ｉ）および（ｉｉ）は、上記の接続構造がなくても、すなわちｐ型半導体ということにより、いわゆるバックゲート効果により、その作用を得ることができる。しかし、ｐ型ＧａＮ系バリア層に接触する接続構造を設けることで、ドレイン電圧を高くしたときチャネルからドレイン電極にいたる間に生成する正孔をソース電極に引き抜くことができ、（ｉｉｉ）の作用を得ることができる。すなわち、接続構造は、ｐ型ＧａＮ系バリア層の正孔を呼び込み、ソース電極に引き抜くことができる。これにより、正孔の蓄積は解消し、キンク現象は防止される。
上記の側部開口は、ｎ型ＧａＮ系ドリフト層内にまで届くことが、ドレイン電極との距離を、ゲート電極下の開口部と同等にして電界集中を緩和する上で必須である。しかし、側部開口に設ける接続構造が、ソース電極とｎ型ＧａＮ系ドリフト層とを導電接続すると、二次元電子ガスによるチャネルの経路が無意味になり、トランジスタにならないので、接続構造とｎ型ＧａＮ系ドリフト層とは絶縁されていなければならない。

接続構造を、ｎ型ＧａＮ系ドリフト層との間に絶縁体を介在させて、ソース電極およびｐ型ＧａＮ系バリア層に接触する金属層とすることができる。
これによって、既存の方法を用いて接続構造を容易に形成することができる。ソース電極およびｐ型ＧａＮ系バリア層と、金属層との接触は、容易にオーミック接触することが可能である。

接続構造を、ｐ型ＧａＮ系バリア層とソース電極とに接触するｐ型半導体層とすることができる。
接続構造を形成するｐ型半導体層は、ｎ型ＧａＮ系ドリフト層とはｐｎ接合の障壁によって電気的に隔絶される。これによって、複雑な構造を形成することなく、目的とする回路構成を得ることができる。

接続構造のｐ型半導体層とｎ型ＧａＮ系ドリフト層との間に、絶縁体を介在させてもよい。
これによって、ｐｎ接合の障壁に頼ることなく絶縁体で絶縁するので、ｐｎ接合の電位障壁の大きさ等に無関係に、確実にｎ型ＧａＮ系ドリフト層とソース電極との絶縁をとることができる。

接続構造が金属層を含む場合、該金属層が前記ソース電極と前記チャネルとを導電接続してもよい。
通常、ソース電極とチャネルとは、複数の経路で電気的に連結されている。その中に、（ソース電極／接続構造の金属層／ｎ型ＧａＮ系キャップ層／チャネル）、および／または、（ソース電極／接続構造の金属層／チャネル）の経路を設けることができる。これによって、実質的にソース電極が拡大したとみることができ、オン抵抗などを小さくすることができる。

チャネルを含む再成長層と、ゲート電極との間に絶縁膜（ゲート絶縁膜）が介在した構成をとることができる。
これによって、ゲートに正電圧を印加したときのゲートリーク電流を抑制できるため、大電流動作が可能となる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。さらに、このとき、ゲート電極とドレイン電極との間にゲート絶縁膜が介在することになり、電界集中の緩和もしくは縦耐圧性能の向上を得ることができる。

本発明の半導体装置の製造方法は、ＧａＮ系半導体による縦型トランジスタを製造する。この方法は、ＧａＮ系基板上に、ｎ型ＧａＮ系ドリフト層と、ｐ型ＧａＮ系バリア層と、ｎ型ＧａＮ系キャップ層とを、順次、成長することでＧａＮ系積層体を形成する工程と、ＧａＮ系積層体の表面からｎ型ＧａＮ系ドリフト層内に届く開口部を設ける工程と、開口部の壁面に沿うように、二次元電子ガスによるチャネルを含む再成長層を形成する工程と、開口部の両側、または該開口部のまわりに、ＧａＮ系積層体の表面からｎ型ＧａＮ系ドリフト層内にまで届く側部開口を設ける工程と、側部開口に、ｎ型ＧａＮ系ドリフト層と絶縁した上で、少なくともｐ型ＧａＮ系バリア層に導電接続する接続構造を形成する工程と、チャネルに電気的に連結し、かつ接続構造と導電接続しながら側部開口に蓋をするように、ソース電極を形成する工程とを備えることを特徴とする。

上記の方法によって、ゲート電極下の開口部への電界集中を側部開口によって緩和し、ｐ型ＧａＮ系バリア層による上記の（ｉ）〜（ｉｉｉ）の効果を得られる半導体装置を、既存の方法で、容易に製造することができる。また、ｐ型ＧａＮ系バリア層は、ソース電極下に埋め込まれるので、小型のデバイスとすることができる。

本発明によれば、耐圧性能を向上させた、縦型ＧａＮ系の半導体装置等を得ることができる。

本発明の実施の形態１における縦型ＧａＮ系半導体装置を示す断面図である。 図１のＧａＮ系半導体装置を含むチップの部分平面図である。 図１のＧａＮ系半導体装置の製造において、（ａ）エピタキシャル積層体を形成した状態、（ｂ）開口部を形成するためのレジストパターンを形成した状態、を示す図である。 ＲＩＥによって開口部を設ける段階を示し、（ａ）はレジストパターンを配置した状態、（ｂ）はイオンを照射しながら開口を掘り下げて開口を拡大（後退）させてゆく状態、を示す図である。 開口部に再成長層を形成した後、（ａ）側部開口をあけ、（ｂ）絶縁膜を堆積し、（ｃ）側部開口を拡大するためにレジストパターンを設けた、状態を示す図である。 （ａ）側部開口を拡大し、（ｂ）リフトオフ法でレジストパターンを除去し、（ｃ）接続構造の金属層およびソース電極を形成した状態、を示す図である。 実施の形態１の変形例であり、本発明の一実施例を示す図である。 本発明の実施の形態２におけるＧａＮ系半導体装置を示す断面図である。 実施の形態２の変形例であり、本発明の一実施例を示す図である。 本発明の実施の形態３におけるＧａＮ系半導体装置を示す断面図である。

（実施の形態１）
図１は、本発明の実施の形態１における半導体装置であるＧａＮ系ＦＥＴ１０を示す断面図である。縦型のＧａＮ系ＦＥＴ１０は、導電性のＧａＮ基板１と、その上にエピタキシャル成長した、ｎ⁻型ＧａＮ系ドリフト層４／ｐ型ＧａＮバリア層６／ｎ^＋型ＧａＮ系キャップ層８、を備える。上記の、ｎ⁻型ＧａＮ系ドリフト層４／ｐ型ＧａＮ系バリア層６／ｎ^＋型ＧａＮ系キャップ層８は、連続して形成されたＧａＮ系積層体１５を形成する。ＧａＮ基板１の種類によっては、ＧａＮ基板１とｎ⁻型ＧａＮ系ドリフト層４との間にＡｌＧａＮ層またはＧａＮ層からなるバッファ層を挿入してもよい。

ＧａＮ基板１は、支持基体上にオーミック接触するＧａＮ層を有する基板であってもよいし、上述のように製品状態では、ＧａＮ基板等の相当の厚み部分が除去されてＧａＮ系積層体のエピタキシャル成長の下地膜としての薄いＧａＮ層のみが残った状態でもよい。これら、ＧａＮ基板、支持基体上にオーミック接触するＧａＮ層を有する基板、製品に薄く残された下地のＧａＮ層などを、単にＧａＮ基板と略称する場合もある。

ＧａＮ系積層体１５には、ｐ型ＧａＮ系バリア層６を貫通してｎ⁻型ＧａＮ系ドリフト層４内に至る開口部２８が設けられ、その開口部２８の壁面およびＧａＮ系積層体１５の表面（キャップ層８の表面）を被覆するように、エピタキシャル成長した再成長層２７が形成されている。再成長層２７は、ｉ(intrinsic)ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６で構成される。ｉＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ等の中間層を挿入してもよい。ゲート電極Ｇは再成長層２７に位置し、ドレイン電極ＤはＧａＮ基板１の裏面に位置する。ソース電極Ｓは、ＧａＮ系積層体１５上において再成長層２７にオーミック接触する。図１では、ソース電極Ｓは、再成長層２７に接触して再成長層２７上に位置するが、ｎ^＋型ＧａＮ系キャップ層８に接触してｎ^＋型キャップ層８上に位置しながら再成長層２７の端面にオーミック接触するようにしてもよい。
また、本実施の形態の最大の特徴の一つであるが、開口部２８の両側、またはそのまわりに、側部開口３８が設けられ、その側部開口３８に、ソース電極Ｓとｐ型ＧａＮ系バリア層６とを導電接続する接続構造５が設けられている。この接続構造５は、ｎ⁻型ＧａＮ系ドリフト層４との間は絶縁層５ｂによって絶縁されている。接続構造５は、ソース電極Ｓとｐ型ＧａＮ系バリア層とを導電接続する金属層５ａと、上記の絶縁層５ｂとで形成される。金属層５ａは、ｐ型ＧａＮ系バリア層６およびソース電極Ｓと、オーミック接触するのがオン抵抗の低減のために望ましい。

本実施の形態の縦型ＧａＮ系ＦＥＴ１０では、電子は、ソース電極Ｓから電子走行層２２を通りｎ⁻型ＧａＮ系ドリフト層４を経てドレイン電極Ｄへと、厚み方向または縦方向に流れる。この電子の経路において、ｐ型ＧａＮ系バリア層６は、ｎ⁻型ＧａＮ系ドリフト層４と、ｎ^＋型ＧａＮ系キャップ層８とに挟まれている。ｐ型ＧａＮ系バリア層６は、電子のバンドエネルギーを持ち上げ、かつ耐圧特性を向上するなどのバックゲート効果を発揮する。

本実施の形態におけるポイントはつぎのとおりである。
（１）ＧａＮ系半導体のようにワイドギャップの化合物半導体が対象とするスイッチングデバイスでは、一方の主面（ＧａＮ系積層体の表面）のソース電極Ｓと、そのソース電極に該ＧａＮ系積層体を挟んで対向するドレイン電極Ｄとの間に、数百ボルト〜千数百ボルトの高電圧が印加される。ソース電極Ｓはグランド電位に固定され、ドレイン電極Ｄに高電圧が印加される。またゲート電極Ｇは、チャネルの開閉のためにオフ時にマイナス数ボルト、たとえば−５Ｖに保持される。すなわちオフ動作時、ゲート電極Ｇが最低電位を保持する。ゲート電極Ｇとドレイン電極Ｄとの間の距離は、ソース電極Ｓとドレイン電極Ｄとの間の距離よりも小さく、オフ動作時には、ドレイン電極Ｄとゲート電極Ｇとの間には、上記の−５Ｖ分だけ高くなった電圧がかかる。すなわち、側部開口３８がなく、開口部２８だけがある構造では、電界は、ゲート電極Ｇが位置する開口部２８に集中する。とくに開口部２８の底部コーナーＫに電界が集中し、絶縁破壊が生じやすい。
上記の構成によれば、ゲート電極Ｇが位置する開口部２８の両側、または開口部まわりに、ｎ型ＧａＮ系ドリフト層６内に届く側部開口３８が設けられる。このため、電界集中は、ゲート電極が位置する開口部２８だけでなく、その両側またはまわりに位置する側部開口３８にも形成される。ゲート電極Ｇとドレイン電極Ｄとの電位差が同じ場合、ゲート電極が位置する開口部２８への電界集中は大幅に緩和され、その緩和分を側部開口３８へと分担させるようにする。
（２）また、チャネルは二次元電子ガスなので、ＧａＮ系積層体においてｐ型ＧａＮ系バリア層以外の層はｎ型またはｉ型のＧａＮ系半導体で形成される。とくに、ｎ型ＧａＮ系キャップ層は、ソース電極Ｓがオーミック接触するため高濃度のｎ^＋型ＧａＮ系キャップ層とされる。このため、上記のｐ型ＧａＮ系バリア層６は、上記表層側のｎ^＋型ＧａＮ系キャップ層８と、電子がドリフトする比較的低濃度のｎ⁻型ＧａＮ系ドリフト層４とによって挟まれることになる。
上記の構成におけるｐ型ＧａＮ系バリア層６は、（ｉ）バンドの正方向へのシフトによるピンチオフ特性の向上、（ｉｉ）側部開口に比べれば作用は小さいが縦方向耐圧性能の向上、（ｉｉｉ）接続構造が設けられることによる、キンク現象の防止、などの作用を発揮する。（ｉ）および（ｉｉ）は、上記の接続構造５がなくても、すなわちバリア層がｐ型半導体６ということにより、いわゆるバックゲート効果により、その作用を得ることができる。しかし、ｐ型ＧａＮ系バリア層６に接触する接続構造５を設けることで、ドレイン電圧を高くしたときチャネルからドレイン電極Ｄにいたる間に生成する正孔をソース電極Ｓに引き抜くことができ、（ｉｉｉ）の作用を得ることができる。すなわち、接続構造５は、ｐ型ＧａＮ系バリア層６の正孔を呼び込み、ソース電極Ｓに引き抜くことができる。以下、（ｉｉｉ）について詳細に説明する。
接続構造５がない場合、ｐ型ＧａＮ系バリア層６が配置されていても、ドレイン電圧を高めたとき、チャネルのドレイン側に高電界領域ができ、高エネルギーの電子によってアバランシェ破壊が起き、多数の正孔が形成される。ＧａＮ系半導体はワイドバンドギャップなので、再結合時定数が長く、ＧａＮ系積層体１５もしくはｐ型ＧａＮ系バリア層６には正孔が蓄積されてゆく。ＧａＮ系半導体層は正孔のフェルミ準位に対して接地されておらず、正孔が蓄積されることでチャネル近傍のポテンシャルが下降、伝導帯の電子濃度が増加する。その結果、ドレイン電流−ドレイン電圧の飽和領域でドレイン電流の増大などの暴走を招く。
ｐ型ＧａＮ系バリア層６とソース電極Ｓとを導電接続する接続構造５を設けることで、アバランシェ破壊が生じて正孔が多数形成されても、接続構造５を通じてソース電極Ｓに引き抜くことができるので、正孔の蓄積は解消し、キンク現象は防止される。
（３）側部開口５は、ｎ型ＧａＮ系ドリフト層６内にまで届くことが、ドレイン電極Ｄとの距離を、ゲート電極下の開口部２８と同等にして電界集中を緩和する上で必須である。しかし、側部開口３８に設ける接続構造５が、ソース電極Ｓとｎ型ＧａＮ系ドリフト層４とを導電接続すると、二次元電子ガスによるチャネルの経路が無意味になり、トランジスタにならないので、接続構造５とｎ型ＧａＮ系ドリフト層４とは絶縁されていなければならない。

ｐ型ＧａＮ系バリア層６は、ｐ型ＧａＮ層でもよいし、ｐ型ＡｌＧａＮ層でもよい。ｐ型ＡｌＧａＮ層とした場合、さらにバンドを正方向に持ち上げることができピンチオフ特性をさらに向上することができる。ｐ型ＧａＮ系バリア層６のキャリア濃度は、通常、５×１０^１６ｃｍ^−３程度であるが、バックゲートの効果を高めるために、高濃度のｐ^＋型ＧａＮ系バリア層とする場合もある。

上記のＧａＮ系積層体は、ＧａＮの所定結晶面上にエピタキシャル成長されたものであるが、その下地のＧａＮは、上記のように、ＧａＮ基板でも、または支持基体上のＧａＮ膜でもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。その薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。

図２は、図１に示す縦型ＧａＮ系ＦＥＴ１０の平面図である。この平面図によれば、縦型ＧａＮ系ＦＥＴ１０におけるゲート電極Ｇおよび開口部２８は六角形であり、平面的に稠密に配置することができる。さらに、その開口部２８の両側またはまわりに側部開口３８が設けられ、その側部開口３８に接続構造５が形成されている。ただ、これらの側部開口３８および接続構造５は、ソース電極Ｓによって完全に覆われている。これより、側部開口３８、および、接続構造５は、面積的に何ら付加部分を設けることなく配置されている。このため、平面的に稠密に配置されて小型サイズを維持したまま、電界集中の緩和もしくは縦方向の耐圧性能の向上、およびキンク現象に対する備えを設けることができる。
各素子のゲート電極Ｇは、ゲートパッド１３から延び出るゲート配線１２によって導電接続され、チャネルをすべて同じように制御する。

ｎ⁻型ＧａＮ系ドリフト層４は、たとえば、厚み１μｍ〜２５μｍ、キャリア濃度０．２×１０^１６ｃｍ^−３〜２０．０×１０^１６ｃｍ^−３とするのがよい。ｐ型ＧａＮ系バリア層６は、厚み０．１μｍ〜１０μｍ、キャリア濃度０．５×１０^１６ｃｍ^−３〜５０×１０^１６ｃｍ^−３とするのがよい。ｐ型ＧａＮ系バリア層６のバックゲート効果の機能を重視する場合には、キャリア濃度を高めて、１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３とすることができる。ｎ^＋型ＧａＮ系キャップ層８は、厚み０．１μｍ〜３μｍ、キャリア濃度１．０×１０^１７ｃｍ^−３〜３０．０×１０^１７ｃｍ^−３とするのがよい。

再成長層２７において、電子走行層２２は厚み５ｎｍ〜１００ｎｍ程度とし、電子供給層２６は厚み１ｎｍ〜１００ｎｍ程度とするのがよい。電子走行層２２の厚みが５ｎｍより薄いと、２ＤＥＧと電子供給層２６／電子走行層２２の界面が近接しすぎて２ＤＥＧの移動度を低下させる。電子走行層２２の厚みが１００ｎｍを超えると、ｐ型ＧａＮ層６の効果が薄れ、ピンチオフ特性が劣化するので、１００ｎｍ以下とするのがよい。

−製造方法−
次に、本実施の形態における縦型ＧａＮ系の半導体装置１０の製造方法を説明する。具体的にするために、ＧａＮ系層を、ＧａＮ層と記載する。まず、図３（ａ）に示すように、支持基体上にオーミック接触するＧａＮ層を有する基板１またはＧａＮ基板１の上に、ｎ⁻型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ^＋型ＧａＮキャップ層８、の積層体１５をエピタキシャル成長する。これらの層の形成は、例えば、ＭＯＣＶＤ（有機金属化学気相成長）法を用いる。またはＭＯＣＶＤ法でなくＭＢＥ(分子線エピタキシャル)法を用いてもよい。これにより結晶性の良いＧａＮ系半導体層を形成できる。また、各層の膜厚、キャリア濃度は、次のとおりである。
ｎ⁻型ＧａＮドリフト層４：厚み５．０μｍ、キャリア濃度５．０×１０^１５ｃｍ^−３
ｐ型ＧａＮ層６：厚み０．５μｍ、キャリア濃度５．０×１０^１８ｃｍ^−３
ｎ^＋型ＧａＮキャップ層８：厚み０．３μｍ、キャリア濃度５．０×１０^１７ｃｍ^−３

次に、図３（ｂ）に示すように、ｎ^＋型ＧａＮキャップ層８上に、通常の露光技術を用いて、所定領域にレジストパターンＭ１を形成する。ここで形成するレジストパターンＭ１は、平面形状が六角形、断面形状が台形（メサ型）である。
その後、図４（ａ）に示すように、誘導結合プラズマ（Inductivity Coupled Plasma）を用いて生成した高密度プラズマを用いたＲＩＥ(Reactive Ion Etching：反応性イオンエッチング)により、ｎ^＋型ＧａＮキャップ層８、ｐ型ＧａＮ層６、およびｎ⁻型ＧａＮドリフト層４の一部をエッチングし、開口部２８を形成する。これにより、ｎ^＋型ＧａＮキャップ層８、ｐ型ＧａＮ層６、およびｎ⁻型ＧａＮドリフト層４の端面は、開口部２８に露出して開口部の壁面を構成する。この時点で、開口部２８の壁面には、深さ数ｎｍ（１ｎｍ〜２０ｎｍ程度）にわたって、エッチングダメージが発生している。なお、開口部２８の壁面は、基板表面に対し約１０°〜９０°の傾斜面となっている。ただし、本発明では、製法を問わなければ、最も広くは、基板表面に対し０°超え９０°以下である。側部開口３８についても同様である。上記の傾斜面の基板表面に対する角度は、ＲＩＥ法で用いる塩素ガスのガス圧および他のガスとの流量比により制御可能である。ＲＩＥが終了すると、有機洗浄を行い、アッシング等により、レジストパターンＭ１を除去する。

続いて、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液をエッチング液として、開口部壁面の異方性ウエットエッチングを行う（８０℃、数分〜数時間）。異方性ウエットエッチングによって、高密度プラズマを用いたＲＩＥによって開口部２８の壁面に生じたエッチングダメージを除去する。同時に、ｎ^＋型ＧａＮキャップ層８、ｐ型ＧａＮ層６の端面の一部にそれぞれのｍ面を露出させる。
開口部２８の側面は、複数のほぼ基板面に垂直な面Ｓ_１と、各面Ｓ_１の間を補完するように形成された傾斜した面Ｓ_３とが、開口部の側面の傾斜方向（傾斜角度θ）に混在して形成されている。縦型ＦＥＴ１０では、主面が｛０００１｝面であるＧａＮ基板１の場合、六方晶のＧａＮ層、およびＡｌＧａＮ層を｛０００１｝面（以下、Ｃ面とする）を成長面として、エピタキシャル成長させている。したがって、ｎ^＋型ＧａＮキャップ層８における垂直な面Ｓ_１は、｛１−１００｝面（以下、ｍ面とする）となる。ｍ面は、Ｃ面とは異なり無極性面である。このため、ｍ面を成長面として、ＧａＮ電子走行層２２、ＡｌＧａＮ電子供給層２６を再成長させることによって、ピエゾ電荷等の分極電荷がＡｌＧａＮ２６／ＧａＮ２２のヘテロ界面に生じない。このためチャネルの最低エネルギーを低下させる向きの電界は生じない。これによって、より一層、ピンチオフ特性の向上を得ることができる。
図４（ｂ）等における開口部２８の壁面の傾斜角θが９０°に近いほど、壁面におけるｍ面または面Ｓ_１の占める割合が高くなる。よって、縦型ＦＥＴ１０においてピンチオフ特性を一層向上するためには、傾斜角θが９０°に近い方が好ましく、たとえば６０°以上とするのがよい。

エッチングダメージの深さは、ＲＩＥの処理条件によって異なる。また、開口部境界面に対するｍ面の割合は製造する縦型ＦＥＴ１０の仕様によって異なる。したがって、これらの条件を考慮して、異方性エッチングは、エッチングダメージを除去でき、かつ、所定の特定が得られるようなエッチングの条件で行えばよい。なお、異方性ウエットエッチングを行うためのエッチング液は、ＴＭＡＨ水溶液に限らない。エッチング液として、基板の材質に応じて適切なものを用いればよい。
図４（ｂ）において、開口部２８は、図２に示すように平面形状が六角形となる。

次に、再成長層２７を構成する、ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６を、開口部２８の壁面および開口部２８の周囲のＧａＮ系積層体１５上に形成する。ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ中間層を挿入してもよい。再成長層２７の成長では、まず、ＭＯＣＶＤを用いて、不純物を添加しないＧａＮ電子走行層２２を形成する。ＭＯＣＶＤにおける成長温度は、１０２０℃とする。ＡｌＮ中間層を挿入する場合は、その後、成長温度を１０８０℃として、ＡｌＮ中間層およびＡｌＧａＮ電子供給層２６を形成する。これによって開口部２８の表面に沿って電子走行層２２、ＡｌＮ中間層、電子供給層２６からなる再成長層２７を形成する。なお、一例を挙げると、形成するＧａＮ電子走行層２２、ＡｌＮ中間層、およびＡｌＧａＮ電子供給層２６の厚さは、それぞれ １００ｎｍ、１ｎｍ、２４ｎｍであり、ＡｌＧａＮ電子供給層２６のＡｌ組成比は、２５％である。

再成長層の形成では、開口部２８の壁面での成長速度の低下を避けるため、ＧａＮ系積層体１５の成長温度より低い温度で、かつ高いＶ／ＩＩＩ比で形成することが好ましい。さらに、電子走行層２２の形成から中間層および電子供給層２６を形成するために成長温度を昇温する際、結晶表面へのダメージを低減するため短時間で昇温することが好ましい。例えば、２０分以下の時間で昇温することが好ましい。なお、ＭＯＣＶＤ法でなくＭＢＥ法を用いてもよい。

その後、図５（ａ）に示すようにレジストパターンＭ２を形成し、このレジストパターンＭ２をマスクにして側部開口３８ａをドライエッチングにより設ける。このあと、図５（ｂ）に示すように絶縁層５ｂを全面に形成する。絶縁層５ｂは、側部開口３８の底部に設けることが目的であるが、とりあえず全面に堆積する。次いで、図５（ｃ）に示すように、絶縁膜５ｂ上に、レジストパターンＭ３を形成する。側部開口３８の底部の絶縁膜５ｂ上にもレジストパターンＭ３を形成する。このレジストパターンＭ３をマスクにして、図６（ａ）に示すように、エッチングによって先の側部開口３８ａよりも大径の側部開口３８を設ける。この大径の側部開口３８を形成するとき、絶縁層５ｂも一緒に、除去するのがよい。大径の側部開口３８は、図６（ａ）に示すように、ｐ型ＧａＮバリア層６に少し入った深さまでとするのがよい。このあと、図６（ｂ）に示すように、レジストパターンＭ２，Ｍ３を除去し、マスクパターン間の絶縁膜５ｂをリフトオフする。このあと接続構造５の金属層５ａおよびソース電極Ｓを形成するためのレジストパターンＭ４を形成し、金属層５およびソース電極Ｓを、順次、形成する。レジストパターンＭ４を除去しながら、金属層５ａおよびソース電極Ｓの層をリフトオフする。このあと、ゲート電極Ｇおよびドレイン電極Ｄを形成することができる。

接続構造５の金属層５ａの形成にあたっては、上記の手順で、底部に絶縁層５ｂが設けられた側部開口３８の所定深さ位置までＴｉ／Ａｌ膜を形成する。その後、ソース電極ＳとしてＴｉ／Ａｌ膜を、側部開口３８を塞ぐように形成する。その後、窒素雰囲気中において８００℃の温度で３０秒の熱処理を行う。これにより、Ｔｉ／Ａｌ膜とＧａＮ積層体（ｐ型ＧａＮバリア層６、ｎ^＋型ＧａＮキャップ層８）または再成長層２７との界面に合金層を形成する。この結果、オーミック接触抵抗が０．４Ωｍｍ程度の良好なオーミックコンタクトを有する、金属層５ａおよびソース電極Ｓを形成することができる。
ソース電極Ｓとしては、Ｔｉ／Ａｌ以外にも再成長層２７とオーミックコンタクトする金属であれば何でもよい。また、ソース電極ＳとしてＴｉ／Ａｌを蒸着する前に、塩素系ガスを用いたＲＩＥ法によるエッチングで、ＡｌＧａＮ電子供給層２６およびＡｌＮ中間層を除去することが好ましい。この場合、中間層による電子のバリアがなく、オーミックコンタクトにおける抵抗を０．２Ωｍｍに低減することができる。また、金属層５ａを、ソース電極Ｓの材料と同じにしなくてもよい。

ゲート電極Ｇの形成にあたっては、まず、通常の露光技術を用い、所定の開口部を有するフォトレジストを形成する。次に、蒸着法およびリフトオフ法を用い、開口部２８に形成したＡｌＧａＮ電子供給層２６に沿ってＮｉ／Ａｕ膜を形成する。なお、ゲート電極Ｇとしては、Ｎｉ／Ａｕ以外にも例えばＰｔ／Ａｕ、Ｐｄ／ＡｕおよびＭｏ／Ａｕ等のＧａＮ系半導体とショットキ接合を形成する金属であってもよい。

その後、ゲート電極Ｇおよびソース電極Ｓに接続する配線層(図示せず)を形成し、トランジスタ表面を保護する絶縁膜層(図示せず)を形成する。絶縁膜層としては、例えば、窒化シリコン膜、酸化シリコン膜または窒化酸化シリコン膜をトランジスタ表面全体を覆うように形成する。また、ボンディングパッド部(図示せず)の絶縁膜層をＲＩＥ法を用いて除去する。以上によりウェーハ表面の製造工程が完了する。

ドレイン電極Ｄの形成にあたっては、まず、ウェーハ表面をフォトレジストで保護する。支持基体上にオーミック接触するＧａＮ層を有する基板１の裏面に、蒸着法を用い、Ｔｉ／Ａｌ膜を形成する。ウェーハ表面のフォトレジストを除去した後、８５０℃の温度で３０秒間熱処理する。これにより、支持基体上にオーミック接触するＧａＮ層を有する基板１とドレイン電極Ｄの金属が合金を形成し、基板１とドレイン電極Ｄがオーミックコンタクトする。以上により図１に示す縦型ＧａＮ系ＦＥＴ１０が完成する。

なお、ドレイン電極ＤをＧａＮ基板１の裏面に形成しているが、ｎ⁻型ＧａＮドリフト層４においてソース電極Ｓと相対する面にドレイン電極Ｄを形成するようにしてもよい。例えば、ｎ⁻型ＧａＮドリフト層４とＧａＮ基板１との間にｎ型のＧａＮコンタクト層を設け、表面側からコンタクト層に接続されるドレイン電極を形成することもできる。

（実施の形態１の変形例）
図７は、実施の形態１の変形例の半導体装置１０であり、本発明の一実施例を示す図である。本変形例では、側部開口３８に設けられる接続構造５の構造が簡単である点に特徴がある。すなわち側部開口３８は、溝幅に段差がなく、幅が同じ溝である。このため、絶縁膜５ｂ／金属層５ａの形成工程が大幅に簡単化される。
開口部２８の底部とくにコーナー部Ｋにおける電界集中が側部開口３８によって緩和される作用、接続構造５によってｐ型ＧａＮ系バリア層６とソース電極Ｓとが導電接続されることによる正孔の引き抜き作用、などは、すべて実施の形態１の説明があてはまる。

（実施の形態２）
図８は、本発明の実施の形態２における半導体装置である縦型のＧａＮ系ＦＥＴ１０を示す断面図である。基板１、ＧａＮ系積層体１５、開口部２８、二次元電子ガスによるチャネルを含む再成長層２７、側部開口３８などの構成は、実施の形態１と共通である。実施の形態１と異なる点は、接続構造５をｐ^＋型ＧａＮ系層５ｐで形成した点にある。この接続構造５（５ｐ）が、本実施の形態の特徴でもある。

ｐ^＋型ＧａＮ系層５ｐは、ｐ型ＧａＮ系バリア層６およびソース電極Ｓとは、低抵抗の接触を確実に実現することができる。一方、ｎ⁻型ＧａＮ系ドリフト層４とはｐｎ接合の障壁で、電気的に隔てられる。このため、電気回路として実施の形態１における（金属層５ａ／絶縁層５ｂ）の果たす役割を、ｐ^＋型ＧａＮ系層５ｐによって代替することができる。これによって、接続構造５の構成を簡単化することができる。その他の部分の作用、たとえば開口部２８の底部とくにコーナー部Ｋにおける電界集中が側部開口３８によって緩和される作用などは、すべて実施の形態１の説明があてはまる。

（実施の形態２の変形例）
図９は、実施の形態２の変形例の半導体装置１０であり、本発明の一実施例を示す図である。本変形例では、側部開口３８内の接続構造５を、（ｐ^＋型ＧａＮ系層５ｐ／絶縁層５ｂ）によって構成する点に特徴がある。絶縁層５ｂを、ｐ^＋型ＧａＮ系層５ｐとｎ⁻型ＧａＮ系ドリフト層４との間に介在させることで、ｐｎ接合の電位障壁の大きさ等を気にせず、両者間の絶縁を確実にとることが可能になる。
その他の部分の作用、たとえば開口部２８の底部とくにコーナー部Ｋにおける電界集中が側部開口３８によって緩和される作用などは、すべて実施の形態１の説明があてはまる。

（実施の形態３）
図１０は、本発明の実施の形態３における半導体装置であるＧａＮ系ＦＥＴ１０を示す断面図である。本実施の形態の半導体装置１０と、図１に示す実施の形態１の半導体装置との相違は、ゲート電極Ｇと、チャネルを含む再成長層２７との間に、ゲート絶縁膜９を介在させた点にある。ゲート電極Ｇ下に絶縁層９を配置することで、ゲート電極Ｇに正電圧を印加したときのゲートリーク電流を抑制できるため、大電流動作が可能となる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。さらに、ゲート電極とドレイン電極との間に絶縁膜が介在することになり、電界集中の緩和もしくは縦耐圧性能の向上を得ることができる。

製造方法としては、実施の形態１の製造方法において、ゲート電極Ｇを形成する前に、例えば酸化シリコン膜からなる絶縁膜９をＣＶＤ(Chemical Vapor Deposition)法やスパッタ法を用いて、開口部２８内のＡｌＧａＮ電子供給層２６に沿って１０ｎｍ形成することができる。これにより、ＭＩＳ−ＨＦＥＴ構造を有する、本実施の形態における縦型の半導体装置とできる。絶縁膜９としては、上記酸化シリコン膜以外にも、窒化シリコン膜、酸化アルミニウム膜を使用してもよい。
ＭＩＳ構造以外の部分の作用、たとえば開口部２８の底部とくにコーナー部Ｋにおける電界集中が側部開口３８によって緩和される作用などは、すべて実施の形態１の説明があてはまる。

上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。

本発明によれば、ゲート／チャネルが設けられる開口部の両側、もしくはそのまわりにドリフト層内に届く側部開口を設け、その側部開口内に、接続構造を配置することで、開口部の底部に生じる電界集中を緩和して耐圧性能を向上させることができる。さらに、上記の接続構造が、ソース電極とｐ型バリア層とを導電接続することで、ｐ型バリア層に集積される正孔をソース電極に引き抜くことができる。上記の構成によって、これまで懸案であった、耐圧性能などの耐久性向上を実現することができる。

１ ＧａＮ基板、４ ｎ⁻型ＧａＮ系ドリフト層、５ 接続構造、５ａ 金属層、５ｂ 絶縁層、５ｐ ｐ^＋型ＧａＮ系層、６ ｐ型ＧａＮ系バリア層、８ ｎ^＋型ＧａＮ系キャップ層、９ ゲート絶縁膜、１０ 縦型ＧａＮ系半導体装置、１２ ゲート配線、１３ ゲートパッド、１５ ＧａＮ系積層体、２２ ＧａＮ電子走行層、２６ ＡｌＧａＮ電子供給層、 ２７ 再成長層、２８ 開口部、２８ｂ 開口部の底部、３８ 側部開口、Ｓ
ソース電極、Ｇ ゲート電極、Ｄ ドレイン電極、Ｋ 開口部の底部コーナー、Ｍ１〜Ｍ４ レジストパターン。

Claims (7)

1. ＧａＮ系積層体に形成された縦型トランジスタであって、
   前記ＧａＮ系積層体は、基板側から表面へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系キャップ層、を有し、
   前記ＧａＮ系積層体の表面から前記ｎ型ＧａＮ系ドリフト層内に届く開口部と、
   前記開口部の壁面に沿うように位置し、二次元電子ガスによるチャネルが形成される再成長層と、
   前記再成長層の上に位置して前記チャネルを制御するゲート電極と、
   前記開口部の両側、または該開口部のまわり、において、前記ＧａＮ系積層体の表面から前記ｎ型ＧａＮ系ドリフト層内にまで届く側部開口と、
   前記チャネルに電気的に連結し、かつ前記開口部の両側、または該開口部の周囲において前記側部開口に蓋をするように位置するソース電極とを備え、
   前記側部開口には、該ソース電極を、少なくとも前記ｐ型ＧａＮ系バリア層に導電接続し、かつ前記ｎ型ＧａＮ系ドリフト層と絶縁する、接続構造が設けられていることを特徴とする、半導体装置。
2. 前記接続構造が、前記ｎ型ＧａＮ系ドリフト層との間に絶縁体を介在させて、前記ソース電極およびｐ型ＧａＮ系バリア層に接触する金属層であることを特徴とする、請求項１に記載の半導体装置。
3. 前記接続構造が、前記ｐ型ＧａＮ系バリア層と前記ソース電極とに接触するｐ型半導体層であることを特徴とする、請求項１に記載の半導体装置。
4. 前記ｐ型半導体層と前記ｎ型ＧａＮ系ドリフト層との間に、絶縁体が介在することを特徴とする、請求項３に記載の半導体装置。
5. 前記接続構造が金属層を含む場合、該金属層が前記ソース電極と前記チャネルとを導電接続することを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記チャネルを含む再成長層と、前記ゲート電極との間に絶縁膜が介在することを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
7. ＧａＮ系半導体による縦型トランジスタの製造方法であって、
   ＧａＮ系基板上に、ｎ型ＧａＮ系ドリフト層と、ｐ型ＧａＮ系バリア層と、ｎ型ＧａＮ系キャップ層とを、順次、成長することでＧａＮ系積層体を形成する工程と、
   前記ＧａＮ系積層体の表面から前記ｎ型ＧａＮ系ドリフト層内に届く開口部を設ける工程と、
   前記開口部の壁面に沿うように、二次元電子ガスによるチャネルを含む再成長層を形成する工程と、
   前記開口部の両側、または該開口部のまわりに、前記ＧａＮ系積層体の表面から前記ｎ型ＧａＮ系ドリフト層内にまで届く側部開口を設ける工程と、
   前記側部開口に、前記ｎ型ＧａＮ系ドリフト層と絶縁した上で、少なくとも前記ｐ型ＧａＮ系バリア層に導電接続する接続構造を形成する工程と、
   前記チャネルに電気的に連結し、かつ前記接続構造と導電接続しながら前記側部開口に蓋をするように、ソース電極を形成する工程とを備えることを特徴とする、半導体装置の製造方法。

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