JP2018046163A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】簡易に製造することができるとともに、耐圧を維持したまま、所定のゲート閾値電圧に設定することができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】炭化珪素基板１０のおもて面側に、トレンチゲート構造のＭＯＳゲートが設けられている。トレンチゲート構造を構成するゲートトレンチ８は、ｎ+型ソース領域６およびｐ型ベース領域３を貫通してｎ-型ドリフト領域２に達する。隣り合うゲートトレンチ８間には、ゲートトレンチ８と離して、ｐ型ベース領域３を深さ方向に貫通してｎ-型ドリフト領域２に達する第１ｐ+型領域４が設けられている。第１ｐ+型領域４は、ｐ++型コンタクト領域７の直下に設けられている。第１ｐ+型領域４の幅ｗ２は、ゲートトレンチ８の幅ｗ１よりも狭い。ゲートトレンチ８の底部には、第２ｐ+型領域５が設けられている。第１，２ｐ+型領域４，５は、炭化珪素エピタキシャル成長層である。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）と比較して、バンドギャップが３倍程度広く、絶縁破壊電界強度が１桁近く大きい、および、電子の飽和ドリフト速度が大きい、という優れた物性を有する。このため、従来よりパワー半導体装置の材料としてシリコンが広く用いられているが、シリコンを用いたパワー半導体装置の性能を超えるためには、パワー半導体装置の材料として炭化珪素を用いることが有効である。

また、従来、スイッチングデバイスである縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）では、半導体基板上に平板状にＭＯＳゲートを設けたプレーナゲート構造と、半導体基板に形成したトレンチ内にＭＯＳゲートを埋め込んだトレンチゲート構造と、の２種類のＭＯＳゲート構造が広く知られている。

最近の縦型パワー半導体装置においては、トレンチゲート構造が注目されている。トレンチゲート構造では、チャネルが基板おもて面に垂直に形成されるため、チャネルが基板おもて面に平行に形成されるプレーナゲート構造よりもセル幅を縮小することができる。これによって、単位面積当たりのセル密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利になるからである。

このような理由から、シリコンを用いた縦型ＭＯＳＦＥＴにおいても、プレーナゲート構造からトレンチゲート構造へと移行してきた経緯がある。このため、炭化珪素を用いた縦型ＭＯＳＦＥＴにおいても、シリコンを用いた縦型ＭＯＳＦＥＴと同様に、最終的にはトレンチゲート構造が求められる。

しかしながら、炭化珪素を用いた縦型ＭＯＳＦＥＴでは、チャネル付近の残留炭素（Ｃ）の悪影響や、トレンチゲート構造の加工の難しさから、トレンチゲート構造を採用した場合、シリコンを用いた縦型ＭＯＳＦＥＴよりもチャネル移動度が大きく低下する。このため、チャネル抵抗が高くなり、シリコンに対する優位性が低下する。チャネル抵抗を低下させるためには、チャネル長を短くしたり、ベース領域の、チャネルが形成されるトレンチ側壁に沿った部分の不純物濃度を低くしてチャネルの極性が反転されやすくするなどの対策を行うことが挙げられる。しかしながら、チャネル長を短くした場合、ドリフト領域とソース領域との距離が近づくため、パンチスルー（ゲート電圧を印加しない状態でドレイン−ソース間に電流が流れる現象）しやすくなり、耐圧（耐電圧）低下が懸念される。

また、ベース領域の不純物濃度を低くした場合、ゲート電圧印加時にゲート絶縁膜とベース領域との境界からベース領域内に多数キャリアの空乏層（チャネル）が広がりやすくなる。これにより、チャネルにかかる電界強度が弱くなるため、チャネル内の少数キャリア密度が上がりにくく、チャネル内の少数キャリア密度を増やしてチャネルの極性を反転させるために高いゲート電圧を印加する必要があり、ベース領域の不純物濃度を低くすることによって得られるゲート閾値電圧を低くする効果は小さい。すなわち、ゲート閾値電圧を基準にすると、ゲート閾値電圧を上げたい場合はベース領域の不純物濃度を十分に上げる必要があるためチャネル抵抗が上がりすぎ、ゲート閾値電圧を下げたい場合はベース領域の不純物濃度を必要以上に下げることになり、耐圧低下が懸念される。耐圧とは、アバランシェ降伏が起こる電圧である。

炭化珪素を用いたトレンチゲート構造の縦型ＭＯＳＦＥＴとして、トレンチ内壁に沿って電子移動度の大きいｎ型領域を設けることで、チャネル抵抗を低減させたｎチャネル型ＭＯＳＦＥＴが提案されている（例えば、下記特許文献１（第００３２段落、第１図）参照。）。下記特許文献１では、ｐ型ベース領域の、ゲート閾値電圧を決定する因子であるトレンチ側壁に沿った部分をｎ型化することで、チャネル抵抗を低減している。

また、炭化珪素を用いたトレンチゲート構造の別の縦型ＭＯＳＦＥＴとして、半導体材料として炭化珪素を用い、隣り合うトレンチ間に挟まれたｐ型ベース領域の幅を狭くし、かつ不純物濃度を低くした装置が提案されている（例えば、下記特許文献２（第００３３〜００３４段落、第１〜３図）参照。）。下記特許文献２では、ｐ型ベース領域の幅を狭くすることで多数キャリアの空乏層の広がりを抑制し、耐圧低下を抑制している。

特許第４６７８９０２号公報 特開２０１１−０２３６７５号公報

しかしながら、ｐ型ベース領域の、トレンチ側壁に沿った部分を、低不純物濃度としたり、上記特許文献１のようにｎ型化した構造をイオン注入で形成する場合、基板おもて面に垂直な方向からのｎ型不純物のイオン注入では、トレンチ側壁へのｎ型不純物の注入量が少なかったり、ｎ型不純物の注入深さが浅くなるという問題がある。このため、ｎ型不純物の注入量および注入深さを確保するためには、基板おもて面に対して斜めの方向からトレンチ側壁にｎ型不純物をイオン注入する必要があるが、トレンチの側壁ごとに注入角度を変えてイオン注入を行う必要があるため、イオン注入回数が増えるという新たな問題が生じる。

また、上記特許文献１では、トレンチ底部に沿ってｎ型領域が設けられていることで、トレンチ底部におけるｎ型不純物濃度が高くなる。このため、ＭＯＳＦＥＴのオフ時にトレンチ底部への電界集中が強くなり、トレンチ底部に沿った部分でゲート絶縁膜の絶縁破壊による耐圧低下の虞がある。上記特許文献２では、トレンチ間隔を狭くする部分で、ＭＯＳゲート構造の形成が困難である。また、トレンチ底部がベース領域とドリフト領域との間のｐｎ接合よりもドレイン側に位置するため、ＭＯＳＦＥＴのオフ時にトレンチ底部への電界集中が強くなり、トレンチ底部においてゲート絶縁膜の絶縁破壊による耐圧低下の虞がある。

この発明は、上述した従来技術による問題点を解消するため、簡易に製造することができるとともに、耐圧を維持したまま、所定のゲート閾値電圧に設定することができる半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側の表面に、第２導電型の第２半導体層が設けられている。前記第２半導体層の内部に、第１導電型の第１半導体領域が選択的に設けられている。トレンチは、前記第１半導体領域および前記第２半導体層を深さ方向に貫通して前記第１半導体層に達する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記トレンチと離して、前記第２半導体層を深さ方向に貫通して前記第１半導体層に達する第２導電型の第２半導体領域が設けられている。前記第２半導体領域は、前記第２半導体層よりも不純物濃度が高い。前記第１半導体層の内部に、前記第２半導体層および前記第２半導体領域と離して、第２導電型の第３半導体領域が設けられている。前記第３半導体領域は、前記トレンチの底部を覆う。前記第３半導体領域は、前記第２半導体層よりも不純物濃度が高い。第１電極は、前記第１半導体領域および前記第２半導体層に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられている。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の幅は、前記トレンチの幅よりも狭いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の前記第２電極側の端部は、前記トレンチの底部よりも前記第２電極側に位置することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の内部に選択的に設けられた第２導電型の第４半導体領域をさらに備える。前記第４半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記第１電極は、前記第１半導体領域および前記第４半導体領域に接する。前記第２半導体領域は、前記第４半導体領域の前記第２電極側に設けられ、前記第４半導体領域に接することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の内部において、前記第２半導体領域の前記第２電極側に設けられた第２導電型の第５半導体領域をさらに備えることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域の幅は、前記第２半導体領域の幅よりも広いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域は、前記第２半導体領域の前記第２電極側の端部を覆うことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記半導体基板のおもて面に平行に延びる直線状のレイアウトに設けられている。前記第２半導体領域および前記第５半導体領域は、前記トレンチが直線状に延びる方向に平行な直線状のレイアウトに設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記半導体基板のおもて面に平行に延びる直線状のレイアウトに設けられている。前記第２半導体領域は、前記トレンチが直線状に延びる方向に平行な直線状のレイアウトに設けられている。前記第５半導体領域は、前記第２半導体領域が直線状に延びる方向に所定の間隔で複数配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、エピタキシャル成長層であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、エピタキシャル成長層であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップの広い半導体は炭化珪素であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の、前記第１半導体層側に対して反対側の面は（０００１）面であり、前記トレンチの側壁は｛１−１００｝面であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層は、最も不純物濃度の高い位置から深さ方向に高低差をもつガウス分布状の第２導電型不純物濃度プロファイルを有することを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、第１導電型の第１半導体層をエピタキシャル成長させる第１工程を行う。次に、前記第１半導体層の上に、第２導電型の第２半導体層をエピタキシャル成長させる第２工程を行う。次に、前記第２半導体層を深さ方向に貫通して前記第１半導体層に達する第１トレンチと、前記第２半導体層を深さ方向に貫通して前記第１半導体層に達する、前記第１トレンチよりも幅の狭い第２トレンチと、を互いに離して形成する第３工程を行う。次に、前記第２半導体層の表面および前記第１トレンチの内壁に沿って、前記第２半導体層よりも不純物濃度の高い第２導電型の第３半導体層をエピタキシャル成長させるとともに、前記第２トレンチの内部を前記第３半導体層で完全に埋める第４工程を行う。次に、前記第３半導体層の、前記第１トレンチの側壁の部分を除去して、前記第１トレンチの側壁に前記第１半導体層および前記第２半導体層を露出させる第５工程を行う。次に、隣り合う前記第１トレンチ間に残る前記第３半導体層に、前記第１トレンチの側壁に露出し、かつ前記第２半導体層に達する第１導電型の第１半導体領域を選択的に形成する第６工程を行う。次に、前記第１トレンチの底部に残る前記第３半導体層の表面および前記第１トレンチの側壁に沿ってゲート絶縁膜を形成する第７工程を行う。次に、前記第１トレンチの内部において、前記ゲート絶縁膜上にゲート電極を形成する第８工程を行う。次に、前記第１半導体領域および前記第３半導体層に電気的に接続する第１電極を形成する第９工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第１０工程を行う。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程では、前記半導体基板のおもて面よりも酸化速度の早い結晶面を側壁とする前記第１トレンチを形成する。前記第５工程では、前記第３半導体層の、前記第１トレンチの側壁の部分を酸化して酸化膜を形成し、当該酸化膜を除去することで前記第１トレンチの側壁に前記第１半導体層および前記第２半導体層を露出させることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、（０００１）面をおもて面とする前記半導体基板を用いる。前記第３工程では、｛１−１００｝面を側壁とする前記第１トレンチを形成することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程の後、前記第７工程の前に、隣り合う前記第１トレンチ間に残る前記第３半導体層に、前記第２半導体層に達する、第２導電型の第４半導体領域を選択的に形成する第１１工程を行う。前記第１１工程では、前記第３半導体層の、前記第２トレンチに深さ方向に対向する位置に前記第４半導体領域を形成する。前記第９工程では、前記第１半導体領域および前記第４半導体領域に接する前記第１電極を形成することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程の後、前記第２工程の前に、前記第１半導体層の表面層に、第２導電型の第５半導体領域を選択的に形成する第１２工程を行う。そして、前記第３工程では、前記第２半導体層を深さ方向に貫通して前記第５半導体領域に達する前記第２トレンチを形成することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５半導体領域の幅は、前記第２トレンチの幅よりも広いことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、シリコンよりもバンドギャップの広い半導体は炭化珪素であることを特徴とする。

上述した発明によれば、ゲート電圧印加時にチャネルの伸びが抑制されるため、ベース領域（第２半導体層）の不純物濃度に応じた所定のゲート閾値電圧を適宜設定することができる。また、ゲートトレンチ間の第２半導体領域と、ゲートトレンチ底部の第３半導体領域と、で、ゲートトレンチ底部の電界を緩和させることができる。また、上述した発明によれば、イオン注入を用いずに、結晶性の高い第２，３半導体領域を容易に形成することができる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、簡易に製造することができるとともに、耐圧を維持したまま、所定のゲート閾値電圧に設定することができるという効果を奏する。

実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。

（実施の形態１）
本発明にかかる半導体装置は、半導体材料としてシリコン（Ｓｉ）よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いて作製（製造）されたエンハンスメント（ノーマリオフ）型の縦型ＭＯＳＦＥＴ（以下、ＳｉＣ−縦型ＭＯＳＦＥＴとする）を例に、図１に示す実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。

図１に示す実施の形態１にかかる半導体装置は、炭化珪素基板（半導体チップ）１０のおもて面側にトレンチゲート構造のＭＯＳゲートを備えたＳｉＣ−縦型ＭＯＳＦＥＴである。炭化珪素基板１０は、ｎ⁺型出発基板（半導体基板）１のおもて面上に所定の導電型および不純物濃度を有する各炭化珪素層（第１〜３半導体層）２１〜２３を順にエピタキシャル成長させてなるエピタキシャル基板である。ｎ⁺型出発基板１は、ｎ⁺型ドレイン領域である。ｎ^-型炭化珪素層２１は、ｎ^-型ドリフト領域２である。ｐ型炭化珪素層２２は、ｐ型ベース領域３である。

図１には、活性領域の２つの単位セル（素子の機能単位）２０を示し、当該単位セルに隣接する他の単位セルや、活性領域の周囲を囲むエッジ終端領域を図示省略する。活性領域は、オン状態のときに電流が流れる領域である。エッジ終端領域は、活性領域とチップ端部との間の領域であり、炭化珪素基板１０のおもて面（以下、基板おもて面とする）側の電界を緩和して耐圧を保持する。エッジ終端領域には、ガードリング、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造、リサーフ、およびフィールドプレート等の耐圧構造が配置される。

活性領域において、基板おもて面（炭化珪素層２３側の面）側には、単位セル２０のＭＯＳゲートが設けられている。単位セル２０のＭＯＳゲートは、ｐ型ベース領域３、第１，２ｐ⁺型領域（第２，３半導体領域）４，５、ｎ⁺型ソース領域（第１半導体領域）６、ｐ⁺⁺型コンタクト領域（第４半導体領域）７、トレンチ（以下、ゲートトレンチとする）８、ゲート絶縁膜９およびゲート電極１１で構成される。ｐ型ベース領域３は、上述したようにｎ^-型炭化珪素層２１上にエピタキシャル成長されたｐ型炭化珪素層２２である。ｐ型ベース領域３には、ｐ型不純物のイオン注入により形成された深さ方向にガウス分布状（ｐ型不純物濃度が最大となる深さ位置から深さ方向に高低差を有する）のｐ型不純物濃度プロファイルを有していてもよい。

ｐ型炭化珪素層２２上には、後述するように第１，２ｐ⁺型領域４，５を形成するためにｐ⁺型炭化珪素層２３がエピタキシャル成長される。このｐ⁺型炭化珪素層２３の内部に、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域７がそれぞれ選択的に設けられている。ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域７は、ｐ⁺型炭化珪素層２３を深さ方向（基板おもて面から基板裏面に向かう方向：縦方向）に貫通してｐ型炭化珪素層２２に達する。ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域７は、互いに接する。ｐ⁺⁺型コンタクト領域７は、ソース電極（第１電極）１３とのコンタクト抵抗を低減する機能を有する。

ゲートトレンチ８は、ｎ⁺型ソース領域６およびｐ型ベース領域３を貫通してｎ^-型ドリフト領域２に達する。ゲートトレンチ８間の部分（メサ部）の中心間が１つの単位セル２０である。ゲート絶縁膜９は、ゲートトレンチ８の内壁に沿って設けられている。ゲート電極１１は、ゲートトレンチ８の内部において、ゲート絶縁膜９上に設けられている。ゲート電極１１は、ゲートトレンチ８の側壁のゲート絶縁膜９を挟んでｎ⁺型ソース領域６、ｐ型ベース領域３およびｎ^-型ドリフト領域２に対向する。ゲート電極１１は、ゲート絶縁膜９によりｎ^-型ドリフト領域２、ｐ型ベース領域３、第２ｐ⁺型領域５およびｎ⁺型ソース領域６と電気的に絶縁されている。ゲート電極１１の基板おもて面側の端部は、ゲートトレンチ８の外側に突出していてもよい。

ゲート電極１１（すなわちゲートトレンチ８）は、例えば、基板おもて面に平行に延びるストライプ（直線）状の平面レイアウトに配置されている。この場合、隣り合うゲートトレンチ８間の各領域（ｐ型ベース領域３、第１ｐ⁺型領域４、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域７）や、ゲートトレンチ８の直下（ドレイン側）の第２ｐ⁺型領域５も、ゲート電極１１がストライプ状に延びる方向（図１の奥行き方向）に平行な直線状の平面レイアウトに配置される。平面レイアウトとは、炭化珪素基板１０のおもて面側から見た各部の平面形状および配置構成である。

第１ｐ⁺型領域４は、基板おもて面側から深さ方向にｐ型炭化珪素層２２を貫通してｎ^-型ドリフト領域２に達する。また、第１ｐ⁺型領域４は、ｐ⁺⁺型コンタクト領域７の直下に設けられている。第１ｐ⁺型領域４は、ｐ⁺⁺型コンタクト領域７に接していることが好ましい。第１ｐ⁺型領域４は、ｎ⁺型ソース領域６と接していてもよい。また、第１ｐ⁺型領域４は、ゲートトレンチ８と離して配置される。第１ｐ⁺型領域４は、隣り合うゲートトレンチ８間の例えば中心付近に配置されてもよい。第１ｐ⁺型領域４の幅ｗ２は、ゲートトレンチ８の幅ｗ１よりも狭い（ｗ２＜ｗ１）。幅ｗ１，ｗ２とは、ゲートトレンチ８がストライプ状に伸びる方向と直交する方向（短手方向）の幅である（セル幅、後述する幅ｗ３，ｗ４も同様）。

第１ｐ⁺型領域４のドレイン側の端部は、ゲートトレンチ８の底部よりもドレイン側に位置していればよく、例えば第２ｐ⁺型領域５のドレイン側の端部よりもドレイン側に位置していてもよい。図１には、第１，２ｐ⁺型領域４，５のドレイン側の端部の深さ位置が同じ場合を示す。第１ｐ⁺型領域４のドレイン側の端部がゲートトレンチ８の底部よりもドレイン側に位置していることで、ＭＯＳＦＥＴのオフ時に、ゲートトレンチ８の底部よりも第１ｐ⁺型領域４のドレイン側の端部に電界が集中しやすくなり、耐圧（耐電圧）が維持される。

第１ｐ⁺型領域４は、例えばエピタキシャル成長層（ｐ⁺型炭化珪素層２３）で構成される。第１ｐ⁺型領域４の不純物濃度は、ｐ型ベース領域３の不純物濃度よりも高い。第１ｐ⁺型領域４の不純物濃度は、例えばｐ型ベース領域３の不純物濃度よりも１桁程度高い不純物濃度に設定され、エピタキシャル成長層で実現可能な不純物濃度の範囲内（例えば１×１０¹⁸以下程度）で設定可能である。第１ｐ⁺型領域４の不純物濃度をｐ型ベース領域３の不純物濃度よりも高くすることで、ｐ型ベース領域３の不純物濃度によりゲート閾値電圧を調整することができる。

具体的には、第１ｐ⁺型領域４は、ソース電極１３に対して正電圧がドレイン電極（第２電極）１５に印加された状態で、ゲート電極１１にゲート閾値電圧以上の電圧が印加されたときに、ゲート絶縁膜９とｐ型ベース領域３との境界からｐ型ベース領域３内に広がる多数キャリア（正孔）の空乏層の伸びを抑制する機能を有する。この正孔の空乏層（正孔が空乏化した領域）は、ｐ型ベース領域３の、ゲートトレンチ８の側壁に沿った部分に形成されるチャネルである。ゲート電圧を印加していない熱平衡状態において、チャネルは、少数キャリア（電子）を少ししか含んでおらず、導電性が極めて低い状態になっている。

このチャネルは正のゲート電圧印加時にｐ型ベース領域３内に広がるが、その伸びは第１ｐ⁺型領域４により抑制される。これにより、第１ｐ⁺型領域４を設けない従来構造よりも、チャネルにかかる電界強度が強くなり、ＭＯＳゲートの半導体表面（ｐ型ベース領域３のチャネル部分）の伝導帯下端がフェルミ準位に近づきやすいため、チャネル内の電子密度が上がりやすく、チャネルの導電性が高まりやすい（チャネルの極性がｎ型に反転しやすい）。したがって、ｐ型ベース領域３の不純物濃度を低くしても、ｐ型ベース領域３の不純物濃度で理論上得られるゲート閾値電圧でチャネルの極性をｎ型に反転させることができる。

このように、ゲート閾値電圧は、ｐ型ベース領域３の不純物濃度で適宜設定することができる。例えばｐ型ベース領域３の不純物濃度を低くしたとしても、上述したように第１ｐ⁺型領域４により、かつ後述するように第２ｐ⁺型領域５により、耐圧低下を防止することができる。このため、耐圧を維持したまま、上述したようにｐ型ベース領域３の不純物濃度を適宜設定して所定のゲート閾値電圧に設定可能である。具体的には、ゲート閾値電圧は、例えば、ｐ型ベース領域３の不純物濃度と、第１ｐ⁺型領域４の不純物濃度と、ゲートトレンチ８の側壁から第１ｐ⁺型領域４までの幅ｗ３と、ゲート絶縁膜の厚さと、で決定される。

第２ｐ⁺型領域５は、ｎ^-型ドリフト領域２の内部に設けられ、ゲートトレンチ８の底部全面を覆う。また、第２ｐ⁺型領域５は、ｐ型ベース領域３および第１ｐ⁺型領域４と離して配置されている。第２ｐ⁺型領域５は、部分的にｐ型ベース領域３に接していてもよい。第２ｐ⁺型領域５は、例えばエピタキシャル成長層（ｐ⁺型炭化珪素層２３）で構成される。第２ｐ⁺型領域５の不純物濃度は、ｐ型ベース領域３の不純物濃度よりも高い。第２ｐ⁺型領域５の不純物濃度は、例えば第１ｐ⁺型領域４の不純物濃度と同程度に設定される。第２ｐ⁺型領域５は、ＭＯＳＦＥＴのオフ時に、ゲートトレンチ８の底部にかかる電界を緩和させて、耐圧を維持する機能を有する。

層間絶縁膜１２は、活性領域からエッジ終端領域にわたって基板おもて面全面に設けられ、ゲート電極１１を覆う。ソース電極１３は、層間絶縁膜１２に開口されたコンタクトホールを介してｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域７に接し、ｐ型ベース領域３、第１ｐ⁺型領域４、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域７と電気的に接続されている。ソース電極１３は、層間絶縁膜１２によりゲート電極１１と電気的に絶縁されている。ソース電極１３は、コンタクトホールの内部にのみ設けられていてもよい。

ソースパッド（電極パッド）１４は、コンタクトホールの内部を埋め込むように、層間絶縁膜１２およびソース電極１３上に設けられている。ソースパッド１４は、すべての単位セル２０のソース電極１３を電気的に接続する。炭化珪素基板１０の裏面（ｎ⁺型出発基板１の裏面）全体にわたって、ドレイン電極１５が設けられている。ドレイン電極１５の表面には、ドレインパッド（電極パッド）１６が設けられている。

次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２〜６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、ｎ⁺型出発基板（出発ウエハ）１として、例えば窒素（Ｎ）などのｎ型不純物をドーピングしたｎ⁺型単結晶基板を用意する。ｎ⁺型出発基板１のおもて面は、例えば（０００１）面、いわゆるＳｉ面であってもよい。次に、ｎ⁺型出発基板１のおもて面に、例えば窒素などのｎ型不純物をドープしたｎ^-型炭化珪素層２１をエピタキシャル成長させる。ｎ^-型炭化珪素層２１の厚さは、例えば１０μｍであってもよい。

次に、ｎ^-型炭化珪素層２１の表面に、例えばアルミニウム（Ａｌ）などのｐ型不純物をドープしたｐ型炭化珪素層２２をエピタキシャル成長させる。ｐ型炭化珪素層２２の厚さおよび不純物濃度は、それぞれ、例えば１．５μｍ程度および５×１０¹⁵／ｃｍ³程度であってもよい。ここまでの状態が図２に示されている。

次に、フォトリソグラフィ技術により、ｐ型炭化珪素層２２の表面に、ゲートトレンチ８および第１ｐ⁺型領域４の形成領域に対応する部分を開口した図示省略するエッチング用マスクを形成する。このエッチング用マスクとして、例えば酸化膜（ＳｉＯ₂）マスクを用いてもよい。次に、このエッチング用マスクをマスクとしてエッチングを行い、ｐ型炭化珪素層２２を深さ方向に貫通してｎ^-型炭化珪素層２１に達する第１，２トレンチ３１，３２を形成する。このエッチングは、例えばドライエッチングであってもよい。ｎ^-型炭化珪素層２１の、第１，２トレンチ３１，３２以外の部分がｎ^-型ドリフト領域２となる。ｐ型炭化珪素層２２の、第１，２トレンチ３１，３２以外の部分がｐ型ベース領域３となる。

これら第１，２トレンチ３１，３２は、基板おもて面に平行な方向（横方向）に交互に繰り返し、かつ互いに離して配置される。第１トレンチ３１の幅ｗ１１は、ゲートトレンチ８の幅ｗ１と同じであり、例えば１．５μｍ程度であってもよい。第２トレンチ３２の幅ｗ１２は、第１ｐ⁺型領域４の幅ｗ２と同じであり、例えば０．５μｍ程度であってもよい。また、第１，２トレンチ３１，３２は、例えば側壁にｍ面が露出されるように形成される。ｍ面とは、（０００−１）面、いわゆるＣ面に垂直な｛１−１００｝面の総称である。具体的には、ｍ面とは、（１０−１０）面、（−１０１０）面、（１−１００）面、（−１１００）面、（０１−１０）面および（０−１１０）面である。そして、第１，２トレンチ３１，３２の形成に用いたエッチング用マスクを除去する。ここまでの状態が図３に示されている。

次に、ｐ型炭化珪素層２２の表面および第１トレンチ３１の内壁に沿って、例えばアルミニウムなどのｐ型不純物をドープしたｐ⁺型炭化珪素層２３をエピタキシャル成長させる。このとき、ｐ⁺型炭化珪素層２３の厚さｔ１を第２トレンチ３２の幅ｗ１２の半分以上とすることで（ｗ１２／２≦ｔ１）、第２トレンチ３２の内部をｐ⁺型炭化珪素層２３で完全に埋め込む。ｐ⁺型炭化珪素層２３の厚さｔ１および不純物濃度は、それぞれ、例えば０．３μｍ程度および５×１０¹⁷／ｃｍ³程度であってもよい。ここまでの工程で、ｎ⁺型出発基板１のおもて面上にｎ^-型炭化珪素層２１、ｐ型炭化珪素層２２およびｐ⁺型炭化珪素層２３を順に積層した炭化珪素基板（半導体ウエハ）１０が作製される。ここまでの状態が図４に示されている。

次に、炭化珪素の結晶面に依存して酸化速度が異なるという特長を利用して、ｐ⁺型炭化珪素層２３を選択的に酸化する。具体的には、例えばウェット酸化により、ｐ⁺型炭化珪素層２３の、第１トレンチ３１の側壁（ｍ面）の部分を完全に酸化する。ｐ⁺型炭化珪素層２３の、第２トレンチ３２の内部に埋め込まれた部分はウェット酸化で用いる例えば水（Ｈ₂Ｏ）を含む雰囲気（水蒸気）に曝されないため、酸化されない。ｐ⁺型炭化珪素層２３の、ｐ型炭化珪素層２２の表面上の部分および第１トレンチ３１の底面上の部分は、結晶面（Ｓｉ面）の酸化速度に応じて酸化されるが、炭化珪素においてはｍ面の酸化はＳｉ面の酸化よりも高速に進むため、Ｓｉ面上には酸化されていないｐ⁺型炭化珪素層２３が残る。

次に、例えばエッチングにより、ｐ⁺型炭化珪素層２３の酸化された部分（すなわち酸化膜）を除去する。これにより、ｐ型炭化珪素層２２の表面上、第１トレンチ３１の底面上および第２トレンチ３２の内部にのみｐ⁺型炭化珪素層２３が残る。ｐ⁺型炭化珪素層２３の、第１トレンチ３１の底面上に残る部分が第１ｐ⁺型領域４である。ｐ⁺型炭化珪素層２３の、第１トレンチ３１の底面上に残る部分が第２ｐ⁺型領域５である。かつ、第１トレンチ３１の側壁には、ｎ^-型ドリフト領域２およびｐ型ベース領域３が露出される。第２ｐ⁺型領域５の表面がゲートトレンチ８の底面となり、第１トレンチ３１の露出された側壁がゲートトレンチ８の側壁となる。

次に、フォトリソグラフィ技術により、炭化珪素基板１０のおもて面（ｐ⁺型炭化珪素層２３の表面）上に、ｎ⁺型ソース領域６の形成領域に対応する部分を開口した図示省略するイオン注入用マスクを形成する。第１トレンチ３１の内部には、イオン注入用マスクが埋め込まれる。イオン注入用マスクとして、例えば酸化膜マスクを用いてもよい。次に、このイオン注入用マスクをマスクとして例えばリン（Ｐ）などのｎ型不純物をイオン注入する。このとき、このイオン注入のｎ型不純物のドーズ量をｐ⁺型炭化珪素層２３のｐ型不純物濃度よりも高く設定し、ｐ⁺型炭化珪素層２３の一部の導電型をｎ型に打ち返す。イオン注入のｎ型不純物の注入深さは、ｐ⁺型炭化珪素層２３の、ｐ型炭化珪素層２２の表面上に残る部分の厚さｔ１以上の深さとする。これにより、ｐ⁺型炭化珪素層２３の、ｐ型炭化珪素層２２の表面上に残る部分に、ｎ⁺型ソース領域６が選択的に形成される。そして、ｎ⁺型ソース領域６の形成に用いたイオン注入用マスクを除去する。

次に、フォトリソグラフィ技術により、炭化珪素基板１０のおもて面（ｐ⁺型炭化珪素層２３の表面）上に、ｐ⁺⁺型コンタクト領域７の形成領域に対応する部分を開口した図示省略するイオン注入用マスクを形成する。第１トレンチ３１の内部には、イオン注入用マスクが埋め込まれる。イオン注入用マスクとして、例えば酸化膜マスクを用いてもよい。次に、このイオン注入用マスクをマスクとして例えばアルミニウムなどのｐ型不純物をイオン注入する。このとき、イオン注入のｐ型不純物の注入深さは、ｐ⁺型炭化珪素層２３の、ｐ型炭化珪素層２２の表面上に残る部分の厚さｔ１以上の深さとする。ｐ⁺型炭化珪素層２３にさらにｐ型不純物がイオン注入されるため、ｐ⁺型炭化珪素層２３の一部のｐ型不純物濃度が高くなる。これにより、ｐ⁺型炭化珪素層２３の、ｐ型炭化珪素層２２の表面上に残る部分に、ｐ⁺⁺型コンタクト領域７が選択的に形成される。そして、ｐ⁺⁺型コンタクト領域７の形成に用いたイオン注入用マスクを除去する。ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域７を形成する順序は入れ換え可能である。

次に、熱処理により、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域７を活性化させる（活性化アニール）。この熱処理は、例えば、温度を１７００℃程度とし、熱処理時間を２分程度としてもよい。イオン注入を行うごとに、活性化アニールを行ってもよい。ここまでの状態が図５に示されている。

次に、炭化珪素基板１０のおもて面（ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域７の表面）、および、ゲートトレンチ８の内壁（第２ｐ⁺型領域５の表面および第１トレンチ３１の側壁）に沿って、ゲート絶縁膜９を形成する。ゲート絶縁膜９は、例えば、酸素（Ｏ₂）雰囲気中において１０００℃程度の温度の熱処理による熱酸化によって形成されてもよい。また、ゲート絶縁膜９は、例えば、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）等の化学反応によって堆積した堆積酸化膜であってもよい。

次に、ゲート絶縁膜９上に、ゲートトレンチ８の内部に埋め込むように、例えばリンなどのｎ型不純物をドープした多結晶シリコン（ｐｏｌｙ−Ｓｉ）層を堆積する。次に、フォトリソグラフィ技術により多結晶シリコン層をパターニングして、多結晶シリコン層のゲート電極１１となる部分をゲートトレンチ８の内部に残す。ゲート電極１１の一部がゲートトレンチ８の外側（上方）に突出していてもよい。

次に、ゲート絶縁膜９およびゲート電極１１を覆うように層間絶縁膜１２を形成する。層間絶縁膜１２は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）や、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、あるいはそれらの組み合わせで形成される。層間絶縁膜１２の、ゲート電極１１上の部分の厚さｔ２は、例えば１μｍであってもよい。

次に、フォトリソグラフィ技術により層間絶縁膜１２およびゲート絶縁膜９をパターニングしてコンタクトホールを形成し、コンタクトホールにｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域７を露出させる。次に、熱処理（リフロー）により、層間絶縁膜１２を平坦化する。

次に、例えばスパッタリングにより、層間絶縁膜１２の表面およびコンタクトホールに沿ってソース電極１３となる金属膜を形成する。ソース電極１３となる金属膜は、例えばニッケル（Ｎｉ）膜であってもよい。次に、フォトリソグラフィおよびエッチングにより金属膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１３を残す。

次に、炭化珪素基板１０の裏面（ｎ⁺型出発基板１の裏面）に、ドレイン電極１５となる例えばニッケル（Ｎｉ）膜を形成する。次に、熱処理により、炭化珪素基板１０とその両面の金属膜とを反応させて、炭化珪素基板１０にオーミック接触するソース電極１３およびドレイン電極１５を形成する。ここまでの状態が図６に示されている。

次に、例えばスパッタリングにより、ソース電極１３および層間絶縁膜１２を覆うように、ソースパッド１４となる例えばアルミニウム膜を５μｍ程度の厚さに堆積する。次に、アルミニウム膜を選択的に除去して、ソースパッド１４となる部分を残す。

ソースパッド１４を形成するととともに、アルミニウム膜の一部を図示省略するゲートパッド（電極パッド）として残してもよい。ゲートパッドには、単位セル２０の各ゲート電極１１が電気的に接続される。

次に、例えばスパッタリングにより、ドレイン電極１５の表面に、例えばチタン（Ｔｉ）膜、ニッケル膜および金（Ａｕ）膜を順に積層してドレインパッド１６を形成する。その後、半導体ウエハをダイシング（切断）してチップ状に個片化することで、図１に示すＳｉＣ−縦型ＭＯＳＦＥＴが完成する。

以上、説明したように、実施の形態１にかかる半導体装置によれば、ゲートトレンチと離して、ｐ型ベース領域を深さ方向に貫通する第１ｐ⁺型領域を設けることで、正のゲート電圧印加時に、ゲート絶縁膜とｐ型ベース領域との境界からｐ型ベース領域内に広がる正孔の空乏層（チャネル）の伸びが抑制される。このため、例えばチャネル抵抗を低下させるためにｐ型ベース領域の不純物濃度を低くしたとしても、第１ｐ⁺型領域を設けない従来構造よりもチャネルの極性が反転されやすく、ｐ型ベース領域の不純物濃度で理論上得られるゲート閾値電圧でＭＯＳＦＥＴをオン状態にすることができる。したがって、ｐ型ベース領域の不純物濃度に依存する所定のゲート閾値電圧を適宜設定するとともに、オン抵抗を低減させることができる。

また、実施の形態１にかかる半導体装置によれば、ゲート閾値電圧を所定値（例えば５Ｖ程度）に設定するために、ｐ型ベース領域の不純物濃度が低くなったとしても、第１ｐ⁺型領域が設けられていることで、ベース領域の実効的な不純物濃度が高くなる。このため、短チャネル効果（劣化現象）によるパンチスルーや漏れ電流を防止し、耐圧低下を抑制することができる。また、実施の形態１にかかる半導体装置によれば、第１ｐ⁺型領域のドレイン側の端部がゲートトレンチの底部よりもドレイン側に位置することや、ゲートトレンチの底部に第２ｐ⁺型領域が設けられていることで、ＭＯＳＦＥＴのオフ時に、ゲートトレンチの底部での電界集中を抑制することができる。これにより、耐圧低下を防止することができる。

また、実施の形態１にかかる半導体装置の製造方法によれば、ゲートトレンチ間の第１ｐ⁺型領域と、ゲートトレンチ底部の第２ｐ⁺型領域と、をエピタキシャル成長層で形成することができる。このため、イオン注入で形成する場合よりも、これらの第１，２ｐ⁺型領域の不純物濃度分布を一様にすることができる。また、実施の形態１にかかる半導体装置の製造方法によれば、第２トレンチの内部にｐ⁺型エピタキシャル成長層を埋め込むことで第１ｐ⁺型領域を形成するため、イオン注入で形成する場合よりも、第１ｐ⁺型領域の幅を狭くすることができる。例えば、第１ｐ⁺型領域の幅を１μｍ以下にすることができる。これにより、各セル幅を狭くすることができるため、電流能力の向上または半導体チップの小型化を図ることができる。

また、仮に第１，２ｐ⁺型領域をイオン注入で形成する場合、ｎ^-型ドリフト領域となるｎ^-型炭化珪素層へのイオン注入により第１ｐ⁺型領域の一部および第２ｐ⁺型領域を形成する。次に、ｎ^-型炭化珪素層上にｐ型ベース領域となるｐ型炭化珪素層をエピタキシャル成長させて、当該ｐ型炭化珪素層へのイオン注入により第１ｐ⁺型領域の残りの部分を形成する。第１ｐ⁺型領域の残りの部分の形成では、炭化珪素へのイオン注入深さに対してｐ型ベース領域が厚いため、ｐ型炭化珪素層のエピタキシャル成長と、イオン注入と、を一組とする工程を少なくとも２回繰り返す。その後、ゲートトレンチを形成するためのエッチングを行う。このため、第１，２ｐ⁺型領域およびゲートトレンチを形成するために、２回のｐ型炭化珪素層のエピタキシャル成長、３回のイオン注入、およびゲートトレンチの形成、の計６工程を要する。

それに対して、実施の形態１にかかる半導体装置の製造方法によれば、イオン注入を用いずに、結晶性の高い第１，２ｐ⁺型領域を容易に形成することができる。具体的には、ｐ型ベース領域となるｐ型炭化珪素層のエピタキシャル成長、第１，２トレンチの形成、第１，２ｐ⁺型領域となるｐ⁺型炭化珪素層のエピタキシャル成長、および、ｐ⁺型炭化珪素層の一部を除去する工程を行う。このため、第１，２ｐ⁺型領域をイオン注入で形成する場合よりも工程数を低減することができる。また、第２トレンチの幅を第１トレンチの幅よりも狭くし、かつ第１トレンチの側壁に基板おもて面よりも酸化速度の速い結晶面を露出させることで、高速酸化および酸化膜除去のみでｐ⁺型炭化珪素層の一部を除去することができ、第１，２トレンチ内の所定箇所にそれぞれ第２，１ｐ⁺型領域となるｐ⁺型炭化珪素層を容易に残すことができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図７は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎ^-型ドリフト領域２の内部において、第１ｐ⁺型領域４の直下に、第２ｐ⁺型領域５と離して第３ｐ⁺型領域（第５半導体領域）４１を設けた点である。

具体的には、第３ｐ⁺型領域４１は、第１ｐ⁺型領域４の直下に設けられている。第３ｐ⁺型領域４１は、第１ｐ⁺型領域４に接していることが好ましく、第１ｐ⁺型領域４に接している部分が多いほどよい。より好適には、ｐ⁺型領域４１は、第１ｐ⁺型領域４のドレイン側の端部を覆うことがよい。第３ｐ⁺型領域４１は、ｐ型ベース領域３に接していてもよい。第３ｐ⁺型領域４１の、第１ｐ⁺型領域４直下の部分の厚さｔ３は、例えば０．１μｍ以上１．０μｍ以下程度であってもよい。

第１ｐ⁺型領域４の直下に第３ｐ⁺型領域４１を設けることで、第２ｐ⁺型領域５での耐圧が第１ｐ⁺型領域４のドレイン側の端部での耐圧よりも高くなる。このため、第１ｐ⁺型領域４のドレイン側の端部でアバランシェ降伏が発生しやすくなり、ゲートトレンチ８の底部におけるアバランシェ降伏の発生を抑制することができる。

また、第３ｐ⁺型領域４１のドレイン側の端部は、第２ｐ⁺型領域５のドレイン側の端部よりもドレイン側に位置することが好ましい。これにより、ＭＯＳＦＥＴのオフ時に、第２ｐ⁺型領域５への電界集中よりも第３ｐ⁺型領域４１への電界集中が強くなるため、ゲートトレンチ８の底部におけるアバランシェ降伏の発生をさらに抑制することができる。

また、第３ｐ⁺型領域４１の不純物濃度は、第１ｐ⁺型領域４の不純物濃度よりも高いことが好ましい。これにより、第３ｐ⁺型領域４１とｎ^-型ドリフト領域２との間のｐｎ接合から第３ｐ⁺型領域４１内に広がる空乏層の伸びが抑制されるため、第１ｐ⁺型領域４のドレイン側の端部の耐圧がさらに低くなる。このため、ゲートトレンチ８の底部におけるアバランシェ降伏の発生をさらに抑制することができる。

第３ｐ⁺型領域４１の幅ｗ４は、第１ｐ⁺型領域４の幅ｗ２よりも広いことが好ましい（ｗ４＞ｗ２）。その理由は、第１，３ｐ⁺型領域４，４１の形成時にマスクパターンの位置ずれが生じたとしても、第３ｐ⁺型領域４１により第１ｐ⁺型領域４のドレイン側の端部を確実に覆うことができるからである。

また、第３ｐ⁺型領域４１は、第１ｐ⁺型領域４が直線状に延びる方向（図７の奥行き方向）に平行な直線状の平面レイアウトに例えば均一の厚さｔ３で配置される。すなわち、第３ｐ⁺型領域４１は、第１ｐ⁺型領域４のドレイン側の端部全体を覆う。

また、第３ｐ⁺型領域４１は、第１ｐ⁺型領域４が直線状に延びる方向に、所定の間隔で複数点在して配置されてもよい。すなわち、第１ｐ⁺型領域４のドレイン側の端部が第３ｐ⁺型領域４１に部分的に覆われた状態であってもよい。

次に、実施の形態２にかかる半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ⁺型出発基板（出発ウエハ）１を用意し、ｎ⁺型出発基板１のおもて面上にｎ^-型炭化珪素層２１をエピタキシャル成長させる。次に、フォトリソグラフィ技術により、ｎ^-型炭化珪素層２１の表面に、第３ｐ⁺型領域４１の形成領域に対応する部分を開口した図示省略するイオン注入用マスクを形成する。イオン注入用マスクとして、例えば酸化膜マスクを用いてもよい。

次に、このイオン注入用マスクをマスクとして例えばアルミニウムなどのｐ型不純物をイオン注入する。このとき、イオン注入のｐ型不純物の注入深さは、後の工程で形成される第１トレンチ３１の底部の位置よりも深くする。これにより、ｎ^-型炭化珪素層２１の表面層に第３ｐ⁺型領域４１が選択的に形成される。このとき、第３ｐ⁺型領域４１の深さは、ｎ^-型炭化珪素層２１の表面から例えば０．５μｍ程度であってもよい。そして、第３ｐ⁺型領域４１の形成に用いたイオン注入用マスクを除去する。

その後、実施の形態１と同様に、ｐ型炭化珪素層２２のエピタキシャル成長以降の工程を順に行う。このとき、第１，２トレンチ３１，３２（図３参照）の形成時においては、第２トレンチ３２の底部が第３ｐ⁺型領域４１の内部に位置するように、第１，２トレンチ３１，３２を形成すればよい。ｐ型炭化珪素層２２を深さ方向に貫通して第３ｐ⁺型領域４１に達する第２トレンチ３２を形成すればよい。これにより、図７に示すＳｉＣ−縦型ＭＯＳＦＥＴが完成する。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、第１ｐ⁺型領域のドレイン側の端部に離して第３ｐ⁺型領域を設けることで、さらにゲートトレンチの底部の電界集中を緩和することができる。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態にかかる製造方法では、炭化珪素基板のおもて面をＳｉ面とした場合を例に説明しているが、第２ｐ⁺型領域が形成される第１トレンチの側壁に、炭化珪素基板のおもて面よりも酸化速度の速い結晶面が露出されればよい。このため、例えば、炭化珪素基板のおもて面をｍ面とし、第１，２ｐ⁺型領域が形成される第２，１トレンチの側壁をＣ面としてもよい。また、第１，２トレンチの幅が底部から開口側に向かうにしたがって広くなるように、第１，２トレンチの側壁が基板おもて面に対して斜度を有していてもよい。

また、上述した各実施の形態にかかる製造方法では、第２ｐ⁺型領域となるｐ⁺型炭化珪素層の、第１トレンチの側壁の部分を他の部分より高速に酸化して除去する場合を例に説明したが、第２ｐ⁺型領域となるｐ⁺型炭化珪素層の、第１トレンチの側壁の部分を選択的にエッチングすることで除去してもよい。この場合、炭化珪素基板のおもて面をＣ面としてもよい。上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、本発明は例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ型半導体装置にも適用可能である。

また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、ワイドバンドギャップ半導体を用いたトレンチゲート構造の縦型のＭＯＳ型半導体装置に有用であり、特に炭化珪素層を用いた縦型ＭＯＳＦＥＴに適している。

１ ｎ⁺型出発基板
２ ｎ^-型ドリフト領域
３ ｐ型ベース領域
４ 第１ｐ⁺型領域（ゲートトレンチ間のｐ⁺型領域）
５ 第２ｐ⁺型領域（ゲートトレンチ底部のｐ⁺型領域）
４１ 第３ｐ⁺型領域（第１ｐ⁺型領域のドレイン側端部を覆うｐ⁺型領域）
６ ｎ⁺型ソース領域
７ ｐ⁺⁺型コンタクト領域
８ ゲートトレンチ
９ ゲート絶縁膜
１０ 炭化珪素基板
１１ ゲート電極
１２ 層間絶縁膜
１３ ソース電極
１４ ソースパッド
１５ ドレイン電極
１６ ドレインパッド
２０ 単位セル
２１〜２３ 炭化珪素層（エピタキシャル成長層）
３１，３２ トレンチ
ｗ１ ゲートトレンチの幅
ｗ２ 第１ｐ⁺型領域の幅
ｗ３ ゲートトレンチの側壁から第１ｐ⁺型領域までの幅
ｗ４ 第３ｐ⁺型領域の幅
ｗ１１，１２ トレンチの幅

Claims (22)

1. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
   前記半導体基板のおもて面に設けられた第１導電型の第１半導体層と、
   前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
   前記第２半導体層の内部に選択的に設けられた第１導電型の第１半導体領域と、
   前記第１半導体領域および前記第２半導体層を深さ方向に貫通して前記第１半導体層に達するトレンチと、
   前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   前記トレンチと離して設けられ、前記第２半導体層を深さ方向に貫通して前記第１半導体層に達する、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域と、
   前記第１半導体層の内部に、前記第２半導体層および前記第２半導体領域と離して設けられ、前記トレンチの底部を覆う、前記第２半導体層よりも不純物濃度の高い第２導電型の第３半導体領域と、
   前記第１半導体領域および前記第２半導体層に電気的に接続された第１電極と、
   前記半導体基板の裏面に設けられた第２電極と、
   を備えることを特徴とする半導体装置。
2. 前記第２半導体領域の幅は、前記トレンチの幅よりも狭いことを特徴とする請求項１に記載の半導体装置。
3. 前記第２半導体領域の前記第２電極側の端部は、前記トレンチの底部よりも前記第２電極側に位置することを特徴とする請求項１または２に記載の半導体装置。
4. 前記第２半導体層の内部に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域をさらに備え、
   前記第１電極は、前記第１半導体領域および前記第４半導体領域に接し、
   前記第２半導体領域は、前記第４半導体領域の前記第２電極側に設けられ、前記第４半導体領域に接することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記第１半導体層の内部において、前記第２半導体領域の前記第２電極側に設けられた第２導電型の第５半導体領域をさらに備えることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 前記第５半導体領域の幅は、前記第２半導体領域の幅よりも広いことを特徴とする請求項５に記載の半導体装置。
7. 前記第５半導体領域は、前記第２半導体領域の前記第２電極側の端部を覆うことを特徴とする請求項５または６に記載の半導体装置。
8. 前記トレンチは、前記半導体基板のおもて面に平行に延びる直線状のレイアウトに設けられ、
   前記第２半導体領域および前記第５半導体領域は、前記トレンチが直線状に延びる方向に平行な直線状のレイアウトに設けられていることを特徴とする請求項５〜７のいずれか一つに記載の半導体装置。
9. 前記トレンチは、前記半導体基板のおもて面に平行に延びる直線状のレイアウトに設けられ、
   前記第２半導体領域は、前記トレンチが直線状に延びる方向に平行な直線状のレイアウトに設けられ、
   前記第５半導体領域は、前記第２半導体領域が直線状に延びる方向に所定の間隔で複数配置されていることを特徴とする請求項５〜７のいずれか一つに記載の半導体装置。
10. 前記第５半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高いことを特徴とする請求項５〜９のいずれか一つに記載の半導体装置。
11. 前記第２半導体領域は、エピタキシャル成長層であることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
12. 前記第３半導体領域は、エピタキシャル成長層であることを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
13. シリコンよりもバンドギャップの広い半導体は炭化珪素であることを特徴とする請求項１〜１２のいずれか一つに記載の半導体装置。
14. 前記第２半導体層の、前記第１半導体層側に対して反対側の面は（０００１）面であり、
    前記トレンチの側壁は｛１−１００｝面であることを特徴とする請求項１〜１３のいずれか一つに記載の半導体装置。
15. 前記第２半導体層は、最も不純物濃度の高い位置から深さ方向に高低差をもつガウス分布状の第２導電型不純物濃度プロファイルを有することを特徴とする請求項１〜１４のいずれか一つに記載の半導体装置。
16. シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、第１導電型の第１半導体層をエピタキシャル成長させる第１工程と、
    前記第１半導体層の上に、第２導電型の第２半導体層をエピタキシャル成長させる第２工程と、
    前記第２半導体層を深さ方向に貫通して前記第１半導体層に達する第１トレンチと、前記第２半導体層を深さ方向に貫通して前記第１半導体層に達する、前記第１トレンチよりも幅の狭い第２トレンチと、を互いに離して形成する第３工程と、
    前記第２半導体層の表面および前記第１トレンチの内壁に沿って、前記第２半導体層よりも不純物濃度の高い第２導電型の第３半導体層をエピタキシャル成長させるとともに、前記第２トレンチの内部を前記第３半導体層で完全に埋める第４工程と、
    前記第３半導体層の、前記第１トレンチの側壁の部分を除去して、前記第１トレンチの側壁に前記第１半導体層および前記第２半導体層を露出させる第５工程と、
    隣り合う前記第１トレンチ間に残る前記第３半導体層に、前記第１トレンチの側壁に露出し、かつ前記第２半導体層に達する第１導電型の第１半導体領域を選択的に形成する第６工程と、
    前記第１トレンチの底部に残る前記第３半導体層の表面および前記第１トレンチの側壁に沿ってゲート絶縁膜を形成する第７工程と、
    前記第１トレンチの内部において、前記ゲート絶縁膜上にゲート電極を形成する第８工程と、
    前記第１半導体領域および前記第３半導体層に電気的に接続する第１電極を形成する第９工程と、
    前記半導体基板の裏面に第２電極を形成する第１０工程と、
    を含むことを特徴とする半導体装置の製造方法。
17. 前記第３工程では、前記半導体基板のおもて面よりも酸化速度の早い結晶面を側壁とする前記第１トレンチを形成し、
    前記第５工程では、前記第３半導体層の、前記第１トレンチの側壁の部分を酸化して酸化膜を形成し、当該酸化膜を除去することで前記第１トレンチの側壁に前記第１半導体層および前記第２半導体層を露出させることを特徴とする請求項１６に記載の半導体装置の製造方法。
18. （０００１）面をおもて面とする前記半導体基板を用い、
    前記第３工程では、｛１−１００｝面を側壁とする前記第１トレンチを形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
19. 前記第５工程の後、前記第７工程の前に、隣り合う前記第１トレンチ間に残る前記第３半導体層に、前記第２半導体層に達する、第２導電型の第４半導体領域を選択的に形成する第１１工程をさらに含み、
    前記第１１工程では、前記第３半導体層の、前記第２トレンチに深さ方向に対向する位置に前記第４半導体領域を形成し、
    前記第９工程では、前記第１半導体領域および前記第４半導体領域に接する前記第１電極を形成することを特徴とする請求項１６〜１８のいずれか一つに記載の半導体装置の製造方法。
20. 前記第１工程の後、前記第２工程の前に、前記第１半導体層の表面層に、第２導電型の第５半導体領域を選択的に形成する第１２工程をさらに含み、
    前記第３工程では、前記第２半導体層を深さ方向に貫通して前記第５半導体領域に達する前記第２トレンチを形成することを特徴とする請求項１６〜１９のいずれか一つに記載の半導体装置の製造方法。
21. 前記第５半導体領域の幅は、前記第２トレンチの幅よりも広いことを特徴とする請求項２０に記載の半導体装置の製造方法。
22. シリコンよりもバンドギャップの広い半導体は炭化珪素であることを特徴とする請求項１６〜２１のいずれか一つに記載の半導体装置の製造方法。

Images