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JP2009302436A - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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JP2009302436A JP2008157594A JP2008157594A JP2009302436A JP 2009302436 A JP2009302436 A JP 2009302436A JP 2008157594 A JP2008157594 A JP 2008157594A JP 2008157594 A JP2008157594 A JP 2008157594A JP 2009302436 A JP2009302436 A JP 2009302436A
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Abstract

【課題】ディープ層がより深く形成されるようにすることで、トレンチを形成する際のプロセスウィンドウを大きく取れるようにする。
【解決手段】ｐ型ディープ層１０を形成する際に、オフ角をキャンセルする方向に傾斜させた斜めイオン注入によりｐ型不純物を注入する。これにより、より深い位置までｐ型ディープ層１０を形成することが可能となる。したがって、ｐ型ディープ層１０の底部からトレンチ６の底部のギャップを大きくとることが可能になり、トレンチ６を形成する際のプロセスウィンドウを大きく取ることが可能となる。
【選択図】図１

Description

本発明は、トレンチゲートを有する炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関する。
近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置では電界破壊強度が強いため、大電流の制御を行うことができる。そのため、ハイブリットカー用のモーターの制御への活用が期待されている。
ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されている。このトレンチゲート構造は当然ＳｉＣ半導体装置にも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。すなわち、ＳｉＣは破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、ＳｉＣの中に入り込んだトレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊してしまうという問題がある。これについてシミュレーションで計算したところ、ドレインに６５０Ｖ印加した場合、トレンチ内のゲート絶縁膜には４．９ＭＶ／ｃｍの電界が集中していた。実際の使用に耐えるには３ＭＶ／ｃｍ以下にする必要があり、長期の信頼性まで考えると２ＭＶ／ｃｍ以下にすることが望まれる。
このような問題を解決するものとして、特許文献１に示されるＳｉＣ半導体装置がある。このＳｉＣ半導体装置では、トレンチゲートの底部を側面より厚くなるように設計することにより、トレンチの底部での電界集中を緩和している。具体的には、４Ｈ−ＳｉＣの（０００−１）ｃ面基板を用いてａ（１１２０）面のトレンチゲート構造を作製する。このようにｃ面基板を用いてトレンチ側面がａ面で底面がｃ面となるトレンチ内にゲート絶縁膜を熱酸化で作製した場合、ｃ面の酸化レートはａ面の５倍であるため、トレンチ底部の酸化膜は側面と比べて、膜厚を５倍にできる。これにより、トレンチ底部での電界集中を緩和することが可能となる。
特開平９−１９９７２４号公報
しかしながら、上記のようにトレンチ底部においてゲート絶縁膜を厚くした構造において、例えば、トレンチ側面の膜厚を４０ｎｍとし、トレンチ底部の膜厚を２００ｎｍに設計してシミュレーションで計算したところ、ドレインに６５０Ｖ印加した場合、トレンチ内のゲート絶縁膜の電界集中を３．９ＭＶ／ｃｍに低減できることが確認できたが、まだ十分ではなく、更なる電界緩和が必要であることが判った。
そこで、本発明者らは更なる電界緩和が行える構造として、先に、トレンチゲートの長手方向に沿って延設され、ｎ+型ソース領域やｐ型ベース領域を挟んでトレンチゲートとは反対側、つまりｐ型ベース領域とソース電極との電気的な接続を図るｐ+型コンタクト領域の下方位置において、トレンチゲートの底面よりも深くなるｐ型ディープ層を形成するという構造を出願している（特願２００７−２８８５４５参照）。
また、このような構造のＳｉＣ半導体装置では、トレンチゲートとｐ型ディープ層との形成工程が別工程であるため、これらの位置合わせが難しく、トレンチゲートの側面からｐ型ディープ層までの距離にバラツキが発生する。このため、本発明者らは、さらに、トレンチの側面のうちチャネル領域が構成される部分に対する法線方向にｐ型ディープ層を延設する構造を出願している（特願２００８−３１７０４参照）。
これら各構造のＳｉＣ半導体装置によれば、ｐ型ディープ層とｎ-型ドリフト層とのＰＮ接合部での空乏層がｎ-型ドリフト層側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜に入り込み難くなる。このため、ゲート酸化膜内での電界集中、特にゲート酸化膜のうちのトレンチの底部での電界集中を緩和することが可能となり、ゲート酸化膜が破壊されることを防止できる。
さらに、トレンチの長手方向とｐ型ディープ層の長手方向とを垂直にした構造とすれば、これらを形成するためのマスクずれがデバイス特性に影響を与えることも防止できる。
また、トレンチの長手方向とｐ型ディープ層の長手方向とを垂直にする構造において、さらなるオン抵抗の低減を図るべく、ｎ-型ドリフト層とｐ型ベース層の間にｎ型電流分散層を配置した構造を提案している。このようなｎ型電流分散層を備えることにより、チャネル領域を通過して電流がより広範囲に分散されてｎ-型ドリフト層内を流れるようにできるため、よりオン抵抗を低減することが可能となる。
ここで示した各構造のＳｉＣ半導体装置では、特性上、以下のような関係が成り立つのが好ましい。これについて図１６に示すトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図を参照して説明する。
図１６（ａ）は、ＳｉＣ半導体装置のうちトレンチゲートの長手方向に対して垂直に切断した時の断面図であり、図１６（ｂ）は、図１６（ａ）をトレンチゲートの横の位置で紙面垂直方向に切断したときの断面図である。
トレンチゲート構造のＳｉＣ半導体装置では、オン電流を稼ぐという見地からはトレンチ底部の突き出し量、つまりｐ型ベース領域Ｊ１の底部からのトレンチＪ２の突き出し量をある程度大きく（例えば０．５μｍ以上）確保することが必要になる。その一方で、トレンチＪ２の底部とｐ型ディープ層Ｊ３の底部のギャップをできるだけ大きくした方が耐圧設計上好ましい。このため、トレンチＪ２の底部をできる限り深く形成し、かつ、ｐ型ディープ層Ｊ３を更に深く形成した構造が望ましい。
しかしながら、ｐ型ディープ層Ｊ３の形成をイオン注入によって行う場合、通常ＳｉＣではイオン注入によって注入種を０．７μｍ程度しか打ち込めない。このため、トレンチＪ２の底部とｐ型ディープ層Ｊ３の底部とのギャップＧが小さくなる。例えば、ｐ型ディープ層Ｊ３の深さが０．７μｍで、トレンチＪ２の突き出し量が０．５μｍであれば、ギャップＧが０．２μｍしかなくなる。これでは、ｐ型ディープ層Ｊ３の底部の位置とトレンチＪ２の底部の位置との深さの差が小さくなり、電界緩和効果が小さくなるという問題が発生すると共に、トレンチＪ２が深く形成され過ぎるとｐ型ディープ層Ｊ３よりも深くなりかねない。このため、トレンチＪ２の深さ制御が難しくなり、トレンチＪ２を形成する際のプロセスウィンドウを大きくとることができないという問題が発生する。
なお、ｐ型ディープ層の深さはイオン注入時のエネルギーによって決まるため、そのエネルギーを高くすれば良いが、ＳｉＣではｐ型ディープ層Ｊ３を所望の深さにするためには莫大なエネルギーが必要になり、それを実現できるイオン注入装置が必要になり、設備投資の面から他の手法が求められる。
本発明は上記点に鑑みて、トレンチよりも深いディープ層を備えたトレンチゲート構造の半導体素子を備えたＳｉＣ半導体装置の製造方法において、ディープ層がより深く形成されるようにすることで、トレンチを形成する際のプロセスウィンドウを大きく取れるようにすることを目的とする。
上記目的を達成するため、請求項１ないし６に記載の発明では、ＳｉＣからなり、所定の面方位に対して所定角度オフ角が設けられたオフ基板からなる第１または第２導電型の基板（１）を用いてトレンチゲート構造の半導体素子を有するＳｉＣ半導体装置を形成する際に、ディープ層（１０）の形成工程では、基板（１）および基板（１）の面方位が継承されるドリフト層（２）に対して、基板（１）の垂直方向よりもオフ角をキャンセルする方向に傾斜させた斜めイオン注入を行うことにより、第２導電型不純物をドリフト層（２）に注入し、該注入された第２導電型不純物を活性化することによりディープ層（１０）を形成することを特徴としている。
このように、ディープ層（１０）を形成する際に、オフ角をキャンセルする方向に傾斜させた斜めイオン注入により第２導電型不純物を注入するようにしている。このため、より深い位置までディープ層（１０）を形成することが可能となる。これにより、ディープ層（１０）の底部からトレンチ（６）の底部のギャップを大きくとることが可能になり、トレンチ（６）を形成する際のプロセスウィンドウを大きく取ることが可能となる。
好ましくは、請求項７に記載したように、ディープ層（１０）の形成する工程では、斜めイオン注入を所定の面方位に対する法線方向として行うと、よりディープ層（１０）を深くすることができる。例えば、請求項８に記載したように、オフ角が２〜８°であれば、基板（１）の垂直方向に対する斜めイオン注入の傾斜角度もオフ角と同じ２〜８°とする。
請求項９に記載の発明では、ディープ層（１０）を形成する工程では、ディープ層（１０）が深くなるほど第２導電型不純物の濃度が低くなるように濃度分布に勾配を設けてディープ層（１０）を形成することを特徴としている。
このように、ディープ層（１０）が深くなるに連れて徐々に不純物濃度が低くなるような構造にすることにより、耐圧向上とオン電流の増大を図ることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として蓄積型のトレンチゲート構造のＭＯＳＦＥＴについて説明する。
図１は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。この図は、ＭＯＳＦＥＴの１セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。また、図２−ａ〜図２−ｄは、図１のＭＯＳＦＥＴの断面図であり、図２−ａは、図１中のＡ−Ａ線においてｘｚ平面と平行に切断したときの断面、図２−ｂは、図１中のＢ−Ｂ線においてｘｚ平面と平行に切断したときの断面、図２−ｃは、図１中のＣ−Ｃ線においてｙｚ平面と平行に切断したときの断面、図２−ｄは、図１中のＤ−Ｄ線においてｙｚ平面と平行に切断したときの断面である。
図１および図２−ａ〜図２−ｄに示すＭＯＳＦＥＴは、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のＳｉＣからなるｎ+型基板１が半導体基板として用いられて形成されている。ｎ+型基板１には、表面が所定の面方位、例えば（０００−１）ｃ面に対して所定角度、例えば２〜８°のオフ角が設けられたものが用いられている。
このｎ+型基板１の表面に、これよりもリン等のｎ型不純物濃度の低いＳｉＣからなるｎ-型ドリフト層２が例えば３．０〜７．０×１０15／ｃｍ3、厚さ１０〜１５μｍ程度で形成されている。このｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすると好ましい。例えば、ｎ-型ドリフト層２のうちｎ+型基板１の表面から３〜５μｍ程度の部分の不純物濃度が２．０×１０15／ｃｍ3程度他の部分よりも高くなるようにすると良い。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
また、ｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されていると共に、このｐ型ベース領域３の上層部分にｎ+型ソース領域４およびｐ+型ボディ層（コンタクト層）５が形成されている。
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型ボディ層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型ボディ層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が１．４〜２．０μｍ、深さが２．０μｍ以上（例えば２．５μｍ）のトレンチ６が形成されている。このトレンチ６のｐ型ベース領域３の底部からの突き出し量は、０．５μｍ以上とされるのが好ましい。
さらに、トレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。また、トレンチ６の内壁面には、リン等のｎ型不純物濃度が例えば１．０×１０16／ｃｍ3とされたｎ型チャネル層７が形成されている。ｎ型チャネル層７はチャネル領域を構成するためのものであり、ノーマリオフ型となる厚さに設定され、例えばトレンチ６の底面上で０．３〜１．０μｍ、トレンチ６の側面上で０．１〜０．３μｍとされている。
さらに、ｎ型チャネル層７の表面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート酸化膜８は、ｎ型チャネル層７の表面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１中のｙ方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１中のｘ方向に平行に並べられた構造とされている。また、上述したｎ+型ソース領域４およびｐ+型ボディ層５もトレンチゲート構造の長手方向に沿って延設された構造とされている。
さらに、ｎ-型ドリフト層２のうちｐ型ベース領域３よりも下方位置において、トレンチゲート構造におけるトレンチ６の側面のうちチャネル領域が構成される部分に対する法線方向（図１中のｘ方向）、つまりトレンチ６の長手方向に対する垂直方向に延設されたｐ型ディープ層１０が備えられている。ｐ型ディープ層１０は、トレンチ６の底部、つまりｎ型チャネル層７の底部よりも深くされており、ｎ-型ドリフト層２の表面からの深さが例えば２．６〜３．０μｍ程度（ｐ型ベース領域３の底部からの深さが例えば０．６〜１．０μｍ）とされている。また、ｐ型ディープ層１０の幅（図１中のｙ方向寸法）は、０．６〜１．０μｍとされている。このｐ型ディープ層１０におけるボロンもしくはアルミニウム等のｐ型不純物濃度は、例えば１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3とされており、深くなるに連れて徐々にｐ型不純物濃度が低くなるように濃度分布に勾配が設けられている。このｐ型ディープ層１０は、トレンチゲート構造の長手方向に沿って複数本平行に並べられており、隣り合うｐ型ディープ層１０同士の間隔は、例えば２〜３μｍとされている。
また、ｎ+型ソース領域４およびｐ+型ボディ層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型ボディ層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型ボディ層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの蓄積型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
このような蓄積型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。
まず、ゲート電極９にゲート電圧を印加する前の状態では、ＳｉＣは不純物濃度が１．０×１０19／ｃｍ3のように高い場合、約３Ｖの内在電位を有しているため、ソース電極１１が０Ｖであってもｐ型ベース領域３は−３Ｖのように振舞う。このため、ｐ型ベース領域３から空乏層が広がり、ｐ型ベース領域３の近傍は絶縁体のように振舞う。したがって、ドレイン電極１３に正の電圧を加えたとしても、ｎ型チャネル層７は絶縁体のように振舞うため、電子はｎ型チャネル層７に到達することはできず、ソース電極１１とドレイン電極１３との間に電流が流れない。
次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１３に電圧を加えるても逆バイアスになるため、ｐ型ベース領域３とｎ-型ドリフト層２（ｎ型チャネル層７を含む）の間より、空乏層が広がる。このとき、ｐ型ベース領域３の濃度がｎ-型ドリフト層２より遥かに高いので、空乏層はほとんどｎ-型ドリフト層２側に広がる。例えば、本実施形態のように、ｐ型ベース領域３の不純物濃度をｎ-型ドリフト層２の不純物濃度の１０倍とした場合、ｐ型ベース領域３側に約０．７μｍ伸び、ｎ-型ドリフト層２側に約７．０μｍ伸びるが、ｐ型ベース領域３の厚みを２．０μｍと空乏層の伸び量よりも大きくしてあるため、パンチスルーしないようにできる。そして、ドレイン０Ｖの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっており、ソース電極１１とドレイン電極１３との間に電流が流れない。
また、ゲート電圧が０Ｖになっているため、ドレイン−ゲート間にも電界がかかる。このため、ゲート酸化膜８の底部にも電界集中が発生し得る。しかしながら、トレンチ６よりも深いｐ型ディープ層１０を備えた構造としているため、ｐ型ディープ層１０とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。特に、ｐ型ディープ層１０の不純物濃度をｐ型ベース領域３よりも高濃度とすれば、よりｎ-型ドリフト層２側への空乏層の伸び量が大きくなる。これにより、ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となる。
一方、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９にゲート電圧として２０Ｖが印加されるため、ｎ型チャネル層７が蓄積型チャネルとして機能する。このため、ソース電極１１から注入された電子はｎ+型ソース領域４からｎ型チャネル層７を通った後、ｎ-型ドリフト層２に到達する。これにより、ソース電極１１とドレイン電極１３との間に電流を流すことができる。
次に、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について説明する。図３〜図４は、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。図３および図４中、左側に図１中のＡ−Ａ線においてｘｚ平面と平行に切断した断面図（図２−ａと対応する場所）を示してあり、右側に図１中のＤ−Ｄ線においてｙｚ平面と平行に切断した断面図（図２−ｄと対応する場所）を示してある。以下、これらの図を参照して説明する。
〔図３（ａ）に示す工程〕 まず、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度で、かつ、表面が所定の面方位、例えば（０００−１）ｃ面に対して所定角度、例えば２〜８°のオフ角が設けられたｎ+型基板１を用意する。このｎ+型基板１の裏面側にドレイン電極１３を形成したのち、ｎ+型基板１の表面にリン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。このとき、ｎ+型基板１として、表面が所定の面方位に対して所定角度オフ角が設けられたものを用いているため、容易にｎ-型ドリフト層２の結晶成長が行われる。また、エピタキシャル成長であるため、ｎ+型基板１の面方位が継承された状態で結晶成長が行われる。
〔図３（ｂ）に示す工程〕 ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０の形成予定領域においてマスク２０を開口させる。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行う。このとき、イオン注入を斜めイオン注入にて行う。この理由について、図５および図６を参照して説明する。
図５は、ｎ-型ドリフト層２の表面とオフ角の関係およびイオン注入角度の様子を示した図であり、図５（ａ）は基板垂直方向からイオン注入を行った場合、図５（ｂ）は（０００−１）ｃ面に対する方線方向と並行にイオン注入を行った場合の様子を示している。また、図６は、オフ角を８°とし、４つのサンプルに対してイオン注入角度および注入温度を変化させ、熱処理前後の注入深さと不純物濃度の関係を実験により調べた結果を示すグラフである。なお、図６（ａ）は注入温度を７００℃として基板垂直方向からイオン注入を行った場合、図６（ｂ）は注入温度を７００℃として（０００−１）ｃ面の法線方向と平行な方向からイオン注入を行った場合、図６（ｂ）は注入温度を７００℃としてオフ角をキャンセルする方向と逆方向に８°傾斜、つまり（０００−１）ｃ面の法線方向に対して１６°傾斜した方向からイオン注入を行った場合、図６（ｄ）は注入温度を室温として基板垂直方向からイオン注入を行った場合を示してある。
図５（ａ）に示すように基板垂直方向からイオン注入を行った場合と図５（ｂ）に示すように（０００−１）ｃ面に対する方線方向と並行にイオン注入を行った場合とを比較すると、図６（ａ）、（ｂ）に示されるように、図５（ｂ）の場合の方が図５（ａ）の場合よりも深い位置まで高濃度となっている。これは、ＳｉＣでは熱拡散が殆ど無いことから、図５（ｂ）の場合の方が図５（ａ）の場合よりも深い位置までイオン注入が行えているためと言える。つまり、エピタキシャル成長を容易にするためにオフ基板を用いることが一般的になっているが、オフ基板を用いる場合にも、オフ角をキャンセルする方向に傾斜させた斜めイオン注入を行うようにすれば、より深い位置までイオン注入を行うことが可能になるのである。
なお、図６（ｃ）に示すようにオフ角をキャンセルする方向と逆方向に傾斜させてイオン注入を行った場合や図６（ｄ）に示すように注入温度を変えた場合も基板垂直方向からイオン注入を行った場合と深さが変わらなかった。このことから、イオン注入がより深くまで行われるようにするには、ｎ+型基板１およびｎ-型ドリフト層２のオフ角をキャンセルする方向に傾斜させて斜めイオン注入を行うことが重要であると言える。
さらに、このような斜めイオン注入を行った場合、図６（ｂ）に示されるように濃度分布に勾配をつけることが可能となることも判る。つまり、図６（ａ）、（ｃ）、（ｄ）では、イオン注入の深さに対して不純物濃度が急峻なピークを示しているが、図６（ｂ）では、急峻なピークにはならず、深くなるに連れて徐々に濃度が薄くなっている。このため、深くなるに連れて徐々に不純物濃度が低くなるように濃度分布に勾配を設けることが可能となる。
したがって、本実施形態では、ｐ型ディープ層１０を形成するためのイオン注入を斜めイオン注入により行い、斜めイオン注入の角度がｎ+型基板１およびｎ-型ドリフト層２のオフ角をキャンセルする方向、つまり（０００−１）ｃ面に対する方線方向に対して基板垂直方向からイオン注入する場合よりも傾斜角度が小さくなるようにする。好ましくは、斜めイオン注入がｎ+型基板１およびｎ-型ドリフト層２のオフ角を完全にキャンセルできるように、基板垂直方向に対してオフ角と同角度傾斜した状態で、換言すれば（０００−１）ｃ面に対する方線方向と並行に行われるようにする。このようにすれば、基板垂直方向からイオン注入を行う場合と比べて、より深い位置までイオン注入を行うことが可能となり、ｐ型ディープ層１０をより深くすることが可能となる。また、ｐ型ディープ層１０が深くなるに連れて徐々に不純物濃度が低くなるような構造にできる。
そして、このような斜めイオン注入によりｐ型不純物を注入したのち、活性化を行うことで、例えばボロンもしくはアルミニウム濃度が１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3、厚さが０．６〜１．０μｍ程度、幅が０．６〜１．０μｍ程度となるｐ型ディープ層１０が形成される。その後、マスク２０を除去する。
〔図３（ｃ）に示す工程〕 ｎ-型ドリフト層２の表面に、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度となるｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。
〔図４（ａ）に示す工程〕 ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。続いて、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型ボディ層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えば窒素）をイオン注入する。そして、注入されたイオンを活性化することで、リン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４を形成すると共に、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型ボディ層５を形成する。その後、マスクを除去する。
〔図４（ｂ）に示す工程〕 ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型ボディ層５の上に、図示しないエッチングマスクを成膜したのち、トレンチ６の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ６を形成する。この後、エッチングマスクを除去する。
〔図４（ｃ）に示す工程〕 トレンチ６内を含む基板表面全面に、リン等のｎ型不純物濃度が例えば１．０×１０16／ｃｍ3のｎ型チャネル層７をエピタキシャル成長させる。このとき、エピタキシャル成長の面方位依存性などにより、ｎ型チャネル層７はトレンチ６の底面の方が側面よりも厚く形成される。続いてｎ型チャネル層７のうちの不要部分、つまりｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型ボディ層５の上に形成された部分を除去した後、ゲート酸化膜形成工程を行うことでゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。
続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート酸化膜８およびゲート電極９を残す。
この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１２を成膜したのち、層間絶縁膜をパターニングしてｎ+型ソース領域４やｐ+型ボディ層５に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。これにより、図１に示したＭＯＳＦＥＴが完成する。
以上説明した製造方法によれば、ｐ型ディープ層１０を形成する際に、オフ角をキャンセルする方向に傾斜させた斜めイオン注入によりｐ型不純物を注入するようにしている。このため、より深い位置までｐ型ディープ層１０を形成することが可能となる。これにより、ｐ型ディープ層１０の底部からトレンチ６の底部のギャップを大きくとることが可能になり、トレンチ６を形成する際のプロセスウィンドウを大きく取ることが可能となる。
また、上記のような斜めイオン注入を用いることによりｐ型ディープ層１０が深くなるに連れて徐々に不純物濃度が低くなるような構造にできる。このため、以下の効果も得られる。
すなわち、耐圧向上を図るためにはｐ型ディープ層１０の底部とトレンチ６の底部の距離を大きくする方が良い。また、ｐ型ディープ層１０の濃度は濃い方がトレンチゲート底部への電界緩和効果が大きく、耐圧向上を図ることができる。その一方で、オン電流の増大を図るためにはトレンチ６の深さは浅いほうが良い。また、オン電流の増大を図るためにはｐ型ディープ層１０の濃度は薄いほうが良い。したがって、耐圧向上とオン電流増大はトレードオフの関係にある。このトレードオフの関係を緩和するために、ｐ型ディープ層１０の深い部分の濃度を徐々に薄くする方法が有効である。
これに対し、従来のように、ｐ型ディープ層１０を形成するためのイオン注入を基板垂直方向から行うと、深さ方向に対してｐ型不純物の濃度が急峻なピークを有することになり、ｐ型ディープ層１０の濃度がｐ型ディープ層１０の底部から急峻に薄くなる。このため、耐圧向上とオン電流の増大のトレードオフの関係を緩和することができない。
ところが、本実施形態のように斜めイオン注入を用いることにより、ｐ型ディープ層１０が深くなるに連れて徐々に不純物濃度が低くなるような構造にできる。このため、耐圧向上とオン電流の増大のトレードオフの関係を緩和することが可能となる。
また、ｐ型ディープ層１０の形成予定領域にトレンチを掘り、そこにｐ型層を埋め込むことによってｐ型ディープ層１０を形成することも可能であるが、このような手法の場合、トレンチ内を埋め込んだ後の平坦化工程によって結晶欠陥が発生する。このため、本実施形態のようなイオン注入によってｐ型ディープ層１０を形成することにより、結晶欠陥が発生することを抑制することができる。
また、ｐ型ベース層３の表面からイオン注入することでｐ型ディープ層１０を形成することもできるが、ｐ型ディープ層１０の形成するためのイオン注入をｎー型ドリフト層２の表面から行うようにしている。このため、高いエネルギーによる高速イオン注入にてｐ型ディープ層１０を形成しなくても済み、高速イオン注入による欠陥発生を抑制することが可能となる。
さらに、トレンチ６の長手方向とｐ型ディープ層１０の長手方向とを平行にした場合、これらの間隔が一定にならないとデバイス特性に影響を与えることになるため、トレンチ６の形成の際に用いられるマスクとｐ型ディープ層１０の形成の際に用いられるマスクの位置合わせが重要になる。しかしながら、一定量のマスクずれは必然的に発生するため、完全にマスクずれによるデバイス特性の影響を排除することはできない。これに対し、本実施形態のＳｉＣ半導体装置によれば、トレンチ６の長手方向とｐ型ディープ層１０の長手方向とが垂直とされているため、これらを形成するためのマスクずれがデバイス特性に影響を与えることはない。これにより、製品特性のバラツキを防止でき、歩留まり向上を図ることができる。したがって、本実施形態のような構造とすることにより、製品特性のバラツキを防止でき、歩留まり向上を図ることができる構造のＳｉＣ半導体装置とすることが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してオン抵抗の低減を図ったものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
図７は、本実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。また、図８−ａ〜図８−ｄは、図７のＭＯＳＦＥＴの断面図であり、図８−ａは、図７中のＥ−Ｅ線においてｘｚ平面と平行に切断したときの断面、図８−ｂは、図７中のＦ−Ｆ線においてｘｚ平面と平行に切断したときの断面、図８−ｃは、図７中のＧ−Ｇ線においてｙｚ平面と平行に切断したときの断面、図８−ｄは、図７中のＨ−Ｈ線においてｙｚ平面と平行に切断したときの断面である。
図７に示すように、本実施形態のＳｉＣ半導体装置に備えられるＭＯＳＦＥＴでは、ｎ-型ドリフト層２とｐ型ベース領域３の間に、ｎ型チャネル層７と接するようにｎ型電流分散層３０が備えられている。ｎ型電流分散層３０は、リン等のｎ型不純物濃度がｎ-型ドリフト層２よりも高濃度、好ましくはｎ型チャネル層７よりも高濃度とされ、例えば２．０×１０15／ｃｍ3〜１．０×１０17／ｃｍ3とされている。ｎ型電流分散層３０の厚さに関しては任意であるが、本実施形態ではトレンチ６がｎ型電流分散層３０を貫通する程度の厚みとされており、例えば０．３μｍ程度とすることができる。このｎ型電流分散層３０の下方にｐ型ディープ層１０が形成され、ｎ型電流分散層３０によりｐ型ディープ層１０とｐ型ベース領域３とが分断された構造とされている。なお、本実施形態では、ｐ型ディープ層１０は、ｎ型電流分散層３０の下面からの深さが例えば０．６〜１．０μｍとなるように形成されているが、不純物濃度、幅および間隔に関しては第１実施形態と同様とされている。
このように構成されたＭＯＳＦＥＴでは、基本的には第１実施形態と同様の作動を行うが、オン時にｎ型チャネル層７を通じて流れる電流がｎ型電流分散層３０にてトレンチ６の側面に対する法線方向に拡張されるため、ｎ-型ドリフト層２内を広範囲に分散して流れることになる。このため、第１実施形態と比べてオン抵抗を低減することが可能となる。
次に、図７に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について説明する。図９〜図１０は、図７に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。図９および図１０中、左側に図７中のＥ−Ｅ線においてｘｚ平面と平行に切断した断面図（図８−ａと対応する場所）を示してあり、右側に図７中のＨ−Ｈ線においてｙｚ平面と平行に切断した断面図（図８−ｄと対応する場所）を示してある。以下、これらの図を参照して説明する。
まず、図９（ａ）、（ｂ）に示す工程において、第１実施形態で説明した図５（ａ）、（ｂ）と同様の工程を行うことで、ｎ+型基板１の裏面側にドレイン電極１３、表面側にｎ-型ドリフト層２を形成すると共に、ｐ型ディープ層１０を形成する。このときのｐ型ディープ層１０の形成工程では、第１実施形態と同様に、ｎ+型基板１およびｎ-型ドリフト層２のオフ角をキャンセルする方向に傾斜させて斜めイオン注入を行うことにより、より深い位置までｐ型ディープ層１０を形成することができる。また、ｐ型ディープ層１０に対して、深くなるに連れて徐々に不純物濃度が低くなるように濃度分布に勾配を設けることが可能となる。
そして、図９（ｃ）に示す工程において、ｎ-型ドリフト層２およびｐ型ディープ層１０の表面にｎ型電流分散層３０をエピタキシャル成長させたのち、ｎ型電流分散層３０の表面にｐ型ベース領域３をエピタキシャル成長させる。この後、図１０（ａ）〜（ｃ）に示す工程において、図６（ａ）〜（ｃ）と同様の工程を行い、さらに層間絶縁膜１２の成膜工程、コンタクトホール形成工程、ソース電極１１およびゲート配線の形成工程等を行うことにより、図７に示したＭＯＳＦＥＴが完成する。
このように、本実施形態のような構造に対しても、上記第１実施形態と同様の手法によってｐ型ディープ層１０を形成することができ、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第２実施形態と同様、第１実施形態に対してオン抵抗の低減を図ったものであり、基本構造に関しては第２実施形態と同様であるため、第２実施形態と異なっている部分に関してのみ説明する。
上述したように、第２実施形態では、ｎ型電流分散層３０を形成したが、ｎ型電流分散層３０にてｐ型ディープ層１０がｐ型ベース領域３から分離された構造となるため、ｐ型ディープ層１０がフローティング状態になる。このため、ｐ型ディープ層１０がｐ型ベース領域３に接してソース電位に固定されている場合と比べると、電界緩和効果が弱まることになる。本実施形態は、この問題を解決しつつ、第２実施形態と同様にオン抵抗の低減が図れる構造としたものである。
図１１は、本実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。また、図１２−ａ〜図１２−ｄは、図１１のＭＯＳＦＥＴの断面図であり、図１２−ａは、図１１中のＩ−Ｉ線においてｘｚ平面と平行に切断したときの断面、図１２−ｂは、図１１中のＪ−Ｊ線においてｘｚ平面と平行に切断したときの断面、図１２−ｃは、図１１中のＫ−Ｋ線においてｙｚ平面と平行に切断したときの断面、図１２−ｄは、図１１中のＬ−Ｌ線においてｙｚ平面と平行に切断したときの断面である。
図１１に示すように、本実施形態のＳｉＣ半導体装置に備えられるＭＯＳＦＥＴにも、ｎ-型ドリフト層２とｐ型ベース領域３の間に、ｎ型チャネル層７と接するようにｎ型電流分散層３０が備えられている。ただし、本実施形態では、このｎ型電流分散層３０の表面からｐ型ディープ層１０が形成されており、ｎ型電流分散層３０を貫通してｐ型ディープ層１０とｐ型ベース領域３とが接触した構造とされている。ｐ型ディープ層１０は、ｎ型電流分散層３０の表面からの深さが例えば０．６〜１．０μｍとなるように形成されており、不純物濃度、幅および間隔に関しては第１実施形態と同様とされている。
このように構成されたＭＯＳＦＥＴでは、基本的には第１実施形態と同様の作動を行いつつ、第２実施形態と同様、オン時にｎ型チャネル層７を通じて流れる電流がｎ型電流分散層３０にてトレンチ６の側面に対する法線方向に拡張されるため、ｎ-型ドリフト層２内を広範囲に分散して流れ、オン抵抗を低減を図ることが可能となる。そして、ｐ型ディープ層１０がｐ型ベース領域３と接触した構造とされているため、ｐ型ディープ層１０をソース電位に固定できる。したがって、電界緩和効果が弱まることを防止することも可能となる。
次に、図１１に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について説明する。図１３〜図１４は、図１１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。図１３および図１４中、左側に図１１中のＩ−Ｉ線においてｘｚ平面と平行に切断した断面図（図１２−ａと対応する場所）を示してあり、右側に図１１中のＬ−Ｌ線においてｙｚ平面と平行に切断した断面図（図１２−ｄと対応する場所）を示してある。以下、これらの図を参照して説明する。
まず、図１３（ａ）に示す工程において、第１実施形態で説明した図５（ａ）と同様の工程を行うことで、ｎ+型基板１の裏面側にドレイン電極１３、表面側にｎ-型ドリフト層２を形成したのち、ｎ-型ドリフト層２の表面にｎ-型ドリフト層２よりも高不純物濃度となるようにｎ型電流分散層３０をエピタキシャル成長させる。そして、図１３（ｂ）に示す工程において、ｎ型電流分散層３０の表面にマスク２０を形成し、図５（ｂ）と同様の工程を行うことでｐ型ディープ層１０を形成する。このときのｐ型ディープ層１０の形成工程では、第１実施形態と同様に、ｎ+型基板１およびｎ-型ドリフト層２のオフ角をキャンセルする方向に傾斜させて斜めイオン注入を行うことにより、より深い位置までｐ型ディープ層１０を形成することができる。また、ｐ型ディープ層１０に対して、深くなるに連れて徐々に不純物濃度が低くなるように濃度分布に勾配を設けることが可能となる。
この後は、図１３（ｃ）および図１４（ａ）〜（ｃ）に示す工程において、図５（ｃ）および図６（ａ）〜（ｃ）と同様の工程を行い、さらに層間絶縁膜１２の成膜工程、コンタクトホール形成工程、ソース電極１１およびゲート配線の形成工程等を行うことにより、図１１に示したＭＯＳＦＥＴが完成する。
このように、本実施形態のような構造に対しても、上記第１実施形態と同様の手法によってｐ型ディープ層１０を形成することができ、第１実施形態と同様の効果を得ることができる。特に、本実施形態の場合、ｐ型ディープ層１０を形成するためのイオン注入がｎ型電流分散層３０の表面から行われることになる。このため、より深い位置までｐ型ディープ層１０を形成することができることにより、ｐ型ディープ層１０の底部からトレンチ６の底部のギャップを大きくとることが可能になり、トレンチ６を形成する際のプロセスウィンドウを大きく取ることが可能となる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１〜第３実施形態と同様の構造のＭＯＳＦＥＴを反転型としたものであり、基本構造に関しては第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なっている部分に関してのみ説明する。
図１５は、本実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。なお、図１５は、第１実施形態の構造に対してＭＯＳＦＥＴを反転型とする構造について示してあるが、第２、第３実施形態の構造に対してもＭＯＳＦＥＴを反転型にできる。
図１５に示されるように、本実施形態では、トレンチ６の表面にゲート酸化膜８が形成されており、第１〜第３実施形態で示したｎ型チャネル層７は形成されていない構造とされている。このため、トレンチ６の側壁において、ゲート酸化膜８とｐ型ベース領域３およびｎ+型ソース領域４が接触した構造となっている。
このように構成されたＭＯＳＦＥＴは、ゲート電極９に対してゲート電圧を印加すると、ｐ型ベース領域３のうちトレンチ６の側面に配置されたゲート酸化膜８と接する部分が反転型チャネルとなり、ソース電極１１とドレイン電極１３との間に電流を流すという動作を行う。
このような反転型のＭＯＳＦＥＴについても、上述したようにｐ型ディープ層１０を形成しているため、第１〜第３実施形態と同様に、ドレイン電圧として高電圧が印加される時には、ｐ型ディープ層１０とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。このため、ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となる。これにより、ゲート酸化膜８が破壊されることを防止することが可能となる。
なお、このような反転型のＭＯＳＦＥＴの製造方法に関しては、基本的に第１〜第３実施形態と同様であり、第１〜第３実施形態に示した製造方法に対してｎ型チャネル層７の形成工程をなくし、トレンチ６の表面に直接ゲート酸化膜８を形成すればよい。そして、ｐ型ディープ層１０についても、上記第１実施形態と同様の手法によって形成することができるため、第１実施形態と同様の効果を得ることができる。
（他の実施形態）
（１）上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、第１〜第４実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては第１〜第４実施形態と同様である。
（２）また、第１〜第４実施形態では、トレンチ６を形成する前にｐ型ベース領域３やｎ+型ソース領域４等を形成したが、トレンチ６を形成した後にｐ型ベース領域３やｎ+型ソース領域４等をイオン注入にて形成しても良い。また、第１〜第３実施形態においてｎ+型ソース領域４をイオン注入にて形成するのであれば、ｎ+型ソース領域４がゲート酸化膜８と接する状態であっても構わない。さらに、ｐ型ベース領域３をイオン注入で形成するのであれば、トレンチ６の側面からｐ型ベース領域３を離間させることができるため、トレンチ６の側面からｐ型ベース領域３の間に残るｎ-型ドリフト層２をｎ型チャネル層７として機能させることも可能である。勿論、この場合にも、ｐ型ベース領域３やｎ+型ソース領域４等をトレンチ６の形成前後のいずれで形成しても構わない。
（３）上記各実施形態では、ｎ+型ソース領域４およびｐ+型ボディ層５をイオン注入にて形成する場合について説明したが、これらのうちのいずれか一方をエピタキシャル成長させることにより形成することもできる。
（４）上記各実施形態に示した構造は単なる一例を示したものであり、適宜設定変更などが可能である。例えば、ｐ+型ボディ層５を介してｐ型ベース領域３がソース電極１１に電気的に接続される構造としたが、ｐ+型ボディ層５を単なるコンタクト部としてｐ型ベース領域３がソース電極１１に電気的に接続される構造であっても構わない。また、ゲート絶縁膜として熱酸化によるゲート酸化膜８を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１３の形成工程に関しても、ソース電極１１の形成後などとしても構わない。
（５）上記第２実施形態では、電流分散層３０をｎ-型ドリフト層２よりも高濃度とする場合について説明したが、ｎ-型ドリフト層と同じ濃度であっても構わない。電流分散層３０の形成後にトレンチ６を形成することになるが、少なくとも電流分散層３０が形成された分、トレンチ６の底面の位置が電流分散層３０を形成していない場合と比べて高くなる。このため、トレンチ６の底面の位置と比べてｐ型ディープ層１０の位置がより深い位置となり、第１実施形態と比べればトレンチ６の底面に対する電界緩和効果を高められるという効果に関しては、少なくとも得ることができる。
（６）上記第１〜第４実施形態では、ｐ型ディープ層１０をトレンチ６の長手方向に対して垂直にする場合について説明したが、ｐ型ディープ層１０をトレンチ６に対して斜めに交差する構造や格子状に配置する構造であっても構わない。また、ｐ型ディープ層１０をトレンチ６の長手方向に対して並行に配置する構造であっても良い。
（７）さらに、上記第３実施形態ではｐ型ディープ層１０を電流拡散層３０の表面からイオン注入することにより形成したが、この場合、第２実施形態のように電流拡散層３０を成膜する前にイオン注入する場合と比べてｐ型ディープ層１０の深さが浅くなる。しかしながら、第２実施形態のように電流拡散層３０を成膜する前にイオン注入してｐ型ディープ層１０を形成する場合には、ｐ型ベース領域３からｐ型ディープ層１０が離れてしまい、ｐ型ディープ層１０をソース電位に固定できなくなり、電界緩和効果が弱まる。このため、第２実施形態のように、電流拡散層３０を成膜する前に斜めイオン注入を行うことによりｐ型ディープ層１０の下層部分を形成しておき、電流拡散層３０を形成したあとに、再度イオン注入を行うことにより、ｐ型ディープ層１０の上層部分を形成するようにしても良い。このようにすれば、ｐ型ディープ層１０がｐ型ベース領域３と繋がった構造となり、電界緩和効果が弱まることぼ防止しつつ、ｐ型ディープ層１０をより深くに形成することも可能となる。
（８）さらに、上記各実施形態では、（０００−１）ｃ面を用いて［１１−２０］方向を側面とするトレンチ５を形成するようにした場合について説明したが、これは単なる一例を示したに過ぎず、他の面方位、例えば（０００１）Ｓｉ面を用いて［１−１００］方向にトレンチ５を形成する場合にも、本発明を適用すると好適である。
（９）なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
本発明の第１実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。 図１のＡ−Ａ断面図である。 図１のＢ−Ｂ断面図である。 図１のＣ−Ｃ断面図である。 図１のＤ−Ｄ断面図である。 図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。 図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。 ｎ-型ドリフト層２の表面とオフ角の関係およびイオン注入角度の様子を示した図である。 オフ角を８°とし、４つのサンプルに対してイオン注入角度および注入温度を変化させ、熱処理前後の注入深さと不純物濃度の関係を実験により調べた結果を示すグラフである。 本発明の第２実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。 図７のＥ−Ｅ断面図である。 図７のＦ−Ｆ断面図である。 図７のＧ−Ｇ断面図である。 図７のＨ−Ｈ断面図である。 図７に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。 図８に続くトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。 本発明の第３実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。 図１１のＩ−Ｉ断面図である。 図１１のＪ−Ｊ断面図である。 図１１のＫ−Ｋ断面図である。 図１１のＬ−Ｌ断面図である。 図１１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。 図１３に続くトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。 本発明の第４実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。 トレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
符号の説明
１ ｎ+型基板
２ ｎ-型ドリフト層
３ ｐ型ベース領域
４ ｎ+型ソース領域
５ ｐ+型ボディ層
６ トレンチ
７ ｎ型チャネル層
８ ゲート酸化膜
９ ゲート電極
１０ ｐ型ディープ層
１１ ソース電極
１２ 層間絶縁膜
１３ ドレイン電極
２０ マスク
３０ ｎ型電流分散層

Claims (9)

  1. 炭化珪素からなり、所定の面方位に対して所定角度オフ角が設けられたオフ基板からなる第１または第２導電型の基板（１）上に、第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
    前記ドリフト層（２）の表面にマスク（２０）を配置した後、該マスク（２０）を用いたイオン注入を行うことにより、第２導電型のディープ層（１０）を形成する工程と、
    前記ディープ層（１０）および前記ドリフト層（２）の上に第２導電型の炭化珪素からなるベース領域（３）を形成する工程と、
    前記ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
    前記ソース領域（４）の表面から前記ベース領域（３）を貫通して前記ドリフト層（２）に達し、かつ、前記ディープ層（１０）よりも浅くなるようにトレンチ（６）を形成する工程と、
    前記トレンチ（６）内に、第１導電型の炭化珪素からなるチャネル層（７）を形成する工程と、
    前記トレンチ（６）内において、前記チャネル層（７）の表面にゲート絶縁膜（８）を形成する工程と、
    前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
    前記ソース領域（４）および前記ベース領域（３）に電気的に接続されるソース電極（１１）を形成する工程と、
    前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含み、
    前記ディープ層（１０）の形成工程では、前記基板（１）および前記基板（１）の面方位が継承される前記ドリフト層（２）に対して、前記基板（１）の垂直方向よりも前記オフ角をキャンセルする方向に傾斜させた斜めイオン注入を行うことにより、第２導電型不純物を前記ドリフト層（２）に注入し、該注入された前記第２導電型不純物を活性化することにより前記ディープ層（１０）を形成することを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記ベース領域（３）を形成する工程の前に、前記ディープ層（１０）および前記ドリフト層（２）の表面上を含む前記ドリフト層（２）の表面に、前記ドリフト層（２）よりも高濃度となる第１導電型の炭化珪素からなる電流分散層（３０）を形成する工程を含み、
    前記ベース領域（３）を形成する工程では、前記電流分散層（３０）の表面に前記ベース領域（３）を形成することにより、該ベース領域（３）を前記ディープ層（１０）および前記ドリフト層（２）の上に形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 炭化珪素からなり、所定の面方位に対して所定角度オフ角が設けられたオフ基板からなる第１または第２導電型の基板（１）上に、第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
    前記ドリフト層（２）の表面に、前記ドリフト層（２）よりも高濃度となる第１導電型の電流分散層（３０）を形成する工程と、
    前記電流分散層（３０）の表面にマスク（２０）を配置した後、該マスク（２０）を用いたイオン注入を行うことにより、第２導電型のディープ層（１０）を形成する工程と、
    前記電流分散層（３０）および前記ディープ層（１０）の表面に第２導電型の炭化珪素からなるベース領域（３）を形成する工程と、
    前記ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
    前記ソース領域（４）の表面から前記ベース領域（３）を貫通して前記電流分散層（３０）もしくは前記ドリフト層（２）に達し、かつ、前記ディープ層（１０）よりも浅くなるようにトレンチ（６）を形成する工程と、
    前記トレンチ（６）内に、第１導電型のチャネル層（７）を形成する工程と、
    前記トレンチ（６）内において、前記チャネル層（７）の表面にゲート絶縁膜（８）を形成する工程と、
    前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
    前記ソース領域（４）および前記ベース領域（３）に電気的に接続されるソース電極（１１）を形成する工程と、
    前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含み、
    前記ディープ層（１０）の形成工程では、前記基板（１）および前記基板（１）の面方位が継承される前記ドリフト層（２）および前記電流分散層（３０）に対して、前記基板（１）の垂直方向よりも前記オフ角をキャンセルする方向に傾斜させた斜めイオン注入を行うことにより、第２導電型不純物を前記ドリフト層（２）に注入し、該注入された前記第２導電型不純物を活性化することにより前記ディープ層（１０）を形成することを特徴とする炭化珪素半導体装置の製造方法。
  4. 炭化珪素からなり、所定の面方位に対して所定角度オフ角が設けられたオフ基板からなる第１または第２導電型の基板（１）上に、第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
    前記ドリフト層（２）の表面にマスク（２０）を配置した後、該マスク（２０）を用いたイオン注入を行うことにより、第２導電型のディープ層（１０）を形成する工程と、
    前記ディープ層（１０）および前記ドリフト層（２）の上に第２導電型の炭化珪素からなるベース領域（３）を形成する工程と、
    前記ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
    前記ソース領域（４）の表面から前記ベース領域（３）を貫通して前記ドリフト層（２）に達し、かつ、前記ディープ層（１０）よりも浅くなるようにトレンチ（６）を形成する工程と、
    前記トレンチ（６）の表面にゲート絶縁膜（８）を形成する工程と、
    前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
    前記ソース領域（４）および前記ベース領域（３）に電気的に接続されるソース電極（１１）を形成する工程と、
    前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含み、
    前記ディープ層（１０）の形成工程では、前記基板（１）および前記基板（１）の面方位が継承される前記ドリフト層（２）および前記電流分散層（３０）に対して、前記基板（１）の垂直方向よりも前記オフ角をキャンセルする方向に傾斜させた斜めイオン注入を行うことにより、第２導電型不純物を前記ドリフト層（２）に注入し、該注入された前記第２導電型不純物を活性化することにより前記ディープ層（１０）を形成することを特徴とする炭化珪素半導体装置の製造方法。
  5. 前記ベース領域（３）を形成する工程の前に、前記ディープ層（１０）および前記ドリフト層（２）の表面上を含む前記ドリフト層（２）の表面に、前記ドリフト層（２）よりも高濃度となる第１導電型の炭化珪素からなる電流分散層（３０）を形成する工程を含み、
    前記ベース領域（３）を形成する工程では、前記電流分散層（３０）の表面に前記ベース領域（３）を形成することにより、該ベース領域（３）を前記ディープ層（１０）および前記ドリフト層（２）の上に形成することを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
  6. 炭化珪素からなり、所定の面方位に対して所定角度オフ角が設けられたオフ基板からなる第１または第２導電型の基板（１）上に、第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
    前記ドリフト層（２）の表面に、前記ドリフト層（２）よりも高濃度となる第１導電型の電流分散層（３０）を形成する工程と、
    前記電流分散層（３０）の表面にマスク（２０）を配置した後、該マスク（２０）を用いたイオン注入を行うことにより、第２導電型のディープ層（１０）を形成する工程と、
    前記電流分散層（３０）および前記ディープ層（１０）の表面に第２導電型の炭化珪素からなるベース領域（３）を形成する工程と、
    前記ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
    前記ソース領域（４）の表面から前記ベース領域（３）を貫通して前記電流分散層（３０）もしくは前記ドリフト層（２）に達し、かつ、前記ディープ層（１０）よりも浅くなるようにトレンチ（６）を形成する工程と、
    前記トレンチ（６）の表面にゲート絶縁膜（８）を形成する工程と、
    前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
    前記ソース領域（４）および前記ベース領域（３）に電気的に接続されるソース電極（１１）を形成する工程と、
    前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含み、
    前記ディープ層（１０）の形成工程では、前記基板（１）および前記基板（１）の面方位が継承される前記ドリフト層（２）および前記電流分散層（３０）に対して、前記基板（１）の垂直方向よりも前記オフ角をキャンセルする方向に傾斜させた斜めイオン注入を行うことにより、第２導電型不純物を前記ドリフト層（２）に注入し、該注入された前記第２導電型不純物を活性化することにより前記ディープ層（１０）を形成することを特徴とする炭化珪素半導体装置の製造方法。
  7. 前記ディープ層（１０）の形成する工程では、前記斜めイオン注入を前記所定の面方位に対する法線方向として行うことを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  8. 前記オフ角は２〜８°であり、前記基板（１）の垂直方向に対する前記斜めイオン注入の傾斜角度も前記オフ角と同じ２〜８°とされていることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
  9. 前記ディープ層（１０）を形成する工程では、前記ディープ層（１０）が深くなるほど第２導電型不純物の濃度が低くなるように濃度分布に勾配を設けて前記ディープ層（１０）を形成することを特徴とする請求項１ないし８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
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