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DE69226328T2 - Selbstjustierende Kontaktstützer für Halbleitervorrichtungen - Google Patents

Selbstjustierende Kontaktstützer für Halbleitervorrichtungen

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DE69226328T2
DE69226328T2 DE69226328T DE69226328T DE69226328T2 DE 69226328 T2 DE69226328 T2 DE 69226328T2 DE 69226328 T DE69226328 T DE 69226328T DE 69226328 T DE69226328 T DE 69226328T DE 69226328 T2 DE69226328 T2 DE 69226328T2
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spacer
gate conductor
alignment structure
layer
insulating
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Donna Rizzone Pourhquag New York 12570 Cote
David Wappingers Falls New York 12590 Stanasolovich
Ronald Archer Essex Junction Vermont 05452 Warren
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Description

  • Die vorliegende Erfindung bezieht sich im allgemeinen auf Halbleitereinheiten und insbesondere auf den Aufbau und die Herstellung eines Stützers für eine Halbleitereinheit oder eine - vorrichtung, der benutzt wird, um die Einheit oder Vorrichtung mit einer anderen elektronischen Einheit oder Komponente zu verbinden.
  • Die Herstellungstechnologie von Halbleitern setzt den Trend in Richtung steigender Schaltkreisdichte und weiterer Mikrominiaturisierung von Halbleitervorrichtungen fort. Eine Halbleitervorrichtung wird in diesem Zusammenhang als ein Bereich, eine Einheit, Komponente oder ein Element davon definiert, das in oder auf einer Halbleitervorrichtung aufgebaut, geformt, verteilt, implantiert, aufgetragen usw. werden kann. So wurde beispielsweise der Gate-Leiter in den heutigen Hochgeschwindigkeits-Halbleitertransistoreinheiten auf eine Breite von 400 nm reduziert, und es ist vorauszusehen, daß diese Breite bis auf 100 nm weiter reduzieren werden wird.
  • Ein Stützer ist ein elektrisch leitendes Element, das eine Vorrichtung oder ein Element einer Halbleitervorrichtung berührt, und der Einheit erlaubt, mit einer anderen Halbleitervorrichtung oder einer elektronischen Einheit verbunden zu werden. In dem Umfang wie die Maße einer Halbleitervorrichtung abnehmen, nimmt auch der verfügbare Bereich zur Bildung eines Stützers für adäquaten Kontakt mit der Vorrichtung ab. Somit ist ein hoher Grad an Genauigkeit notwendig, um einen Stützer richtig zu formen und zu justieren, damit dieser mit einer mikrominiaturisierten Halbleitervorrichtung Kontakt hat. Anders ausgedrückt, die steigende Mikrominiaturisierung der Halbleitervorrichtungen führt zu dem Problem der kleiner werdenden Justierfehlertole ranz, wenn Kontaktstützer für diese Vorrichtungen hergestellt werden.
  • Außerdem ist der verringerte Kontaktwiderstand zwischen einem Kontaktstützer und einer Halbleitervorrichtung wichtig, um die Geschwindigkeit zu steigern und die Schaltkreisleistung zu optimieren. Unter diesem Gesichtspunkt wird ein Kontaktstützer im allgemeinen so hergestellt, daß er die obere Fläche einer Halbleitervorrichtung berührt. Somit wird der verfügbare Bereich für den Stützer zur Berührung der Vorrichtung von der Breite der oberen Fläche der Vorrichtung vorgegeben und durch diese begrenzt.
  • Obwohl die weitere Erhöhung der Schaltkreislayoutdichte im allgemeinen keine beträchtliche Reduzierung der Höhe der Vorrichtung erfordert, sind deutliche Reduzierungen in der Gesamtbreite der Vorrichtung erforderlich. Anders ausgedrückt, wird das Aspektverhältnis (Verhältnis Breite zu Höhe) der Vorrichtung reduziert, um die Schaltkreislayoutdichte zu erhöhen. Dementsprechend wird der verfügbare Bereich der Breite im oberen Bereich der Vorrichtung für den Stützer zur Berührung der Vorrichtung ebenfalls reduziert. Leider steuert der Kontaktbereich zwischen dem Stützer und der Vorrichtung die Menge des dazwischen liegenden Kontaktwiderstands, so daß eine Abnahme in dem Kontaktbereich zu einem unerwünschten Anstieg des Kontaktwiderstands führt.
  • EP-A-251 927 beschreibt die Bildung eines Basiskontakts in einem bipolaren Transistor, wobei die Bildung von Isolierzwischenlagen auf den Seiten des Emitterkontaktstreifens erfolgt, und es Basiskontaktstringer aus Silizid gibt, die neben den Zwischenlagen durch anisotropisches Ätzen von einer Schicht dotiertem Silizid gebildet werden. Ein Antrieb, der synchron mit dem Prozeß läuft, sorgt dafür, daß Unreinheiten aus den beiden Silizidschichten in der Basisregion verteilt werden, um den äußerlichen Basiskontaktbereich zu bilden.
  • JP-A-2 084 741 bezieht sich auf ein Herstellungsverfahren eines feinen IGFET, der zur hochdichten Integration geeignet ist, in der ein Justierrand durch ein Verfahren beseitigt wird, wobei, nach einem polykristallinen Siliziumfilm und einem zweiten Isolierfilm, die entlang der Seitenwand einer Gate-Elektrode verlaufen, ein dritter Isolierfilm auf der gesamten Fläche aufgebaut wird, und die Fläche abgeflacht wird, der dritte Isolierfilm zurückgeätzt wird, und der zweite Isolierfilm selektiv geätzt und beseitigt wird.
  • DE-A-40 06 299 bezieht sich auf einen statischen Induktionstransistor (SIT). Der Transistor hat eine U-förmige Nut (s) (50b) in einer Hauptfläche eines Halbleitersubstrats (50a). In der gleichen Fläche wird eine Hauptelektrode (54) aufgebaut, während eine zweite Hauptelektrode (55) am Boden der Nut gebildet wird. Eine Steuerelektrode wird in einer Seitenwand der Nut mit einem dünnen Isolierfilm (851) und einer polykristallinen Siliziumschicht (52) gebildet. Eine Elektrode mit niedrigem Widerstand wird in wenigstens einem Teil der Seitenwand mit der polykristallinen Siliziumschicht gebildet, die aus einer feuerfesten Materialschicht besteht. Letztere besteht vorzugsweise aus einem geeigneten Metallsilizid. Die beiden Hauptelektroden können auch Elektroden mit niedrigem Widerstand und aus feuerfesten Metallschichten haben.
  • Es ist deshalb ein Gegenstand der vorliegenden Erfindung, die Schaltkreisdichte weiter zu verbessern und die weitere Mikrominiaturisierung der Halbleitervorrichtungen zuzulassen.
  • Es ist ein weiterer Gegenstand der vorliegenden Erfindung, ein Herstellungsverfahren bereitzustellen, das einen Kontaktstützer für eine Halbleitervorrichtung richtig bilden und justieren kann.
  • Es ist noch ein weiterer Gegenstand der Erfindung, den Kontaktwiderstand zu miniaturisieren, indem der Kontaktbereich zwi schen einem Kontaktstützer und einer Halbleitervorrichtung vergrößert wird.
  • Es ist ein weiterer Gegenstand der Erfindung, den Kontaktbereich zwischen einem Kontaktstützer und einer Halbleitervorrichtung zu erhöhen, indem der Stützer an einer Seitenwand der Vorrichtung anliegt.
  • Es ist noch ein weiterer Gegenstand der Erfindung, ein Herstellverfahren bereitzustellen, das einen Kontaktstützer entlang einer Seitenwand einer Vorrichtung in einem Halbleitersubstrat selbst justiert.
  • Um den oben genannten Gegenstand und die weiteren Gegenstände der Erfindung, wie in den Ansprüchen 1, 2 und 6 angemeldet, zu erfüllen, enthält ein Prozeß zur Herstellung eines Stützers für eine Halbleitervorrichtung Schritte, um ein Halbleitersubstrat mit einer Justierstruktur bereitzustellen, die eine Seitenwand enthält, und wobei die darauf gebildete Halbleitervorrichtung einen Seitenwand-Abstandhalter bildet, der an die Halbleitervorrichtung und die Seitenwand der Justiervorrichtung angrenzt, wobei der Seitenwand-Abstandhalter im wesentlichen die gleiche Höhe wie die Justiervorrichtung hat; Schritte, um eine Isolierschicht aufzutragen, die an den Seitenwand-Abstandhalter angrenzt, um so die Halbleiterstruktur zu isolieren, wobei die Isolierschicht im wesentlichen die gleiche Höhe wie der Seitenwand-Abstandhalter hat; und Schritte, um den Seitenwand-Abstandhalter selektiv in bezug auf die Seitenwand der Justiervorrichtung zu ätzen, wobei die Halbleitervorrichtung und die Isolierschicht eine Kontaktfensteröffnung bilden, die den Zugriff auf die Halbleitervorrichtung erlaubt, und die Kontaktfensteröffnung mit einem leitenden Material verfüllt wird, um Kontakt mit der Halbleitervorrichtung zur Bildung des Stützers zu haben.
  • Diese und andere Gegenstände, Einrichtungen, Aspekte und Vorteile werden in bezug auf die folgende ausführliche Beschreibung der Erfindung klarer und besser verstanden werden, in der
  • die Fig. 1A-1G in Diagrammform im Querschnitt einen Teil eines Substrats während der verschiedenen Bearbeitungsstufen zur Bildung eines Stützers für einen Gate-Leiter gemäß der vorliegenden Erfindung zeigen; und
  • die Fig. 2A-2H in Diagrammform im Querschnitt einen Teil eines Substrats während der verschiedenen Bearbeitungsstufen zur Bildung eines Stützers für einen Diffusionsbereich gemäß der vorliegenden Erfindung zeigen.
  • Die Fig. 1A-1G zeigen die Bildung eines Stützers für einen Gate-Leiter, bei der der Gate-Leiter und eine Oxidkappe als Justiervorrichtungen, zu denen der Stützer justiert wird, benutzt wird. Als vorteilhaft erweist es sich, daß der Kontaktbereich des Stützers zum Gate-Leiter im wesentlichen entlang einer Seitenwand des Gate-Leiters verläuft.
  • Es wird anfangs auf Fig. 1A Bezug genommen, die einen Teil eines Silizium-Wafers 10 zeigt, der ein Substrat 12 mit Diffusionsbereichen 14, 15, ein Gate-Oxid 16, eine Gate-Elektrode oder ein Gate-Leiter 18 mit Seitenwänden 24, 26 enthält und aus entsprechendem Metall (z. B. polykristallines Silizium, Titan-Silizid o. ä.), einer Oxidkappe 20 mit Seitenwänden 21, 22, und einer dielektrischen Schicht 23 besteht.
  • Die Diffusionsbereiche 14, 15, das Gate-Oxid 16, der Gate-Leiter 18 und die Oxidkappe 20 werden mittels konventioneller Prozesse gebildet und strukturiert, z. B. Auftrag, Diffusion, Implantation, Photolithographie und Ätzen.
  • Die dielektrische Schicht 23 wird aufgetragen, z. B. durch chemische Aufdampfung, um so die Diffusionsbereiche 14, 15, die Seitenwände 24, 26, den Gate-Leiter 18 und die Oxidkappe 20 zu beschichten. Die dielektrische Schicht 23 wird dann selektiv in den Diffusionsbereichen 14, 15, und dem Oberteil der Oxidkappe 20 geätzt, so daß nur das Dielektrikum, das an die Seitenwände 21, 22, der Oxidkappe 20 und an die Seitenwände 24, 26 des Gate-Leiters 18 angrenzt, ungeätzt bleibt. Dieses verbleibende Dielektrikum bildet die Seitenwand-Abstandhalter 28, 30, wie dies in Fig. 1B dargestellt ist.
  • Es ist zu beachten, daß die Maße der dielektrischen Schicht 23 die Maße der Seitenwand-Abstandhalter 28, 30 bestimmen, und die Maße der Seitenwand-Abstandhalter 28, 30 bestimmen die Maße des Stützers, der gebildet wird, um an dem Gate-Leiter 18 anzuliegen. Deshalb müssen die gewünschten Maße des Stützers zum Zeitpunkt des Auftrags der dielektrischen Schicht 23 berücksichtigt werden.
  • In diesem Beispiel kann aus Gründen, die nachstehend aufgeführt sind, die dielektrische Schicht 23, welche die Seitenwand-Abstandhalter 28, 30 bildet, nicht nur in den Diffusionsbereichen 14, 15 und an der Oxidkappe 20 selektiv geätzt werden, sondern die dielektrische Schicht 23 und die resultierenden Seitenwand- Abstandhalter 28, 30 können auch selektiv im Gate-Leiter 18 geätzt werden. Außerdem kann das Oxid in der dielektrischen Schicht selektiv poliert werden. Bornitrid (BN), Siliziumnitrid, Siliziumbornitrid und Kohlenstoffbornitrid sind Beispiele für Dielektrika mit dieser Selektivität.
  • Vorzugsweise wird die dielektrische Schicht 23 in einer im wesentlichen gleichmäßigen Dicke aufgetragen, und die Ätztechnik, die zum Ätzen der dielektrischen Schicht 23 benutzt wird, ist gerichtet oder anisotropisch. Wenn - wie abgebildet - eine im wesentlichen gleichmäßige BN-Schicht als dielektrische Schicht 23 benutzt wird, um die Seitenwand-Abstandhalter 28, 30 zu bilden, sorgt eine reaktive Ionenätztechnik (RIE) für adäquate Anisotrophie und Ätzselektivität in den Diffusionsbereichen 14, 15 und auf der Oxidkappe 20, indem in etwa die folgenden Parameter benutzt werden:
  • - 10% CF4 in O&sub2; oder 12% CHF&sub3; in O&sub2;
  • - 10 Pa (80 mTORR) Druck
  • - 400 W Leistung
  • - 20 Gauß Magnetfeld.
  • Optional werden Silizid-Verbindungen 32, 33 auf die Diffusionsbereiche 14, 15 angelegt, um die Leitfähigkeit dieser Bereiche zu verbessern. Die Silizid-Verbindungen 32, 33 werden mittels bekannter Herstelltechniken gebildet und strukturiert. Obwohl die Silizid-Verbindungen 32, 33 abgebildet sind, wie diese im Anschluß an den Auftrag der dielektrischen Schicht 23 auf die Diffusionsbereiche 14, 15 angelegt werden, sollte es klar sein, daß die Silizid-Verbindungen 32, 33 auch auf die Diffusionsbereiche 14, 15 vor Auftrag der dielektrischen Schicht angelegt werden können.
  • Als nächstes wird - wie in Fig. 1C dargestellt, eine Isolierschicht 34, z. B. eine Oxidschicht, aufgetragen, z. B. durch chemische Aufdampfung, und zwar so, daß diese an die Seitenwand- Abstandhalter 28, 30 angrenzt und die Diffusionsbereiche 14, 15 abdeckt und isoliert. Die Oxidschicht 34 wird dann geglättet oder poliert, so daß das Oberteil der Oxidschicht 34 im wesentlichen komplanar zu dem Oberteil der Seitenwand-Abstandhalter 28, 30 ist, d. h. die Oxidschicht 34 wird poliert, bis diese im wesentlichen die gleiche Höhe wie die Seitenwand-Abstandhalter 28, 30 hat. Es muß klar sein, daß das Polieren ein Verfahren ist, um Materialien während der Fertigung zu glätten.
  • Da das Oxid zum Dielektrikum, das benutzt wird, um die Seitenwand-Abstandhalter 28, 30 zu bilden, polierselektiv ist, d. h. die Seitenwand-Abstandhalter 28, 30 werden mit einer niedrigeren Geschwindigkeit als das Oxid poliert, fungieren die Seitenwand- Abstandhalter 28, 30 während des Polierschritts als "Stop". Es sollte klar sein, daß der Einsatz von Oxid als Isolierschicht 26 nur zum Zwecke der Abbildung benutzt wurde, und somit können andere Dielektrika, die mit einer schnelleren Geschwindigkeit polieren als das Dielektrikum, das für die Seitenwand-Abstandhalter 28, 30 benutzt wurde, anstelle von Oxid verwendet werden. So kann beispielsweise ebenfalls ein dotiertes Oxid, z. B. ein Phosphorsilicat oder ein Borphosphorsilicatglas, benutzt werden.
  • Da das Oberteil der Oxidkappe 20 im wesentlichen komplanar mit dem Oberteil der Seitenwand-Abstandhalter 28, 30 ist, kann das Oberteil der Oxidkappe 20 optional als Polierstop anstelle der Seitenwand-Abstandhalter 28, 30 benutzt werden. In einem solchen Ausführungsbeispiel wird eine dünne Materialschicht, die zu Oxid polierselektiv ist, z. B. Siliziumnitrid, auf das Oberteil der Oxidkappe 20 aufgetragen. Eine solche Schicht kann vor Bildung des Gate-Leiters 18 und der Oxidkappe 20 aufgetragen werden und muß dann nach dem Polierschritt entfernt werden. Es ist jedoch vorzuziehen, die Seitenwand-Abstandhalter 28, 30 als Polierstop zu nutzen, da es nicht erforderlich ist, eine zusätzliche Materialschicht aufzutragen, die als Polierstop dient und die nach dem Polierschritt wieder entfernt werden muß. Anders ausgedrückt, ist es besser, die Seitenwand-Abstandhalter 28, 30 als Polierstop zu nutzen, wenn die Oxidschicht 34 poliert wird, anstatt die Oxidkappe, da eine Reduzierung in der Anzahl der erforderlichen Schritte erreicht wird.
  • Als nächstes wird eine Schicht Photolack über der polierten Oxidschicht 34 aufgetragen. Die Photolackschicht wird mittels Standard-Photolithographie-Techniken zur Belichtung und Entwicklung strukturiert, um so eine Photolack-Blockout-Maske 36 zu bilden, wie diese in Fig. 1D dargestellt ist. Die Photolack- Blockout-Maske 36 deckt den Seitenwand-Abstandhalter 30 ab oder schließt diesen aus, läßt jedoch den Seitenwand-Abstandhalter 28 frei. Wie nachstehend weiter beschrieben werden wird, bleibt der Seitenwand-Abstandhalter 28 zum Ätzen frei, um ein Kontaktfenster für den Gate-Leiter zu bilden. Obwohl Fig. 1D den freien Seitenwand-Abstandhalter 28 zeigt, hängt die Wahl, ob der Seitenwand-Abstandhalter 28 oder der Seitenwand-Abstandhalter 30 frei bleibt, von den Anforderungen der Halbleitereinheit ab, die gerade hergestellt wird, da jeder der Seitenwand-Abstandhalter 28, 30 geätzt werden kann, um ein Kontaktfenster für den Gate-Leiter zu bilden. Es ist jedoch wichtig, daß die Photolack-Blockout-Maske 36 strukturiert wird, um den Seitenwand- Abstandhalter abzudecken, der nicht zur Bildung des Kontaktfensters für den Gate-Leiter benutzt wird, so daß dieser ungeätzt bleiben wird.
  • Es ist außerdem zu beachten, daß die Photolack-Blockout-Maske 36 nicht die Oxidkappe 20 oder die Oxidschicht 34 abdeckt, die an den Seitenwand-Abstandhalter 28 angrenzt, der benutzt wird, um das Kontaktfenster für den Gate-Leiter zu bilden. Da der Seitenwand-Abstandhalter 28 oxidselektiv ätzt, müssen weder die Oxidkappe 20 noch die Oxidschicht 34, die an den Seitenwand-Abstandhalter 28 angrenzt, von der Photolack-Blockout-Maske 36 abgedeckt werden. Somit wird der Seitenwand-Abstandhalter 28 während des Ätzens entfernt, und die Oxidkappe 20 und die Oxidschicht 34 bleiben ungeätzt. Dementsprechend ist kein hoher Grad an Genauigkeit erforderlich, wenn die Photolack-Blockout- Maske 36 gebildet wird, um den Seitenwand-Abstandhalter 28 zu ätzen.
  • Der Seitenwand-Abstandhalter 28 wird dann selektiv zur Oxidkappe 20, der Oxidschicht 34 und dem Gate-Leiter 18 geätzt. BN wird wieder als ein Beispiel für das Material benutzt, das für den Seitenwand-Abstandhalter 28 verwendet wird, und zwar wird ein RIE Prozeß, der die Parameter benutzt, wie sie oben festgelegt wurden, die erforderliche Selektivität liefern.
  • Wie Fig. 1E zeigt, wird der Seitenwand-Abstandhalter 28 geätzt, bis ein Teil 38 des Seitenwand-Abstandhalters 28 verbleibt, der die Kontaktöffnung oder das Kontaktfenster 40 für einen Gate- Leiter bildet, der eine Fehlstelle mit Grenzen ist, die von der Oxidschicht 34, der Seitenwand 21 oder der Oxidkappe 20, der Seitenwand 24 des Gate-Leiters 18 und dem verbleibenden Teil 38 definiert wird. So ermöglichen die Ätzselektivitätseigenschaften des Seitenwand-Abstandhalters 28 die Bildung des Kontaktfensters 40 für den Gate-Leiter, das zur Seitenwand 24 des Gate-Leiters 18 und zur Seitenwand 21 der Oxidkappe 20 "selbstjustierend" ist. Des weiteren fungiert der Seitenwand- Abstandhalter 28 - zumindest zu einem Teil - als eine "Opfer"- Struktur, da der Seitenwand-Abstandhalter 28 geätzt und entfernt wird, um das Kontaktfenster 40 für den Gate-Leiter zu bilden.
  • Der verbleibende Teil 38 verhindert, daß der Gate-Leiter 18 im Diffusionsbereich 14 durch die Silizid-Verbindung 32 gekürzt wird, wenn das Kontaktfenster 40 des Gate-Leiters mit Stützermaterial verfüllt wird. Wie abgebildet, hat der verbleibende Teil 38 eine Höhe von etwa 75-125 nm. Der verbleibende Teil 38 kann jedoch eine Höhe haben, die den Gate-Leiter 18 daran hindert, im Diffusionsbereich 14 gekürzt zu werden.
  • Die Photolack-Blockout-Maske 36 wird dann mittels Standardtechniken abgestreift; und der Wafer 10 wird beispielsweise mittels eines Reinigungsverfahrens, bei dem Fluorwasserstoffsäure benutzt wird, gereinigt. Das Ergebnis ist in Fig. 1F dargestellt.
  • Gegebenenfalls kann, bevor das Kontaktfenster 40 für den Gate- Leiter mit Stützermaterial verfüllt wird, ein Liner (ohne Abbildung) aufgetragen werden, um das Kontaktfenster 40 für den Gate-Leiter auszukleiden. Der Liner reduziert den Kontaktwiderstand zwischen dem Stützer und dem Gate-Leiter 18 und verbessert die Haftung des Stützers auf dem Gate-Leiter 18 und der Oxid-Schicht 34. Dadurch werden einige Probleme der Abspaltung gelöst. Der Liner kann beispielsweise Titan, Titannitrid oder ein ähnliches leitendes Material enthalten.
  • Als nächstes wird das Kontaktfenster 40 für den Gate-Leiter mit entsprechendem Stützermaterial verfüllt, z. B. Titan, Titannitrid, Wolfram oder ein anderes geeignetes Material. Wie Fig. 1G zeigt, wird das Stützermaterial anschließend poliert, um den Kontaktstützer 42 für den Gate-Leiter zu bilden, der eine freie Fläche 44 enthält, die als elektrischer Kontaktpunkt zum Anschluß an andere elektrische Geräte dient. Somit werden die Grenzen des Kontaktstützers 42 des Gate-Leiters von dem verbleibenden Teil 38, der Seitenwand 24 des Gate-Leiters 18, der Seitenwand 21 der Oxidkappe 20 und der Oxidschicht 34 definiert; und der Kontaktstützer 42 für den Gate-Leiter ist zu Oxidkappe 20 und dem Gate-Leiter 18 "selbstjustierend".
  • Dementsprechend verläuft der Kontaktbereich des Kontaktstützers 42 für den Gate-Leiter gegenüber dem Gate-Leiter 18 im wesentlichen entlang der gesamten Seitenwand 24 des Gate-Leiters 18, d. h. der Kontaktbereich erstreckt sich vom Oberteil des verbleibenden Teils 38 zum Oberteil des Gate-Leiters 18. Es ist vorteilhaft, wenn der Gate-Leiter 18 an der Seitenwand 24 anliegt anstatt an ihrem Oberteil, wodurch der Kontaktbereich zwischen dem Kontaktstützer 42 des Gate-Leiters und dem Gate- Leiter 18 vergrößert wird und somit der Kontaktwiderstand zwischen beiden verringert wird.
  • Die FIGS. 2A-2H zeigen den Einsatz eines Abstandhalters als Justiervorrichtung, um einen Stützer für einen Diffusionsbereich zu bilden.
  • Es wird nun Bezug auf Fig. 2A genommen, die einen Teil eines Silizium-Wafers 44 zeigt, der ein Substrat 46 mit Diffusionsbereichen 48, 49, ein Gate-Oxid 50, einen Gate-Leiter mit Seiten wänden 54, 56, die aus geeignetem Metall (z. B. polykristallines Silizium, Titan-Silizid o. ä.) bestehen, eine Oxidkappe 58 mit Seitenwänden 60, 62 und eine erste Schicht 66 hat, die aus einem dielektrischen Material besteht.
  • Die Diffusionsbereiche 48, 49, das Gate-Oxid 50, der Gate-Leiter 52 und die Oxidkappe 58 werden mittels konventioneller Verfahren wie Diffusion, Auftrag und Photolithographie gebildet und strukturiert. Dann wird die erste Schicht 66 aufgetragen, um so die Diffusionsbereiche 48, 49, die Seitenwände 54, 56 des Gate- Leiters 52 und die Oxidkappe 58 zu beschichten. Die erste Schicht 66 wird dann selektiv zu den Diffusionsbereichen 48, 49 und dem Oberteil der Oxidkappe 58 geätzt, so daß nur das Material, das an die Seitenwände 60, 62 der Oxidkappe 58 und die Seitenwände 54, 56 des Gate-Leiters 58 angrenzt, ungeätzt bleibt. Dieses verbleibende Material bildet den ersten Satz Abstandhalter 68, 70, wie dies in Fig. 2B dargestellt ist. Es ist daher wichtig, daß das dielektrische Material, das zur Bildung der ersten Schicht 66 benutzt wird, Ätzselektivität gegenüber den Diffusionsbereichen und dem Oxid hat. Wenn beispielsweise Nitrid mit einer konventionellen, gerichteten Ätztechnik, z. B. einer RIE-Technik, genutzt wird, so liefert dies die gewünschte Selektivität.
  • Die Silizid-Verbindungen 64-65 werden dann auf die Diffusionsbereiche 48, 49 angelegt, um die Leitfähigkeit dieser Bereiche optional zu verbessern. Die Silizid-Verbindungen 64, 65 werden mittels bekannter Fertigungstechniken gebildet und strukturiert.
  • Als nächstes wird, wie Fig. 2C zeigt, eine zweite Schicht 72 aufgetragen, z. B. durch chemische Aufdampfung, um so die Silizid-Verbindungen 64, 65, den ersten Satz Abstandhalter 68, 70 und das Oberteil der Oxidkappe 58 zu beschichten. Die zweite Schicht 72 wird dann selektiv zu den Silizid-Verbindungen 64, 65, dem Oberteil der Oxidkappe 58 und dem ersten Satz Ab standhalter 68, 70 geätzt, so daß nur das Material, das an den ersten Satz Abstandhalter 68, 70 angrenzt, ungeätzt bleibt. Das verbleibende Material bildet so einen zweiten Satz Abstandhalter 74, 76, die im wesentlichen die gleiche Höhe wie der erste Satz Abstandhalter 68, 70 hat, wie dies in Fig. 2D gezeigt ist.
  • Es sollte klar sein, daß die Maße der zweiten Schicht 72 die Maße des zweiten Satzes Abstandhalter 74, 76 bestimmen, und die Maße des zweiten Satzes Abstandhalter 74, 76 bestimmten die Maße des Stützers, der gebildet wird, um am Diffusionsbereich 48 anzuliegen. Deshalb müssen die erforderlichen Maße des Stützers zum Zeitpunkt des Auftrags der zweiten Schicht 72 berücksichtigt werden.
  • In diesem Beispiel kann aus Gründen, die nachstehend aufgeführt sind, die zweite Schicht 72, welche den zweiten Satz Abstandhalter 74, 76 bildet, nicht nur selektiv zu den Silizid-Verbindungen 64, 65, der Oxidkappe 58 und dem ersten Satz Abstandhalter 68, 70 geätzt werden, sondern das Oxid kann auch selektiv zur zweiten Schicht 72 und dem daraus resultierenden zweiten Satz Abstandhalter 74,76 poliert werden. In diesem Hinblick kann festgestellt werden, daß die Auswahl des Materials, das benutzt wird, um die zweite Schicht 72 zu bilden, zum Teil von dem dielektrischen Material abhängt, das benutzt wird, um den ersten Satz Abstandhalter 68, 70 zu bilden. Wenn beispielsweise der erste Satz Abstandhalter 68, 70 Nitrid enthält, dann haben Bornitrid, Siliziumbornitrid, Kohlenstoffbornitrid und Siliziumnitrid die erforderlichen Ätz- und Polierselektivitäten, die verwendet werden können, um den zweiten Satz Abstandhalter 74, 76 zu bilden.
  • Die zweite Schicht 72 wird vorzugsweise in einer gleichmäßigen Dicke aufgetragen, und die Ätztechnik, die zum Ätzen der zweiten Schicht 72 benutzt wird, ist gerichtet oder anisotropisch. Wenn - wie abgebildet - eine im wesentlichen gleichmäßige BN- Schicht als zweite Schicht 72 benutzt wird, um den zweiten Satz Abstandhalter 74, 76 zu bilden, sorgt eine reaktive Ionenätztechnik (RIE) für adäquate Anisotrophie und Ätzselektivität, indem die zuvor ausgeführten Parameter benutzt werden.
  • Es wird nun Bezug auf Fig. 2E genommen. Eine Isolierschicht 78, z. B. eine Oxidschicht, wird aufgetragen, beispielsweise durch Aufdampfung, um an den zweiten Satz Abstandhalter 74, 76 anzugrenzen, und die Silizid-Verbindungen 64, 65 und die Diffusionsbereiche 48, 49 abzudecken und zu isolieren. Die Oxidschicht 78 wird dann poliert, so daß das Oberteil der Oxidschicht 78 im wesentlichen komplanar mit dem Oberteil des ersten Satzes Abstandhalter 68, 70 und dem zweiten Satz Abstandhalter 74, 76 ist, d. h. die Oxidschicht 78 wird poliert, bis sie im wesentlichen die gleiche Höhe wie die zweiten Abstandhalter 74, 76 hat. Da das Oxid gegenüber dem dielektrischen Material, das zur Bildung des zweiten Satzes Abstandhalter 74, 76 benutzt wird, polierselektiv ist, d. h. der zweite Satz Abstandhalter 74, 76 wird mit einer langsameren Geschwindigkeit als Oxid poliert, fungiert der zweite Satz Abstandhalter 74, 76 während des Polierschritts als "Stop". Es sollte klar sein, daß der Einsatz von Oxid als Isolierschicht 78 nur zum Zwecke der Abbildung benutzt wurde, und somit können andere Dielektrika, die mit einer schnelleren Geschwindigkeit polieren als das Dielektrikum, das für den zweiten Satz Abstandhalter 74, 76 benutzt wurde, anstelle von Oxid verwendet werden. So kann beispielsweise ebenfalls ein dotiertes Oxid, z. B. ein Phosphorsilicat oder ein Borphosphorsilicatglas ebenfalls verwendet werden.
  • Da das Oberteil der Oxidkappe 58 und das Oberteil des ersten Satzes Abstandhalter 68, 70 im wesentlichen komplanar mit dem Oberteil des zweiten Satzes Abstandhalter 74, 76 sind, kann das Oberteil dieser Vorrichtungen optional auch als Polierstop anstelle des zweiten Satzes Abstandhalter 74, 76 benutzt werden. Eine dünne Materialschicht, die zu Oxid polierselektiv ist, z. B. Siliziumnitrid, kann notwendig sein, um auf das Oberteil der Oxidkappe 58 und/oder den ersten Satz Abstandhalter 68, 70 für diese Vorrichtungen aufgetragen zu werden, um als Polierstop zu fungieren. Die dünne Schicht müßte dann nach dem Polierschritt entfernt werden.
  • Gemäß dem nächsten Schritt der Erfindung wird eine Photolackschicht über der polierten Oxidschicht 78 aufgetragen. Die Photolackschicht wird mittels Standard-Photolithographie-Techniken zur Belichtung und Entwicklung strukturiert, um eine Photolack- Blockout-Maske 80 zu bilden, wie dies in Fig. 2F gezeigt wird. Die Photolack-Blockout-Maske 80 deckt den Abstandhalter 70 und den Abstandhalter ab oder schließt diesen aus, läßt jedoch Abstandhalter 68 und Abstandhalter 74 frei. Wie nachstehend weiter beschrieben werden wird, wird der Abstandhalter 74 zum Ätzen frei gelassen, um ein Diffusionskontaktfenster zu bilden. Obwohl Fig. 2F den freien Abstandhalter 74 zeigt, hängt die Wahl, ob der Abstandhalter 74 oder der Abstandhalter 76 frei bleibt, von den Anforderungen der Halbleitereinheit ab, die gerade hergestellt wird, da entweder der Abstandhalter 74 oder der Abstandhalter 76 geätzt werden kann, um ein Diffusionskontaktfenster zu bilden. Es ist jedoch wichtig, daß die Photolack-Blockout-Maske 80 strukturiert wird, um den Abstandhalter abzudecken, der nicht benutz wird, um das Diffusionskontaktfenster zu bilden, so daß er ungeätzt bleiben wird.
  • Außerdem ist zu beachten, daß die Photolack-Blockout-Maske 80 nicht die Oxidkappe 58, die Seitenwand 68 oder die Oxidschicht 78 bedecken muß, weil der Abstandhalter selektiv zum Oxid ätzt, das den Abstandhalter 74 bildet. Somit wird nur der Abstandhalter während des Ätzens entfernt. Dementsprechend ist kein hoher Grad an Genauigkeit erforderlich, wenn die Photolack-Blockout- Maske 80 zum Ätzen des Abstandhalter 74 gebildet wird.
  • Der Abstandhalter 74 wird dann selektiv zur Oxidkappe 58, der Oxidschicht 78 und dem Abstandhalter 68 geätzt. BN wird wieder als ein Beispiel für das Material benutzt, das für den Abstand halter 74 verwendet wird, und zwar wird ein RIE Prozeß, der die Parameter benutzt, wie sie oben festgelegt wurden, die erforderliche Selektivität liefern.
  • Wie Fig. 2 G zeigt, wird der Abstandhalter 74 geätzt und entfernt, und bildet so die Diffusionskontaktöffnung oder das Diffusionskontaktfenster 82, das eine Fehlstelle ist, deren Grenzen durch die Oxidschicht 78, den Abstandhalter 68 und die Silizid-Verbindung 64 definiert wird.
  • So ermöglichen die Ätzselektivitätseigenschaften des Abstandhalters 74 die Bildung des Diffusionskontaktfensters 82, das zum Abstandshalter 68 "selbstjustierend" ist. Des weiteren fungiert der Abstandhalter 74 als eine "Opfer"-Struktur, da der Abstandhalter 74 geätzt und entfernt wird, um das Diffusionskontaktfenster 82 zu bilden.
  • Der Abstandhalter 68 verhindert, daß der Gate-Leiter 52 im Diffusionsbereich 48 durch die Silizid-Verbindung 64 gekürzt wird, wenn das Diffusionskontaktfenster 82 mit Stützermaterial verfüllt wird.
  • Die Photolack-Blockout-Maske 80 wird dann mittels Standardtechniken abgestreift; und der Wafer 44 wird beispielsweise mittels eines Reinigungsverfahrens, bei dem Fluorwasserstoffsäure benutzt wird, gereinigt. Das Ergebnis ist in Fig. 2H dargestellt.
  • Als nächstes wird das Diffusionskontaktfenster 82 mit entsprechendem Stützermaterial verfüllt, z. B. Titan, Titannitrid, Wolfram oder ein anderes geeignetes Material. Das Stützermaterial wird anschließend poliert, um den Diffusionskontaktstützer 82 zu bilden, wie Fig. 2H zeigt. Es kann festgestellt werden, daß der Abstandhalter 68 den Gate-Leiter 52 trennt und isoliert, um zu verhindern, daß der Gate-Leiter 52 im Diffusions bereich 48 über den Diffusionskontaktstützer 84 und die Silizid-Verbindung 64 gekürzt wird.
  • Somit werden die Grenzen des Diffusionskontaktstützers 84 durch den Abstandhalter 68, die Oxidschicht 34 und die Silizid-Verbindung 64 definiert; und der Diffusionskontaktstützer 42 ist gegenüber dem Abstandhalter 68 "selbstjustierend".

Claims (6)

1. Ein Prozeß zur Herstellung eines vertikalen leitenden Stützers (42) für eine Halbleitervorrichtung (10), der Schritte enthält, um
a) ein Halbleitersubstrat (12) mit einer Justierstruktur bereitzustellen, die darauf gebildet wird und von dieser durch einen dielektrischen Gate-Film (16) getrennt ist; wobei die Justierstruktur einen Gate-Leiter (18), einen Abstandhalter (28) und eine Isolierkappe (20) enthält;
b) eine Isolierschicht (34) aufzutragen, die an den Abstandhalter angrenzt, um so die Justierstruktur wirksam zu isolieren; wobei die Isolierschicht im wesentlichen die gleiche Höhe wie der Abstandhalter hat; und das Material, das den isolierenden Abstandhalter bildet, selektiv in bezug auf die Materialien, welche die Isolierschicht und die Isolierkappe bilden, geätzt werden kann;
c) den Abstandhalter selektiv zu dieser Isolierschicht und zu der Isolierkappe mittels ihrer selektiven Ätzeigenschaften teilweise zu ätzen, um eine Kontaktfensteröffnung (40) zu bilden, die einen Zugriff auf den Gate-Leiter erlaubt, wobei ein Rest (38) mit dem Halbleitersubstrat in Verbindung bleibt; und
d) diese Kontaktfensteröffnung mit einem leitenden Material zu verfüllen, um den vertikalen Stützer (42) zu bilden, der mit dem Gate-Leiter in Verbindung ist, aber durch den Rest von dem Halbleitersubstrat isoliert ist.
2. Ein Prozeß zur Herstellung eines vertikalen, leitenden Stützers (84) für eine Halbleitervorrichtung (44), der Schritte enthält, um
a) ein Halbleitersubstrat (46) mit einer Justierstruktur bereitzustellen, die einen Gate-Leiter (52) enthält, der darauf gebildet wird und von dieser durch einen dielektrischen Gate-Film (50) getrennt ist, wobei die Justierstruktur außerdem einen ersten Abstandhalter (68) und eine Isolierkappe (58) enthält;
b) einen zweiten Abstandring (74) zu bilden, der an den ersten Abstandhalter angrenzt, wobei der zweite Abstandhalter im wesentlichen die gleiche Höhe wie die Justierstruktur hat;
c) eine Isolierschicht (78) aufzutragen, die an den zweiten Abstandhalter angrenzt, um so die Justierstruktur wirksam zu isolieren; wobei die Isolierschicht im wesentlichen die gleiche Höhe wie der zweite Abstandhalter hat; und das Material, das den zweiten Abstandhalter bildet, selektiv in bezug auf die Materialien, welche die Isolierschicht, die Isolierkappe und den ersten Abstandhalter bilden, geätzt werden kann;
d) den zweiten Abstandhalter selektiv zu dem ersten Abstandhalter, dieser Isolierschicht und zu der Isolierkappe komplett zu ätzen, um eine Kontaktfensteröffnung (82) zu bilden, die einen Zugriff auf einen bestimmten Bereich (48) des Halbleitersubstrats erlaubt; und
e) diese Kontaktfensteröffnung mit einem leitenden Material zu verfüllen, um den vertikalen, leitenden Stützer (84) zu bilden, der mit dem bestimmten Bereich in Verbindung ist, aber durch den ersten Abstandhalter von dem Gate-Leiter isoliert ist.
3. Ein Prozeß gemäß Anspruch 2, wobei der Abstandhalter gebildet wird, indem
die Halbleitervorrichtung einschließlich der Justierstruktur mit einer Schicht (72) Material beschichtet wird, die Ätzselektivität in der Halbleitervorrichtung und der Justierstruktur hat; und indem
das Material selektiv zur Halbleitervorrichtung und zur Justierstruktur geätzt wird, so daß das Material, mit dem der Abstandhalter der Justierstruktur beschichtet wurde, ungeätzt bleibt, um diesen Abstandhalter zu bilden.
4. Ein Prozeß gemäß Anspruch 3, wobei die Materialschicht im wesentlichen eine gleichmäßige Dicke hat, und das Ätzen des Materials im wesentlichen ein anisotropes Ätzen enthält.
5. Ein Prozeß gemäß Anspruch 4, wobei das anisotrope Ätzen ein reaktives Ionenätzen enthält.
6. Eine MOSFET-Einheit mit
einem Substrat (12);
einem ersten und zweiten Diffusionsbereich (14, 15), der in diesem Substrat gebildet wird, wobei die Bereiche durch einen bestimmten Abstand von einem Gate-Leiter (18) getrennt werden, der über dem Substrat zwischen dem ersten und zweiten Bereich gebildet wird und von diesem durch einen dielektrischen Gate-Film (16) getrennt ist, der an den ersten und zweiten Diffusionsbereich angrenzt; wobei der Gate-Leiter mit einem Abstandhalter und einer Isolierkappe (20) bereitgestellt wird.
wobei der Abstandhalter wenigstens teilweise aus
a) einem Isolierteil (38) besteht, der über dem ersten Diffusionsbereich gebildet wird und mit diesem in Verbindung steht, und der den Gate-Leiter von dem ersten Diffusionsbereich trennt,
b) einem leitenden Teil (42), der über dem Isolierteil gebildet wird und mit diesem in Verbindung steht, so daß der leitende Teil einen elektrischen Kontakt nur auf der Seitenfläche des Gate-Leiters bereitstellt; wobei die Oberfläche des leitenden Teils mit der Oberfläche der Isolierkappe im wesentlichen komplanar ist.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970009274B1 (ko) * 1991-11-11 1997-06-09 미쓰비시덴키 가부시키가이샤 반도체장치의 도전층접속구조 및 그 제조방법
US5364817A (en) * 1994-05-05 1994-11-15 United Microelectronics Corporation Tungsten-plug process
JP3256084B2 (ja) * 1994-05-26 2002-02-12 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
US5380671A (en) * 1994-06-13 1995-01-10 United Microelectronics Corporation Method of making non-trenched buried contact for VLSI devices
US5512514A (en) * 1994-11-08 1996-04-30 Spider Systems, Inc. Self-aligned via and contact interconnect manufacturing method
US6420725B1 (en) 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
US5879955A (en) * 1995-06-07 1999-03-09 Micron Technology, Inc. Method for fabricating an array of ultra-small pores for chalcogenide memory cells
US5684331A (en) * 1995-06-07 1997-11-04 Lg Semicon Co., Ltd. Multilayered interconnection of semiconductor device
US5714039A (en) * 1995-10-04 1998-02-03 International Business Machines Corporation Method for making sub-lithographic images by etching the intersection of two spacers
US5960318A (en) * 1995-10-27 1999-09-28 Siemens Aktiengesellschaft Borderless contact etch process with sidewall spacer and selective isotropic etch process
US6653733B1 (en) 1996-02-23 2003-11-25 Micron Technology, Inc. Conductors in semiconductor devices
US6337266B1 (en) * 1996-07-22 2002-01-08 Micron Technology, Inc. Small electrode for chalcogenide memories
US6015977A (en) 1997-01-28 2000-01-18 Micron Technology, Inc. Integrated circuit memory cell having a small active area and method of forming same
US6724088B1 (en) 1999-04-20 2004-04-20 International Business Machines Corporation Quantum conductive barrier for contact to shallow diffusion region
US6399434B1 (en) 2000-04-26 2002-06-04 International Business Machines Corporation Doped structures containing diffusion barriers
US6563156B2 (en) * 2001-03-15 2003-05-13 Micron Technology, Inc. Memory elements and methods for making same
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US7084423B2 (en) 2002-08-12 2006-08-01 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US20040036171A1 (en) * 2002-08-22 2004-02-26 Farnworth Warren M. Method and apparatus for enabling a stitch wire bond in the absence of discrete bump formation, semiconductor device assemblies and electronic systems including same
KR100485690B1 (ko) * 2002-10-26 2005-04-27 삼성전자주식회사 모스 트랜지스터 및 그 제조방법
JP5134326B2 (ja) * 2007-09-25 2013-01-30 株式会社渡辺商行 半導体装置の製造方法
CN107578994B (zh) 2011-11-23 2020-10-30 阿科恩科技公司 通过插入界面原子单层改进与iv族半导体的金属接触
JP2012094900A (ja) * 2012-01-26 2012-05-17 Watanabe Shoko:Kk Bcn系の絶縁膜及びその製造方法並びに半導体装置
US9620611B1 (en) 2016-06-17 2017-04-11 Acorn Technology, Inc. MIS contact structure with metal oxide conductor
US10170627B2 (en) 2016-11-18 2019-01-01 Acorn Technologies, Inc. Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4476482A (en) * 1981-05-29 1984-10-09 Texas Instruments Incorporated Silicide contacts for CMOS devices
EP0075454B1 (de) * 1981-09-18 1987-11-25 Fujitsu Limited Halbleiteranordnung mit leitender Verbindungsstruktur und Verfahren zum Herstellen derselben
CA1298921C (en) * 1986-07-02 1992-04-14 Madhukar B. Vora Bipolar transistor with polysilicon stringer base contact
US4980752A (en) * 1986-12-29 1990-12-25 Inmos Corporation Transition metal clad interconnect for integrated circuits
US4939154A (en) * 1987-03-25 1990-07-03 Seiko Instruments Inc. Method of fabricating an insulated gate semiconductor device having a self-aligned gate
JPS63278256A (ja) * 1987-05-09 1988-11-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH0622235B2 (ja) * 1987-05-21 1994-03-23 日本電気株式会社 半導体装置の製造方法
US4837609A (en) * 1987-09-09 1989-06-06 American Telephone And Telegraph Company, At&T Bell Laboratories Semiconductor devices having superconducting interconnects
US5057902A (en) * 1987-12-02 1991-10-15 Advanced Micro Devices, Inc. Self-aligned semiconductor devices
JPH01214067A (ja) * 1988-02-22 1989-08-28 Nec Corp ゲート電極及び配線とその製造方法
JPH01214168A (ja) * 1988-02-23 1989-08-28 Nec Corp 半導体装置及びその製造方法
JPH0666329B2 (ja) * 1988-06-30 1994-08-24 株式会社東芝 半導体装置の製造方法
US5136533A (en) * 1988-07-08 1992-08-04 Eliyahou Harari Sidewall capacitor DRAM cell
JPH0284741A (ja) * 1988-09-21 1990-03-26 Nec Corp 半導体装置の製造方法
DE68914080T2 (de) * 1988-10-03 1994-10-20 Ibm Kontaktständerstruktur für Halbleitervorrichtungen.
US5060029A (en) * 1989-02-28 1991-10-22 Small Power Communication Systems Research Laboratories Co., Ltd. Step cut type insulated gate SIT having low-resistance electrode and method of manufacturing the same
US4960723A (en) * 1989-03-30 1990-10-02 Motorola, Inc. Process for making a self aligned vertical field effect transistor having an improved source contact
US5043786A (en) * 1989-04-13 1991-08-27 International Business Machines Corporation Lateral transistor and method of making same
US5132755A (en) * 1989-07-11 1992-07-21 Oki Electric Industry Co. Ltd. Field effect transistor

Also Published As

Publication number Publication date
JP2505961B2 (ja) 1996-06-12
DE69226328D1 (de) 1998-08-27
JPH05226478A (ja) 1993-09-03
US5352927A (en) 1994-10-04
EP0540446A2 (de) 1993-05-05
US5216282A (en) 1993-06-01
EP0540446A3 (de) 1994-03-16
EP0540446B1 (de) 1998-07-22

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