JPH01214067A - ゲート電極及び配線とその製造方法 - Google Patents
ゲート電極及び配線とその製造方法Info
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- JPH01214067A JPH01214067A JP3986188A JP3986188A JPH01214067A JP H01214067 A JPH01214067 A JP H01214067A JP 3986188 A JP3986188 A JP 3986188A JP 3986188 A JP3986188 A JP 3986188A JP H01214067 A JPH01214067 A JP H01214067A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装ヱ、特にショットキー障壁型電界効果
トランジスタのゲート電極及びそれに連続して設けられ
る配線とその製造方法に関する。
トランジスタのゲート電極及びそれに連続して設けられ
る配線とその製造方法に関する。
マイクロ波用ショットキー障壁型電界効果トランジスタ
（以下ＭＥＳＦＥＴと呼ぶ）ではその駆動能力を高める
為にデバイスの微細化が進められている。特に、ゲート
長の短縮化は秀れた性能を得るために必要となる。
（以下ＭＥＳＦＥＴと呼ぶ）ではその駆動能力を高める
為にデバイスの微細化が進められている。特に、ゲート
長の短縮化は秀れた性能を得るために必要となる。
第４図（ａ）、（ｂ）は従来のＭＥＳＦＥＴの−例の斜
視図及び断面図である。
視図及び断面図である。
Ｇａ八へ基板１の上に設けられたソース電極８とドレイ
ン電極９との間にゲート電極６がオフセットで形成され
ており、ゲート長は０．３μｍで、ゲート高さは０．５
μｍ、ゲート幅は１０Ｊｉｍである。
ン電極９との間にゲート電極６がオフセットで形成され
ており、ゲート長は０．３μｍで、ゲート高さは０．５
μｍ、ゲート幅は１０Ｊｉｍである。
ゲート電極６にはそれに連なる配線７が一体化して設け
られている９配線７は抵抗を低減させるためにその断面
積を大きくしている。配線高さはグー１〜電極６と同一
高さである。ゲート電極の形成に高抵抗の金属を用いる
とゲート抵抗が高くなってしまう。そこで、ゲート抵抗
を低減させるために断面積を大きくしようとすると、ゲ
゛−ト電極の高さを更に大きくする必要がある。しかし
、ゲート電極の加工技術に問題が多くあり、一定態上高
く出来ないという問題がある。ゲート抵抗を低減するた
めにいくつかの手段が工夫されている。
られている９配線７は抵抗を低減させるためにその断面
積を大きくしている。配線高さはグー１〜電極６と同一
高さである。ゲート電極の形成に高抵抗の金属を用いる
とゲート抵抗が高くなってしまう。そこで、ゲート抵抗
を低減させるために断面積を大きくしようとすると、ゲ
゛−ト電極の高さを更に大きくする必要がある。しかし
、ゲート電極の加工技術に問題が多くあり、一定態上高
く出来ないという問題がある。ゲート抵抗を低減するた
めにいくつかの手段が工夫されている。
第５図（ａ）〜（ｃ）はゲート抵抗の低減を図った従来
のＭＥＳＦＥＴのゲート電極構造の例を示す断面図であ
る。
のＭＥＳＦＥＴのゲート電極構造の例を示す断面図であ
る。
第５図（ａ）に示すＭＥＳＦＥＴは、ゲート電極６の上
に低抵抗の金属膜６ａを重ねたものである。
に低抵抗の金属膜６ａを重ねたものである。
第５図（ｂ）に示すＭＥＳＦＥＴは、ゲート電極６の頂
部以外を絶縁膜１１で覆い、ゲート電極の頂部に低抵抗
の金属膜６ｂを設けてＴ型構造にしたものである。絶縁
膜１はゲート電極６が変形したり、倒れたりするのを防
止するために設けられたものである。
部以外を絶縁膜１１で覆い、ゲート電極の頂部に低抵抗
の金属膜６ｂを設けてＴ型構造にしたものである。絶縁
膜１はゲート電極６が変形したり、倒れたりするのを防
止するために設けられたものである。
第５図（ｃ）に示すＭＥＳＦＥＴは、ゲート電極６の上
部に低抵抗の金属層、例えばＡｕ層６Ｃをめっきにより
形成したものである。
部に低抵抗の金属層、例えばＡｕ層６Ｃをめっきにより
形成したものである。
次に、従来のＭＥＳＦＥＴの製造方法について説明する
。
。
第６図（ａ）〜（ｄ）は従来のＭＥＳＦＥＴの製造方法
の一例を説明するための工程順に示した半導体チップの
断面図である。
の一例を説明するための工程順に示した半導体チップの
断面図である。
まず、第６図（ａ）に示すように、能動層が設けられた
Ｇａ入入幕基板１ホトリソグラフィにより得られたソー
スおよびドレイン電極領域が開口されたレジスト膜１２
を設け、次に、電極金ｆｆ、１０として例えばＡｕＧｅ
合金を真空蒸着法により全面に被着する。
Ｇａ入入幕基板１ホトリソグラフィにより得られたソー
スおよびドレイン電極領域が開口されたレジスト膜１２
を設け、次に、電極金ｆｆ、１０として例えばＡｕＧｅ
合金を真空蒸着法により全面に被着する。
次に、第６図（ｂ）に示すように、レジスト膜１２を溶
剤で除去すれば、レジスト上の金属膜もレジスト膜と共
に除去され、ソースおよびドレイン領域のみに前記金属
膜が残される。次に、これを不活性ガス中で４００℃で
熱処理してオーミック性のソース電極８およびドレイン
電極９が得られる。
剤で除去すれば、レジスト上の金属膜もレジスト膜と共
に除去され、ソースおよびドレイン領域のみに前記金属
膜が残される。次に、これを不活性ガス中で４００℃で
熱処理してオーミック性のソース電極８およびドレイン
電極９が得られる。
次に、第６図（ｃ）に示すように、ゲート金属膜５、例
えばタングステン・シリコン合金（ＷＳｉ）を全面に０
．５μｍの厚さに被着する。次に、金属膜上の所定のゲ
ート領域に実際のゲート長よりも大きい寸法のレジスト
膜１３を設ける。
えばタングステン・シリコン合金（ＷＳｉ）を全面に０
．５μｍの厚さに被着する。次に、金属膜上の所定のゲ
ート領域に実際のゲート長よりも大きい寸法のレジスト
膜１３を設ける。
次に、第６図（ｄ）に示すように、異方性ドライエツチ
ング法によりレジスト膜１３をマスクとして露出部分を
エツチングして、ゲート電極６を得る。このとき、現状
の技術ではゲート長０．３μｍ以下のレジスト膜を得る
のは容易でないため、ドライエツチングとオーバーにし
てマスク寸法よりも微細なゲート電極を形成する。
ング法によりレジスト膜１３をマスクとして露出部分を
エツチングして、ゲート電極６を得る。このとき、現状
の技術ではゲート長０．３μｍ以下のレジスト膜を得る
のは容易でないため、ドライエツチングとオーバーにし
てマスク寸法よりも微細なゲート電極を形成する。
このようにして得られたゲート電極は、微細なためとゲ
ート金属自体の比抵抗が高いなめゲート電極および配線
抵抗が高い欠点を有する。この改善方法として、例えば
第１の例として、第５図（ａ）に示す様に、ゲート電極
６の上部に低抵抗金属膜６ａを設ける方法がある。この
場合は、金属による二層膜であるため異方性ドライエツ
チング法により微細に均一性良く形成することが極めて
難しい。次に、従来方法の第２の例として、第５図（ｂ
）に示すように、ゲート電極６上に低抵抗金属膜６ｂを
設けたＴ型ゲートとする方法がある。この方法は、ゲー
ト電極６が形成された後、全面に絶縁膜１１を設け、レ
ジストを用いた平坦化技術を用いて、ゲート電極６の上
部を露出し、全面に低抵抗金属膜６ｂを真空蒸着法ある
いはスパッター法により設け、レジスト膜で所定のマス
クを設けてドライエツチング法により所要の配線パター
ンを形成する方法である。この方法での問題点は、レジ
ストによる平坦化技術を用いるため絶縁膜８よりゲート
上部を露出または突出させる必要があるため、ゲートの
高さが必要なこと、従ってドライエッチによるゲート形
成が困難なことがある。また、金属膜６ｂはゲートに対
して装置精度から付随する位置決めが不安な問題などが
ある。更に、従来方法の第３の例として、第５図（ｃ）
に示すように、ゲート電極６を完成した後、全面にレジ
ストを塗布したのち、これを加熱して流動化したのち、
レジストをエッチバックしてゲートの上部を露出し、め
っきによりＡｕ膜を形成する方法がある。この方法は簡
便であるが、めっきによるＡｕ膜表面は凹凸があり、膜
厚の均一性や制御性に欠ける問題がある。
ート金属自体の比抵抗が高いなめゲート電極および配線
抵抗が高い欠点を有する。この改善方法として、例えば
第１の例として、第５図（ａ）に示す様に、ゲート電極
６の上部に低抵抗金属膜６ａを設ける方法がある。この
場合は、金属による二層膜であるため異方性ドライエツ
チング法により微細に均一性良く形成することが極めて
難しい。次に、従来方法の第２の例として、第５図（ｂ
）に示すように、ゲート電極６上に低抵抗金属膜６ｂを
設けたＴ型ゲートとする方法がある。この方法は、ゲー
ト電極６が形成された後、全面に絶縁膜１１を設け、レ
ジストを用いた平坦化技術を用いて、ゲート電極６の上
部を露出し、全面に低抵抗金属膜６ｂを真空蒸着法ある
いはスパッター法により設け、レジスト膜で所定のマス
クを設けてドライエツチング法により所要の配線パター
ンを形成する方法である。この方法での問題点は、レジ
ストによる平坦化技術を用いるため絶縁膜８よりゲート
上部を露出または突出させる必要があるため、ゲートの
高さが必要なこと、従ってドライエッチによるゲート形
成が困難なことがある。また、金属膜６ｂはゲートに対
して装置精度から付随する位置決めが不安な問題などが
ある。更に、従来方法の第３の例として、第５図（ｃ）
に示すように、ゲート電極６を完成した後、全面にレジ
ストを塗布したのち、これを加熱して流動化したのち、
レジストをエッチバックしてゲートの上部を露出し、め
っきによりＡｕ膜を形成する方法がある。この方法は簡
便であるが、めっきによるＡｕ膜表面は凹凸があり、膜
厚の均一性や制御性に欠ける問題がある。
然しなから、上述したように、従来のＭ Ｅ Ｓ ＦＥ
Ｔのゲート電極とそれに連なる配線は、ゲート長の微細
な形成にドライエツチング方法によるため、ゲート長の
制御性と均一性が困難なこと、ゲートを形成したとき、
ゲートを保護するのがないためゲートの応力による反り
や剥離が発生すること、またゲートのみか突出している
ため損傷を受けやすく特性の劣化や製品歩留りの低下の
原因となっている。ゲート上部に金属膜を設ける方法は
、第１の例ではドライエツチング装置の制御性の点で微
細な寸法で充分と厚く設けることは困難であり、また金
属膜の影響でゲートを精度よく均一性なゲートを得るこ
とは困難である。次に、第２のＴ型ゲートの場合ではゲ
ートと上部に設けられる金属膜との位置合せの制御性に
問題があり、ゲートを中心にしてソース側あるいはドレ
イン側に片寄ることである。そして第３の例ではメツキ
Ａｕの表面の荒れ膜厚制御の点において微細パターンに
は不向である。
Ｔのゲート電極とそれに連なる配線は、ゲート長の微細
な形成にドライエツチング方法によるため、ゲート長の
制御性と均一性が困難なこと、ゲートを形成したとき、
ゲートを保護するのがないためゲートの応力による反り
や剥離が発生すること、またゲートのみか突出している
ため損傷を受けやすく特性の劣化や製品歩留りの低下の
原因となっている。ゲート上部に金属膜を設ける方法は
、第１の例ではドライエツチング装置の制御性の点で微
細な寸法で充分と厚く設けることは困難であり、また金
属膜の影響でゲートを精度よく均一性なゲートを得るこ
とは困難である。次に、第２のＴ型ゲートの場合ではゲ
ートと上部に設けられる金属膜との位置合せの制御性に
問題があり、ゲートを中心にしてソース側あるいはドレ
イン側に片寄ることである。そして第３の例ではメツキ
Ａｕの表面の荒れ膜厚制御の点において微細パターンに
は不向である。
本発明の目的は、低抵抗で且つ強固なゲートとそれに連
なる配線が容易に得られる方法を提供することにある。
なる配線が容易に得られる方法を提供することにある。
本発明のゲート電極及び配線は、基板上に設けられる電
界効果トランジスタのゲート電極とこれに連続して設け
られる配線において、前記基板上に絶縁膜が設けられ、
該絶縁膜上に金属膜が設けられ、前記ゲート電極及び配
線が前記絶縁膜と金属膜の側面に接して設けられたこと
を特徴とする。
界効果トランジスタのゲート電極とこれに連続して設け
られる配線において、前記基板上に絶縁膜が設けられ、
該絶縁膜上に金属膜が設けられ、前記ゲート電極及び配
線が前記絶縁膜と金属膜の側面に接して設けられたこと
を特徴とする。
本発明のゲート電極及び配線の製造方法は、基板上に絶
縁膜、金属膜を順次設ける工程と、所定の領域にレジス
ト膜を設け、これをマスクに異方性ドライエツチング法
！、こより前記金属膜及び絶縁膜をエツチングし、該金
属膜及び絶縁膜の断面および基板表面を露出させ、次に
前記マスクを除去した後全面にゲート金属膜を設ける工
程と、異方性ドライエツチング法により基板垂直方向よ
りイオンを照射して、前記金属膜及び絶縁膜の断面と基
板に密着して前記ゲート金属膜を残してゲート電極及び
配線を設ける工程と、該ゲート電極と配線の所定の領域
の金属膜表面をレジストでマスクし、異方性ドライエツ
チング法により前記マスク下を残して他の露出部分を基
板が露出するまでエツチングする工程とを含んで構成さ
れる。
縁膜、金属膜を順次設ける工程と、所定の領域にレジス
ト膜を設け、これをマスクに異方性ドライエツチング法
！、こより前記金属膜及び絶縁膜をエツチングし、該金
属膜及び絶縁膜の断面および基板表面を露出させ、次に
前記マスクを除去した後全面にゲート金属膜を設ける工
程と、異方性ドライエツチング法により基板垂直方向よ
りイオンを照射して、前記金属膜及び絶縁膜の断面と基
板に密着して前記ゲート金属膜を残してゲート電極及び
配線を設ける工程と、該ゲート電極と配線の所定の領域
の金属膜表面をレジストでマスクし、異方性ドライエツ
チング法により前記マスク下を残して他の露出部分を基
板が露出するまでエツチングする工程とを含んで構成さ
れる。
電極及び配線の製造方法。
基板上に始めに絶縁膜、その上に低抵抗金属膜を設け、
これをレジスト膜をマスクにして異方性ドライエツチン
グ法により、表面の金属膜さらに絶縁膜をエツチングし
てそれぞれ膜の断面を露出し、それに基板垂直方向より
ゲート金属膜をスパッタにより被着する。次に基板に対
し垂直方向より異方性ドライエツチングすれば、前記ゲ
ート金属膜は、前記金属膜および絶縁膜の断面にのみ密
着して微細なゲートが得られる。この微細なゲートおよ
びそれに連なる配線では配線抵抗が大きいため、これに
密着した前記低抵抗金属膜の一部をゲートおよびそれに
連なる配線と共に残せば、低抵抗なゲートおよびそれに
連なる配線が得られ、同時にゲートおよび配線−はこれ
により補強され強固となる。
これをレジスト膜をマスクにして異方性ドライエツチン
グ法により、表面の金属膜さらに絶縁膜をエツチングし
てそれぞれ膜の断面を露出し、それに基板垂直方向より
ゲート金属膜をスパッタにより被着する。次に基板に対
し垂直方向より異方性ドライエツチングすれば、前記ゲ
ート金属膜は、前記金属膜および絶縁膜の断面にのみ密
着して微細なゲートが得られる。この微細なゲートおよ
びそれに連なる配線では配線抵抗が大きいため、これに
密着した前記低抵抗金属膜の一部をゲートおよびそれに
連なる配線と共に残せば、低抵抗なゲートおよびそれに
連なる配線が得られ、同時にゲートおよび配線−はこれ
により補強され強固となる。
本発明の実施例について図面を参照して説明する。
第１図は本発明のゲート電極及び配線の第１の実施例の
断面図である。
断面図である。
ＧａＡｓ基板１の上にソース電極８およびドレイン電極
りが設けられた間にゲート電極６が設けられている。例
えばゲート長ＧＬは０．３μｍ以下の微細で、ゲート高
さＧＨは１μｍである。このゲート電極６とこれに連な
る配線抵抗を低減させるために、ゲートアシスト金属膜
１５が設けられている。例えば、低抵抗金属の金（Ａｕ
）等が適しており、ゲートアシスト金属層１５のゲート
長方向に相当する長さＡＬが１．５μｍ、その高さＡＨ
２が０．６μｍであり、ゲートを補強するためにゲート
アシスト絶縁膜１４が設けられている。例えば、ゲート
長方向に相当する長さは、ゲートアシスト金属層１５の
長さと等しく１．５μｍ、その高さＡＨＩは０．４μｍ
である。ゲート電極６の高さＧＨはゲートアシスト金属
および絶縁膜の高さＡＨ２とＡＨＩとの高さに等しい。
りが設けられた間にゲート電極６が設けられている。例
えばゲート長ＧＬは０．３μｍ以下の微細で、ゲート高
さＧＨは１μｍである。このゲート電極６とこれに連な
る配線抵抗を低減させるために、ゲートアシスト金属膜
１５が設けられている。例えば、低抵抗金属の金（Ａｕ
）等が適しており、ゲートアシスト金属層１５のゲート
長方向に相当する長さＡＬが１．５μｍ、その高さＡＨ
２が０．６μｍであり、ゲートを補強するためにゲート
アシスト絶縁膜１４が設けられている。例えば、ゲート
長方向に相当する長さは、ゲートアシスト金属層１５の
長さと等しく１．５μｍ、その高さＡＨＩは０．４μｍ
である。ゲート電極６の高さＧＨはゲートアシスト金属
および絶縁膜の高さＡＨ２とＡＨＩとの高さに等しい。
第２図は本発明のゲート電極及び配線の第２の実施例の
断面図である。
断面図である。
第２の実施例は、ゲートアシストの配置も第１図（ｂ）
に金属膜１５をソース側に設けたものである。この場合
、ソース電極８をゲートアシスト絶縁膜１４の下に潜ら
せ、ゲート電極とソース電極とを近づけることができる
。
に金属膜１５をソース側に設けたものである。この場合
、ソース電極８をゲートアシスト絶縁膜１４の下に潜ら
せ、ゲート電極とソース電極とを近づけることができる
。
次に、本発明のゲート電極及び配線の製造方法について
説明する。
説明する。
第３図（ａ）〜（ｃ）は本発明のゲート電極及び配線の
製造方法の一実施例を説明するための工程順に示した半
導体チップの断面図である。
製造方法の一実施例を説明するための工程順に示した半
導体チップの断面図である。
まず、第２図（ａ）に示すように、ＧａＡｓ基板１の上
面に気相成長法により絶縁膜としてシリコン酸化膜２を
０．４μｍの厚さに堆積する。次に、酸化シリコン膜２
の上面に低抵抗金属である金膜３を蒸着法あるいはスパ
ッタリング法により０．６μｍの厚さに堆積する。更に
その上面に、ゲートを形成する所定の領域にホトリソグ
ラフィによりレジスト膜４を形成し、マスクとする。
面に気相成長法により絶縁膜としてシリコン酸化膜２を
０．４μｍの厚さに堆積する。次に、酸化シリコン膜２
の上面に低抵抗金属である金膜３を蒸着法あるいはスパ
ッタリング法により０．６μｍの厚さに堆積する。更に
その上面に、ゲートを形成する所定の領域にホトリソグ
ラフィによりレジスト膜４を形成し、マスクとする。
次に、第２図（ｂ）に示すように、金膜３を異方性ドラ
イエツチング法、例えばイオンミリング法でエツチング
ガスにＡｒを用い、ガス圧力２×１０−’Ｔｏｒｒ、加
圧電圧５００Ｖで基板平面に対して垂直方向からイオン
を照射すると約８分で露出部分の金膜がエツチング除去
されて酸化シリコン膜２の表面が露出される。次に、酸
化シリコン膜２が露出されたら、酸化シリコン膜をエツ
チング除去するために、異方性リアクティブイオンエツ
チング（ＲＩＥ）法で、例えば、エツチングガスにＣＦ
４を用い、ガス流量１５０ＳＣＣＭ、カス圧カフＰａ、
電力２００Ｗでエツチングすれば、約５分でエツチング
除去されてＧａＡｓ基板１の表面が露出される。次に、
レジスト膜４を除去し、基板表面を洗浄したのち、基板
表面に向けて、スパッターにより、例えばタングステン
・シリコン合金のゲート金属膜５を０．３μｍの厚さに
設ける。このとき、ゲート金属膜５は酸化シリコン膜２
と金膜３の垂直面にも被着される。本実施例では垂直面
に被着する金属膜厚は平面上の約１／２のため、この場
合０．１５μｍの膜厚で形成される。
イエツチング法、例えばイオンミリング法でエツチング
ガスにＡｒを用い、ガス圧力２×１０−’Ｔｏｒｒ、加
圧電圧５００Ｖで基板平面に対して垂直方向からイオン
を照射すると約８分で露出部分の金膜がエツチング除去
されて酸化シリコン膜２の表面が露出される。次に、酸
化シリコン膜２が露出されたら、酸化シリコン膜をエツ
チング除去するために、異方性リアクティブイオンエツ
チング（ＲＩＥ）法で、例えば、エツチングガスにＣＦ
４を用い、ガス流量１５０ＳＣＣＭ、カス圧カフＰａ、
電力２００Ｗでエツチングすれば、約５分でエツチング
除去されてＧａＡｓ基板１の表面が露出される。次に、
レジスト膜４を除去し、基板表面を洗浄したのち、基板
表面に向けて、スパッターにより、例えばタングステン
・シリコン合金のゲート金属膜５を０．３μｍの厚さに
設ける。このとき、ゲート金属膜５は酸化シリコン膜２
と金膜３の垂直面にも被着される。本実施例では垂直面
に被着する金属膜厚は平面上の約１／２のため、この場
合０．１５μｍの膜厚で形成される。
次に、第３図（ｃ）に示すように、異方性ドライエツチ
ング、例えばＲ’ＩＥ法により、基板表面の垂直方向か
ら、ゲート金属膜のみがエツチングされるエツチングガ
ス、例えばＣＦ４ガスを用いて前記条件でエツチングす
れば、酸化シリコン膜２及び金膜３の側面のゲート金属
膜５ａのみが残され、他はエツチング除去されてゲート
電極６が形成される。次に、ゲート電極６を含めて前記
金属膜の所定の領域、例えばゲート端から１．５μｍ長
のレジスト膜４ａを設けて、イオンミリング法により金
属膜２２をエツチング除去し、更にＲＩＥ法により酸化
シリコン膜２をエツチング除去すれば、ゲート長（ＧＬ
）０．１５μｍ、ゲート高さ（ＧＨ）１μｍのゲートで
、ゲートアシスト金属長（ＡＬ）１．５ μｍ、その高
さ（ＡＨ２）０．６μｍ、及びゲートアシスト絶縁膜長
１，５μｍ、高さ（ＡＨ１） ０．４ μｍの、第１図
に示すような、微細で低抵抗、かつ強固なゲート電極６
及びそれに連なる配線７が得られる。
ング、例えばＲ’ＩＥ法により、基板表面の垂直方向か
ら、ゲート金属膜のみがエツチングされるエツチングガ
ス、例えばＣＦ４ガスを用いて前記条件でエツチングす
れば、酸化シリコン膜２及び金膜３の側面のゲート金属
膜５ａのみが残され、他はエツチング除去されてゲート
電極６が形成される。次に、ゲート電極６を含めて前記
金属膜の所定の領域、例えばゲート端から１．５μｍ長
のレジスト膜４ａを設けて、イオンミリング法により金
属膜２２をエツチング除去し、更にＲＩＥ法により酸化
シリコン膜２をエツチング除去すれば、ゲート長（ＧＬ
）０．１５μｍ、ゲート高さ（ＧＨ）１μｍのゲートで
、ゲートアシスト金属長（ＡＬ）１．５ μｍ、その高
さ（ＡＨ２）０．６μｍ、及びゲートアシスト絶縁膜長
１，５μｍ、高さ（ＡＨ１） ０．４ μｍの、第１図
に示すような、微細で低抵抗、かつ強固なゲート電極６
及びそれに連なる配線７が得られる。
上記実施例では、ショットキー障壁型電界効果トランジ
スタのゲート電極とそれに連なる配線について説明した
が、本発明はＭＯＳ型、ＭＩＳ型のＦＥＴにも適用でき
るものである。
スタのゲート電極とそれに連なる配線について説明した
が、本発明はＭＯＳ型、ＭＩＳ型のＦＥＴにも適用でき
るものである。
以上説明したように、本発明は、アシスト絶縁膜とアシ
スト金属膜を用いなので、微細かつ低抵抗で、強固なゲ
ート電極とそれに連なる配線が得られるという効果があ
る。
スト金属膜を用いなので、微細かつ低抵抗で、強固なゲ
ート電極とそれに連なる配線が得られるという効果があ
る。
第１図及び第２図はそれぞれ本発明のゲート電極及び配
線の第１及び第２の実施例の断面図、第３図（ａ）〜（
ｃ）は本発明のゲート電極及び配線の製造方法の一実施
例を説明するための工程順に示した半導体チップの断面
図、第４図（ａ）。 （ｂ）は従来のＭＥＳＦＥＴの一例の斜視図及び断面図
、第５図（ａ）〜（ｃ）はゲート抵抗の低減を図った従
来のＭＥＳＦＥＴのゲート電極構造の例を示す断面図、
第６図（ａ）〜（ｄ）は従来のＭＥＳＦＥＴの製造方法
の一例を説明するための工程順に示した半導体チップの
断面図である。 １・・・ＧａＡｓ基板、２・・・酸化シリコン膜、３・
・・金膜、４・・・レジスト膜、５・・・ゲート金属膜
、６・・・ゲート電極、７・・・配線、８・・・ソース
電極、９・・・ドレイン電極、１０・・・オーミック用
金属膜、１１・・・絶縁膜、１２．１３・・・レジスト
膜、１４・・・ゲートアシスト絶縁膜、１５・・・ゲー
トアシスト金属Ｍ９代理人 弁理士 内 原 音 第 １ 図 東 Ｚ７ 篇 ｊ 区 月 卒 図 忽 ５７
線の第１及び第２の実施例の断面図、第３図（ａ）〜（
ｃ）は本発明のゲート電極及び配線の製造方法の一実施
例を説明するための工程順に示した半導体チップの断面
図、第４図（ａ）。 （ｂ）は従来のＭＥＳＦＥＴの一例の斜視図及び断面図
、第５図（ａ）〜（ｃ）はゲート抵抗の低減を図った従
来のＭＥＳＦＥＴのゲート電極構造の例を示す断面図、
第６図（ａ）〜（ｄ）は従来のＭＥＳＦＥＴの製造方法
の一例を説明するための工程順に示した半導体チップの
断面図である。 １・・・ＧａＡｓ基板、２・・・酸化シリコン膜、３・
・・金膜、４・・・レジスト膜、５・・・ゲート金属膜
、６・・・ゲート電極、７・・・配線、８・・・ソース
電極、９・・・ドレイン電極、１０・・・オーミック用
金属膜、１１・・・絶縁膜、１２．１３・・・レジスト
膜、１４・・・ゲートアシスト絶縁膜、１５・・・ゲー
トアシスト金属Ｍ９代理人 弁理士 内 原 音 第 １ 図 東 Ｚ７ 篇 ｊ 区 月 卒 図 忽 ５７
Claims (2)
- （１）基板上に設けられる電界効果トランジスタのゲー
ト電極とこれに連続して設けられる配線において、前記
基板上に絶縁膜が設けられ、該絶縁膜上に金属膜が設け
られ、前記ゲート電極及び配線が前記絶縁膜と金属膜の
側面に接して設けられたことを特徴とするゲート及び配
線。 - （２）基板上に絶縁膜、金属膜を順次設ける工程と、所
定の領域にレジスト膜を設け、これをマスクに異方性ド
ライエッチング法により前記金属膜及び絶縁膜をエッチ
ングし、該金属膜及び絶縁膜の断面および基板表面を露
出させ、次に前記マスクを除去した後全面にゲート金属
膜を設ける工程と、異方性ドライエッチング法により基
板垂直方向よりイオンを照射して、前記金属膜及び絶縁
膜の断面と基板に密着して前記ゲート金属膜を残してゲ
ート電極及び配線を設ける工程と、該ゲート電極と配線
の所定の領域の金属膜表面をレジストでマスクし、異方
性ドライエッチング法により前記マスク下を残して他の
露出部分を基板が露出するまでエッチングする工程とを
含むことを特徴とするゲート電極及び配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3986188A JPH01214067A (ja) | 1988-02-22 | 1988-02-22 | ゲート電極及び配線とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3986188A JPH01214067A (ja) | 1988-02-22 | 1988-02-22 | ゲート電極及び配線とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01214067A true JPH01214067A (ja) | 1989-08-28 |
Family
ID=12564754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3986188A Pending JPH01214067A (ja) | 1988-02-22 | 1988-02-22 | ゲート電極及び配線とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01214067A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03232241A (ja) * | 1989-08-31 | 1991-10-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5216282A (en) * | 1991-10-29 | 1993-06-01 | International Business Machines Corporation | Self-aligned contact studs for semiconductor structures |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124172A (ja) * | 1982-12-30 | 1984-07-18 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | Ｆｅｔ製造方法 |
| JPS63278278A (ja) * | 1987-05-09 | 1988-11-15 | Oki Electric Ind Co Ltd | 化合物半導体素子の製造方法 |
-
1988
- 1988-02-22 JP JP3986188A patent/JPH01214067A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124172A (ja) * | 1982-12-30 | 1984-07-18 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | Ｆｅｔ製造方法 |
| JPS63278278A (ja) * | 1987-05-09 | 1988-11-15 | Oki Electric Ind Co Ltd | 化合物半導体素子の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03232241A (ja) * | 1989-08-31 | 1991-10-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5216282A (en) * | 1991-10-29 | 1993-06-01 | International Business Machines Corporation | Self-aligned contact studs for semiconductor structures |
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