JPH05226478A - 半導体構造用のスタッドを形成する方法および半導体デバイス - Google Patents
半導体構造用のスタッドを形成する方法および半導体デバイスInfo
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Abstract
(57)【要約】
【目的】 半導体基板上の構造の側壁に沿って接触スタ
ッドを自動位置合せさせる製造法を提供する。 【構成】 この発明によれば、側壁（２１、２２、２
４、２６）を含む位置合せ構造と、半導体構造（１８）
とをその上に形成される半導体基板（１２）を提供する
ステップと、半導体構造および位置合せ構造の側壁に隣
接する側壁スペーサ（２８、３０）を形成するステップ
と、半導体構造を絶縁するため側壁スペーサと隣接する
絶縁層（３４）を付着するステップと、接触窓開口部
（４０）を形成して半導体構造（１８）へのアクセスを
可能にするため、位置合せ構造の側壁、半導体構造およ
び絶縁層に対して選択的に側壁スペーサをエッチングす
るステップと、半導体構造（１８）に接触してスタッド
（４２）を形成するため、接触窓開口部（４０）を導通
性材料で埋め戻すステップとによって、半導体構造用の
スタッドが製造される。
ッドを自動位置合せさせる製造法を提供する。 【構成】 この発明によれば、側壁（２１、２２、２
４、２６）を含む位置合せ構造と、半導体構造（１８）
とをその上に形成される半導体基板（１２）を提供する
ステップと、半導体構造および位置合せ構造の側壁に隣
接する側壁スペーサ（２８、３０）を形成するステップ
と、半導体構造を絶縁するため側壁スペーサと隣接する
絶縁層（３４）を付着するステップと、接触窓開口部
（４０）を形成して半導体構造（１８）へのアクセスを
可能にするため、位置合せ構造の側壁、半導体構造およ
び絶縁層に対して選択的に側壁スペーサをエッチングす
るステップと、半導体構造（１８）に接触してスタッド
（４２）を形成するため、接触窓開口部（４０）を導通
性材料で埋め戻すステップとによって、半導体構造用の
スタッドが製造される。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は全般的には半導体デバイ
スに関し、具体的には、半導体デバイスまたはその構造
をもう１つの電子デバイスまたは電子部品に接続するの
に使用される半導体デバイスまたは半導体構造用のスタ
ッドの構造と製造に関する。
スに関し、具体的には、半導体デバイスまたはその構造
をもう１つの電子デバイスまたは電子部品に接続するの
に使用される半導体デバイスまたは半導体構造用のスタ
ッドの構造と製造に関する。
【０００２】
【従来の技術】半導体製造技術では回路密度を向上さ
せ、半導体構造をさらに微細化する傾向が続いている。
この文脈で言う半導体構造とは、半導体基板の中または
上に成長、形成、拡散、打込み、付着などを行うことの
できる、半導体基板の領域、デバイス、構成部品または
要素と定義される。たとえば、今日の高速半導体トラン
ジスタ・デバイス内のゲート導体は、幅0.4×10-6ｍま
で小型化されており、この幅は、さらに0.1×10-6ｍま
で縮小されるであろうと予想されている。
せ、半導体構造をさらに微細化する傾向が続いている。
この文脈で言う半導体構造とは、半導体基板の中または
上に成長、形成、拡散、打込み、付着などを行うことの
できる、半導体基板の領域、デバイス、構成部品または
要素と定義される。たとえば、今日の高速半導体トラン
ジスタ・デバイス内のゲート導体は、幅0.4×10-6ｍま
で小型化されており、この幅は、さらに0.1×10-6ｍま
で縮小されるであろうと予想されている。
【０００３】スタッドとは、半導体デバイスの構造また
は要素に接触し、そのデバイスをもう１つの半導体構造
または電子デバイスに接続できるようにする導電性の要
素である。半導体構造の寸法が小さくなるにつれて、構
造に適切に接触するようスタッドを形成するのに使用で
きる面積も小さくなる。したがって、微細化された半導
体構造に接触するよう適切にスタッドを形成し位置合せ
するためには、高い精度が要求される。言い換えるなら
ば、半導体構造の微細化が進展すると、そのような構造
用の接触スタッドを製造する時の位置ずれ許容範囲が狭
くなるという問題が生じる。
は要素に接触し、そのデバイスをもう１つの半導体構造
または電子デバイスに接続できるようにする導電性の要
素である。半導体構造の寸法が小さくなるにつれて、構
造に適切に接触するようスタッドを形成するのに使用で
きる面積も小さくなる。したがって、微細化された半導
体構造に接触するよう適切にスタッドを形成し位置合せ
するためには、高い精度が要求される。言い換えるなら
ば、半導体構造の微細化が進展すると、そのような構造
用の接触スタッドを製造する時の位置ずれ許容範囲が狭
くなるという問題が生じる。
【０００４】さらに、接触スタッドと半導体構造の間の
接触抵抗を最小にすることが、速度の向上と回路性能の
最適化のために重要である。これに関連して、接触スタ
ッドは通常、半導体構造の頂面に接触するよう製造され
る。したがって、スタッドが構造に接触するのに使用で
きる面積は、構造の頂面の幅によって定められ、これに
制限される。
接触抵抗を最小にすることが、速度の向上と回路性能の
最適化のために重要である。これに関連して、接触スタ
ッドは通常、半導体構造の頂面に接触するよう製造され
る。したがって、スタッドが構造に接触するのに使用で
きる面積は、構造の頂面の幅によって定められ、これに
制限される。
【０００５】回路配置密度をさらに増加させるには、通
常は構造の高さを大きく減少させる必要はないが、構造
の全体幅をかなり減少させる必要がある。言い換える
と、回路配置密度を増加させるために、構造の縦横比
（高さ対幅の比）を減少させる。したがって、スタッド
が構造に接触するのに使用できる構造の頂部の幅の面積
も減少する。残念ながら、スタッドと構造の間の接触面
積は、その間の接触抵抗の量を制御するものであり、接
触面積が減少すると接触抵抗が増大することになり望ま
しくない。
常は構造の高さを大きく減少させる必要はないが、構造
の全体幅をかなり減少させる必要がある。言い換える
と、回路配置密度を増加させるために、構造の縦横比
（高さ対幅の比）を減少させる。したがって、スタッド
が構造に接触するのに使用できる構造の頂部の幅の面積
も減少する。残念ながら、スタッドと構造の間の接触面
積は、その間の接触抵抗の量を制御するものであり、接
触面積が減少すると接触抵抗が増大することになり望ま
しくない。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、回路密度をさらに増大させ、半導体デバイスの
さらなる微細化を可能にすることである。
目的は、回路密度をさらに増大させ、半導体デバイスの
さらなる微細化を可能にすることである。
【０００７】本発明のもう１つの目的は、半導体構造用
の接触スタッドを正確かつ適切に形成し位置合せするこ
とのできる製造法を提供することである。
の接触スタッドを正確かつ適切に形成し位置合せするこ
とのできる製造法を提供することである。
【０００８】本発明のもう１つの目的は、接触スタッド
と半導体構造の間の接触領域を増大させることによっ
て、接触抵抗を最小にすることである。
と半導体構造の間の接触領域を増大させることによっ
て、接触抵抗を最小にすることである。
【０００９】本発明のもう１つの目的は、構造の側壁に
沿ってスタッドを接触させることによって、接触スタッ
ドと半導体構造の間の接触領域を増大させることであ
る。
沿ってスタッドを接触させることによって、接触スタッ
ドと半導体構造の間の接触領域を増大させることであ
る。
【００１０】本発明のもう１つの目的は、半導体基板上
の構造の側壁に沿って接触スタッドを自動位置合せさせ
る製造法を提供することである。
の構造の側壁に沿って接触スタッドを自動位置合せさせ
る製造法を提供することである。
【００１１】
【課題を解決するための手段】本発明の上記および他の
目的を達成するため、半導体構造用のスタッドを製造す
る方法は、側壁を含む位置合せ構造および半導体構造と
をその上に形成された半導体基板を設けるステップと、
半導体構造が位置合せ構造の側壁に隣接する側壁スペー
サを、側壁スペーサが位置合せ構造と実質的に同一の高
さである状態で形成するステップと、半導体構造を絶縁
するため側壁スペーサと隣接する絶縁層を、絶縁層が側
壁スペーサと実質的に同一の高さである状態で付着する
ステップと、接触窓開口を形成して半導体構造へのアク
セスを可能にするため、位置合せ構造の側壁、半導体構
造および絶縁層に対して選択的に側壁スペーサをエッチ
ングするステップと、半導体構造に接触してスタッドを
形成するため、接触窓開口を導電性材料で埋め戻すステ
ップを含む。
目的を達成するため、半導体構造用のスタッドを製造す
る方法は、側壁を含む位置合せ構造および半導体構造と
をその上に形成された半導体基板を設けるステップと、
半導体構造が位置合せ構造の側壁に隣接する側壁スペー
サを、側壁スペーサが位置合せ構造と実質的に同一の高
さである状態で形成するステップと、半導体構造を絶縁
するため側壁スペーサと隣接する絶縁層を、絶縁層が側
壁スペーサと実質的に同一の高さである状態で付着する
ステップと、接触窓開口を形成して半導体構造へのアク
セスを可能にするため、位置合せ構造の側壁、半導体構
造および絶縁層に対して選択的に側壁スペーサをエッチ
ングするステップと、半導体構造に接触してスタッドを
形成するため、接触窓開口を導電性材料で埋め戻すステ
ップを含む。
【００１２】
【実施例】以下の説明では、ゲート導体および拡散領域
用のスタッドの構造と形成に言及するが、本発明は半導
体デバイスに必要となるすべての構造または領域に接触
するスタッドの形成を意図したものである。さらに、本
明細書では、酸化物キャップ、ゲート導体およびスペー
サを、スタッドの位置合せに使用する位置合せ構造と呼
ぶが、スタッドをウェハ上に存在する任意の構造に対し
て位置合せできることを完全に理解されたい。
用のスタッドの構造と形成に言及するが、本発明は半導
体デバイスに必要となるすべての構造または領域に接触
するスタッドの形成を意図したものである。さらに、本
明細書では、酸化物キャップ、ゲート導体およびスペー
サを、スタッドの位置合せに使用する位置合せ構造と呼
ぶが、スタッドをウェハ上に存在する任意の構造に対し
て位置合せできることを完全に理解されたい。
【００１３】図１ないし図７は、スタッド位置合せ対象
の位置合せ構造としてゲート導体と酸化物キャップを使
用して、ゲート導体用のスタッドを形成することを示す
図である。有利なことに、ゲート導体に対するスタッド
の接触領域は、実質的にゲート導体の側壁に沿ってい
る。
の位置合せ構造としてゲート導体と酸化物キャップを使
用して、ゲート導体用のスタッドを形成することを示す
図である。有利なことに、ゲート導体に対するスタッド
の接触領域は、実質的にゲート導体の側壁に沿ってい
る。
【００１４】まず図１を参照すると、拡散領域１４、１
５を有する基板１２と、ゲート酸化物１６と、側壁２
４、２６を有し適当な金属（ポリシリコン、ケイ化チタ
ンなど）からなるゲート電極またはゲート導体１８と、
側壁２１、２２を有する酸化物キャップ２０と、誘電層
２３とを有するシリコン・ウェハ１０の一部が示されて
いる。
５を有する基板１２と、ゲート酸化物１６と、側壁２
４、２６を有し適当な金属（ポリシリコン、ケイ化チタ
ンなど）からなるゲート電極またはゲート導体１８と、
側壁２１、２２を有する酸化物キャップ２０と、誘電層
２３とを有するシリコン・ウェハ１０の一部が示されて
いる。
【００１５】拡散領域１４、１５、ゲート酸化物１６、
ゲート導体１８および酸化物キャップ２０は、付着、拡
散、打込み、フォトリソグラフィおよびエッチングなど
の従来のプロセスを使用して形成されパターニングされ
る。
ゲート導体１８および酸化物キャップ２０は、付着、拡
散、打込み、フォトリソグラフィおよびエッチングなど
の従来のプロセスを使用して形成されパターニングされ
る。
【００１６】誘電層２３は化学気相成長法などによっ
て、拡散領域１４、１５、ゲート導体１８の側壁２４、
２６および酸化物キャップ２０を被覆するように付着さ
れる。次に、誘電層２３を拡散領域１４、１５と酸化物
キャップ２０の頂面に対して選択的にエッチングし、酸
化物キャップ２０の側壁２１、２２に隣接する誘電体
と、ゲート導体１８の側壁２４、２６に隣接する誘電体
だけが、エッチングされずに残るようにする。こうして
残された誘電体は、図２に示されるように、側壁スペー
サ２８、３０を形成する。
て、拡散領域１４、１５、ゲート導体１８の側壁２４、
２６および酸化物キャップ２０を被覆するように付着さ
れる。次に、誘電層２３を拡散領域１４、１５と酸化物
キャップ２０の頂面に対して選択的にエッチングし、酸
化物キャップ２０の側壁２１、２２に隣接する誘電体
と、ゲート導体１８の側壁２４、２６に隣接する誘電体
だけが、エッチングされずに残るようにする。こうして
残された誘電体は、図２に示されるように、側壁スペー
サ２８、３０を形成する。
【００１７】誘電層２３の寸法が側壁スペーサ２８、３
０の寸法を決定し、側壁スペーサ２８、３０の寸法がゲ
ート導体１８に接触するよう形成されるスタッドの寸法
を決定することに留意されたい。したがって、誘電層２
３を付着する時点で、スタッドに必要な寸法を考慮して
おかなければならない。
０の寸法を決定し、側壁スペーサ２８、３０の寸法がゲ
ート導体１８に接触するよう形成されるスタッドの寸法
を決定することに留意されたい。したがって、誘電層２
３を付着する時点で、スタッドに必要な寸法を考慮して
おかなければならない。
【００１８】この例では、以下に示す理由から、側壁ス
ペーサ２８、３０を形成する誘電層２３を拡散領域１
４、１５および酸化物キャップ２０に対して選択的にエ
ッチングできるだけではなく、誘電層２３と結果の側壁
スペーサ２８、３０を、ゲート導体１８に対して選択的
にエッチングできるものである。さらに、酸化物を誘電
層２３に対して選択的に研磨することができる。チッ化
ホウ素（ＢＮ）、チッ化シリコン、チッ化シリコンホウ
素およびチッ化炭素ホウ素が、このような選択性を有す
る誘電材の例である。
ペーサ２８、３０を形成する誘電層２３を拡散領域１
４、１５および酸化物キャップ２０に対して選択的にエ
ッチングできるだけではなく、誘電層２３と結果の側壁
スペーサ２８、３０を、ゲート導体１８に対して選択的
にエッチングできるものである。さらに、酸化物を誘電
層２３に対して選択的に研磨することができる。チッ化
ホウ素（ＢＮ）、チッ化シリコン、チッ化シリコンホウ
素およびチッ化炭素ホウ素が、このような選択性を有す
る誘電材の例である。
【００１９】誘電層２３は実質的に均一の厚さになるま
で付着され、誘電層２３のエッチングに使用するエッチ
ング技法は、方向性または異方性であることが好まし
い。実例を挙げると、実質的に均一な層のＢＮを誘電層
２３として使用して側壁スペーサ２８、３０を形成する
場合には、おおむね下記のパラメータ群を使用して反応
性イオン・エッチング（ＲＩＥ）技法を用いると、拡散
領域１４、１５と酸化物キャップ２０に対する適当な異
方性とエッチング選択性とがもたらされる。 − Ｏ2中に１０％のＣＦ4またはＯ2中に１２％のＣＨ
Ｆ3 − ８０ｍＴＯＲＲの圧力 − ４００Ｗの電力 − ２０Ｇａｕｓｓの磁界
で付着され、誘電層２３のエッチングに使用するエッチ
ング技法は、方向性または異方性であることが好まし
い。実例を挙げると、実質的に均一な層のＢＮを誘電層
２３として使用して側壁スペーサ２８、３０を形成する
場合には、おおむね下記のパラメータ群を使用して反応
性イオン・エッチング（ＲＩＥ）技法を用いると、拡散
領域１４、１５と酸化物キャップ２０に対する適当な異
方性とエッチング選択性とがもたらされる。 − Ｏ2中に１０％のＣＦ4またはＯ2中に１２％のＣＨ
Ｆ3 − ８０ｍＴＯＲＲの圧力 − ４００Ｗの電力 − ２０Ｇａｕｓｓの磁界
【００２０】任意選択として、ケイ化接合層３２、３３
を拡散領域１４、１５に形成して、これらの領域の電気
伝導度を高める。ケイ化接合層３２、３３は既知の製造
技法を使用して形成され、パターニングされる。ケイ化
接合層３２、３３は誘電層２３の付着の後に拡散領域１
４、１５に形成されるものとして図示されているが、ケ
イ化接合層３２、３３を誘電層２３の付着の前に拡散領
域１４、１５に形成することも可能であることを理解さ
れたい。
を拡散領域１４、１５に形成して、これらの領域の電気
伝導度を高める。ケイ化接合層３２、３３は既知の製造
技法を使用して形成され、パターニングされる。ケイ化
接合層３２、３３は誘電層２３の付着の後に拡散領域１
４、１５に形成されるものとして図示されているが、ケ
イ化接合層３２、３３を誘電層２３の付着の前に拡散領
域１４、１５に形成することも可能であることを理解さ
れたい。
【００２１】次に、図３に示すように、酸化物層などの
絶縁層３４を化学気相成長法などによって、側壁スペー
サ２８、３０に隣接し、拡散領域１４、１５を被覆し絶
縁するように付着する。その後、絶縁層３４を平面化ま
たは研磨し、絶縁層３４の頂部が側壁スペーサ２８、３
０の頂部と実質的に同一平面になるようにする、すなわ
ち、絶縁層３４は側壁スペーサ２８、３０と実質的に同
一の高さになるまで研磨される。研磨とは製造中に材料
を平面化する方法の１つであることを理解されたい。
絶縁層３４を化学気相成長法などによって、側壁スペー
サ２８、３０に隣接し、拡散領域１４、１５を被覆し絶
縁するように付着する。その後、絶縁層３４を平面化ま
たは研磨し、絶縁層３４の頂部が側壁スペーサ２８、３
０の頂部と実質的に同一平面になるようにする、すなわ
ち、絶縁層３４は側壁スペーサ２８、３０と実質的に同
一の高さになるまで研磨される。研磨とは製造中に材料
を平面化する方法の１つであることを理解されたい。
【００２２】酸化物の研磨は側壁スペーサ２８、３０の
形成に使用される誘電材に対して選択的に行われる、す
なわち、側壁スペーサ２８、３０は酸化物より遅い速度
で研磨されるので、側壁スペーサ２８、３０は、研磨ス
テップの間に「止め（ストップ）」として機能する。絶
縁層３４として酸化物を使用するのは、例示目的にすぎ
ず、したがって、側壁スペーサ２８、３０に使用される
誘電材より早く研磨される他の誘電材を酸化物の代わり
に使用できることを理解されたい。たとえば、燐珪酸ガ
ラスまたは硼燐珪酸ガラスなどのドーピングされた酸化
物を使用することも可能である。
形成に使用される誘電材に対して選択的に行われる、す
なわち、側壁スペーサ２８、３０は酸化物より遅い速度
で研磨されるので、側壁スペーサ２８、３０は、研磨ス
テップの間に「止め（ストップ）」として機能する。絶
縁層３４として酸化物を使用するのは、例示目的にすぎ
ず、したがって、側壁スペーサ２８、３０に使用される
誘電材より早く研磨される他の誘電材を酸化物の代わり
に使用できることを理解されたい。たとえば、燐珪酸ガ
ラスまたは硼燐珪酸ガラスなどのドーピングされた酸化
物を使用することも可能である。
【００２３】任意選択として、酸化物キャップ２０の頂
部が側壁スペーサ２８、３０の頂部と実質的に同一平面
であるから、酸化物キャップ２０の頂部を側壁スペーサ
２８、３０の代わりに研磨止めとして使用できる。この
ような実施例では、シリコン窒化物などの酸化物に対し
て研磨選択性を有する材料の薄い層を、酸化物キャップ
２０の頂部に付着する。このような層は研磨ステップの
後に除去しなければならないものである。しかしなが
ら、材料の付加的な層を追加して、研磨止として働か
せ、研磨ステップの後に除去する必要がないので、側壁
スペーサ２８、３０を研磨止として使用することが好ま
しい。言い換えると、絶縁層３４を研磨する時に側壁ス
ペーサ２８、３０を研磨止めとして使用することは、必
要なステップ数の削減が実現されるので、酸化物キャッ
プ２０を使用することより望ましい。
部が側壁スペーサ２８、３０の頂部と実質的に同一平面
であるから、酸化物キャップ２０の頂部を側壁スペーサ
２８、３０の代わりに研磨止めとして使用できる。この
ような実施例では、シリコン窒化物などの酸化物に対し
て研磨選択性を有する材料の薄い層を、酸化物キャップ
２０の頂部に付着する。このような層は研磨ステップの
後に除去しなければならないものである。しかしなが
ら、材料の付加的な層を追加して、研磨止として働か
せ、研磨ステップの後に除去する必要がないので、側壁
スペーサ２８、３０を研磨止として使用することが好ま
しい。言い換えると、絶縁層３４を研磨する時に側壁ス
ペーサ２８、３０を研磨止めとして使用することは、必
要なステップ数の削減が実現されるので、酸化物キャッ
プ２０を使用することより望ましい。
【００２４】次に、フォトレジストの層を、研磨された
絶縁層３４の上に塗布する。このフォトレジスト層は、
図４に示されるように、標準的なフォトリソグラフィ技
術の露光と現像を使用して、フォトレジスト・ブロック
アウト・マスク３６を形成するようにパターニングされ
る。フォトレジスト・ブロックアウト・マスク３６は側
壁スペーサ３０を被覆またはブロック・アウトするが、
側壁スペーサ２８を露出したままにする。以下でさらに
説明するように、側壁スペーサ２８はゲート導体接触窓
を形成するためのエッチングのために露出される。図４
では、側壁スペーサ２８が露出されているが、側壁スペ
ーサ２８と側壁スペーサ３０のいずれを露出するかの選
択は、製造中の半導体デバイスの要件に依存する。とい
うのは、側壁スペーサ２８と側壁スペーサ３０のいずれ
か一方をエッチングして、ゲート導体接触窓を形成する
ことができるからである。しかしながら、ゲート導体接
触窓の形成に使用されず、その結果、エッチングされず
に残される側壁スペーサを被覆するように、フォトレジ
スト・ブロックアウト・マスク３６をパターニングする
ことが重要である。
絶縁層３４の上に塗布する。このフォトレジスト層は、
図４に示されるように、標準的なフォトリソグラフィ技
術の露光と現像を使用して、フォトレジスト・ブロック
アウト・マスク３６を形成するようにパターニングされ
る。フォトレジスト・ブロックアウト・マスク３６は側
壁スペーサ３０を被覆またはブロック・アウトするが、
側壁スペーサ２８を露出したままにする。以下でさらに
説明するように、側壁スペーサ２８はゲート導体接触窓
を形成するためのエッチングのために露出される。図４
では、側壁スペーサ２８が露出されているが、側壁スペ
ーサ２８と側壁スペーサ３０のいずれを露出するかの選
択は、製造中の半導体デバイスの要件に依存する。とい
うのは、側壁スペーサ２８と側壁スペーサ３０のいずれ
か一方をエッチングして、ゲート導体接触窓を形成する
ことができるからである。しかしながら、ゲート導体接
触窓の形成に使用されず、その結果、エッチングされず
に残される側壁スペーサを被覆するように、フォトレジ
スト・ブロックアウト・マスク３６をパターニングする
ことが重要である。
【００２５】さらに、フォトレジスト・ブロックアウト
・マスク３６が、ゲート導体接触窓の形成に使用される
側壁スペーサ２８に隣接する絶縁層３４または酸化物キ
ャップ２０を被覆しないことに留意されたい。側壁スペ
ーサ２８が酸化物に対して選択的にエッチングされるの
で、側壁スペーサ２８に隣接する絶縁層３４または酸化
物キャップ２０を、フォトレジスト・ブロックアウト・
マスク３６によって被覆する必要がない。したがって、
側壁スペーサ２８はエッチングの間に除去され、酸化物
キャップ２０と絶縁層３４はエッチングされずに残る。
したがって、側壁スペーサ２８をエッチングするために
フォトレジスト・ブロックアウト・マスク３６を形成す
る時には、高い精度は要求されない。
・マスク３６が、ゲート導体接触窓の形成に使用される
側壁スペーサ２８に隣接する絶縁層３４または酸化物キ
ャップ２０を被覆しないことに留意されたい。側壁スペ
ーサ２８が酸化物に対して選択的にエッチングされるの
で、側壁スペーサ２８に隣接する絶縁層３４または酸化
物キャップ２０を、フォトレジスト・ブロックアウト・
マスク３６によって被覆する必要がない。したがって、
側壁スペーサ２８はエッチングの間に除去され、酸化物
キャップ２０と絶縁層３４はエッチングされずに残る。
したがって、側壁スペーサ２８をエッチングするために
フォトレジスト・ブロックアウト・マスク３６を形成す
る時には、高い精度は要求されない。
【００２６】その後、側壁スペーサ２８は酸化物キャッ
プ２０、絶縁層３４およびゲート導体１８に対して選択
的にエッチングされる。側壁スペーサ２８に使用される
材料の例として、やはりＢＮを使用すると、前述のパラ
メータ群を使用するＲＩＥ法によって、必要な選択性が
得られる。
プ２０、絶縁層３４およびゲート導体１８に対して選択
的にエッチングされる。側壁スペーサ２８に使用される
材料の例として、やはりＢＮを使用すると、前述のパラ
メータ群を使用するＲＩＥ法によって、必要な選択性が
得られる。
【００２７】図５に示されるように、側壁スペーサ２８
の残存部分３８が残され、したがって、ゲート導体接触
開口またはゲート導体接触窓４０が形成されるまで、側
壁スペーサ２８はエッチングされる。このゲート導体接
触窓４０は絶縁層３４、酸化物キャップ２０の側壁２
１、ゲート導体１８の側壁２４、および残存部分３８に
よって画定される境界を有する空隙である。したがっ
て、側壁スペーサ２８がエッチング選択性を有すること
が、ゲート導体接触窓４０の形成を、ゲート導体１８の
側壁２４と酸化物キャップ２０の側壁２１に対して「自
動位置合せ（自己整合）式」にする。さらに、側壁スペ
ーサ２８はゲート導体接触窓４０の形成のためエッチン
グされ除去されるという点で、少なくとも部分的には
「犠牲の」構造として機能する。
の残存部分３８が残され、したがって、ゲート導体接触
開口またはゲート導体接触窓４０が形成されるまで、側
壁スペーサ２８はエッチングされる。このゲート導体接
触窓４０は絶縁層３４、酸化物キャップ２０の側壁２
１、ゲート導体１８の側壁２４、および残存部分３８に
よって画定される境界を有する空隙である。したがっ
て、側壁スペーサ２８がエッチング選択性を有すること
が、ゲート導体接触窓４０の形成を、ゲート導体１８の
側壁２４と酸化物キャップ２０の側壁２１に対して「自
動位置合せ（自己整合）式」にする。さらに、側壁スペ
ーサ２８はゲート導体接触窓４０の形成のためエッチン
グされ除去されるという点で、少なくとも部分的には
「犠牲の」構造として機能する。
【００２８】残存部分３８はゲート導体接触窓４０をス
タッド材料で埋め戻す時に、ゲート導体１８がケイ化接
合層３２を介して拡散領域１４に短絡しないようにす
る。実例を挙げると、残存部分３８の高さの測定値は、
約７５０Åないし１２５０Åであるが、残存部分３８は
ゲート導体１８が拡散領域１４に短絡しないようにする
高さであれば、どのような高さにしてもよい。
タッド材料で埋め戻す時に、ゲート導体１８がケイ化接
合層３２を介して拡散領域１４に短絡しないようにす
る。実例を挙げると、残存部分３８の高さの測定値は、
約７５０Åないし１２５０Åであるが、残存部分３８は
ゲート導体１８が拡散領域１４に短絡しないようにする
高さであれば、どのような高さにしてもよい。
【００２９】その後、フォトレジスト・ブロックアウト
・マスク３６を、標準的な技法を使用して除去し、シリ
コン・ウェハ１０を、たとえばフッ化水素酸洗浄法を使
用して洗浄する。その結果を図６に示す。
・マスク３６を、標準的な技法を使用して除去し、シリ
コン・ウェハ１０を、たとえばフッ化水素酸洗浄法を使
用して洗浄する。その結果を図６に示す。
【００３０】必要があれば、ゲート導体接触窓４０をス
タッド材料で埋め戻す前に、ライナ（図示せず）を、ゲ
ート導体接触窓４０をライニングするように付着するこ
とが可能である。このライナはスタッドとゲート導体１
８の間の接触抵抗を低下させ、ゲート導体１８と絶縁層
３４に対するスタッドの付着力を高める。たとえば、こ
のライナは、チタン、チッ化チタンまたは他の類似の導
電性材料を含むことができる。
タッド材料で埋め戻す前に、ライナ（図示せず）を、ゲ
ート導体接触窓４０をライニングするように付着するこ
とが可能である。このライナはスタッドとゲート導体１
８の間の接触抵抗を低下させ、ゲート導体１８と絶縁層
３４に対するスタッドの付着力を高める。たとえば、こ
のライナは、チタン、チッ化チタンまたは他の類似の導
電性材料を含むことができる。
【００３１】次に、ゲート導体接触窓４０を、たとえば
チタン、チッ化チタン、タングステン、または他の適当
な冶金などの適当なスタッド材料で埋め戻す。図７に示
すように、その後、このスタッド材料を研磨して、露出
面４４を含むゲート導体接触スタッド４２を形成する。
この露出面４４は他の電子デバイスに接続するための電
気接点として働く。したがって、ゲート導体接触スタッ
ド４２の境界は、残存部分３８、ゲート導体１８の側壁
２４、酸化物キャップ２０の側壁２１、および絶縁層３
４によって画定される。また、ゲート導体接触スタッド
４２は、酸化物キャップ２０とゲート導体１８に対して
「自動位置合せ式」である。
チタン、チッ化チタン、タングステン、または他の適当
な冶金などの適当なスタッド材料で埋め戻す。図７に示
すように、その後、このスタッド材料を研磨して、露出
面４４を含むゲート導体接触スタッド４２を形成する。
この露出面４４は他の電子デバイスに接続するための電
気接点として働く。したがって、ゲート導体接触スタッ
ド４２の境界は、残存部分３８、ゲート導体１８の側壁
２４、酸化物キャップ２０の側壁２１、および絶縁層３
４によって画定される。また、ゲート導体接触スタッド
４２は、酸化物キャップ２０とゲート導体１８に対して
「自動位置合せ式」である。
【００３２】したがって、ゲート導体接触スタッド４２
がゲート導体１８に接触する領域は、実質的にゲート導
体１８の側壁２４全体に沿っている。すなわち、接触領
域は残存部分３８の頂部からゲート導体１８の頂部まで
延びている。有利なことに、ゲート導体１８の頂部では
なく側壁２４に沿ってゲート導体１８に接触すると、ゲ
ート導体接触スタッド４２とゲート導体１８の間の接触
面積が増加し、したがって、その間の接触抵抗が最小に
なる。
がゲート導体１８に接触する領域は、実質的にゲート導
体１８の側壁２４全体に沿っている。すなわち、接触領
域は残存部分３８の頂部からゲート導体１８の頂部まで
延びている。有利なことに、ゲート導体１８の頂部では
なく側壁２４に沿ってゲート導体１８に接触すると、ゲ
ート導体接触スタッド４２とゲート導体１８の間の接触
面積が増加し、したがって、その間の接触抵抗が最小に
なる。
【００３３】図８ないし図１５は、拡散領域用のスタッ
ドを形成するための位置合せ構造としてスペーサを使用
する例を示す図である。
ドを形成するための位置合せ構造としてスペーサを使用
する例を示す図である。
【００３４】ここで図８を参照すると、拡散領域４８、
４９を有する基板４６と、ゲート酸化物５０と、側壁５
４、５６を有し、適当な材料（ポリシリコン、ケイ化チ
タンなど）からなるゲート導体５２と、側壁６０、６２
を有する酸化物キャップ５８と、誘電性材料からなる第
１層６６とを有するシリコン・ウェハ４５の一部が示さ
れている。
４９を有する基板４６と、ゲート酸化物５０と、側壁５
４、５６を有し、適当な材料（ポリシリコン、ケイ化チ
タンなど）からなるゲート導体５２と、側壁６０、６２
を有する酸化物キャップ５８と、誘電性材料からなる第
１層６６とを有するシリコン・ウェハ４５の一部が示さ
れている。
【００３５】拡散領域４８、４９、ゲート酸化物５０、
ゲート導体５２および酸化物キャップ５８は、従来式の
拡散、付着およびフォトリソグラフィのプロセスを使用
して、形成されパターニングされる。その後、拡散領域
４８、４９と、ゲート導体５２の側壁５４、５６と、酸
化物キャップ５８とを被覆するように、第１層６６を付
着する。その後、第１層６６を拡散領域４８、４９と酸
化物キャップ５８の頂部に対して選択的にエッチング
し、酸化物キャップ５８の側壁６０、６２に隣接する材
料と、ゲート導体５２の側壁５４、５６に隣接する材料
だけが、エッチングされずに残るようにする。こうして
残された材料は、図９に示されるように、第１の組のス
ペーサ６８、７０を形成する。したがって、第１層６６
を形成するのに使用された誘電性材料が、拡散領域およ
び酸化物に対するエッチング選択性を有することが重要
である。たとえば、チッ化物を使用し、ＲＩＥ技法など
の従来式の方向性エッチング技法を用いることで、所望
の選択性が得られる。
ゲート導体５２および酸化物キャップ５８は、従来式の
拡散、付着およびフォトリソグラフィのプロセスを使用
して、形成されパターニングされる。その後、拡散領域
４８、４９と、ゲート導体５２の側壁５４、５６と、酸
化物キャップ５８とを被覆するように、第１層６６を付
着する。その後、第１層６６を拡散領域４８、４９と酸
化物キャップ５８の頂部に対して選択的にエッチング
し、酸化物キャップ５８の側壁６０、６２に隣接する材
料と、ゲート導体５２の側壁５４、５６に隣接する材料
だけが、エッチングされずに残るようにする。こうして
残された材料は、図９に示されるように、第１の組のス
ペーサ６８、７０を形成する。したがって、第１層６６
を形成するのに使用された誘電性材料が、拡散領域およ
び酸化物に対するエッチング選択性を有することが重要
である。たとえば、チッ化物を使用し、ＲＩＥ技法など
の従来式の方向性エッチング技法を用いることで、所望
の選択性が得られる。
【００３６】任意選択として、その後、ケイ化接合層６
４、６５を拡散領域４８、４９に形成して、これらの領
域の導電性を高める。ケイ化接合層６４、６５は、既知
の製造技法を使用して形成され、パターニングされる。
４、６５を拡散領域４８、４９に形成して、これらの領
域の導電性を高める。ケイ化接合層６４、６５は、既知
の製造技法を使用して形成され、パターニングされる。
【００３７】次に、図１０に示すように、化学気相成長
法などによって、ケイ化接合層６４、６５、第１の組の
スペーサ６８、７０および酸化物キャップ５８の頂部を
被覆するように、第２層７２を付着する。その後、第２
層７２をケイ化接合層６４、６５、酸化物キャップ５８
の頂部および第１の組のスペーサ６８、７０に対して選
択的にエッチングし、第１の組のスペーサ６８、７０に
隣接する材料だけがエッチングされずに残るようにす
る。したがって、残される材料は、図１１に示されるよ
うに、第１の組のスペーサ６８、７０と実質的に同一の
高さを有する第２の組のスペーサ７４、７６を形成す
る。
法などによって、ケイ化接合層６４、６５、第１の組の
スペーサ６８、７０および酸化物キャップ５８の頂部を
被覆するように、第２層７２を付着する。その後、第２
層７２をケイ化接合層６４、６５、酸化物キャップ５８
の頂部および第１の組のスペーサ６８、７０に対して選
択的にエッチングし、第１の組のスペーサ６８、７０に
隣接する材料だけがエッチングされずに残るようにす
る。したがって、残される材料は、図１１に示されるよ
うに、第１の組のスペーサ６８、７０と実質的に同一の
高さを有する第２の組のスペーサ７４、７６を形成す
る。
【００３８】第２層７２の寸法が第２の組のスペーサ７
４、７６の寸法を決定し、第２の組のスペーサ７４、７
６の寸法が拡散領域４８に接触するよう形成されるスタ
ッドの寸法を決定することを理解されたい。したがっ
て、スタッドに必要な寸法を、第２層７２を付着する時
点で考慮に入れておかなければならない。
４、７６の寸法を決定し、第２の組のスペーサ７４、７
６の寸法が拡散領域４８に接触するよう形成されるスタ
ッドの寸法を決定することを理解されたい。したがっ
て、スタッドに必要な寸法を、第２層７２を付着する時
点で考慮に入れておかなければならない。
【００３９】この例では、以下に示す理由から、第２の
組のスペーサ７４、７６を形成する第２層７２をケイ化
接合層６４、６５、酸化物キャップ５８および第１の組
のスペーサ６８、７０に対して選択的にエッチングでき
るだけではなく、酸化物も第２層７２および結果の第２
の組のスペーサ７４、７６に対して選択的に研磨するこ
とができる。これに関して、第２層７２の形成に使用さ
れる材料の選択は、第１の組のスペーサ６８、７０の形
成に使用される誘電性材料の選択に部分的に依存するこ
とが理解できる。たとえば、第１の組のスペーサ６８、
７０にチッ化物が含まれる場合には、チッ化ホウ素（Ｂ
Ｎ）、チッ化シリコンホウ素、チッ化炭素ホウ素および
チッ化シリコンが、第２の組のスペーサ７４、７６の形
成に使用するのに必要なエッチング選択性と研磨選択性
を有する。
組のスペーサ７４、７６を形成する第２層７２をケイ化
接合層６４、６５、酸化物キャップ５８および第１の組
のスペーサ６８、７０に対して選択的にエッチングでき
るだけではなく、酸化物も第２層７２および結果の第２
の組のスペーサ７４、７６に対して選択的に研磨するこ
とができる。これに関して、第２層７２の形成に使用さ
れる材料の選択は、第１の組のスペーサ６８、７０の形
成に使用される誘電性材料の選択に部分的に依存するこ
とが理解できる。たとえば、第１の組のスペーサ６８、
７０にチッ化物が含まれる場合には、チッ化ホウ素（Ｂ
Ｎ）、チッ化シリコンホウ素、チッ化炭素ホウ素および
チッ化シリコンが、第２の組のスペーサ７４、７６の形
成に使用するのに必要なエッチング選択性と研磨選択性
を有する。
【００４０】第２層７２が均一の厚さに付着され、第２
層７２のエッチングに使用するエッチング技法が方向性
または異方性であることが好ましい。実例を挙げると、
実質的に均一な層のＢＮを第２層７２として使用して第
２の組のスペーサ７４、７６を形成する場合には、前述
のパラメータ群を使用して反応性イオン・エッチング
（ＲＩＥ）技法を用いると、必要な異方性とエッチング
選択性とがもたらされる。
層７２のエッチングに使用するエッチング技法が方向性
または異方性であることが好ましい。実例を挙げると、
実質的に均一な層のＢＮを第２層７２として使用して第
２の組のスペーサ７４、７６を形成する場合には、前述
のパラメータ群を使用して反応性イオン・エッチング
（ＲＩＥ）技法を用いると、必要な異方性とエッチング
選択性とがもたらされる。
【００４１】ここで図１２を参照する。酸化物層などの
絶縁層７８を、化学気相成長法などによって付着し、第
２の組のスペーサ７４、７６と隣接するように、また、
ケイ化接合層６４、６５および拡散領域４８、４９を被
覆し、絶縁するようにする。その後、絶縁層７８を研磨
し、絶縁層７８の頂部が第１の組のスペーサ６８、７０
の頂部および第２の組のスペーサ７４、７６の頂部と実
質的に同一平面になるようにする。すなわち、絶縁層７
８が第２の組のスペーサ７４、７６と実質的に同一の高
さになるまで、絶縁層７８を研磨する。酸化物は第２の
組のスペーサ７４、７６の形成に使用される誘電性材料
に対して選択的に研磨される、すなわち、第２の組のス
ペーサ７４、７６は、酸化物よりゆっくりと研磨される
ので、第２の組のスペーサ７４、７６は研磨ステップの
間に「止め」として機能する。絶縁層７８として酸化物
を使用するのは、例示のみを目的としたものであり、し
たがって、第２の組のスペーサ７４、７６に使用される
誘電材より早く研磨される他の誘電材を、酸化物の代わ
りに使用できることを理解されたい。たとえば、リンケ
イ酸ガラスまたはホウリンケイ酸ガラスなどのドーピン
グされた酸化物を使用することも可能である。
絶縁層７８を、化学気相成長法などによって付着し、第
２の組のスペーサ７４、７６と隣接するように、また、
ケイ化接合層６４、６５および拡散領域４８、４９を被
覆し、絶縁するようにする。その後、絶縁層７８を研磨
し、絶縁層７８の頂部が第１の組のスペーサ６８、７０
の頂部および第２の組のスペーサ７４、７６の頂部と実
質的に同一平面になるようにする。すなわち、絶縁層７
８が第２の組のスペーサ７４、７６と実質的に同一の高
さになるまで、絶縁層７８を研磨する。酸化物は第２の
組のスペーサ７４、７６の形成に使用される誘電性材料
に対して選択的に研磨される、すなわち、第２の組のス
ペーサ７４、７６は、酸化物よりゆっくりと研磨される
ので、第２の組のスペーサ７４、７６は研磨ステップの
間に「止め」として機能する。絶縁層７８として酸化物
を使用するのは、例示のみを目的としたものであり、し
たがって、第２の組のスペーサ７４、７６に使用される
誘電材より早く研磨される他の誘電材を、酸化物の代わ
りに使用できることを理解されたい。たとえば、リンケ
イ酸ガラスまたはホウリンケイ酸ガラスなどのドーピン
グされた酸化物を使用することも可能である。
【００４２】任意選択として、酸化物キャップ５８の頂
部および第１の組のスペーサ６８、７０の頂部が、第２
の組のスペーサ７４、７６の頂部と実質的に同一平面で
あるから、このような構造の頂部を、第２の組のスペー
サ７４、７６の代わりに研磨止めとして使用することも
できる。シリコンチッ化物など、酸化物に対して研磨選
択性を有する材料の薄い層を、酸化物キャップ５８の頂
部または第１の組のスペーサ６８、７０の頂部に付着し
て、このような構造に研磨止めとして機能させることが
必要な場合がある。この薄い層は、その後、研磨ステッ
プの後に除去しなければならない。
部および第１の組のスペーサ６８、７０の頂部が、第２
の組のスペーサ７４、７６の頂部と実質的に同一平面で
あるから、このような構造の頂部を、第２の組のスペー
サ７４、７６の代わりに研磨止めとして使用することも
できる。シリコンチッ化物など、酸化物に対して研磨選
択性を有する材料の薄い層を、酸化物キャップ５８の頂
部または第１の組のスペーサ６８、７０の頂部に付着し
て、このような構造に研磨止めとして機能させることが
必要な場合がある。この薄い層は、その後、研磨ステッ
プの後に除去しなければならない。
【００４３】本発明の次のステップによれば、フォトレ
ジストの層が研磨された絶縁層７８の上に塗布される。
このフォトレジスト層は標準的なフォトリソグラフィ技
術の露光と現像を使用して、図１３に示されるように、
フォトレジスト・ブロックアウト・マスク８０を形成す
るようにパターニングされる。フォトレジスト・ブロッ
クアウト・マスク８０はスペーサ７０およびスペーサ７
６を被覆またはブロック・アウトするが、スペーサ６８
およびスペーサ７４を露出したままにする。以下でさら
に説明するように、スペーサ７４は拡散接触窓を形成す
るためのエッチングのために露出される。図１３ではス
ペーサ７４が露出されているが、スペーサ７４とスペー
サ７６のどちらを露出するかの選択は、製造中の半導体
デバイスの要件に依存する。というのは、スペーサ７４
とスペーサ７６のいずれか一方をエッチングして、拡散
接触窓を形成することができるからである。しかしなが
ら、拡散接触窓の形成に使用されず、エッチングされず
に残されるスペーサを被覆するように、フォトレジスト
・ブロックアウト・マスク８０をパターニングすること
が重要である。
ジストの層が研磨された絶縁層７８の上に塗布される。
このフォトレジスト層は標準的なフォトリソグラフィ技
術の露光と現像を使用して、図１３に示されるように、
フォトレジスト・ブロックアウト・マスク８０を形成す
るようにパターニングされる。フォトレジスト・ブロッ
クアウト・マスク８０はスペーサ７０およびスペーサ７
６を被覆またはブロック・アウトするが、スペーサ６８
およびスペーサ７４を露出したままにする。以下でさら
に説明するように、スペーサ７４は拡散接触窓を形成す
るためのエッチングのために露出される。図１３ではス
ペーサ７４が露出されているが、スペーサ７４とスペー
サ７６のどちらを露出するかの選択は、製造中の半導体
デバイスの要件に依存する。というのは、スペーサ７４
とスペーサ７６のいずれか一方をエッチングして、拡散
接触窓を形成することができるからである。しかしなが
ら、拡散接触窓の形成に使用されず、エッチングされず
に残されるスペーサを被覆するように、フォトレジスト
・ブロックアウト・マスク８０をパターニングすること
が重要である。
【００４４】さらに、フォトレジスト・ブロックアウト
・マスク８０が、拡散接触窓の形成に使用されるスペー
サ７４に隣接する絶縁層７８または酸化物キャップ５８
を被覆しないことに留意されたい。スペーサ７４が酸化
物に対して選択的にエッチングされるので、スペーサ７
４に隣接する絶縁層７８および酸化物キャップ５８を、
フォトレジスト・ブロックアウト・マスク８０によって
被覆する必要がない。したがって、スペーサ７４はエッ
チングの間に除去され、酸化物キャップ５８と絶縁層７
８は、エッチングされずに残る。したがって、スペーサ
７４をエッチングするためにフォトレジスト・ブロック
アウト・マスク８０を形成する時には、高い精度は要求
されない。
・マスク８０が、拡散接触窓の形成に使用されるスペー
サ７４に隣接する絶縁層７８または酸化物キャップ５８
を被覆しないことに留意されたい。スペーサ７４が酸化
物に対して選択的にエッチングされるので、スペーサ７
４に隣接する絶縁層７８および酸化物キャップ５８を、
フォトレジスト・ブロックアウト・マスク８０によって
被覆する必要がない。したがって、スペーサ７４はエッ
チングの間に除去され、酸化物キャップ５８と絶縁層７
８は、エッチングされずに残る。したがって、スペーサ
７４をエッチングするためにフォトレジスト・ブロック
アウト・マスク８０を形成する時には、高い精度は要求
されない。
【００４５】その後、スペーサ７４は、酸化物キャップ
５８、絶縁層７８およびスペーサ６８に対して選択的に
エッチングされる。スペーサ７４に使用される材料の例
として、やはりＢＮを使用すると、前述のパラメータ群
を使用するＲＩＥ法によって、必要な選択性が得られ
る。
５８、絶縁層７８およびスペーサ６８に対して選択的に
エッチングされる。スペーサ７４に使用される材料の例
として、やはりＢＮを使用すると、前述のパラメータ群
を使用するＲＩＥ法によって、必要な選択性が得られ
る。
【００４６】図１４に示されるように、スペーサ７４を
エッチングし、除去し、したがって、拡散接触開口また
は拡散接触窓８２が形成される。この拡散接触窓８２
は、絶縁層７８、スペーサ６８およびケイ化接合層６４
によって画定される境界を有する空隙である。したがっ
て、スペーサ７４がエッチング選択性を有することが、
拡散接触窓８２の形成を、スペーサ６８に対して「自動
位置合せ式」にする。さらに、スペーサ７４は拡散接触
窓８２の形成のためエッチングされ除去されるという点
で、少なくとも部分的には「犠牲の」構造として機能す
る。
エッチングし、除去し、したがって、拡散接触開口また
は拡散接触窓８２が形成される。この拡散接触窓８２
は、絶縁層７８、スペーサ６８およびケイ化接合層６４
によって画定される境界を有する空隙である。したがっ
て、スペーサ７４がエッチング選択性を有することが、
拡散接触窓８２の形成を、スペーサ６８に対して「自動
位置合せ式」にする。さらに、スペーサ７４は拡散接触
窓８２の形成のためエッチングされ除去されるという点
で、少なくとも部分的には「犠牲の」構造として機能す
る。
【００４７】スペーサ６８は拡散接触窓８２をスタッド
材料で埋め戻す時に、ゲート導体５２がケイ化接合層６
４を介して拡散領域４８に短絡しないようにする。
材料で埋め戻す時に、ゲート導体５２がケイ化接合層６
４を介して拡散領域４８に短絡しないようにする。
【００４８】その後、フォトレジスト・ブロックアウト
・マスク８０を、標準的な技法を使用して除去し、シリ
コン・ウェハ４４を、たとえばフッ化水素酸洗浄法を使
用して洗浄する。その結果を図１５に示す。
・マスク８０を、標準的な技法を使用して除去し、シリ
コン・ウェハ４４を、たとえばフッ化水素酸洗浄法を使
用して洗浄する。その結果を図１５に示す。
【００４９】次に、拡散接触窓８２を、たとえばチタ
ン、チッ化チタン、タングステン、または他の適当な冶
金などの適当なスタッド材料で埋め戻す。図１５に示さ
れるように、その後、このスタッド材料を研磨して、拡
散接触スタッド８４を形成する。ゲート導体５２が拡散
接触スタッド８４とケイ化接合層６４を介して拡散領域
４８に短絡しないようにするために、スペーサ６８が、
ゲート導体５２を分離し、絶縁することがわかる。
ン、チッ化チタン、タングステン、または他の適当な冶
金などの適当なスタッド材料で埋め戻す。図１５に示さ
れるように、その後、このスタッド材料を研磨して、拡
散接触スタッド８４を形成する。ゲート導体５２が拡散
接触スタッド８４とケイ化接合層６４を介して拡散領域
４８に短絡しないようにするために、スペーサ６８が、
ゲート導体５２を分離し、絶縁することがわかる。
【００５０】したがって、拡散接触スタッド８４の境界
はスペーサ６８、絶縁層７８およびケイ化接合層６４に
よって画定される。また、拡散接触スタッド８４はスペ
ーサ６８に対して「自動位置合せ式」である。
はスペーサ６８、絶縁層７８およびケイ化接合層６４に
よって画定される。また、拡散接触スタッド８４はスペ
ーサ６８に対して「自動位置合せ式」である。
【００５１】
【発明の効果】半導体構造用の接触スタッドを正確かつ
適正に形成し位置合せすることができ、構造の側壁に沿
ってスタッドを接触させることによって、接触スタッド
と半導体構造の間の接触領域を増大させられるようにな
った。
適正に形成し位置合せすることができ、構造の側壁に沿
ってスタッドを接触させることによって、接触スタッド
と半導体構造の間の接触領域を増大させられるようにな
った。
【００５２】
【図１】本発明によるゲート導体用のスタッドを形成す
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
【図２】本発明によるゲート導体用のスタッドを形成す
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
【図３】本発明によるゲート導体用のスタッドを形成す
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
【図４】本発明によるゲート導体用のスタッドを形成す
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
【図５】本発明によるゲート導体用のスタッドを形成す
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
【図６】本発明によるゲート導体用のスタッドを形成す
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
【図７】本発明によるゲート導体用のスタッドを形成す
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
【図８】本発明による拡散領域用のスタッドを形成する
間の処理の様々な段階での基板の一部を示す、概略横断
面図である。
間の処理の様々な段階での基板の一部を示す、概略横断
面図である。
【図９】本発明による拡散領域用のスタッドを形成する
間の処理の様々な段階での基板の一部を示す、概略横断
面図である。
間の処理の様々な段階での基板の一部を示す、概略横断
面図である。
【図１０】本発明による拡散領域用のスタッドを形成す
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
【図１１】本発明による拡散領域用のスタッドを形成す
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
【図１２】本発明による拡散領域用のスタッドを形成す
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
【図１３】本発明による拡散領域用のスタッドを形成す
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
【図１４】本発明による拡散領域用のスタッドを形成す
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
【図１５】本発明による拡散領域用のスタッドを形成す
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
る間の処理の様々な段階での基板の一部を示す、概略横
断面図である。
１０ シリコン・ウェハ １２ 基板 １８ ゲート電極またはゲート導体 ２０ 酸化物キャップ ２３ 誘電層 ２８ 側壁スペーサ ３０ 側壁スペーサ ３２ ケイ化接合層 ３３ ケイ化接合層 ３４ 絶縁層 ３６ フォトレジスト・ブロックアウト・マスク ３８ 残存部分 ４０ ゲート導体接触窓 ４２ ゲート導体接触スタッド ４４ 露出面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビッド・スタノソロビッチ アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ・フォール、メイヤーズ・コ ーナー・ロード 137番地 (72)発明者 ロナルド・アーチャー・ワレン アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、セイブルック・ ロード 104番地
Claims (7)
- 【請求項１】その上に位置合せ構造と半導体構造が形成
され、前記位置合せ構造が側壁を含む、半導体基板を設
けるステップと、 前記位置合せ構造の前記側壁と前記半導体構造とに隣接
し、前記位置合せ構造と実質的に同一の高さを有する側
壁スペーサを形成するステップと、 前記半導体構造を効果的に絶縁するよう、前記側壁スペ
ーサと実質的に同一の高さの絶縁層を前記側壁スペーサ
に隣接して付着するステップと、 前記半導体構造にアクセスできるようにするための接触
窓開口を形成するため、前記位置合せ構造の前記側壁
と、前記半導体構造と、前記絶縁層とに対して選択的に
前記側壁スペーサをエッチングするステップと、 前記半導体構造に接触してスタッドを形成するため、前
記接触窓開口を半導体材料で埋め戻すステップとを含
む、半導体構造用のスタッドを製造する方法。 - 【請求項２】前記側壁スペーサが、 前記半導体構造および前記位置合せ構造に対するエッチ
ング選択性を有する材料の層を用いて、前記位置合せ構
造の前記側壁を含めて前記半導体構造と前記位置合せ構
造を被覆するステップと、 前記位置合せ構造の前記側壁を被覆する材料がエッチン
グされずに残って、前記側壁スペーサを形成するよう
に、前記半導体構造と前記位置合せ構造とに対して選択
的に前記材料をエッチングするステップとによって形成
されることを特徴とする、請求項１に記載の方法。 - 【請求項３】前記材料の層が、実質的に均一の厚さを有
し、前記材料の前記エッチングが、実質的に異方性のエ
ッチングを含むことを特徴とする、請求項２に記載の方
法。 - 【請求項４】さらに、前記絶縁層が前記側壁スペーサと
実質的に同一の高さになるまで、前記絶縁層を平面化す
るための平面化ステップを含む、請求項１に記載の方
法。 - 【請求項５】半導体構造と、 側壁を有する位置合せ構造と、 前記半導体構造に接触し、前記側壁に対して位置合せさ
れ、かつ前記側壁に接触しており、さらに前記半導体構
造への電気接続を可能にする電気接触点を与えるための
露出された表面を有する、導電性材料のスタッドとを含
む、半導体デバイス。 - 【請求項６】前記スタッドが、前記スタッドと前記半導
体構造の間の接触面積を最大にするため、前記側壁のか
なりの部分に接触することを特徴とする、請求項５に記
載の半導体デバイス。 - 【請求項７】さらに、前記半導体構造と前記スタッドを
絶縁するための絶縁手段を含むことを特徴とする、請求
項５に記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US784193 | 1991-10-29 | ||
| US07/784,193 US5216282A (en) | 1991-10-29 | 1991-10-29 | Self-aligned contact studs for semiconductor structures |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05226478A true JPH05226478A (ja) | 1993-09-03 |
| JP2505961B2 JP2505961B2 (ja) | 1996-06-12 |
Family
ID=25131638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4257969A Expired - Lifetime JP2505961B2 (ja) | 1991-10-29 | 1992-09-28 | 半導体構造用のスタッドを形成する方法および半導体デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5216282A (ja) |
| EP (1) | EP0540446B1 (ja) |
| JP (1) | JP2505961B2 (ja) |
| DE (1) | DE69226328T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970022583A (ko) * | 1995-10-27 | 1997-05-30 | 알베르트 발도르프, 롤프 옴케 | 측벽 스페이서에 의한 경계없는 콘택트 에칭 방법 및 선택적 이방 에칭 방법 |
| JP2009081179A (ja) * | 2007-09-25 | 2009-04-16 | Watanabe Shoko:Kk | Ｂｃｎ系の絶縁膜及びその製造方法並びに半導体装置およびその製造方法 |
| JP2012094900A (ja) * | 2012-01-26 | 2012-05-17 | Watanabe Shoko:Kk | Ｂｃｎ系の絶縁膜及びその製造方法並びに半導体装置 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970009274B1 (ko) * | 1991-11-11 | 1997-06-09 | 미쓰비시덴키 가부시키가이샤 | 반도체장치의 도전층접속구조 및 그 제조방법 |
| US5364817A (en) * | 1994-05-05 | 1994-11-15 | United Microelectronics Corporation | Tungsten-plug process |
| JP3256084B2 (ja) * | 1994-05-26 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 半導体集積回路およびその作製方法 |
| US5380671A (en) * | 1994-06-13 | 1995-01-10 | United Microelectronics Corporation | Method of making non-trenched buried contact for VLSI devices |
| US5512514A (en) * | 1994-11-08 | 1996-04-30 | Spider Systems, Inc. | Self-aligned via and contact interconnect manufacturing method |
| US6420725B1 (en) | 1995-06-07 | 2002-07-16 | Micron Technology, Inc. | Method and apparatus for forming an integrated circuit electrode having a reduced contact area |
| US5879955A (en) * | 1995-06-07 | 1999-03-09 | Micron Technology, Inc. | Method for fabricating an array of ultra-small pores for chalcogenide memory cells |
| US5684331A (en) * | 1995-06-07 | 1997-11-04 | Lg Semicon Co., Ltd. | Multilayered interconnection of semiconductor device |
| US5714039A (en) * | 1995-10-04 | 1998-02-03 | International Business Machines Corporation | Method for making sub-lithographic images by etching the intersection of two spacers |
| US6653733B1 (en) | 1996-02-23 | 2003-11-25 | Micron Technology, Inc. | Conductors in semiconductor devices |
| US6337266B1 (en) * | 1996-07-22 | 2002-01-08 | Micron Technology, Inc. | Small electrode for chalcogenide memories |
| US6015977A (en) | 1997-01-28 | 2000-01-18 | Micron Technology, Inc. | Integrated circuit memory cell having a small active area and method of forming same |
| US6724088B1 (en) | 1999-04-20 | 2004-04-20 | International Business Machines Corporation | Quantum conductive barrier for contact to shallow diffusion region |
| US6399434B1 (en) | 2000-04-26 | 2002-06-04 | International Business Machines Corporation | Doped structures containing diffusion barriers |
| US6563156B2 (en) * | 2001-03-15 | 2003-05-13 | Micron Technology, Inc. | Memory elements and methods for making same |
| US6833556B2 (en) | 2002-08-12 | 2004-12-21 | Acorn Technologies, Inc. | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| US7084423B2 (en) | 2002-08-12 | 2006-08-01 | Acorn Technologies, Inc. | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US20040036171A1 (en) * | 2002-08-22 | 2004-02-26 | Farnworth Warren M. | Method and apparatus for enabling a stitch wire bond in the absence of discrete bump formation, semiconductor device assemblies and electronic systems including same |
| KR100485690B1 (ko) * | 2002-10-26 | 2005-04-27 | 삼성전자주식회사 | 모스 트랜지스터 및 그 제조방법 |
| CN107578994B (zh) | 2011-11-23 | 2020-10-30 | 阿科恩科技公司 | 通过插入界面原子单层改进与iv族半导体的金属接触 |
| US9620611B1 (en) | 2016-06-17 | 2017-04-11 | Acorn Technology, Inc. | MIS contact structure with metal oxide conductor |
| US10170627B2 (en) | 2016-11-18 | 2019-01-01 | Acorn Technologies, Inc. | Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63278256A (ja) * | 1987-05-09 | 1988-11-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4476482A (en) * | 1981-05-29 | 1984-10-09 | Texas Instruments Incorporated | Silicide contacts for CMOS devices |
| EP0075454B1 (en) * | 1981-09-18 | 1987-11-25 | Fujitsu Limited | Semiconductor device having new conductive interconnection structure and method for manufacturing the same |
| CA1298921C (en) * | 1986-07-02 | 1992-04-14 | Madhukar B. Vora | Bipolar transistor with polysilicon stringer base contact |
| US4980752A (en) * | 1986-12-29 | 1990-12-25 | Inmos Corporation | Transition metal clad interconnect for integrated circuits |
| US4939154A (en) * | 1987-03-25 | 1990-07-03 | Seiko Instruments Inc. | Method of fabricating an insulated gate semiconductor device having a self-aligned gate |
| JPH0622235B2 (ja) * | 1987-05-21 | 1994-03-23 | 日本電気株式会社 | 半導体装置の製造方法 |
| US4837609A (en) * | 1987-09-09 | 1989-06-06 | American Telephone And Telegraph Company, At&T Bell Laboratories | Semiconductor devices having superconducting interconnects |
| US5057902A (en) * | 1987-12-02 | 1991-10-15 | Advanced Micro Devices, Inc. | Self-aligned semiconductor devices |
| JPH01214067A (ja) * | 1988-02-22 | 1989-08-28 | Nec Corp | ゲート電極及び配線とその製造方法 |
| JPH01214168A (ja) * | 1988-02-23 | 1989-08-28 | Nec Corp | 半導体装置及びその製造方法 |
| JPH0666329B2 (ja) * | 1988-06-30 | 1994-08-24 | 株式会社東芝 | 半導体装置の製造方法 |
| US5136533A (en) * | 1988-07-08 | 1992-08-04 | Eliyahou Harari | Sidewall capacitor DRAM cell |
| JPH0284741A (ja) * | 1988-09-21 | 1990-03-26 | Nec Corp | 半導体装置の製造方法 |
| DE68914080T2 (de) * | 1988-10-03 | 1994-10-20 | Ibm | Kontaktständerstruktur für Halbleitervorrichtungen. |
| US5060029A (en) * | 1989-02-28 | 1991-10-22 | Small Power Communication Systems Research Laboratories Co., Ltd. | Step cut type insulated gate SIT having low-resistance electrode and method of manufacturing the same |
| US4960723A (en) * | 1989-03-30 | 1990-10-02 | Motorola, Inc. | Process for making a self aligned vertical field effect transistor having an improved source contact |
| US5043786A (en) * | 1989-04-13 | 1991-08-27 | International Business Machines Corporation | Lateral transistor and method of making same |
| US5132755A (en) * | 1989-07-11 | 1992-07-21 | Oki Electric Industry Co. Ltd. | Field effect transistor |
-
1991
- 1991-10-29 US US07/784,193 patent/US5216282A/en not_active Expired - Lifetime
-
1992
- 1992-09-28 JP JP4257969A patent/JP2505961B2/ja not_active Expired - Lifetime
- 1992-10-09 EP EP92480146A patent/EP0540446B1/en not_active Expired - Lifetime
- 1992-10-09 DE DE69226328T patent/DE69226328T2/de not_active Expired - Fee Related
- 1992-10-29 US US07/968,634 patent/US5352927A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63278256A (ja) * | 1987-05-09 | 1988-11-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970022583A (ko) * | 1995-10-27 | 1997-05-30 | 알베르트 발도르프, 롤프 옴케 | 측벽 스페이서에 의한 경계없는 콘택트 에칭 방법 및 선택적 이방 에칭 방법 |
| JP2009081179A (ja) * | 2007-09-25 | 2009-04-16 | Watanabe Shoko:Kk | Ｂｃｎ系の絶縁膜及びその製造方法並びに半導体装置およびその製造方法 |
| JP2012094900A (ja) * | 2012-01-26 | 2012-05-17 | Watanabe Shoko:Kk | Ｂｃｎ系の絶縁膜及びその製造方法並びに半導体装置 |
Also Published As
| Publication number | Publication date |
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| EP0540446B1 (en) | 1998-07-22 |
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