DE69627975T2

DE69627975T2 - MOS-Transistor und Verfahren zu seiner Herstellung

Info

Publication number: DE69627975T2
Application number: DE69627975T
Authority: DE
Inventors: Kiyotaka Minato-ku Imai
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1995-12-30
Filing date: 1996-12-27
Publication date: 2004-05-19
Anticipated expiration: 2016-12-28
Also published as: JP2751905B2; US5872039A; EP0782182A2; DE69627975D1; EP0782182B1; JPH09186319A; EP0782182A3

Description

Hintergrund der Erfindung
1. Erfindungsgebiet
Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, insbesondere die Struktur eines MOS-Transistors und ein Verfahren zur Herstellung desselben.
2. Beschreibung des Standes der Technik
Die Erhöhung der Betriebsgeschwindigkeit von Transistoren wurde im Zuge der Verkleinerung im Mikronbereich der Transistorprozesse versucht. Vor kurzem sind MOS-Transistoren entwickelt worden, die eine Gate-Länge unterhalb von 0,25 μm (Mikron) haben. Die Abmessungsbegrenzungen bei der Strukturierung des Fotoresists sind beseitigt worden, wodurch die Verkleinerung im Mikronbereich der Gate-Länge fortgeschritten ist. Eine Kontaktgröße, ein Rand zwischen einem Kontakt und einem Gate und ein Rand zwischen dem Kontakt und einer Elementisolations-Isolierschicht sind jedoch nicht so im Mikronbereich verkleinert wie das Verkleinerungsverhältnis der Gate-Abmessung, wodurch die Verkleinerung der Flächen der Source- und Drain-Diffusionsschichten schwierig ist. Als ein Ergebnis hat das Laden/Entladen von Kondensatoren in den Source- und Drain-Diffusionsschichten starken Anteil an der Betriebsgeschwindigkeit der Transistoren, woraus resultiert, daß ein Hindernis für eine hohe Betriebsgeschwindigkeit erzeugt wird.
Für ein Verfahren zum Lösen dieser Probleme ist ein Verfahren vorgeschlagen worden, um die Source- und Drain-Diffusionsschicht-Kapazitäten sehr klein zu machen, indem ein SOI-Substrat, wie beispielsweise ein Silizium-SIMOX, verwendet wird. In dem SOI-Substrat, wie beispielsweise dem Silizium-SIMOX, tritt jedoch ein Problem auf, daß das SOI-Substrat einem üblichen Massen-Substrat unterlegen ist, weil das SOI-Substrat teuer ist und eine hohe Dichte an Defekten hat. Bis jetzt ist noch kein SOI-Substrat in Massen hergestellt worden.
Für ein Verfahren zum Verringern der Source- und Drain-Diffusionsschicht-Kapazitäten unter Verwendung des üblichen Massensubstrats ist ein Stand der Technik in "High Performance Super Self-Aligned 3V/5V BiCMOS Technology with Extremely Low Parasitic for Low-Power Mixed-Signal Applications" von J. M. Sung et al. in IEEE Transaction Electron Devices, Vol. 42, Nr. 3, 1993, wie untenstehend beschrieben, offenbart.
Als erstes wird, wie in der 10(a) gezeigt, auf einem Siliziumsubstrat 101 eine Well-Region 102 ausgebildet und auf dem Siliziumsubstrat 101 wird eine Elementisolations-Isolierschicht 103 ausgebildet. Danach werden aufeinanderfolgend ein Gate-Oxidfilm 104 und eine Gate-Elektrode 105 aus einer Polysiliziumschicht ausgebildet. Anzumerken ist, daß auf der Gate-Elektrode 105 übereinander ein Nitrid-Film 106 und ein Polysilizium 105' stapelartig angeordnet werden. Danach wird eine leicht dotierte Drain-(LDD)-Region 107 ausgebildet, indem in das Siliziumsubstrat 105 Fremdatome mit geringer Konzentration injiziert werden. Darauf folgend wird, wie in der 10(b) gezeigt, eine Seitenwand 108 an einer Seitenfläche der Gate-Elektrode 105, 106 und 105' ausgebildet. Auf der gesamten Oberfläche der resultierenden Struktur wird eine zweite Polysiliziumschicht 109 ausgebildet. Die zweite Polysiliziumschicht 109 ist so ausgebildet, daß sie eine Siliziumoberfläche einer Source- und Drain-Ausbildungsregion berührt.
Als nächstes wird, wie in der 10(c) gezeigt, der zweite Polysiliziumfilm 109 Fotoresist- und Ätzvorgängen unterzogen, wodurch der Film 109 strukturiert wird. Darauf folgend wird, wie in der 10(d) gezeigt, ein erstes Fotoresist 101 als Schicht auf die gesamte Oberfläche der resultierenden Struktur aufgebracht, wodurch die resultierende Struktur eingeebnet ist. Weiterhin wird nach dem Beschichten der gesamten Oberfläche der resultierenden Struktur mit einem zweiten Fotoresist 111 ein Teil des zweiten Fotoresists 111, der oberhalb der Gate-Elektrode 105 liegt, entfernt, um eine Öffnung zu bilden.
Darauf folgend, wird, wie in der 10(e) gezeigt, ein anisotropes Ätzen durchgeführt, so daß ein dünnerer Teil des ersten Fotoresists 110 entfernt wird. Daher wird das zweite Polysilizium 109 geätzt. Zu diesem Zeitpunkt ist ein Teil des zweiten Polysiliziums 109, der außerhalb der Seitenwand 108 liegt, ausreichend entfernt, um überätzt zu werden. Als ein Ergebnis wird das Polysilizium 105' an der Gate-Elektrode 105, die aus dem Polysilizium besteht, ebenfalls geätzt, wobei der Nitrid-Film 106 als eine Ätzsperre verwendet wird. Daher wird das zweite Polysilizium 109, welches die Source und den Drain verbindet, in zwei Teile unterteilt, zwischen welchen die Gate-Elektrode 105 liegt, die jeweils voneinander getrennt sind. Danach wird der Nitrid-Film 106 entfernt und es wird eine Ionen-Injektion durchgeführt, um Source- und Drain-Regionen zu bilden. Dann wird eine Wärmebehandlung für eine Aktivierung durchgeführt, wodurch die Source- und Drain-Regionen 112 gebildet werden. Somit sind die Kontakte für die Source- und Drain-Regionen 112 jeweils durch jeden Teil der zweiten Polysiliziumteile 109 realisiert, wodurch jede Fläche der Diffusionsschichten der Source- und Drain-Regionen 112 kleiner gemacht werden kann und jede Diffusionskapazität derselben stark reduziert werden kann.
Bei der herkömmlichen Technologie bestand das Problem, daß die Herstellvorgänge sehr kompliziert sind, obwohl die herkömmliche Technologie die Flächen der Diffusionsschichten der Source- und Drain-Regionen stark reduzieren kann. Insbesondere sind zwei fotolithografische Vorgänge erforderlich, um die Polysilizium-Elektroden 109 für das Verbinden der Source- und Drain-Regionen 112 mit der Außenseite zu erzeugen, und es ist ein Einebnungsvorgang unter Verwendung eines Fotoresists erforderlich. Darüber hinaus bleibt bezüglich der Struktur dieses Transistors die Seitenwand 108, welche eine vorstehende Form zeigt, übrig. Wenn auf diesem Transistor ein Widerstandselement und eine Aluminiumverdrahtung und dergleichen ausgebildet werden, besteht das Problem, daß infolge einer Verschlechterung der Stufenabdeckung als Beitrag infolge des Vorstehens der Seitenwand 108 eine Schaltung abgeschnitten wird.
In der US-A-5,213,991 ist ein Verfahren zum Herstellen eines MOSFET offenbart, wobei Silizium auf einem Siliziumsubstrat abgeschieden wird, das Elementisolations-Regionen und Elementregionen hat, und zwar dergestalt, daß Polysilizium auf der Elementisolierung ausgebildet wird und epitaktisches Silizium auf den Elementregionen ausgebildet wird.
Zusammenfassung der Erfindung
Aufgabe der vorliegenden Erfindung ist es, ein Herstellungsverfahren für eine Halbleitervorrichtung zu schaffen, bei dem es möglich ist, die Flächen der Diffusionsschichten der Source- und Drain-Regionen zu verkleinern, um deren Kapazitäten zu reduzieren.
Ein Herstellungsverfahren für eine Halbleitervorrichtung gemäß der vorliegenden Erfindung ist im Patentanspruch 1 definiert.
Kurze Beschreibung er Figuren
Für ein vollständigeres Verständnis der vorliegenden Erfindung und deren Vorteilen wird nun auf die folgende Beschreibung anhand der begleitenden Figuren Bezug genommen, in welchen zeigt:
1(a) eine Draufsicht auf ein erstes Beispiel einer Halbleitervorrichtung, die durch das Herstellungsverfahren gemäß der Erfindung erhalten werden kann;
1(b) ein Schnitt entlang der Schnittlinie A-A' in 1(a);
2(a) bis 2(f) jeweils Schnittansichten, die die Herstellungsschritte gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigen;
3 eine Draufsicht auf 2(b);
4 eine Draufsicht auf 2(c);
5 eine Draufsicht auf 2(e);
6(a) eine Draufsicht auf ein zweites Beispiel einer Halbleitervorrichtung, die durch das Herstellungsverfahren gemäß der vorliegenden Erfindung erhalten werden kann;
6(b) eine Ansicht im Schnitt entlang der Schnittlinie B-B' in 6(a) des zweiten Beispiels;
7(a) bis 7(f) Ansichten im Schnitt, die die Herstellschritte gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigen;
8(a) eine Draufsicht auf ein drittes Beispiel einer Halbleitervorrichtung, die durch das Herstellungsverfahren gemäß der vorliegenden Erfindung erhalten werden kann;
8(b) eine Ansicht im Schnitt entlang der Schnittlinie C-C' in 8(a) des dritten Beispiels;
9(a) bis 9(f) Ansichten im Schnitt der Herstellschritte gemäß einer dritten Ausführungsform der vorliegenden Erfindung; und
10(a) bis 10(e) Ansichten im Schnitt der Herstellschritte einer herkömmlichen Halbleitervorrichtung.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
Ausführungsformen der vorliegenden Erfindung werden unter Bezugnahme auf die begleitenden Figuren beschrieben.
1(a) und 1(b) sind eine Draufsicht auf ein erstes Beispiel eines MOS-Transistors, der durch das Herstellungsverfahren gemäß der vorliegenden Erfindung erhalten werden kann und eine Schnittansicht desselben. Als nächstes wird eine Beschreibung einer derartigen Vorrichtungsstruktur unter Verwendung der 1(a) und 1(b) durchgeführt. Bezugnehmend auf die 1(a) und 1(b) ist auf einem Siliziumsubstrat 1 von einem Leitfähigkeitstyp eine Elementisolations-Isolierschicht 2 ausgebildet. Dann wird in dem Substrat 1 entsprechend der Elementregion 7 eine Well-Region 7 gebildet. Auf der Oberfläche des Siliziumsubstrats 1 entsprechend der Elementregion werden nacheinander ein Gate-Oxidfilm 9 und eine Gate-Elektrode 10 ausgebildet. Auf einer Seitenfläche der Gate-Elektrode 10 wird eine LDD-Seitenwand 12 ausgebildet, und an deren Oberfläche wird eine Titansilizid-(TiSi)-Schicht 14 ausgebildet. Ferner wird auf der Oberfläche des Siliziumsubstrats 1 in der Elementregion eine selektive, epitaktische Siliziumschicht 5 ausgebildet. Die Polysiliziumschicht 4 und die selektive Polysiliziumschicht 6 sind außerhalb der selektiven, epitaktischen Siliziumschicht 5 in einer solchen Form ausgebildet, daß die selektive Polysiliziumschicht 6 auf die Polysiliziumschicht 4 stapelförmig aufgebracht ist. In einem Teil der selektiven, epitaktischen Siliziumschicht 5 direkt unterhalb der Gate-Elektrode 10 ist eine dotierte Kanalschicht 8 ausgebildet. An den beiden Seiten der dotierten Kanalschicht 8 ist eine LDD-Region 11 ausgebildet. In der selektiven, epitaktischen Siliziumschicht 5 und dem Siliziumsubstrat 1 sind eine Source- und eine Drain-Region 13 ausgebildet, die zwischen dem Umfang der LDD-Region 11 und der Elementisolations-Isolierschicht 2 liegen. Weiterhin ist auf einer Oberfläche der selektiven Polysiliziumschicht 6 eine TiSi-Schicht 14 ausgebildet. Die TiSi-Schicht 14 und die Polysiliziumschicht 4 bilden eine Elektrode der Source- und Drain-Region. Dann wird auf der gesamten Oberfläche der resultierenden Struktur eine isolierende Zwischenschicht 15 ausgebildet. In der isolierenden Zwischenschicht 15 ist ein Kontakt ausgebildet, wodurch eine führende Elektrode 16, die an die Source- und Drain-Elektrode angeschlossen ist, gebildet ist.
In diesem Beispiel kann die Abmessung eines Abstandes zwischen der Elementisolations-Isolierschicht 2 und der Gate-Elektrode 10 sowie auch der LDD-Seitenwand 12 klein dimensioniert werden, wodurch die Fläche einer Diffusionsschicht der Source- und Drain-Region 13 verkleinert werden kann. Die Source- und Drain-Region 13 ist an die Polysiliziumschicht 5 und die selektive Polysiliziumschicht 6 über die selektive, epitaktische Siliziumschicht 5 angeschlossen und die führende Elektrode für die Source- und Drain-Region ist auf der Polysiliziumschicht 4 und der selektiven Polysiliziumschicht 6 ausgebildet. Daher kann ein Rand zwischen der Gate-Elektrode 10 und der Elementisolations-Isolierschicht 2 stark verkleinert werden, wodurch die Flächen der Diffusionsschicht der Source-und Drain-Region 13 stark verkleinert werden können. Als ein Ergebnis kann eine Diffusionskapazität im Vergleich mit einem Transistor einer Struktur, bei der die Fläche einer Source- und Drain-Diffusionsschicht nicht verkleinert ist, stark reduziert werden. Es hat sich bestätigt, daß die Betriebsgeschwindigkeit der Halbleitervorrichtung dieses Beispieles um 20% steigt. Zusätzlich ist die dotierte Kanalschicht 8 in der selektiven, epitaktischen Siliziumschicht 5 direkt unterhalb der Gate-Elektrode 10 ausgebildet, so daß ein Kurzschluß zwischen der Source und dem Drain verhindert ist. Weiterhin ist in der LDD-Seitenwand dieser Ausführungsform im Vergleich mit der herkömmlichen Halbleitervorrichtung kein Vorsprung vorhanden, wodurch ein Abschneiden der Schaltung infolge von Verschlechterung der Schrittabdeckung verhindert werden kann.
Als nächstes werden die Herstellungsschritte eines MOS-Transistors gemäß einer ersten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 2(a) bis 2(f) und die 3 bis 4 gemäß einer Schrittabfolge beschrieben.
Als erstes wird, wie in der 2(a) gezeigt, auf einem Siliziumsubstrat 1 mittels eines Aussparungs-LOCOS-Verfahrens eine Isolierschicht 2 für eine Elementisolation ausgebildet. Danach wird ein Siliziumoxidfilm 3 mit 5 bis 20 nm Filmdicke ausgebildet. Ferner wird auf die gesamte Oberfläche der resultierenden Struktur eine Polysiliziumschicht 4 mit einer Filmdicke von 50 bis 100 nm aufgewachsen. Darauf folgend wird, wie in der 2(b) gezeigt, die Polysiliziumschicht 4 unter Verwendung eines Fotolithografie-Schrittes strukturiert. Zu diesem Zeitpunkt wird, wie in der Draufsicht der 3 zu sehen ist, die Polysiliziumschicht 4 auf der Elementisolations-Isolierschicht 2 so strukturiert, daß die strukturierte Schicht 4 entlang einer Grenze zwischen der Elementisolations-Isolierschicht 2 und der Elementregion für die Ausbildung eines Transistors liegt und eine der Seiten derselben neben einer Source- und Drain-Ausbildungsregion liegt und parallel zu der Gate-Elektrode 10 verläuft. Bei dieser Strukturierung wird, wie in der 2(b) gezeigt, eine Kante der Polysiliziumschicht 4 gegenüber der Kante der Elementisolations-Isolierschicht 2 μm 0 bis 0,1 μm (Mikron) nach innen gesetzt. Anzumerken ist, daß der Siliziumoxidfilm 3 als eine Sperrschicht zum Zeitpunkt des Ätzens der Polysiliziumschicht 4 dient.
Als nächstes wird, wie in der 2(c) und der 4 gezeigt, nach dem Entfernen des Siliziumoxidfilms 3 unter Verwendung einer Naßätzflüssigkeit oder dergleichen auf eine Oberfläche des Siliziumsubstrats 1 eine epitaktische Siliziumschicht 5 selektiv aufgewachsen. Die Filmdicke der epitaktischen Siliziumschicht 5 beträgt 30 bis 100 nm. Gleichzeitig mit dem Aufwachsen der epitaktischen Siliziumschicht 5 wird sowohl auf die Oberfläche der Polysiliziumschicht 4 als auch auf den Umfang der Polysiliziumschicht 4 eine selektive Polysiliziumschicht 6 aufgewachsen. Die Filmdicke der selektiven Polysiliziumschicht 6, die auf das Polysilizium 4 aufgewachsen wird, beträgt ungefähr ½ bis ¼ der Filmdicke der epitaktischen Siliziumschicht 5. Dies ist deshalb der Fall, weil der Oberflächenindex der Polysiliziumschicht, verglichen mit einem Oberflächenindex (100) der Siliziumoberfläche (111) ist, so daß die Siliziumaufwachs-Geschwindigkeit auf der Oberfläche (111) langsam ist. Die auf die Oberfläche des Siliziumsubstrats 1 selektiv aufgewachsene epitaktische Siliziumschicht 5 kann in einer Struktur ausgebildet werden, daß die Schicht 5 mit einer Seitenfläche der Polysiliziumschicht 4 und der selektiven Polysiliziumschicht 6 verbunden ist.
Darauf folgend wird, wie in der 2(d) und der 2(e) gezeigt, eine Ionen-Injektion unter Verwendung eines Fotoresists 17 als Maske durchgeführt, wodurch eine Well-Region 7 gebildet wird. Ferner wird zum Steuern eines Schwellwertes der Vorrichtung gemäß der vorliegenden Erfindung eine Ionen-Injektion durchgeführt, wodurch eine dotierte Kanalschicht 8 gebildet wird. Diese Ionen-Injektion wird unter den Bedingungen einer beschleunigten Spannung von 20 bis 30 KeV und einer Fremdatomkonzentration von Bor von 5 × 10¹² bis 1 × 10¹³ cm ² für den Fall eines N-Kanal-MOS-Transistors durchgeführt. Darauf folgend wird, wie in der 2(e) gezeigt, nach dem Entfernen des Fotoresists 17 auf den Oberflächen der epitaktischen Siliziumschicht 5 und der selektiven Polysiliziumschicht 6 ein thermischer Gate-Oxidfilm 9 ausgebildet. Danach wird eine Gate-Elektrode 10 aus Polysilizium mit einer Filmdicke von 10 bis 20 nm durch Strukturieren auf dem Gate-Oxidfilm 9 ausgebildet. Zu diesem Zeitpunkt ist, wie in der Draufsicht der 5 zu sehen ist, ein Abstand a zwischen der Gate-Elektrode 10 und der Elementisolations-Isolierschicht 2 auf ungefähr 0,2 bis 0,4 μm (Mikron) gesetzt.
Als nächstes wird, wie in der 2(f) gezeigt, nach dem Ausbilden einer LDD-Region 11 durch Injektion von Fremdatomen mit niedriger Konzentration, an einer Seitenfläche der Gate-Elektrode 10 eine Seitenwand 12 ausgebildet. Ferner werden, nachdem die Ionen-Injektion zum Ausbilden der Source- und Drain-Regionen durchgeführt worden ist, die Source- und Drain-Regionen 13 durch Ausführen einer Wärmebehandlung für die Aktivierung gebildet. In einer derartigen Situation sind, wie in der 1(b) gezeigt, nachdem Silizid, bei dieser Ausführungsform beispielsweise TiSi, durch Zerstäuben ausgebildet worden ist, die Oberflächen der Gate-Elektrode 10, der selektiven Polysiliziumschicht 6 und der Polysiliziumschicht 4 unterhalb der Schicht 6 in Silizid umgewandelt. Danach wird eine isolierende Zwischenschicht 15 ausgebildet. Es werden Öffnungen ausgebildet und dann werden Zuführelektroden 16 für die Source- und Drain-Regionen gebildet, wodurch der MOS-Transistor fertiggestellt ist.
Gemäß dem Herstellungsverfahren dieser ersten Ausführungsform ist der Herstellungsvorgang, verglichen mit demjenigen der herkömmlichen Vorrichtung, vereinfacht. Bei der herkömmlichen Vorrichtung waren insbesondere zwei Fotografievorgänge notwendig, um die Polysiliziumelektrode, bestehend aus der Polysiliziumschicht 4 und der selektiven Polysiliziumschicht 6 als Elektroden für die Source- und Drain-Regionen zu bilden. Im Gegensatz hierzu ist es bei dieser Ausführungsform möglich, die Polysiliziumelektrode durch Durchführen nur eines Lithografievorganges auszubilden, wodurch die Einfachheit des Herstellungsvorganges realisiert werden kann.
Die 6(a) und 6(b) sind eine Draufsicht auf ein zweites Beispiel eines MOS-Transistors, der durch das Herstellungsverfahren gemäß der vorliegenden Erfindung erhalten werden kann, bzw. eine Schnittansicht desselben. Die gleichen Teile wie beim MOS-Transistor gemäß dem ersten Beispiel sind mit den gleichen Bezugsziffern versehen. In dem zweiten Beispiel ist in der selektiven, epitaktischen Siliziumschicht 5 direkt unterhalb einer Gate-Elektrode 10 keine dotierte Kanalschicht vorhanden. In dem Siliziumsubstrat 1 ist direkt unter der gewählten epitaktischen Siliziumschicht 5 eine Delta-dotierte Schicht 18 vorhanden, wodurch ein Durchschlag zwischen den Source- und Drain-Regionen verhindert ist. Die Fremdatomkonzentration der Delta-dotierten Schicht 18 ist hoch, so daß sie das Drei- bis Zehnfache derjenigen der Well-Region 7 in der Vorrichtung gemäß der ersten Ausführungsform ist. Anzumerken ist, daß, obwohl eine derartige Delta-dotierte Schicht 18 mit hoher Fremdatomkonzentration vorhanden ist, die gewählte epitaktische Silizium schicht 5 mit einer niedrigen Fremdatomkonzentration auf der Delta-dotierten Schicht 18 vorhanden ist, so daß ein Schwellwert niemals ansteigt.
Dann werden eine Polysiliziumschicht 4 und eine selektive Polysiliziumschicht 6 mit der selektiven, epitaktischen Siliziumschicht 5 verbunden und eine Kontaktzufiihr-Elektrode 16 für die Source- und Drain-Region wird an eine Elektrode angeschlossen, die aus den Polysiliziumschichten 4 und 6 besteht. Daher kann ein Rand zwischen der Gate-Elektrode 10 und der Elementisolations-Isolierschicht 2 wie bei der Ausführungsform verkleinert werden, wodurch die Fläche einer Diffusionsschicht der Source und des Drains stark verkleinert ist. Somit kann die Betriebsgeschwindigkeit der Vorrichtung dieses Beispieles erhöht werden. Darüber hinaus ist kein Vorsprung der LDD-Seitenwand vorhanden, so daß ein Abschneiden eines Schaltkreises infolge einer Verschlechterung der Stufenabdeckung verhindert werden kann.
Die 7(a) bis 7(f) zeigen Flerstellvorgänge eines MOS-Transistors gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform wird bezugnehmend auf 7(a) die Isolierschicht 2 für die Elementisolation auf dem Siliziumsubstrat 1 ausgebildet. Auf einem Siliziumsubstrat 1 wird ein Siliziumoxidfilm 3 mit einer Dicke von 5 bis 20 nm ausgebildet. Danach wird eine Maske 17 ausgebildet und wie in der 7(b) gezeigt, wird durch Dwchführen einer Ionen-Injektion eine Well-Region 7 ausgebildet. Ferner wird eine Ionen-Injektion zum Ausbilden einer Delta-dotierten Schicht 18 durchgeführt, um ein Durchgreifen zwischen Source- und Drain-Regionen zu verhindern. Die Delta-dotierte Schicht 18 wird durch die Ionen-Injektion mit niedrigerer Energie als diejenige der Ionen-Injektion zum Ausbilden der dotierten Kanalschicht 8 der ersten Ausführungsform ausgebildet. Daher hat die Delta-dotierte Schicht 18 ein steiles Fremdatomprofil. Wenn beispielsweise ein N-Kanal-MOS-Transistor gebildet wird, wird Bor mit einer Beschleunigungsspannung von 5 bis 10 KeV und einer Fremdatomkonzentration von 5 × 10¹² bis 2 × 10¹³ cm ² oder BF₂ mit einer Beschleunigungsspannung von 10 bis 30 KeV und bei einer Fremdatomkonzentration von 5 × 10¹² bis 2 × 10¹³ cm ² injiziert. Der Schwellwert wird in Abhängigkeit von der Konzentration der Delta-dotierten Schicht 18 und der Filmdicke der selektiven, epitaktischen Siliziumschicht 5 mit niedriger Kon zentration bestimmt, die nach dem Ausbilden der Delta-dotierten Schicht 18 ausgebildet wird. Danach wird auf der gesamten Oberfläche der resultierenden Struktur eine Polysiliziumschicht 4 mit einer Dicke von 50 bis 100 nm ausgebildet.
Die folgenden Herstellungsschritte sind die gleichen wie diejenigen der ersten Ausführungsform. Wie in den 7(c), 7(d), 7(e) und 7(e) gezeigt, unterscheiden sich die Herstellungsschritte der zweiten Ausführungsform von denjenigen der ersten Ausführungsform dadurch, daß in der selektiven, epitaktischen Siliziumschicht 5 keine dotierte Kanalschicht ausgebildet wird. Anzumerken ist, daß, wie in der 7(d) gezeigt, die selektive, epitaktische Siliziumschicht 5, die nach dem Entfernen des Siliziumoxidfilms 3 auf der Oberfläche des Siliziumsubstrats 1 selektiv ausgebildet wird, eine Filmdicke von 30 bis 60 nm hat.
Auch bei dem Herstellungsverfahren der zweiten Ausführungsform der vorliegenden Erfindung kann, verglichen mit dem herkömmlichen Herstellungsverfahren ein Fotolithografievorgang zum Ausbilden der Polysiliziumelektrode, die als die Source- und Drain-Regionen dient, genügen. Somit ist es möglich, die Anzahl der Herstellschritte zu verringern.
Die 8(a) und 8(b) sind eine Draufsicht auf einen MOS-Transistor eines dritten Beispiels, der durch das Herstellungsverfahren gemäß der vorliegenden Erfindung erzielt werden kann und eine Schnittansicht desselben. Bei diesem Beispiel ist ein Abstand zwischen der Gate-Elektrode 10 und der Elementisolations-Isolierschicht 2 kleiner als die Breite der LDD-Seitenwand 12 gesetzt, wodurch eine Transistor hergestellt wird, ohne daß Source-und Drain-Regionen mit hoher Fremdatomkonzentration gebildet werden. Im einzelnen wird in dem Siliziumsubstrat 1 nur die LDD-Region 11 mit einer niedrigen Fremdatomkonzentration ausgebildet und die LDD-Region 11 ist mit der Polysiliziumschicht 4 und der selektiven Polysiliziumschicht 6, die in Silizid umgewandelt sind, verbunden. Die Zuführelektroden 16 für die Source- und Drain-Regionen sind an die Polysiliziumschichten 4 und 6 angeschlossen. Daher ist der Kontakt vervollständigt.
Da in diesem MOS-Transistor in dem Siliziumsubstrat 1 keine Source- und Drain-Regionen 13 mit hoher Fremdatomkonzentration ausgebildet sind, kann die Durchgreifcharakteristik zwischen den Source- und Drain-Regionen signifikant verbessert werden. Zusätzlich ist die Silizid-Schicht nur auf der selektiven Polysiliziumschicht 6, der Polysiliziumschicht 4 und der Gate-Elektrode 10 ausgebildet und auf dem Siliziumsubstrat ist kein Silizid ausgebildet. Als Ergebnis ist ein Problem, daß die Silizid-Schicht einen Übergangsteil zwischen der Source und dem Drain und der Well-Region erreicht, woraus ein Auftreten eines Leckagestroms resultiert, gelöst. Auch bei diesem Beispiel ist die Durchgreifcharakteristik durch die Verwendung der Delta-dotierten Schicht wie bei dem zweiten Beispiel weiter verbessert.
Ein Herstellverfahren gemäß einer dritten Ausführungsform ist in den 9(a) bis 9(f) dargestellt. Das Herstellungsverfahren dieser Ausführungsform ist grundsätzlich das gleiche wie dasjenige der ersten Ausführungsform, wie in den 2(a) bis 2(f) gezeigt. Daher wird eine detaillierte Beschreibung des Herstellungsverfahrens der dritten Ausführungsform weggelassen. Es sollte jedoch angemerkt werden, daß der Abstand zwischen der Gate-Elektrode 10 und der Elementisolations-Isolierschicht 2, wie in der 9(e) gezeigt, auf 0,1 bis 0,2 μm (Mikron) gesetzt ist. Darüber hinaus sollte angemerkt werden, daß wie in der 9(f) gezeigt, eine Breite der LDD-Seitenwand 12 auf das gleiche Maß wie ein Abstand zwischen der Gate-Elektrode 10 und der Elementisolations-Isolierschicht 2 oder größer als derselbe gesetzt ist. Als ein Ergebnis werden, wenn die Ionen-Injektion für die Source- und Drain-Regionen durchgeführt wird, Fremdatome nur in die selektive Polysiliziumschicht 6, die Polysiliziumschicht 4 und die Gate-Elektrode 10 injiziert. Somit kann die Struktur, bei der die Source- und Drain-Regionen nicht auf der Oberfläche des Siliziumsubstrats ausgebildet sind, erzielt werden. Es sollte angemerkt werden, daß wie in der 8(a) gezeigt, die LDD-Region 11 durch die selektive Polysiliziumschicht 6 und die Polysiliziumschicht 4 herausgeführt ist, die in Titansilizid umgewandelt worden sind.
Wie vorstehend beschrieben, ist gemäß dem Herstellungsverfahren der vorliegenden Erfindung die selektive, epitaktische Siliziumschicht direkt unterhalb der Gate-Elektrode aufgewachsen. Die Polysiliziumschicht, die mit der selektiven, epitaktischen Siliziumschicht verbunden ist, ist auf der Elementisolations-Isolierschicht vorgesehen. Die LDD-Region und die Source- und Drain-Regionen sind in der selektiven, epitaktischen Siliziumschicht ausgebildet. Die Zuführelektrode für die Source- und Drain-Regionen ist mit der Polysiliziumschicht verbunden. Mit einer derartigen Struktur kann ein Rand zwischen der Gate-Elektrode und der Elementisolations-Isolierschicht stark verringert werden, wodurch die Fläche der Diffusionsschicht der Source- und Drain-Regionen signifikant verkleinert werden kann. Somit kann eine Diffusionskapazität verringert werden. Darüber hinaus ist nicht, wie bei der herkömmlichen Vorrichtung, an der Seitenwand ein Vorsprung vorhanden, so daß ein Abschneiden der Schaltung infolge einer Verschlechterung der Stufenabdeckung verhindert werden kann.
Weiterhin kann gemäß dem Herstellungsverfahren gemäß der vorliegenden Erfindung die Polysiliziumelektrode, die als Source- und Drain-Elektrode dient, nur durch einen Lithografievorgang ausgebildet werden. Eine Erhöhung der Anzahl der Herstellschritte kann, verglichen mit dem herkömmlichen Herstellungsverfahren, gesenkt werden, bei dem zwei Lithografievorgänge benötigt werden, um die Polysiliziumelektrode zu bilden. Somit kann die Vorrichtung gemäß der vorliegenden Erfindung leicht hergestellt werden.

Claims

Herstellungsverfahren für eine Halbleitervorrichtung mit einer Gate-Elektrode und Source- und Drain-Regionen, mit den Schritten: a) Ausbilden einer Elementisolations-Isolierschicht (2) auf einem Siliziumsubstrat (1) mit einem ersten Leitfähigkeitstyp zum Ausbilden einer Elementregion, die von der Elementisolations-Isolierschicht umgeben ist; b) Ausbilden eines Siliziumoxidfilms (3) auf der Elementregion; c) Aufwachsen einer ersten Polysiliziumschicht (4) auf die gesamte Oberfläche des Siliziumoxidfilms und die Elementisolations-Isolierschicht; d) Strukturieren der ersten Isolierschicht dergestalt, dass eine strukturierte Polysiliziumschicht (4) entlang der Grenze zwischen der Elementisolierschicht und der Elementregion verbleibt und die strukturierte Polysiliziumschicht neben den Regionen, wo Source und Drain auszubilden sind, Seiten hat, und diese Seiten parallel zu der auszubildenden Gate-Elektrode sind; e) Entfernen der Silizium-Oxidschicht; f) Selektives Aufwachsen einer epitaktischen Siliziumschicht (5) auf die Elementregion und gleichzeitig selektives Aufwachsen einer zweiten Polysiliziumschicht (6) nur auf die Oberfläche und den Umfang der strukturierten Polysiliziumschicht; g) Ausbilden eines Gate-Oxids (9) auf der epitaktischen Siliziumschicht; h) Ausbilden der Gate-Elektrode (10) auf dem Gate-Oxid; i) Durchführen einer ersten Inneninjektion von Fremdatomen von einem zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp in die epitaktische Siliziumschicht unter Verwendung der Elementisolations-Isolierschicht und der Gate-Elektrode als Maske, um LDD-Regionen (11) zu bilden; j) Ausbilden eines Seitenwandisolierfilms (12) an den Seitenwänden der Gate-Elelctrode; und k) Ausbilden einer zweiten Ioneninjektion von Fremdatomen von dem zweiten Leitfähigkeitstyp unter Verwendung der Gate-Elektrode, des Seitenwandisolierfilms und der Elementisolations-Isolierschicht als Maske zum Ausbilden der Source und des Drains.
Herstellungsverfahren nach Anspruch 1, wobei die Energie der zweiten Ioneninjektion größer als die des ersten Ioneninjektionsschrittes ist.
Herstellungsverfahren nach Anspruch 1 oder 2, wobei die Gate-Elektrode aus Polysilizium besteht.
Herstellungsverfahren nach Anspruch 3, wobei der Seitenwandisolierfilm eine Breite hat, die kleiner als der Abstand zwischen der Kante der Gate-Elektrode und der benachbarten Kante der Elementisoliations-Isolierschicht ist, sodass die Fremdatome der zweiten Ioneninjektion in die Gate-Elektrode, die strukturierte Polysiliziumschicht und die zweite Polysiliziumschicht injiziert werden.
Herstellungsverfahren nach Anspruch 3, wobei der Seitenwandisolierfilm eine Breite hat, die größer als der Abstand zwischen der Kante der Gate-Elektrode und der benachbarten Kante der Elementisolations-Isolierschicht ist, sodass die Fremdatome der zweiten Ioneninjektion nur in die Gate-Elektrode, die epitaktische Siliziumschicht, die strukturierte Polysiliziumschicht und die zweiten Polysiliziumschicht injiziert werden.
Herstellungsverfahren nach Anspruch 3 bis 5, wobei die Gate-Elektroden der strukturierten Polysiliziumschicht und die zweite Polysiliziumschicht nach dem Schritt k) in Silizidschichten umgewandelt werden.
Herstellungsverfahren nach Anspruch 1 bis 6, weiterhin mit einem Schritt Ausbilden einer dotierten Kanalschicht (8) in der epitaktischen Siliziumschicht zum Steuern des Schwellwertes der Halbleitervorrichtung durch Ioneninjektion von Fremdatomen vom ersten Leitfähigkeitstyp in die epitaktische Siliziumschicht zwischen den Schritten f) und g)
Herstellungsverfahren nach Anspruch 1 bis 3 und 6 weiterhin mit einem Schritt Ausbilden einer Delta-dotierten Schicht (18) in der Elementregion direkt unterhalb deren Oberfläche durch Ioneninjektion von Fremdatomen vom ersten Leitfähigkeitstyp in die Elementregion zwischen den Schritten b) und c).