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DE69022836T2 - Verfahren zur Herstellung einer Halbleiteranordnung mit Monosiliziumgebieten und Polysiliziumleiterbahnen, die mit einer Metallsiliziddeckschicht versehen sind. - Google Patents

Verfahren zur Herstellung einer Halbleiteranordnung mit Monosiliziumgebieten und Polysiliziumleiterbahnen, die mit einer Metallsiliziddeckschicht versehen sind.

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DE69022836T2
DE69022836T2 DE69022836T DE69022836T DE69022836T2 DE 69022836 T2 DE69022836 T2 DE 69022836T2 DE 69022836 T DE69022836 T DE 69022836T DE 69022836 T DE69022836 T DE 69022836T DE 69022836 T2 DE69022836 T2 DE 69022836T2
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Philips Electronics NV
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Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiteranordnung mit einem Halbleiterkörper mit einer Feldoxidstruktur und einem an diese Struktur grenzenden Siliciumgebiet, wobei eine Leiterstruktur aus Silicium auf der Oberfläche des Körpers angebracht wird, die Oberfläche dann mit einer Metallschicht bedeckt wird, und die zur Verdrahtung dienenden Teile mittels einer Maske mit einer amorphen Siliciumschicht bedeckt werden, woraufhin die Metallschicht durch Erwärmen in einer stickstoffahltigen Atmosphäre mindestens teilweise in Metallsilicid umgesetzt wird und eine dielektrische Schicht über der gesamten Oberfläche aufgebracht wird, woraufhin die dielektrische Schicht planarisiert wird, Kontaktfenster in der planarisierten Schicht angebracht werden, und anschließend auf der Oberfläche und in den Kontaktfenstern eine Metallisierung aufgebracht wird.
  • Ein solches Verfahren wird in dem Beitrag von H.J.W. van Houtum et al. in Journal of Vacuum Science Technology, B G(G), Nov./Dez. 1988, S. 1734-1739 beschrieben.
  • Zum Kontaktieren und Verdrahten von Elementarkomponenten werden in der modernen Fertigungstechnologie für integrierte Halbleiterschaltungen fortschrittliche Techniken mit hohen Packungsdichten verwendet, bei denen eine große Zahl Halbleiterschaltungselemente von sehr kleinen Abmessungen auf einer Halbleiterscheibe oder einem "Chip" angebracht wird. Diese Techniken ermöglichen die reproduzierbare Herstellung von Kontakten und Verbindungen von sehr geringer Breite, aber mit niedrigem elektrischem Widerstand.
  • Hierzu wird meistens ein wie in dem oben genannten Beitrag beschriebenes Verfahren verwendet, bei dem eine Leiterstruktur aus polykristallinem Silicium über mindestens einen Teil seiner Dicke in Metallsilicid umgesetzt wird, das einen wesentlich kleineren Widerstand hat als Silicium. Wenn Metallsilicid-Verbindungen (als "Straps" oder "Bahnen" bezeichnet) auch auf dem Feldoxid gebildet werden sollen, wird as auf dem Oxid vorhandene Metall an den betreffenden Stellen mit einer Schicht aus amorphem Silicium überzogen.
  • Die Oberfläche mit der Silicidstruktur wird dann mit einer dielektrischen Schicht überzogen, die beispielsweise aus pyrolytisch abgeschiedenem Siliciumoxid besteht, das durch Zersetzung von gasförmigen Siliciumverbindungen erhalten wird. Diese dielektrische Schicht, die wegen des Vorhandenseins von Niveauunterschieden auf der Oberfläche nicht eben ist, wird dann mittels bekannter Photolack- und Rückätztechniken planarisiert. Die benötigten Kontaktfenster werden anschließend in die planarisierte dielektrische Schicht geätzt.
  • Da der Abstand von der Oberfläche der planarisierten dielektrischen Schicht zu dem darunterliegenden Metallsilicid nicht an allen Stellen gleich ist, und insbesondere über dem Feldoxid meistens deutlich kleiner ist als über dem von dem Feldoxid begrenzten Siliciumgebiet, das die aktiven Halbleiterzonen umfaßt, werden die Kontaktfenster verschieden tief sein, so daß die Ätzdauer für die "tiefen" Kontaktfenster viel länger itst als für die "flachen". Da alle Kontaktfenster in dem gleichen Ätzschritt hergestellt werden sollen, wird das Metallsilicid in den "flachen" Kontaktfenstern eine unnötig lange Zeit dem Ätzmittel ausgesetzt. Infolgedessen wird selbst bei einem Ätzprozeß von relativ großer Selektivität das Metallsilicid unterhalb der "flachen" Kontaktfenster vollständig oder nahezu vollständig verschwinden, wodurch sich der Kontaktwiderstand in diesen Kontaktfenstern in unakzeptablem Maße erhöht.
  • Der Erfindung liegt unter anderem die Aufgabe zugrunde, ein Verfahren zu verschaffen, mit dem alle Kontaktfenster auf dem Metallsilicid in dem gleichen Ätzschritt erzeugt werden können, ohne zusätzliche Justier- und Maskierungsschritte einzubringen und ohne wesentliche Zunahme des Kontaktwiderstandes unter den "flachen" Kontaktfenstern.
  • Die Erfindung beruht unter anderem auf der Erkenntnis, daß diese Aufgabe durch geeignetes Anpassen der zur Bildung der Bahnen verwendeten Maske gelöst werden kann.
  • Erfindungsgemäß ist ein Verfahren der eingangs beschriebenen Art hierzu daduch gekennzeichnet, daß die amorphe Siliciumschicht mittels der gennanten Maske auch unter mindestens den über der Silicum-Leiterstruktur zu bildenden Kontaktfenstern auf der Metallschicht angebracht wird.
  • Durch Verwendung des erfindungsgemäßen Verfahrens wird erreicht, daß das Metallsilicid mindestens unter den flacheren Kontaktfenstern eine bedeutend größere Dicke erhält. Erwärmen in einer stickstoffhaltigen Atmosphäre, was zur Verhinderung lateraler Diffusion von Siliciumatomen durch den (gewöhnlich polykristallinen) Metallfilm und somit zur Verhinderung unerwünschter Kurzschlüsse notwendig ist, setzt nämlich einen Teil des nicht überzogenen Metalls in ein Metallnitrid um, das später entfernt wird. Das mit amorphem Silicium überzogene Metall wird dagegen nicht in Nitrid umgesetzt, so daß das Metallsilicid dort eine wesentlich größere Dicke erhält. Demzufolge wird das unter den flachen Kontaktfenstern liegende Silicid, das dem Ätzmittel relativ lange Zeit ausgesetzt wird, beim Ätzen der Kontaktfenster nur über einen Teil seiner Dicke weggeätzt, so daß der Kontaktwiderstand sehr klein beleibt.
  • Da es zur Anwendung des erfindungsgemäßen Verfahrens genügt, die zum Bilden der Bahnen verwendete Maske zum Definieren der amorphen Siliciumschicht so anzupassen, daß die amorphe Siliciumschicht auch unter den genannten Kontaktfenstern vorhanden ist, ist es nicht notwendig, einen zusätzlichen Maskierungs- oder Ätzschritt einzufügen.
  • Die amorphe Siliciumschicht wird vorzugsweise unter allen über der Metallschicht liegenden Kontaktfenstern angebracht, das heißt auch über dem an das Feldoxid grenzenden einkristallinen Siliciumgebiet.
  • Das verwendete Metall kann jedes wärmebeständige Metall sein, das ein Silicid bildet, beispielsweise Wolfram, Molybdän, Platin, Cobalt usw. Die Erfindung ist besonders wichtig bei Verwendung von Titan. Dieses Metall wird wegen seines geringen spezifischen Widerstandes und seiner vorteilhaften technologischen Eigenschaften, wie seine einfache Ätzbarkeit, viel verwendet, aber die Ätzselektivität von Siliciumoxid bezüglich Titansilicid ist bei den bekannten Ätzprozessen nicht besonders groß. Mittels der Erfindung kann jetzt Titan auch beim Vorhandensein von Kontaktfenstern unterschiedlicher Tiefe ohne Nachteil verwendet werden.
  • Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigen:
  • Fig. 1 bis 5 schematisch im Querschnitt eine Halbleiteranordnung in aufeinanderfolgenden Phasen der Herstellung entsprechend einer Ausführungsform des erfindungsgemäßen Verfahrens.
  • Die Zeichnung ist schematisch und nicht maßstabsgetreu, wobei insbesondere die Abmessungen in Richtung der Dicke stark vergrößert dargestellt sind. Gleiche Teile haben in den verschidenen Figuren im allgemeinen gleiche Bezugszeichen.
  • Fig. 1 zeigt schematisch im Querschnitt eine erste Phase einer Ausführungsform des erfindungsgemäßen Verfahrens.
  • Ausgangspunkt ist ein Halbleiterkörper 1 mit einer Feldoxidstruktur 2 und einem an die Feldoxidstruktur 2 grenzenden einkristallinen Siliciumgebiet 3, in diesem Beispiel vom p-Leitungstyp. Das Feldoxid 2 kann in üblicher Weise durch selektive Oxidation des Halbleiterkörpers angebracht werden. Es kann, wie in der Zeichnung gezeit, teilweise aus der Halbleiteroberfläche heraustreten, oder es kann vollständig in dem Silicium versunken sein. Weiterhin umfaßt der Halbleiterkörper in der Praxis viele solche Gebiete, obwohl nur ein einziges Siliciumgebiet 3 in Fig. 1 gezeichnet ist.
  • Eine Leiterstruktur 4 aus polykristallinem Silicium mit einer Dicke von beispielsweise 300 nm wird mit Hilfe bekannter Abscheidungstechniken auf die Oberfläche des Körpers aufgebracht. In diesem Beispiel wird in dem Siliciumgebiet 3 mindestens ein Feldeffekttransistor mit isoliertem Gate gebildet, wobei die Gate-Elektrode durch einen Teil der Siliciumstruktur 4 gebildet wird, die von dem Siliciumgebiet 3 durch eine dünne Gateoxid-Schicht 5 getrennt wird. Ein anderer Teil der polykristallinen Siliciumstruktur, der zur Verdrahtung dient, wird auf dem Feldoxid 2 aufgebracht, siehe Fig. 1.
  • Anschließend wird eine Implantation mit Phosphorionen bei einer Energie von beispielsweise 50 keV und einer Dosis von 4 10¹³ Ionen pro cm² ausgeführt, wobei die Gate-Elektrode und des Feldoxid als Implantationsmaske dienen.
  • Dann wird die gesamte Leiterstruktur 4 mit einer lateralen Isolation oder einem Spacer 8 versehen. Dies erfolgt dadurch, daß eine Schicht aus Siliciumoxid über der gesamten Oberfläche abgeschieden und diese Schicht anschließend so lange einer anisotropen Ätzbehandlung ausgesetzt wird, daß nur die laterale Isolation 8 übrigbleibt.
  • Danach wird eine Implantation mit Arsenionen bei einer Energie von beispielsweise 100 keV und einer Dosis von 2 10¹&sup5; Ionen pro cm² ausgeführt. So werden n-leitende Source- und Drainzonen 6 und 7 erhalten, die sich bis unter die Gate- Elektrode erstrecken.
  • Anschließend wird die Oberfläche in bekannter Weise, beispielsweise durch Zerstäuben in einer Diodenzerstäubungsanlage, im gleichen Abscheidungsschritt mit einer Metallschicht 9 versehen, die in diesem Beispiel eine ungefähr 35 nm dicke Titanschicht ist, die mit Silicium ein Metallsilicid bilden kann, sowie einer Schicht 10 aus amorphem Silicium (a-Silicium) mit einer Dicke von ungefähr 90 nm. Somit wird der Fall von Fig. 1 realisiert.
  • Die amorphe Siliciumschicht wird dann mit Hilfe einer Photolackmaske (nicht abgebildet) geätzt, beispielsweise durch reaktives Ionenätzen (RIE) in einem fluorhaltigen Plasma, welcher Ätzprozeß eine hohe Selektivität bezüglich des darunterliegenden Titan hat.
  • Erfindungsgemäß wird hierfür eine Ätzmaske mit einer solchen Form verwendet, daß die amorphe Siliciumschicht an den Stellen der Verbindungen erhalten bleibt und auch mindestens unter den über dem polykristallinen Silicium 4 zu bildenden Kontaktfenstern. Der in Fig. 2 schematisch im Querschnitt dargestellte Fall wird auf diese Weise realisiert.
  • Nach Entfernen der Ätzmaske wird die gesamte Anordnung in einer stickstoffhaltigen Atmosphäre bei einer Temperatur von ungefähr 700 ºC eine kurze Zeit, beispielsweise 30 Sekunden lang, erwärmt. Hierbei wird das Titan, das nicht mit Silicium in Kontakt steht, in Titannitrid 11 umgesetzt, während Titansilicid (TiSi&sub2;) 12 überall dort gebildet wird, wo das Titan mit (mono-, poly-, oder amorphem) Silicium in Kontakt steht.
  • Dies wird in Fig. 3 gezeigt, wo das Silici (12A, 12B) schwarz angedeutet ist. Das Titan auf ein- oder polykristallinem nicht mit a-Silicium überzogenem Silicium wird teilweise in Titannnitrid 11 umgesetzt (siehe Fig. 3). An den Stellen, wo das Titan mit a-Silicium überzogen ist, kann kein Stickstoff in das Metall diffundieren, so daß dort kein Titannitrid gebildet wird. Daher ist das Titansilicid an diesen Stellen dicker (ungefähr 100 nm) als an den Stellen mit dem nicht überzogenen Titan (ungefähr 60 nm).
  • Das gebildete Titannitrid 11 wird dann entfernt, beispielsweise in einem Gemisch aus H&sub2;O&sub2;/NH&sub4;OH/H&sub2;O. Danach wird eine ungefähr 30 Sekunden dauernde weitere Wärmebehandlung bei höherer Temperatur (ungefähr 900 ºC) in einer stickstoffhaltigen Atmosphäre ausgeführt, um das gebildete Titansilicid, das in der C49- Struktur mit verhältnismäßig hohem spezifischen Widerstand vorliegt, in die C54-Struktur mit niedrigem spezifischen Widerstand umzusetzen.
  • Im diesem Beispiel ist die Dicke der amorphen Siliciumschicht 10 so gewählt, daß letztere vollständig in Titansilicid umgesetzt wird. Wenn eine dickere Schicht aus a-Silicium verwendet wird, muß das auf dem Silicid verbleibende Silicium mindestens an den Stellen des Metallsilicids entfernt werden, die kontaktiert werden sollen.
  • Anschließend wird die gesamte Oberfläche in üblicher Weise mit einer dielektrischen (TEOS-) Schicht 13 aus Siliciumoxid überzogen, in diesem Beispiel durch Zersetzung eines siliciumhaltigen Gasgemisches. Diese Schicht 13 wird dann mit Hilfe allgemein üblicher Ätztechniken planarisiert, so daß eine praktisch ebene Oberfläche realisiert wird. Auf diese Weise wird der Fall von Fig. 4 erhalten.
  • In diese dielektrische Schicht 13 werden dann Kontaktfenster 15 geätzt, siehe Fig. 5. Da die Oberfläche, auf die die Schicht 13 aufgebracht wird, nicht eben ist, werden Kontaktfenster unterschiedlicher Tiefe erhalten.
  • Zum Ätzan der tiefen Kontaktfenster, wie 15A auf dem einkristallinen Silicium, ist viel mehr Zeit erforderlich als zum Ätzen der weniger tiefen Kontaktfenster (15B, 15C) auf dem polykristallinen Silicium 4 oder (15D) auf den Silicidverbindungen auf dem Feldoxid 2. Daher wird das Silicid unter diesen flachen Kontaktfenstern dem Ätzmedium relativ lange Zeit ausgesetzt. Trotz guter Selektivität des Ätzprozesses bezüglich des Titansilicids wird letzteres doch über einen Teil seiner Dicke weggeätzt.
  • Da erfindungsgemäß die amorphe Siliciumschicht nicht nur auf den Verbindungen oder "Bahnen", sondern auch unter den, über dem polykristallinen Silicium 4 aufzubringenden Kontaktfenstern angebracht war, ist das Titansilicid dort nach dem Ätzen noch in ausreichender Dicke vorhanden, um einen niedrigen Kontaktwiderstand zu garantieren.
  • In dem vorliegenden Beispiel ist zur Erläuterung angenommen worden, daß die amorphe Siliciumschicht bei den Source- und Drain-Zonen 6 und 7, wo kein Überätzen stattfindet, nicht bzw. nur teilweise vorhanden war. Das a-Silicium wird jedoch vorteilhafterweise unter allen über der Metallschicht liegenden Kontaktfenstern angebracht.
  • Schließlich wird mit bekannten Techniken auf der Oberfläche und in den Kontaktfenstern eine Metallisierung 16 aufgebracht, siehe Fig. 5, beispielsweise mit Abscheidung aus der Gasphase und einem anschließenden photolithographischem Ätzprozeß.
  • Diese dielektrische Schicht kann dann aus anderen Materialien als Siliciumoxid bestehen. Außerdem können andere Abscheidungsprozesse verwendet werden. Statt Titan können andere wärmebeständige, silicidbildende Metalle verwendet werden, wie Platin, Wolfram, Molybdän, Cobalt usw.

Claims (4)

1. Verfahren zur Herstellung einer Halbleiteranordnung, in der auf einer Oberfläche eines Halbleiterkörpers mit einer Feldoxidstruktur und einem Monosiliciumgebiet eine Struktur aus Polysiliciumleitern gebildet wird, woraufhin eine Metallschicht und eine amorphe Siliciumschicht abgeschieden werden, eine einer Struktur aus auf der Oberfläche zu bildenden Metallsilicidbahnen entsprechend geformte Ätzmaske auf die amorphe Siliciumschicht aufgebracht wird, die nicht bedeckten Teile der amorphen Siliciumschicht von der Metallschicht entfernt werden und eine Wärmebehandlung in einer stickstoffhalitgen Atmosphäre ausgeführt wird, um dort, wo die Metallschicht mit Mono-, Poly- oder amorphem Silicium in Kontakt steht, Metallsilicid zu bilden, so daß das Monosiliciumgebiet und die Polysiliciumleiter mit einer Metallsiliciddeckschicht versehen werden und die Struktur aus Metallsilicidbahnen auf der Oberfläche gebildet wird, woraufhin eine dielektrische Schicht auf die Oberfläche aufgebracht wird, die dielektrische Schicht planarisiert wird, Kontaktfenster in der planarisierten Schicht gebildet werden und eine Metallisierung auf der dielektrischen Schicht und in den Kontaktfenster erzeugt wird dadurch gekennzeichnet, daß die den auf der Oberfläche zu bildenden Metallsilicidbahnen entsprechend geformte Ätzmaske auch mit Teilen versehen ist, die Stellen bedecken, wo Kontaktfenster für die Polysiliciumleiter gebildet werden sollen, sodaß nach Entfernen der nicht bedeckten Teile der amorphen Siliciumschicht an diesen Stellen amorphes Silicium auf der Metallschicht zurückbleibt, so daß an diesen Stellen bei der Wärmebehandlung eine relativ dicke Metallsilicidschicht gebildet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die amorphe Siliciumschicht über ihre gesamte Dicke in Metallsilicid umgesetzt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die amorphe Siliciumschicht unter allen über der Metallschicht liegenden Kontaktfenstern angebracht wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Metallschicht aus Titan angebracht wird.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834368A (en) * 1992-02-13 1998-11-10 Nec Corporation Integrated circuit with a metal silicide film uniformly formed
EP0567815B1 (de) * 1992-04-29 1998-07-15 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Kontaktlochs zu einem dotierten Bereich
US5313084A (en) * 1992-05-29 1994-05-17 Sgs-Thomson Microelectronics, Inc. Interconnect structure for an integrated circuit
US5256597A (en) * 1992-09-04 1993-10-26 International Business Machines Corporation Self-aligned conducting etch stop for interconnect patterning
JP3067433B2 (ja) * 1992-12-04 2000-07-17 キヤノン株式会社 半導体装置の製造方法
US5268330A (en) * 1992-12-11 1993-12-07 International Business Machines Corporation Process for improving sheet resistance of an integrated circuit device gate
JPH06349826A (ja) * 1993-04-13 1994-12-22 Toshiba Corp 半導体装置およびその製造方法
US5322809A (en) * 1993-05-11 1994-06-21 Texas Instruments Incorporated Self-aligned silicide process
US5342798A (en) * 1993-11-23 1994-08-30 Vlsi Technology, Inc. Method for selective salicidation of source/drain regions of a transistor
JP2630290B2 (ja) * 1995-01-30 1997-07-16 日本電気株式会社 半導体装置の製造方法
ATE183335T1 (de) * 1995-05-23 1999-08-15 Siemens Ag Halbleiteranordnung mit selbstjustierten kontakten und verfahren zu ihrer herstellung
US5631188A (en) * 1995-12-27 1997-05-20 Taiwan Semiconductor Manufacturing Company Ltd. Low voltage coefficient polysilicon capacitor
KR100642648B1 (ko) * 2005-09-13 2006-11-10 삼성전자주식회사 실리사이드막들을 갖는 콘택 구조체, 이를 채택하는반도체소자, 및 이를 제조하는 방법들

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57192073A (en) * 1981-05-22 1982-11-26 Hitachi Ltd Semiconductor device
US4873204A (en) * 1984-06-15 1989-10-10 Hewlett-Packard Company Method for making silicide interconnection structures for integrated circuit devices
US4708767A (en) * 1984-10-05 1987-11-24 Signetics Corporation Method for providing a semiconductor device with planarized contacts
US4788160A (en) * 1987-03-31 1988-11-29 Texas Instruments Incorporated Process for formation of shallow silicided junctions
EP0296718A3 (de) * 1987-06-26 1990-05-02 Hewlett-Packard Company Koplanare und selbstausrichtende Kontaktanordnung
WO1989011733A1 (en) * 1988-05-24 1989-11-30 Micron Technology, Inc. Alpha shielded tisi2 local interconnects

Also Published As

Publication number Publication date
EP0435392A1 (de) 1991-07-03
KR910013541A (ko) 1991-08-08
DE69022836D1 (de) 1995-11-09
KR100191359B1 (ko) 1999-06-15
JPH088226B2 (ja) 1996-01-29
JPH04137622A (ja) 1992-05-12
NL8903158A (nl) 1991-07-16
EP0435392B1 (de) 1995-10-04
US5081065A (en) 1992-01-14

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