[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE102013220852B4 - Integrierte Schaltungen und Verfahren zum Herstellen von integrierten Schaltungen mit Metall-Gate-Elektroden - Google Patents

Integrierte Schaltungen und Verfahren zum Herstellen von integrierten Schaltungen mit Metall-Gate-Elektroden Download PDF

Info

Publication number
DE102013220852B4
DE102013220852B4 DE102013220852.9A DE102013220852A DE102013220852B4 DE 102013220852 B4 DE102013220852 B4 DE 102013220852B4 DE 102013220852 A DE102013220852 A DE 102013220852A DE 102013220852 B4 DE102013220852 B4 DE 102013220852B4
Authority
DE
Germany
Prior art keywords
spacers
metal
trench
sacrificial gate
depositing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102013220852.9A
Other languages
English (en)
Other versions
DE102013220852A1 (de
Inventor
Ruilong Xie
Chanro Park
Shom Ponoth
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
International Business Machines Corp
Original Assignee
GlobalFoundries Inc
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc, International Business Machines Corp filed Critical GlobalFoundries Inc
Publication of DE102013220852A1 publication Critical patent/DE102013220852A1/de
Application granted granted Critical
Publication of DE102013220852B4 publication Critical patent/DE102013220852B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Verfahren zum Herstellen einer integrierten Schaltung, wobei das Verfahren umfasst: Vorsehen eines Opfer-Gate-Aufbaus über einem Halbleitersubstrat, wobei der Opfer-Gate-Aufbau zwei Abstandshalter und ein Opfer-Gate-Material zwischen den zwei Abstandshaltern enthält, Vertiefen eines Teils des Opfer-Gate-Materials zwischen den zwei Abstandshaltern, Ätzen von oberen Bereichen der zwei Abstandshalter, wobei das Opfer-Gate-Material als eine Maske verwendet wird, Entfernen eines verbleibenden Teils des Opfer-Gate-Materials und Freilegen von unteren Bereichen der zwei Abstandshalter, Deponieren eines ersten Metalls zwischen den zwei Abstandshaltern, Entfernen des ersten Metalls zwischen den oberen Bereichen der zwei Abstandshalter, und Deponieren eines zweiten Metalls zwischen den oberen Bereichen der zwei Abstandshalter.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft allgemein integrierte Schaltungen und Verfahren zum Herstellen von integrierten Schaltungen sowie insbesondere integrierte Schaltungen und Verfahren zum Herstellen von integrierten Schaltungen mit Metall-Gate-Elektroden.
  • Stand der Technik
  • Weil die kritischen Dimensionen von integrierten Schaltungen stets kleiner werden, ist man bei der Herstellung von Gate-Elektroden für komplementäre Metalloxid-Halbleiter(CMOS)-Transistoren dazu übergegangen, Siliciumdioxid und Polysilicium durch ein High-k-Dielektrikum und Metall zu ersetzen. Ein Ersatzmetall-Gate-Prozess wird häufig verwendet, um die Gate-Elektrode auszubilden. Ein typischer Ersatzmetall-Gate-Prozess beginnt damit, ein Opfer-Gate-Oxidmaterial und ein Opfer-Gate zwischen einem Paar von Abstandshaltern auf einem Halbleitersubstrat auszubilden. Nach weiteren Verarbeitungsschritten wie etwa einem Glühprozess bzw. Ausheizprozess werden das Opfer-Gate-Oxidmaterial und das Opfer-Gate entfernt und wird der dadurch erzeugte Graben mit einem High-k-Dielektrikum und einer oder mehreren Metallschichten gefüllt. Die Metallschichten können Arbeitsfunktionsmetalle bzw. Austrittsarbeitsmetalle und Füllmetalle enthalten.
  • Prozesse wie etwa eine Atomschichtabscheidung (ALD), eine chemische Dampfphasenabscheidung (CVD), eine physikalische Dampfphasenabscheidung (PVD), eine Galvanik (EP) und eine stromlose Galvanik (EL) können verwendet werden, um die eine oder die mehreren Metallschichten zu deponieren, die die Metall-Gate-Elektrode bilden. Leider treten bei kleineren kritischen Dimensionen Probleme wie ein Grabenüberhang und eine Hohlraumbildung häufiger auf, wobei deren Überwindung eine große Herausforderung darstellt. Dies ist auf die kleineren Gate-Dimensionen zurückzuführen. Insbesondere wird bei kleineren Dimensionen das Seitenverhältnis des für das Ausbilden der Metall-Gate-Elektrode verwendeten Grabens größer, wenn die Metallschichten an den Grabenseitenwänden deponiert und ausgebildet werden. Eine Metallisierung von Gräben mit einem großen Seitenverhältnis hat häufig eine Hohlraumbildung zur Folge.
  • Weitere Probleme entstehen bei einer lateralen Skalierung, wobei eine laterale Skalierung zum Beispiel zu Problemen bei der Ausbildung von Kontakten führen kann. Wenn der kontaktierte Gate-Abstand auf ungefähr 64 Nanometer (nm) reduziert wird, können keine Kontakte zwischen den Gate-Leitungen ausgebildet werden und dabei zuverlässige elektrische Isolationseigenschaften zwischen der Gate-Leitung und dem Kontakt aufrechterhalten werden. Es wurde eine Methode mit selbstausgerichteten Kontakten (SAC) entwickelt, um dieses Problem zu beseitigen. Herkömmliche SAC-Ansätze sehen ein Vertiefen des Metall-Gate-Aufbaus vor, das ein Deponieren von Austrittsarbeitsmetall-Linern (z. B. TiN, TaN, TaC, TiC und TiAlN) und eines Füll- oder Leitungsmetalls (z. B. W, Al, usw.), das folgende Deponieren eines dielektrischen Kappenmaterials und eine chemisch-mechanische Planarisierung (CMP) umfasst. Um die korrekte Austrittsarbeit für das Bauelement zu setzen, können unter Umständen dicke Austrittsarbeitsmetall-Liner erforderlich sein (z. B. eine Kombination aus verschiedenen Metallen wie etwa TiN, TiC, TaC, TiC oder TiAlN mit einer Gesamtdicke von mehr als 7 nm). Bei einer weiter herunterskalierten Gate-Länge von zum Beispiel weniger als 15 nm ist der Ersatz-Gate-Aufbau so schmal, dass er durch die Austrittsarbeitsmetall-Liner abgeschnürt wird, sodass kein oder wenig Raum für das Füllmetall mit einem kleineren Widerstand bleibt. Dadurch wird das Problem eines hohen Widerstands für Bauelemente mit kleinen Gate-Längen verursacht und werden auch Probleme in dem SAC-Ersatz-Gate-Metall-Vertiefungsprozess verursacht.
  • Die US 2012/0088359 A1 offenbart ein Gateaustauschverfahren für Feldeffekttransistoren, wobei die Gateöffnung in einem oberen Bereich breiter ist als in einem unteren, um das Einfüllen des Gateelektrodenmaterials zu erleichtern.
  • Es ist dementsprechend die Aufgabe der vorliegenden Erfindung, verbesserte integrierte Schaltungen und Verfahren zum Herstellen von verbesserten integrierten Schaltungen mit Metall-Gate-Elektroden anzugeben. Außerdem ist es wünschenswert, Verfahren zum Herstellen von integrierten Schaltungen mit Metall-Gate-Elektroden anzugeben, die große Seitenverhältnisse in Gräben während der Metallabscheidungsprozesse vermeiden. Weiterhin ist es wünschenswert, Verfahren zum Herstellen von integrierten Schaltungen anzugeben, die Techniken zum Deponieren von Metallschichten in Gräben vorsehen, die eine Hohlraumbildung unterbinden. Und weiterhin ist es wünschenswert, Verfahren für die Herstellung von integrierten Schaltungen anzugeben, die Metall-Ersatz-Gates und selbstausgerichtete Kontakte mit einer Kompatibilität für Austrittsarbeitsmetall-Linervertiefungen integrieren. Weitere wünschenswerte Merkmale und Eigenschaften werden durch die folgende ausführliche Beschreibung und die beigefügten Ansprüche mit Bezug auf die beigefügten Zeichnungen und das zuvor genannte technische Gebiet und den zuvor beschriebenen Stand der Technik verdeutlicht.
  • Überblick
  • Es werden integrierte Schaltungen und Verfahren zum Herstellen von integrierten Schaltungen angegeben. Die Aufgabe der vorliegenden Erfindung wird durch die Verfahren der Ansprüche 1 und 11 und durch die Vorrichtung nach Anspruch 20 gelöst.
  • Kurzbeschreibung der Zeichnungen
  • Im Folgenden werden Ausführungsformen von integrierten Schaltungen und von Verfahren zum Herstellen von integrierten Schaltungen mit Metall-Gate-Elektroden mit Bezug auf die beigefügten Zeichnungen beschrieben, wobei durchgehend gleiche Bezugszeichen verwendet werden, um jeweils identische Elemente anzugeben.
  • 1–9 sind Querschnitt-Seitenansichten, die einen Teil einer integrierten Schaltung, die ein erstes Metall enthält, das zwischen Abstandshaltern ausgebildet ist, sowie Verfahrensschritte zum Herstellen einer integrierten Schaltung gemäß den verschiedenen hier beschriebenen Ausführungsformen zeigen.
  • 10–13 sind Querschnitt-Seitenansichten, die einen Teil der integrierten Schaltung von 9 gemäß einer Ausführungsform zum Deponieren eines zweiten Metalls für das Ausbilden einer Metall-Gate-Elektrode zeigen.
  • 14–17 sind Querschnitt-Seitenansichten, die einen Teil der integrierten Schaltung von 9 gemäß einer anderen Ausführungsform zum Deponieren eines zweiten Metalls für das Ausbilden einer Metall-Gate-Elektrode zeigen.
  • Ausführliche Beschreibung
  • Es werden integrierte Schaltungen und Verfahren zum Herstellen von integrierten Schaltungen mit Metall-Gate-Elektroden angegeben, die Probleme von herkömmlichen Prozessen zum Ausbilden von Metall-Gate-Elektroden beseitigen. Zum Beispiel sehen die hier angegebenen Verfahren das Ausbilden von integrierten Schaltungen mit Metall-Gate-Elektroden ohne Hohlräume vor. Insbesondere vermeiden die hier angegebenen Verfahren das Auftreten von großen Seitenverhältnissen in Gräben während der Metallabscheidung. Um große Seitenverhältnisse zu vermeiden, wird ein Graben mit einem unteren Teil, der eine relativ schmälere Breite aufweist, und mit einem oberen Teil, der eine relativ größere Breite aufweist, ausgebildet. Weiterhin kann der obere Teil eine sich verjüngende Breite aufweisen, die von der Grenze mit dem unteren Teil zu dem obersten Ende des oberen Teils hin größer wird, d. h. sich nach oben erweitern. Ein erster Metallabscheidungsprozess kann den unteren Teil mit einem ersten Metall füllen, ohne ein großes Seitenverhältnis zu erzeugen, wenn das erste Metall an den Seitenwänden, die den oberen Teil begrenzen, ausgebildet wird. Weiterhin kann ein zweiter Abscheidungsprozess ein zweites Metall über dem ersten Metall und in dem oberen Bereich bilden, ohne ein großes Seitenverhältnis anzutreffen oder zu erzeugen. Daraus resultiert, dass keine Überhänge oder Hohlräume ausgebildet werden, sodass die resultierende Metall-Gate-Elektrode eine bessere Kapazitätsleistung aufgrund der verbesserten Deposition von Metallen aufweist.
  • 1–9 zeigen teilweise vervollständigte integrierte Schaltungen und Schritte gemäß verschiedenen Ausführungsformen von Verfahren zum Herstellen von integrierten Schaltungen. Verschiedene Schritte für das Entwerfen und Ausbilden von integrierten Schaltungen sind wohlbekannt, sodass viele der herkömmlichen Schritte der Kürze halber hier nur kurz beschrieben oder gar nicht genannt werden. Weiterhin ist zu beachten, dass die integrierten Schaltungen eine variierende Anzahl von Komponenten enthalten können und dass einzelne der gezeigten Komponenten auch für mehrere Komponenten stehen können.
  • In 1 beginnt in einer beispielhaften Ausführungsform ein Verfahren zum Herstellen einer integrierten Schaltung 10 damit, dass ein Halbleitersubstrat 12 vorgesehen wird. Das Halbleitersubstrat 12 ist vorzugsweise ein Siliciumsubstrat (ein „Siliciumsubstrat” kann die relativ reinen Siliciummaterialien, die gewöhnlich in der Halbleiterbranche verwendet werden, oder auch ein mit anderen Elementen wie etwa Germanium und ähnlichem gemischtes Silicium enthalten). Das Halbleitersubstrat 12 kann ein Bulk-Siliciumwafer oder ein Silcium-auf-Isolator-Wafer sein, bei dem eine dünne Schicht aus Silicium über einer mittleren Isolationsschicht liegt, die wiederum durch einen Siliciumträgerwafer gehalten wird. Das Substrat kann planar oder dreidimensional sein, wobei es sich zum Beispiel um einen FinFET oder einen Nanodraht handeln kann.
  • Wie in 1 gezeigt, ist in einer beispielhaften Ausführungsform eine Opfer-Gate-Oxidschicht 14 über dem Halbleitersubstrat 12 ausgebildet. Das Wort „über” ist hier auch in dem Sinne von „auf” und „darüberliegend” zu verstehen. In der gezeigten Ausführungsform ist die Opfer-Gate-Oxidschicht 14 direkt auf dem Halbleitersubstrat 12 ausgebildet, wobei aber auch eine Zwischenschicht unter der Opfer-Gate-Oxidschicht 14 liegen könnte. Eine beispielhafte Opfer-Gate-Oxidschicht 14 ist eine Schicht aus Siliciumoxid, die thermisch gezüchtet wird, indem das Halbleitersubstrat 12 an Sauerstoff ausgesetzt wird, oder zum Beispiel durch eine chemische Gasphasenabscheidung (CVD) deponiert wird.
  • In 1 wird eine Schicht aus einem Opfer-Gate-Material 20 über der Opfer-Gate-Oxidschicht 14 deponiert. In einer beispielhaften Ausführungsform kann das Opfer-Gate-Material 20 Polysilicium oder ein amorphes Silicium sein. Wie gezeigt, wird eine harte Maske 22 über dem Opfer-Gate-Material 20 deponiert. Eine beispielhafte harte Maske 22 ist Siliciumnitrid. Unter Verwendung von herkömmlichen Lithographie- und Ätzschritten, werden die harte Maske 22 und das Opfer-Gate-Material 20 sequentiell gemustert. Dann wird ein Material zum Ausbilden von Abstandshaltern über der harten Maske 22 und dem Opfer-Gate-Material 20 deponiert und anisotropisch geätzt, um Abstandshalter 24 zu bilden. Die harte Maske 22, das Opfer-Gate-Material 20, die Opfer-Gate-Oxidschicht 14 unter dem Opfer-Gate-Material 20 und die Abstandshalter 24 bilden einen Opfer-Gate-Aufbau 26. Nach der herkömmlichen Verarbeitung wie etwa einer epitaktischen Ausbildung von Source/Drain-Bereichen 27 und Ionenimplantations- und Glühschritten bzw. Ausheizschritten wird ein Zwischenschicht-Dielektrikum 28 über dem Opfer-Gate-Aufbau 26 und dem Halbleitersubstrat 12 deponiert. Das Zwischenschicht-Dielektrikum 28 kann Siliciumdioxid, Siliciumnitrid oder ein Low-k-Material sein.
  • In 2 wird ein Planarisierungs- oder Polierprozess wie etwa eine chemisch-mechanische Planarisierung (CMP) durchgeführt, um eine obere Fläche 30 des Opfer-Gate-Materials 20 freizulegen. Unter „oben” ist hier die Ausrichtung und/oder die Position eines Merkmals oder Elements innerhalb des konsistenten, aber beliebigen Bezugsrahmens der Zeichnungen zu verstehen. Insbesondere wird die harte Maske 22 entfernt, um die obere Fläche 30 des Opfer-Gate-Materials 20 freizulegen. In 3 fährt das Verfahren damit fort, einen Teil des Opfer-Gate-Materials 20 zwischen den zwei Abstandshaltern 24 zu vertiefen. Daraus resultiert, dass die obere Fläche 30 des Opfer-Gate-Materials 20 neu positioniert wird, indem ein Graben 34 zwischen den Abstandshaltern 24 ausgebildet wird. In einer beispielhaften Ausführungsform wird die obere Fläche 30 an einer ausgewählten Tiefe in dem Graben neu positioniert, d. h. auf einer ausgewählten Höhe über dem Halbleitersubstrat 12, wo ein Metall wie etwa ein Arbeitsfunktionsmetall bzw. Austrittsarbeitsmetall später in dem Prozess wie weiter unten beschrieben positioniert werden soll. Das Opfer-Gate-Material 20 kann mittels einer entsprechenden Ätztechnik wie etwa mittels eines reaktiven Ionenätzens entfernt werden.
  • 4 zeigt eine weitere Verarbeitung der teilweise vervollständigten integrierten Schaltung 10, wobei die Abstandshalter 24 teilweise geätzt werden, um wunschgemäß geformte Abstandshalter 36 zu bilden. In einer beispielhaften Ausführungsform werden die Abstandshalter 24 zuerst anisotropisch geätzt und dann isotropisch geätzt, um die wunschgemäß geformten Abstandshalter 36 zu erhalten. Ein beispielhafter anisotropischer Ätzprozess ist ein reaktives Trockenplasma-Ionenätzen, und ein beispielhafter isotropischer Ätzprozess ist ein Nassätzen mit heißem Phosphor. Alternativ hierzu kann die teilweise vervollständigte integrierte Schaltung von 4 auch erhalten werden, indem die Abstandshalter 24 vollständig etwa durch ein isotropisches Ätzen entfernt werden, eine Liner-Schicht deponiert wird und die Liner-Schicht anisotropisch geätzt wird, um die wunschgemäß geformten Abstandshalter 36 auszubilden. In einer beispielhaften alternativen Ausführungsform besteht die Liner-Schicht aus Siliciumnitrid.
  • In 4 enthält jeder wunschgemäß geformte Abstandshalter 36 einen unteren Bereich 42 und einen oberen Bereich 44. Der untere Bereich 42 und der obere Bereich 44 jedes wunschgemäß geformten Abstandshalters 36 stoßen gegen einen Übergang entlang einer Grenzebene 46 an. Weiterhin erstreckt sich der obere Bereich 44 von der Grenzebene 46 zu einer oberen Ebene 48. Wie gezeigt, weist jeder untere Bereich 42 eine im Wesentlichen gleichförmige Dicke auf, die durch den doppelköpfigen Pfeil 52 angegeben wird. Jeder obere Bereich 44 weist eine maximale Dicke, die durch die Pfeile 54 angegeben wird, an der Grenzebene 46 auf und verjüngt sich zu einer minimalen Dicke, die durch die Pfeile 56 angegeben wird, an der oberen Ebene 48. Wie gezeigt, ist die maximale Dicke 54 jedes oberen Bereichs 44 kleiner als die Dicke 52 des unteren Bereichs 42.
  • Nach der Ausbildung der wunschgemäß geformten Abstandshalter 36 werden das Opfer-Gate-Material 20 und die Opfer-Gate-Oxidschicht 14 unter dem Opfer-Gate-Material 20 wie in 5 gezeigt zum Beispiel durch eine Poly-Nassentfernung mit heißem Ammonia und ein folgendes Oxid-Nassätzen mit einer verdünnten HF-Lösung entfernt. Der Graben 34 enthält jetzt einen unteren Teil 62 zwischen den unteren Bereichen 42 der wunschgemäß geformten Abstandshalter 36 und einen oberen Teil 64 zwischen den oberen Bereichen 44 der wunschgemäß geformten Abstandshalter 36. Dementsprechend weist der untere Teil 62 des Grabens 34 eine im Wesentlichen gleichmäßige Breite, die durch den doppelköpfigen Pfeil 66 angegeben wird, auf und weist der obere Teil 64 des Grabens 34 eine minimale Breite, die durch den Pfeil 68 angegeben wird, an der Grenzebene 46 auf und erweitert sich nach oben zu einer maximalen Breite, die durch den doppelköpfigen Pfeil 70 angegeben wird, an der oberen Ebene 48.
  • Die Profile der wunschgemäß geformten Abstandshalter 36 und die entsprechende Form des Grabens 34 sehen ein verbessertes Seitenverhältnis für die Deposition von Metall in dem Graben 34 vor. Insbesondere gestattet die reduzierte Breite 66 des unteren Teils 62 des Grabens 34 eine vollständige Füllung des unteren Teils 62 mit einer reduzierten Menge von Metall, wodurch der Aufbau von Metall an den oberen Bereichen 44 reduziert wird. Weiterhin mildert das sich verjüngende Profil des oberen Bereichs 44 der wunschgemäß geformten Abstandshalter 36 auch Seitenverhältnisprobleme und unterbindet die Bildung von Überhängen und Hohlräumen.
  • In 6 wird ein High-k-Dielektrikum 74 über dem Zwischenschicht-Dielektrikum 28 und in dem Graben 34 über den wunschgemäß geformten Abstandshaltern 36 und dem Halbleitersubstrat 12 zum Beispiel mittels einer Atomschichtabscheidung (ALD) deponiert. Dann wird wie in 7 gezeigt ein Metall 78 über dem High-k-Dielektrikum 74 deponiert. Wie gezeigt, füllt das Metall 78 den unteren Teil 62 des Grabens 34. Das an den oberen Bereichen 44 der wunschgemäß geformten Abstandshalter 36 haftende Metall 78 verbindet sich nicht und bildet keine Überhänge, was auf die reduzierte Menge von Metall 78, die zum Füllen des unteren Teils 62 mit einer reduzierten Breite des Grabens 34 erforderlich ist, und auf die größere Breite und das sich verjüngende Profil des oberen Teils 64 des Grabens 34 zurückzuführen ist.
  • In einer beispielhaften Ausführungsform ist das Metall 78 ein Arbeitsfunktionsmetall, das für die Verwendung in einem NMOS- oder PMOS-Transistor ausgewählt wird. Zum Beispiel kann das Metal 78 Tantalnitrid, Tantal, Titannitrid oder ein anderes Metall sein, das für geeignete Austrittsarbeitswerte für die Verwendung in NMOS- oder PMOS-Transistoren bekannt ist. Das beispielhafte Metall 78 kann mittels eines beliebigen Prozesses wie etwa einer Atomschichtabscheidung (ALD) deponiert werden.
  • In 8 wird das Metall 78 isotropisch geätzt und von dem oberen Teil 64 des Grabens 34 entfernt. Wie gezeigt bleibt das Metall 78 in dem unteren Teil 62 des Grabens 34. In einer beispielhaften Ausführungsform wird ein isotropisches Ätzen wie etwa ein mit einer Lösung aus NH4OH:H2O2:H2O (Standard Clean 1) durchgeführtes Ätzen verwendet, um das Metall 78 zu vertiefen und einen Teil 82 des High-k-Dielektrikums 74 freizulegen.
  • 9 zeigt einen optionalen Schritt zum Entfernen des freigelegten Teils 82 des High-k-Dielektrikums 74. Daraus resultiert, dass die oberen Bereiche 44 der wunschgemäß geformten Abstandshalter 36 freigelegt werden. Während 9–13 den freigelegten Teil 82 des High-k-Dielektrikums 74 zeigen, der von der teilweise vervollständigten integrierten Schaltung 10 entfernt wurde, bleibt in bestimmten Ausführungsformen der freigelegte Teil 82 des High-k-Dielektrikums 74 zurück. Für die nachfolgend beschriebene Ausführungsform von 14–17 wird der freigelegte Teil 82 des High-k-Dielektrikkums 74 entfernt.
  • 9 (oder 8, wenn der freigelegte Teil 82 des High-k-Dielektrikums 74 ungeätzt bleibt) zeigt die teilweise vervollständigte integrierte Schaltung 10 nach dem Ausbilden des Metalls 78 in dem unteren Teil 62 des Grabens 34. 10–13 und 14–17 zeigen verschiedene Ausführungsformen zum Ausbilden eines zweiten Metalls über dem Metall 78, um die Metall-Gate-Elektrode zu vervollständigen.
  • In der Ausführungsform von 10–13 ist ein zusätzlicher Abstandshalter 84 an und zwischen den oberen Bereichen 44 der wunschgemäß geformten Abstandshalter 36 in 10 ausgebildet. Ein beispielhafter zusätzlicher Abstandshalter 84 besteht aus Siliciumnitrid, das mittels herkömmlicher Prozesse deponiert und anisotropisch geätzt wird. Die zusätzlichen Abstandshalter 84 und die wunschgemäß geformten Abstandshalter 36 können kombiniert werden, um Ersatz-Abstandshalter 86 zu bilden. Durch die Bildung von Ersatz-Abstandshaltern 86 wird der obere Bereich 44 jedes Ersatz-Abstandshalters 86 mit einer neu definierten maximalen Dicke versehen, die durch den doppelköpfigen Pfeil 88 angegeben wird und größer als die in 5 gezeigte maximale Dicke 54 ist. Die neu definierte maximale Dicke 88 ist etwas kleiner als die durch den doppelköpfigen Pfeil 52 angegebene Dicke des unteren Bereichs 42 jedes wunschgemäß geformten Abstandshalters 36 gezeigt, wobei die neu definierte maximale Dicke 88 in bestimmten Ausführungsformen gleich der Dicke 52 sein kann. Wie gezeigt, verjüngt sich der zusätzliche Abstandshalter 84 entlang einer Kurve zu null, sodass die minimale Dicke, die durch die Pfeile 56 angegeben wird, gleich der Dicke der wunschgemäß geformten Abstandshalter 36 an der oberen Ebene 48 in 5 bleibt.
  • In 11 wird ein weiteres Metall 90 in dem Graben 34 über dem Metall 78 deponiert. In einer beispielhaften Ausführungsform wird das Metall 90 mittels einer chemischen Gasphasenabscheidung (CVD) deponiert, um eine Überdeckung über dem Graben 34 zu erzeugen, die durch einen Planarisierungsprozess entfernt wird, um die teilweise vervollständigte integrierte Schaltung 10 von 11 auszubilden. Wie gezeigt, wird das Metall 90 in dem Graben 34 ohne Hohlräume vorgesehen, weil das Profil des durch die Ersatz-Abstandshalter 86 gebildeten Grabens 34 ein ausreichend kleines Seitenverhältnis vorsieht, um eine Bildung von Hohlräumen zu unterbinden. Ein beispielhaftes Metall 90 ist ein Füllmaterial, das einfach planarisiert werden kann, wobei es sich um Wolfram (mit einer dünnen TiN-Haftungsschicht), Aluminium, Kupfer oder ein anderes Metall mit einem kleinen Widerstand handeln kann.
  • Das Metall 90 wird in 12 vertieft, um seine obere Fläche 92 in den oberen Teil 64 des Grabens 34 zu senken. Ein beispielhafter Prozess ätzt das Metall 90 anisotropisch mit einer geeigneten herkömmlichen Plasma-Trockenätzchemie, die speziell für das Metall 90 gewählt wird. In 13 wird ein Kappenmaterial über dem Metall 90, den zusätzlichen Abstandshaltern 84, dem wunschgemäß geformten Abstandshalter 36 und dem Zwischenschicht-Dielektrikum 28 deponiert, um den Graben 34 zu füllen und eine Überdeckung zu erzeugen, die durch eine Planarisierung entfernt wird, um eine Kappe 96 zu bilden. Eine beispielhafte Kappe 96 wird aus Siliciumnitrid ausgebildet, wobei aber auch ein beliebiges anderes, geeignetes Material verwendet werden kann, das das Metall 90 in dem Graben 34 isolieren kann. Nach dem Ausbilden der Kappe 96 kann der Herstellungsprozess wohlbekannte Ausbildungsschritte und BEOL(Back-End-Of-Line)-Prozessschritte zum Vervollständigen der integrierten Schaltung auf herkömmliche Weise ausführen.
  • Wie weiter oben erläutert und teilweise in 13 gezeigt, ist ein Teil einer integrierten Schaltung 10 mit einem Metall-Gate-Elektrodenaufbau 100 versehen, der ein Metall 78 und ein Metall 90 enthält. Ein beispielhaftes Metall 78 ist ein Arbeitsfunktionsmetall, und ein beispielhaftes Metall 90 ist ein Füllmetall, das gewöhnlich einen kleineren Widerstand aufweist. Die integrierte Schaltung 10 enthält weiterhin Ersatz-Abstandshalter 86 (die durch die Abstandshalter 36 und 84 gebildet werden) um den Metall-Gate-Elektrodenaufbau 100 herum. Die integrierte Schaltung 10 enthält weiterhin ein High-k-Dielektrikum 74, das zwischen wenigstens dem Metall 78 und den wunschgemäß geformten Abstandshaltern 36 angeordnet ist. Wie weiter oben genannt, kann das High-k-Dielektrikum 74 auch zwischen den wunschgemäß geformten Abstandshaltern 36 und den zusätzlichen Abstandshaltern 84 angeordnet sein. Wie gezeigt, weist das Metall 78 eine im Wesentlichen gleichmäßige Breite auf, die durch den doppelköpfigen Pfeil 112 angegeben wird, während das Metall 90 eine sich nach oben erweiternde Breite, d. h. eine von der Grenze mit dem Metall 78 zu einer maximalen Breite, die durch den doppelköpfigen Pfeil 114 angegeben wird, zunehmende Breite an der oberen Fläche 92 aufweist.
  • Der in 14–17 gezeigte Prozess sieht eine alternative Ausführungsform zum Ausbilden der Ersatz-Abstandshalter 86 vor. In 14 werden die wunschgemäß geformten Abstandshalter 36 der teilweise vervollständigten integrierten Schaltung 10 von 9 entfernt. Beispielhafte wunschgemäß geformte Abstandshalter 36 aus Siliciumnitrid können unter Verwendung einer herkömmlichen Ätzchemie, die speziell für Siliciumnitrid ausgewählt wird, isotropisch geätzt werden. Dann werden Ersatz-Abstandshalter 86 ausgebildet, indem eine Abstandshalter-Bildungsschicht über der teilweise vervollständigten integrierten Schaltung 10 deponiert wird und die Abstandshalter-Bildungsschicht anisotropisch geätzt wird. Ein beispielhafter Ersatz-Abstandshalter 86 wird aus einem Low-k-Dielektrikum wie etwa SiBN, SiCBN oder einem ähnlichen Material ausgebildet.
  • Durch die Ausbildung von Ersatz-Abstandshaltern 86 wird der obere Bereich 44 jedes Ersatz-Abstandshalters 86 mit einer neu definierten maximalen Dicke 88 versehen, die größer als die in 5 gezeigte maximale Dicke 54 ist. In 14 ist die neu definierte maximale Dicke 88 im Wesentlichen gleich der Dicke 52 des unteren Bereichs 42 gezeigt, wobei die neu definierte maximale Dicke 88 in bestimmten Ausführungsformen aber auch kleiner als die Dicke 52 sein kann. Wie gezeigt, verjüngt sich jeder Ersatz-Abstandshalter 86 zu einer minimalen Dicke an der oberen Ebene 48.
  • In 15 wird ein unteres Widerstandsmetall 90 in dem Graben 34 deponiert und vertieft, um seine obere Fläche 92 in den oberen Teil 64 des Grabens 34 zu senken. In einer beispielhaften Ausführungsform wird das Metall 90 mittels einer CVD deponiert, um eine Überdeckung über dem Graben 34 zu erzeugen, die durch einen Planarisierungsprozess entfernt wird. Das Metall 90 wird dann anisotropisch mit einer beliebigen, geeigneten herkömmlichen Plasma-Trockenätz-Chemie, die speziell für das Metall 90 ausgewählt wird, geätzt.
  • Wie gezeigt, wird das Metall 90 in dem Graben 34 ohne Hohlräume deponiert, weil das Profil des durch die Ersatz-Abstandshalter 86 begrenzten Grabens 34 ein ausreichend kleines Seitenverhältnis aufweist, um eine Hohlraumbildung zu unterdrücken. Ein beispielhaftes Metall 90 ist ein Füllmaterial. Wie oben beschrieben, ist ein beispielhaftes Füllmaterial ein Metall, das einfach planarisiert werden kann, wobei es sich um Wolfram (mit einer dünnen TiN-Grenzschicht), Aluminium, Kupfer oder ein anderes Metall mit einem kleinen Widerstand handeln kann.
  • 16 zeigt einen optionalen Schritt zum Vertiefen der Ersatz-Abstandshalter 86, sodass diese eine obere Fläche 122 aufweisen, die niedriger als die obere Fläche 92 des Metalls 90 ist. Dieser optionale Schritt kann durchgeführt werden, wenn die Ersatz-Abstandshalter 86 nicht ausreichend beständig gegenüber einem Ätzprozess zum Ausbilden eines selbstausgerichteten Kontakts mit dem Metall 90 in einer späteren Verarbeitung sind. In Ausführungsformen, in denen die Ersatz-Abstandshalter 86 ausreichend beständig gegenüber einem späteren Ätzprozess sind, können die Ersatz-Abstandshalter 86 unvertieft bleiben.
  • In 17 wird ein Kappenmaterial über dem Metall 90, den Ersatz-Abstandshaltern 86 und dem Zwischenschicht-Dielektrikum 28 deponiert, um den Graben 34 zu füllen und eine Überdeckung zu erzeugen, die durch eine Planarisierung entfernt wird, um eine Kappe 96 auszubilden. Eine beispielhafte Kappe 96 besteht aus Siliciumnitrid, wobei aber auch ein beliebiges anderes, geeignetes Material, das das Metall 90 isolieren kann und eine ausreichende Beständigkeit gegenüber späteren Ätzprozessen in dem Graben 34 bietet, verwendet werden kann. Nach dem Ausbilden der Kappe 96 können die Herstellungsprozesse wohlbekannte Ausbildungsschritte und BEOL(Back-End-Of-Line)-Prozessschritte zum Vervollständigen der integrierten Schaltung auf herkömmliche Weise ausführen.
  • Wie weiter oben erläutert und teilweise in 17 gezeigt, ist ein Teil einer integrierten Schaltung 10 vorgesehen. Der Teil der integrierten Schaltung 10 umfasst einen Metall-Gate-Elektrodenaufbau 100, der das Metall 78 und das Metall 90 enthält. Ein beispielhaftes Metall 78 ist ein Arbeitsfunktionsmetall, und ein beispielhaftes Metall 90 ist ein Füllmetall mit einem kleinen Widerstand. Die integrierte Schaltung 10 umfasst weiterhin Ersatz-Abstandshalter 86, die den Metall-Gate-Elektrodenaufbau 100 umgeben. Die integrierte Schaltung 10 umfasst außerdem ein High-k-Dielektrikum 74, das zwischen wenigstens dem Metall 78 und den Ersatz-Abstandshaltern 86 angeordnet ist. Wie gezeigt, weist das Metall 78 eine im Wesentlichen gleichmäßige Breite, die durch den doppelköpfigen Pfeil 112 angegeben wird, auf, während das Metall 90 eine sich nach oben erweiternde Breite, die eine durch den doppelköpfigen Pfeil 114 angegebene maximale Breite erreicht, an der oberen Fläche 92 aufweist.
  • In der hier gezeigten Ausführungsform wird ein einzelnes Metall 78 verwendet, wobei das Metall 78 aber auch mehr als eine Schicht mit verschiedenen oder alternierenden Metallen wie etwa mehr als einem Arbeitsfunktionsmetall aufweisen kann und wobei das Verfahren auch mehrere Depositionsschritte zum Ausbilden des Metalls 78 in dem Graben 34 aufweisen kann.
  • Die hier beschriebenen integrierten Schaltungen und die hier beschriebenen Verfahren zum Herstellen von integrierten Schaltungen sehen Metall-Gate-Elektrodenaufbauten vor, die im Wesentlichen frei von Hohlräumen sind. Wie oben beschrieben, sehen das Seitenverhältnis des Grabens, die reduzierte Breite des unteren Teils des Grabens und die vergrößerte Breite und die sich verjüngende Form des oberen Teils des Grabens, die durch die Abstandshalter um den Graben herum während der verschiedenen Metallabscheidungsprozesse definiert werden, eine optimale Füllung des Grabens mit den deponierten Metallen vor. Daraus resultiert, dass Hohlräume, ein größerer Widerstand und Gate-Ausfälle in den hier ausgebildeten Metall-Gate-Elektroden vermieden werden.

Claims (20)

  1. Verfahren zum Herstellen einer integrierten Schaltung, wobei das Verfahren umfasst: Vorsehen eines Opfer-Gate-Aufbaus über einem Halbleitersubstrat, wobei der Opfer-Gate-Aufbau zwei Abstandshalter und ein Opfer-Gate-Material zwischen den zwei Abstandshaltern enthält, Vertiefen eines Teils des Opfer-Gate-Materials zwischen den zwei Abstandshaltern, Ätzen von oberen Bereichen der zwei Abstandshalter, wobei das Opfer-Gate-Material als eine Maske verwendet wird, Entfernen eines verbleibenden Teils des Opfer-Gate-Materials und Freilegen von unteren Bereichen der zwei Abstandshalter, Deponieren eines ersten Metalls zwischen den zwei Abstandshaltern, Entfernen des ersten Metalls zwischen den oberen Bereichen der zwei Abstandshalter, und Deponieren eines zweiten Metalls zwischen den oberen Bereichen der zwei Abstandshalter.
  2. Verfahren nach Anspruch 1, wobei das Vorsehen eines Opfer-Gate-Aufbaus über einem Halbleitersubstrat das Vorsehen des Opfer-Gate-Aufbaus einschließlich einer harten Maske über dem Opfer-Gate-Material und zwischen den Abstandshaltern umfasst und wobei das Verfahren weiterhin das Entfernen der harten Maske und eines Teils der Abstandshalter mittels einer Planarisierung vor dem Vertiefen eines Teils des Opfer-Gate-Materials zwischen den zwei Abstandshaltern umfasst.
  3. Verfahren nach Anspruch 1, wobei das Vorsehen eines Opfer-Gate-Aufbaus über einem Halbleitersubstrat das Vorsehen des Opfer-Gate-Aufbaus einschließlich einer harten Maske über dem Opfer-Gate-Material und zwischen den Abstandshaltern umfasst und wobei das Verfahren weiterhin umfasst: Deponieren eines Dielektrikums über dem Opfer-Gate-Aufbau und dem Halbleitersubstrat, und Entfernen der harten Maske, eines Teils der Abstandshalter und eines Teils des Dielektrikums mittels einer Planarisierung vor dem Vertiefen eines Teils des Opfer-Gate-Materials zwischen den zwei Abstandshaltern.
  4. Verfahren nach Anspruch 1, das weiterhin das Ausbilden einer Kappe über dem zweiten Metall zwischen den oberen Bereichen der zwei Abstandshalter umfasst.
  5. Verfahren nach Anspruch 1, das weiterhin das Ausbilden einer High-k-Dielektrikumschicht über den unteren Bereichen der zwei Abstandshalter und über dem Halbleitersubstrat zwischen den zwei Abstandshaltern umfasst, wobei das Deponieren eines ersten Metalls zwischen den unteren Bereichen der zwei Abstandshalter das Deponieren eines ersten Metalls über der High-k-Dielektrikumschicht umfasst.
  6. Verfahren nach Anspruch 1, wobei die zwei Abstandshalter zwei erste Abstandshalter sind und wobei das Verfahren weiterhin das Ausbilden von zweiten Abstandshaltern in Nachbarschaft zu den oberen Bereichen der zwei ersten Abstandshalter nach dem Deponieren des ersten Metalls umfasst.
  7. Verfahren nach Anspruch 6, wobei das Ausbilden von zweiten Abstandshaltern in Nachbarschaft zu den oberen Bereichen der zwei ersten Abstandshalter das Ausbilden der zweiten Abstandshalter mit einer sich verjüngenden Seitenwandfläche umfasst, um dazwischen einen Graben mit einer sich nach oben erweiternden Breite zu definieren.
  8. Verfahren nach Anspruch 1, wobei die zwei Abstandshalter zwei erste Abstandshalter sind und wobei das Verfahren weiterhin umfasst: Entfernen der zwei ersten Abstandshalter nach dem Deponieren eines ersten Metalls zwischen den unteren Bereichen der zwei Abstandshalter, und Ausbilden von zwei zweiten Abstandshaltern, die untere Bereiche in Nachbarschaft zu dem ersten Metall aufweisen, wobei die zwei zweiten Abstandshalter obere Bereiche aufweisen, die einen oberen Teil eines Grabens mit einer sich nach oben erweiternden Breite begrenzen, wobei das Deponieren eines zweiten Metalls zwischen den oberen Bereichen der zwei Abstandshalter das Deponieren eines zweiten Metalls zwischen den oberen Bereichen der zwei zweiten Abstandshalter umfasst.
  9. Verfahren nach Anspruch 8, das weiterhin das Vertiefen der zwei zweiten Abstandshalter zu einer Tiefe unter einer oberen Fläche des zweiten Metalls nach dem Deponieren des zweiten Metalls zwischen den oberen Bereichen der zwei Abstandshalter umfasst.
  10. Verfahren nach Anspruch 1, wobei das Deponieren eines ersten Metalls zwischen den unteren Bereichen der zwei Abstandshalter das Deponieren eines Austrittsarbeitsmetalls zwischen den unteren Bereichen der zwei Abstandshalter umfasst und wobei das Deponieren eines zweiten Metalls zwischen den oberen Bereichen der zwei Abstandshalter das Deponieren eines Füllmaterials zwischen den oberen Bereichen der zwei Abstandshalter umfasst.
  11. Verfahren zum Herstellen einer integrierten Schaltung, wobei das Verfahren umfasst: Ausbilden von zwei Abstandshaltern über einem Halbleitersubstrat, wobei die zwei Abstandshalter einen Graben begrenzen, der einen unteren Teil, einen oberen Teil, eine Grenze zwischen dem unteren Teil und dem oberen Teil und ein oberstes Ende aufweist, und wobei der untere Teil eine erste Breite an der Grenze aufweist, der obere Teil eine zweite Breite an der Grenze aufweist, die größer als die erste Breite ist, und der obere Teil eine zunehmende Breite von der Grenze zu dem obersten Ende hin aufweist, Deponieren eines ersten Metalls in dem unteren Teil des Grabens, und Deponieren eines zweiten Metalls in einem oberen Teil des Grabens.
  12. Verfahren nach Anspruch 11, das weiterhin das Ausbilden einer Kappe über dem zweiten Metall in einem oberen Teil des Grabens umfasst.
  13. Verfahren nach Anspruch 11, das weiterhin das Ausbilden einer High-k-Dielektrikumschicht in dem Graben umfasst, wobei das Deponieren eines ersten Metalls in dem unteren Teil des Grabens das Deponieren eines ersten Metalls über der High-k-Dielektrikumschicht umfasst.
  14. Verfahren nach Anspruch 11, das weiterhin umfasst: Ausbilden eines Opfer-Gates über dem Halbleitersubstrat vor dem Ausbilden der zwei Abstandshalter, Vertiefen eines ersten Teils des Opfer-Gates, um Seitenwände der zwei Abstandshalter freizulegen, wobei das Ausbilden von zwei Abstandshaltern über einem Halbleitersubstrat das Ätzen der zwei Abstandshalter unter Verwendung des Opfer-Gates als einer Maske umfasst, und Entfernen eines verbleibenden Teils des Opfer-Gates, um den Graben zwischen den zwei Abstandshaltern zu bilden, nach dem Ätzen der zwei Abstandshalter.
  15. Verfahren nach Anspruch 11, wobei die zwei Abstandshalter zwei erste Abstandshalter sind, wobei jeder erste Abstandshalter einen oberen Bereich aufweist, der dem oberen Teil des Grabens entspricht, und wobei das Verfahren weiterhin das Ausbilden eines zweiten Abstandshalters in Nachbarschaft zu dem oberen Bereich jedes ersten Abstandshalters, um den oberen Bereich des Grabens mit einer reduzierten Breite vorzusehen, nach dem Deponieren des ersten Metalls in dem unteren Teil des Grabens umfasst.
  16. Verfahren nach Anspruch 15, wobei das Ausbilden eines zweiten Abstandshalters in Nachbarschaft zu dem oberen Bereich jedes ersten Abstandshalters das Vorsehen des oberen Teils des Grabens mit einer reduzierten Breite an der Grenze, die im Wesentlichen gleich der ersten Breite ist, umfasst und wobei die reduzierte Breite von der Grenze zu dem obersten Ende des Grabens hin größer wird.
  17. Verfahren nach Anspruch 11, wobei die zwei Abstandshalter zwei erste Abstandshalter sind und wobei das Verfahren weiterhin umfasst: Entfernen der zwei ersten Abstandshalter nach dem Deponieren eines ersten Metalls in dem unteren Teil des Grabens, und Ausbilden von zwei zweiten Abstandshaltern, die untere Bereiche in Nachbarschaft zu dem ersten Metall aufweisen, wobei die zwei zweiten Abstandshalter obere Bereiche aufweisen, die den oberen Teil des Grabens begrenzen, und wobei der obere Teil des Grabens eine zunehmende Breite von der Grenze zu dem obersten Ende hin aufweist.
  18. Verfahren nach Anspruch 17, das weiterhin das Vertiefen der zwei zweiten Abstandshalter zu einer Tiefe unter einer oberen Fläche des zweiten Metalls nach dem Deponieren des zweiten Metalls in dem oberen Teil des Grabens umfasst.
  19. Verfahren nach Anspruch 18, das weiterhin das Ausbilden einer Kappe über dem zweiten Metall und den zwei zweiten Abstandshaltern umfasst.
  20. Integrierte Schaltung, die umfasst: ein Halbleitersubstrat, und einen Metall-Gate-Elektrodenaufbau, der über dem Halbleitersubstrat liegt und zwei Abstandshalter, eine High-k-Dielektrikumschicht, ein Austrittsarbeitsmetall mit einer ersten Breite und ein Füllmetall über dem Austrittsarbeitsmetall mit einer zweiten Breite, die größer als die erste Breite ist, enthält, wobei das Austrittsarbeitsmetall seitlich an die High-k-Dielektrikumschicht angrenzt und ausschließlich in unteren Bereichen zwischen den zwei Abstandshaltern angeordnet ist.
DE102013220852.9A 2013-02-21 2013-10-15 Integrierte Schaltungen und Verfahren zum Herstellen von integrierten Schaltungen mit Metall-Gate-Elektroden Expired - Fee Related DE102013220852B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/773,397 US8835244B2 (en) 2013-02-21 2013-02-21 Integrated circuits and methods for fabricating integrated circuits having metal gate electrodes
US13/773,397 2013-02-21

Publications (2)

Publication Number Publication Date
DE102013220852A1 DE102013220852A1 (de) 2014-08-21
DE102013220852B4 true DE102013220852B4 (de) 2015-12-24

Family

ID=51263954

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013220852.9A Expired - Fee Related DE102013220852B4 (de) 2013-02-21 2013-10-15 Integrierte Schaltungen und Verfahren zum Herstellen von integrierten Schaltungen mit Metall-Gate-Elektroden

Country Status (6)

Country Link
US (1) US8835244B2 (de)
KR (1) KR101595932B1 (de)
CN (1) CN104009003B (de)
DE (1) DE102013220852B4 (de)
SG (1) SG2013068614A (de)
TW (1) TWI525715B (de)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425048B2 (en) 2013-11-06 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for semiconductor device structure
US9941388B2 (en) * 2014-06-19 2018-04-10 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth
KR102276642B1 (ko) * 2014-07-28 2021-07-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9799565B2 (en) 2014-12-24 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device structure with gate
KR102379267B1 (ko) * 2015-04-01 2022-03-28 삼성전자주식회사 아이솔레이션 영역 상의 스페이서를 갖는 반도체 소자
US10411113B2 (en) 2015-05-22 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US9627277B2 (en) 2015-06-09 2017-04-18 International Business Machines Corporation Method and structure for enabling controlled spacer RIE
US9660084B2 (en) 2015-07-01 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US9660050B1 (en) 2015-11-25 2017-05-23 International Business Machines Corporation Replacement low-k spacer
US10008574B2 (en) * 2015-11-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method of fabricating the same
US10497701B2 (en) 2015-12-16 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9716093B1 (en) * 2016-03-07 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
CN107275214A (zh) * 2016-04-08 2017-10-20 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10121873B2 (en) 2016-07-29 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and contact plug design and method forming same
CN107731673A (zh) * 2016-08-12 2018-02-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107785248B (zh) * 2016-08-25 2021-04-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
KR102387465B1 (ko) 2017-03-09 2022-04-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10297663B2 (en) 2017-04-19 2019-05-21 International Business Machines Corporation Gate fill utilizing replacement spacer
KR102328279B1 (ko) * 2017-08-11 2021-11-17 삼성전자주식회사 반도체 소자
US10418453B2 (en) * 2017-11-22 2019-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Forming metal contacts on metal gates
KR102432655B1 (ko) 2017-12-21 2022-08-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10529823B2 (en) * 2018-05-29 2020-01-07 International Business Machines Corporation Method of manufacturing a semiconductor device having a metal gate with different lateral widths between spacers
US20200052106A1 (en) * 2018-08-10 2020-02-13 Globalfoundries Inc. Methods, apparatus, and system to control gate height and cap thickness across multiple gates
US10833169B1 (en) * 2019-04-22 2020-11-10 Globalfoundries Inc. Metal gate for a field effect transistor and method
US11031490B2 (en) * 2019-06-27 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd Fabrication of field effect transistors with ferroelectric materials
US11522083B2 (en) * 2019-10-18 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
US11430865B2 (en) 2020-01-29 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
DE102020114867A1 (de) 2020-01-29 2021-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11398384B2 (en) * 2020-02-11 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for manufacturing a transistor gate by non-directional implantation of impurities in a gate spacer
KR20220005746A (ko) * 2020-07-07 2022-01-14 삼성전자주식회사 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120088359A1 (en) * 2010-10-12 2012-04-12 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6846734B2 (en) * 2002-11-20 2005-01-25 International Business Machines Corporation Method and process to make multiple-threshold metal gates CMOS technology
US7084025B2 (en) * 2004-07-07 2006-08-01 Chartered Semiconductor Manufacturing Ltd Selective oxide trimming to improve metal T-gate transistor
US9048254B2 (en) * 2009-12-02 2015-06-02 United Microelectronics Corp. Semiconductor structure having a metal gate with side wall spacers
US8779530B2 (en) * 2009-12-21 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a field effect transistor
US9620421B2 (en) * 2010-11-17 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate transistor, integrated circuits, systems, and fabrication methods thereof
CN102569076B (zh) * 2010-12-08 2015-06-10 中国科学院微电子研究所 一种半导体器件及其制造方法
JP5661445B2 (ja) * 2010-12-14 2015-01-28 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
US8497212B2 (en) * 2011-02-28 2013-07-30 Globalfoundries Inc. Filling narrow openings using ion beam etch
US20130187236A1 (en) * 2012-01-20 2013-07-25 Globalfoundries Inc. Methods of Forming Replacement Gate Structures for Semiconductor Devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120088359A1 (en) * 2010-10-12 2012-04-12 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
US20140231885A1 (en) 2014-08-21
TW201434093A (zh) 2014-09-01
TWI525715B (zh) 2016-03-11
SG2013068614A (en) 2014-09-26
CN104009003A (zh) 2014-08-27
US8835244B2 (en) 2014-09-16
KR20140104890A (ko) 2014-08-29
KR101595932B1 (ko) 2016-02-19
DE102013220852A1 (de) 2014-08-21
CN104009003B (zh) 2017-01-11

Similar Documents

Publication Publication Date Title
DE102013220852B4 (de) Integrierte Schaltungen und Verfahren zum Herstellen von integrierten Schaltungen mit Metall-Gate-Elektroden
DE102014219912B4 (de) Verfahren zum Bilden von FinFET-Halbleitervorrichtungen unter Verwendung einer Austauschgatetechnik und die resultierenden Vorrichtungen
DE102017207873B4 (de) Verfahren zum Bilden eines Luftspalts für eine Halbleitervorrichtung
DE102005052000B3 (de) Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram
DE10056871B4 (de) Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben
DE112006001735B4 (de) Blockkontaktarchitekturen für Transistoren mit Kanälen in einer Nano-Größenordnung und Verfahren zum Ausbilden
DE102018124749B4 (de) Strukturen und Verfahren zur Rauschisolation in Halbleitervorrichtungen
DE102011004322B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktelementen und einer Austauschgateelektrodenstruktur
DE102014019360B4 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102010029533B3 (de) Selektive Größenreduzierung von Kontaktelementen in einem Halbleiterbauelement
DE102011002769B4 (de) Halbleiterbauelement und Verfahren zur Herstellung einer Hybridkontaktstruktur mit Kontakten mit kleinem Aspektverhältnis in einem Halbleiterbauelement
DE102013108147B4 (de) Verfahren und Struktur für vertikalen Tunnel-Feldeffekttransistor und planare Vorrichtungen
DE102007020268B3 (de) Halbleiterbauelement und Verfahren zum Verhindern der Ausbildung von elektrischen Kurzschlüssen aufgrund von Hohlräumen in der Kontaktzwischenschicht
DE102017123445A1 (de) Vergrabene Metallleiterbahn und Verfahren zu deren Herstellung
DE102011085203B4 (de) Herstellungsverfahren für Halbleiterbauelemente mit Durchgangskontakten
DE102010064288B4 (de) Halbleiterbauelement mit Kontaktelementen mit silizidierten Seitenwandgebieten
DE102015106411B4 (de) Obere metallische kontaktpads als lokale verbinder von vertikaltransistoren
DE10054109C2 (de) Verfahren zum Bilden eines Substratkontakts in einem Feldeffekttransistor, der über einer vergrabenen Isolierschicht gebildet ist
DE102011090163A1 (de) Halbleiterbauelement mit Austauschgateelektrodenstrukturen und selbstjustierten Kontaktelementen, die durch eine späte Kontaktfüllung hergestellt sind
DE102010063780A1 (de) Halbleiterbauelement mit einer Kontaktstruktur mit geringerer parasitärer Kapazität
DE102017120571B4 (de) Verfahren zur halbleiterherstellung
DE102018100297A1 (de) FinFET-Bauelemente mit eingebetteten Luftspalten und ihre Fertigung
DE102010002411B4 (de) Verfahren zur Herstellung von Kontaktbalken mit reduzierter Randzonenkapazität in einem Halbleiterbauelement
DE102007052051B4 (de) Herstellung verspannungsinduzierender Schichten über einem Bauteilgebiet mit dichtliegenden Transistorelementen
DE112007002739B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit Isolationsgraben und Kontaktgraben

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee