JPH0284741A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0284741A JPH0284741A JP23772588A JP23772588A JPH0284741A JP H0284741 A JPH0284741 A JP H0284741A JP 23772588 A JP23772588 A JP 23772588A JP 23772588 A JP23772588 A JP 23772588A JP H0284741 A JPH0284741 A JP H0284741A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果トランジスタの製造方法に
関するものである。
関するものである。
絶縁ゲート電界効果トランジスタ（以下ＩＧＦＨＴと記
す）は構造簡単のため広い分野に使用されて−る。そし
て最近ではＩＧＦＥＴの高集積化が強く要求されている
。この高集積化を達成するため素子寸法の微細化が進み
、コンタクトホールの寸法もサブミクロン領域に入って
いる。
す）は構造簡単のため広い分野に使用されて−る。そし
て最近ではＩＧＦＥＴの高集積化が強く要求されている
。この高集積化を達成するため素子寸法の微細化が進み
、コンタクトホールの寸法もサブミクロン領域に入って
いる。
従来行われているコンタクトホールの形成寸法を第２図
に示す。
に示す。
第２図（ａ）において、２１はシリコン基板、２２は二
酸化ケイ素膜、２３はゲート電極、２４はドレイン、２
５はソースである。図に示すようにゲート電極２３を形
成後層間絶縁膜２６を全面に堆積し、その後コンタクト
孔を開孔するためにレジスト２７をノ（ターニングする
。
酸化ケイ素膜、２３はゲート電極、２４はドレイン、２
５はソースである。図に示すようにゲート電極２３を形
成後層間絶縁膜２６を全面に堆積し、その後コンタクト
孔を開孔するためにレジスト２７をノ（ターニングする
。
次に第２図（ｂ）に示すように、前記レジスト２７を耐
エツチングマスクとして前記層間絶縁膜２６をエツチン
グ除去し、しかる後、アルミニウム配線２８を加工する
。
エツチングマスクとして前記層間絶縁膜２６をエツチン
グ除去し、しかる後、アルミニウム配線２８を加工する
。
このようにコンタクトホール形成ではレジストを耐エツ
チングマスクとして用いることにより、開孔している。
チングマスクとして用いることにより、開孔している。
しかしながら、このような従来方法では、ゲート電極２
３とコンタクトホール間の寸法にコンタクトレジストパ
ターンの目合せ余裕を見込まなくてはならない。設計寸
法が２−程度のときはこの目合せ余裕は大きな問題とは
ならなかったが、素子寸法がサブミクロン領域に入って
くるとこの目合せ余裕に見込む寸法が微細化の大きな障
害となっている。
３とコンタクトホール間の寸法にコンタクトレジストパ
ターンの目合せ余裕を見込まなくてはならない。設計寸
法が２−程度のときはこの目合せ余裕は大きな問題とは
ならなかったが、素子寸法がサブミクロン領域に入って
くるとこの目合せ余裕に見込む寸法が微細化の大きな障
害となっている。
本発明の目的はこのような目合せ余裕をなくし、高集積
化に適した微細ＩＧＦＥＴの製造方法を提供することに
ある。
化に適した微細ＩＧＦＥＴの製造方法を提供することに
ある。
上記目的を達成するため、本発明の半導体装置の製造方
法は、絶縁ゲート電界効果トランジスタの製造方法にお
いて、基板上に不純物を拡散した多結晶シリコン膜及び
厚い第一の絶縁膜を堆積し、ゲート電極を厚い第一の絶
縁膜をマスクに加工する工程と、ゲート電極に第二の絶
縁膜を形成する工程と、ソース・ドレイン領域に接する
ゲート電極の側壁に沿ってのみ多結晶シリコン膜及び第
二の絶縁膜を残す工程と、第三の絶縁膜を全面に成長し
て表面を平坦化する工程と、前記第三の絶縁膜を前記第
二の絶縁膜が十分表われるまでエッチバックする工程と
、前記第二の絶縁膜を選択的にエツチング除去する工程
とを含むものである。
法は、絶縁ゲート電界効果トランジスタの製造方法にお
いて、基板上に不純物を拡散した多結晶シリコン膜及び
厚い第一の絶縁膜を堆積し、ゲート電極を厚い第一の絶
縁膜をマスクに加工する工程と、ゲート電極に第二の絶
縁膜を形成する工程と、ソース・ドレイン領域に接する
ゲート電極の側壁に沿ってのみ多結晶シリコン膜及び第
二の絶縁膜を残す工程と、第三の絶縁膜を全面に成長し
て表面を平坦化する工程と、前記第三の絶縁膜を前記第
二の絶縁膜が十分表われるまでエッチバックする工程と
、前記第二の絶縁膜を選択的にエツチング除去する工程
とを含むものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ロ）は本発明におけるコンタクト製造
プロセスを順を追って示した模式的断面図である。
プロセスを順を追って示した模式的断面図である。
まず第１図（ａ）に示すように、シリコン基板（Ｐ型シ
リコン単結晶基板）１上に厚い二酸化ケイ素膜２で分離
領域を形成し、その後熱酸化法を用いて素子形成領域に
ゲート酸化膜３を形成する。
リコン単結晶基板）１上に厚い二酸化ケイ素膜２で分離
領域を形成し、その後熱酸化法を用いて素子形成領域に
ゲート酸化膜３を形成する。
次に、第１図（ｂ）に示すように、ＣＶＤ法により多結
晶シリコン膜４を堆積し、その後熱拡散法によリリンを
前記多結晶シリコン膜４に拡散し、しかる後、ＣＶＤ法
により厚い二酸化ケイ素膜５を堆積し、その後ゲート電
極形状を有するレジスト６をパターニングする。
晶シリコン膜４を堆積し、その後熱拡散法によリリンを
前記多結晶シリコン膜４に拡散し、しかる後、ＣＶＤ法
により厚い二酸化ケイ素膜５を堆積し、その後ゲート電
極形状を有するレジスト６をパターニングする。
次に、第１図（ｃ）に示すように、前記レジスト６を耐
エツチングマスクとし、異方性エツチング技術を用いて
前記二酸化ケイ素膜５、前記多結晶シリコン膜４を順次
エツチングした後前記レジスト６を除去し、次にイオン
注入技術を用いてｎ型不純物であるリン又は砒素を前記
ゲート電極形状を有する二酸化ケイ素膜５′をマスクに
前記シリコン基板１に注入し、ソース・ドレイン領域に
ｎ型不純物層８を形成する。その後ＣＶＤ法により二酸
化ケイ素膜７を堆積する。
エツチングマスクとし、異方性エツチング技術を用いて
前記二酸化ケイ素膜５、前記多結晶シリコン膜４を順次
エツチングした後前記レジスト６を除去し、次にイオン
注入技術を用いてｎ型不純物であるリン又は砒素を前記
ゲート電極形状を有する二酸化ケイ素膜５′をマスクに
前記シリコン基板１に注入し、ソース・ドレイン領域に
ｎ型不純物層８を形成する。その後ＣＶＤ法により二酸
化ケイ素膜７を堆積する。
次に、第１図（ｄ）に示すように、異方性エツチング技
術を用いて前記二酸化ケイ素膜７をエツチングし、ゲー
ト電極となる前記多結晶シリコン膜４′の側壁にのみ残
した後、イオン注入技術を用いてｎ型不純物であるリン
又は砒素を前記ゲート電極（多結晶シリコン膜）４′及
び二酸化ケイ素膜５′をマスクに前記シリコン基板１に
注入してソース・ドレイン領域のｎ型不純物層９を形成
し、その後ＣＶＤ法により多結晶シリコン膜１０を堆積
し、しかる後、ＣＶＤ法により前記ゲート電極４′の側
壁に沿って十分回り込む条件下でリンドープ二酸化ケイ
素膜１１を堆積する。
術を用いて前記二酸化ケイ素膜７をエツチングし、ゲー
ト電極となる前記多結晶シリコン膜４′の側壁にのみ残
した後、イオン注入技術を用いてｎ型不純物であるリン
又は砒素を前記ゲート電極（多結晶シリコン膜）４′及
び二酸化ケイ素膜５′をマスクに前記シリコン基板１に
注入してソース・ドレイン領域のｎ型不純物層９を形成
し、その後ＣＶＤ法により多結晶シリコン膜１０を堆積
し、しかる後、ＣＶＤ法により前記ゲート電極４′の側
壁に沿って十分回り込む条件下でリンドープ二酸化ケイ
素膜１１を堆積する。
次に第１図（ｅ）に示すように、異方性エツチング技術
を用いて前記リンドープ二酸化ケイ素膜１１′及び前記
多結晶シリコン膜１０を順次エツチングして前記リンド
ープ二酸化ケイ素膜１１及び前記多結晶シリコン膜１０
を前記ゲート電極４′の側壁に沿って１０′ として残
した後、前記素子領域を覆うようにレジスト１２をパタ
ーニングする。このレジストパターニング工程には厳し
い精度は要求されない。
を用いて前記リンドープ二酸化ケイ素膜１１′及び前記
多結晶シリコン膜１０を順次エツチングして前記リンド
ープ二酸化ケイ素膜１１及び前記多結晶シリコン膜１０
を前記ゲート電極４′の側壁に沿って１０′ として残
した後、前記素子領域を覆うようにレジスト１２をパタ
ーニングする。このレジストパターニング工程には厳し
い精度は要求されない。
次に、第１図ωに示すように、前記レジスト１２をマス
クに前記ゲート電極４′に沿って残っている前記リンド
ープ二酸化ケイ素膜１１′及び前記多結晶シリコン膜１
０’ をエツチング除去し、その後前記レジスト１２を
除去した後、ＣＶＤ法により二酸化ケイ素膜１３を堆積
し、しかる後、スピンコード法によりレジスト又は絶縁
物の塗布１１１１４を形成して表面を平坦にする。
クに前記ゲート電極４′に沿って残っている前記リンド
ープ二酸化ケイ素膜１１′及び前記多結晶シリコン膜１
０’ をエツチング除去し、その後前記レジスト１２を
除去した後、ＣＶＤ法により二酸化ケイ素膜１３を堆積
し、しかる後、スピンコード法によりレジスト又は絶縁
物の塗布１１１１４を形成して表面を平坦にする。
次に、第１図（２）に示すように、前記レジスト又は絶
縁物の塗布膜１４と前記二酸化ケイ素膜５’、１３を等
しいエツチングレート条件下でエツチングして多結晶シ
リコン［１０’ を突条に残し、前記リンドープした二
酸化ケイ素膜１１′表面を十分に出す。
縁物の塗布膜１４と前記二酸化ケイ素膜５’、１３を等
しいエツチングレート条件下でエツチングして多結晶シ
リコン［１０’ を突条に残し、前記リンドープした二
酸化ケイ素膜１１′表面を十分に出す。
次に、第１図■に示すように前記多結晶シリコン膜１０
’ を耐エツチングマスクとして希釈、緩衝フッ酸を用
いて前記リンドープした二酸化ケイ素膜１１’ をエツ
チング除去してコンタクトホール１５を形成する６表面
に突出する前記多結晶シリコン膜１０’ は後に配線金
属をコンタクトホール１５に埋め込んで配線金属とソー
ス・ドレインを接続する際の金属スパイク防止層となる
。
’ を耐エツチングマスクとして希釈、緩衝フッ酸を用
いて前記リンドープした二酸化ケイ素膜１１’ をエツ
チング除去してコンタクトホール１５を形成する６表面
に突出する前記多結晶シリコン膜１０’ は後に配線金
属をコンタクトホール１５に埋め込んで配線金属とソー
ス・ドレインを接続する際の金属スパイク防止層となる
。
以上のように本発明によれば、コンタクト形成時のレジ
ストパターニング工程において、ゲート電極とコンタク
トホール間の寸法に目合せ余裕を見込む必要がない。
ストパターニング工程において、ゲート電極とコンタク
トホール間の寸法に目合せ余裕を見込む必要がない。
さらに、コンタクト孔のサイズの一辺は、リンドープ二
酸化ケイ素膜と多結晶シリコン膜の成長膜厚により決定
されるので、サブミクロン領域のコンタクト孔でも寸法
制御性が良いという利点がある。
酸化ケイ素膜と多結晶シリコン膜の成長膜厚により決定
されるので、サブミクロン領域のコンタクト孔でも寸法
制御性が良いという利点がある。
したがって本発明によれば、高集積化に適した微細なＩ
ＧＦＥＴを容易に得ることができる。
ＧＦＥＴを容易に得ることができる。
第１図（ａ）〜■は本発明コンタクトホールの一実施例
の製造方法を工程順に示した模式的断面図、第２図（ａ
）、 （ｂ）は従来のコンタクトホール製造方法を工程
順に示した模式的断面図である。 １・・・シリコン基板 ２，５．５’ 、７．１３・
・・二酸化ケイ素膜３・・・ゲート酸化膜 ４．４’
、１０．１０’・・・多結晶シリコン膜６．１２・・・
レジスト ８，９・・・ｎ型不純物層１１．１１’
・・・リンドープ二酸化ケイ素膜１４・・・塗布膜
１５・・・コンタクトホール特許出願人・ 日本
電気株式会社
の製造方法を工程順に示した模式的断面図、第２図（ａ
）、 （ｂ）は従来のコンタクトホール製造方法を工程
順に示した模式的断面図である。 １・・・シリコン基板 ２，５．５’ 、７．１３・
・・二酸化ケイ素膜３・・・ゲート酸化膜 ４．４’
、１０．１０’・・・多結晶シリコン膜６．１２・・・
レジスト ８，９・・・ｎ型不純物層１１．１１’
・・・リンドープ二酸化ケイ素膜１４・・・塗布膜
１５・・・コンタクトホール特許出願人・ 日本
電気株式会社
Claims (1)
- （１）絶縁ゲート電界効果トランジスタの製造方法にお
いて、基板上に不純物を拡散した多結晶シリコン膜及び
厚い第一の絶縁膜を堆積し、ゲート電極を厚い第一の絶
縁膜をマスクに加工する工程と、ゲート電極に第二の絶
縁膜を形成する工程と、ソース・ドレイン領域に接する
ゲート電極の側壁に沿ってのみ多結晶シリコン膜及び第
二の絶縁膜を残す工程と、第三の絶縁膜を全面に成長し
て表面を平坦化する工程と、前記第三の絶縁膜を前記第
二の絶縁膜が十分表われるまでエッチバックする工程と
、前記第二の絶縁膜を選択的にエッチング除去する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23772588A JPH0284741A (ja) | 1988-09-21 | 1988-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23772588A JPH0284741A (ja) | 1988-09-21 | 1988-09-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0284741A true JPH0284741A (ja) | 1990-03-26 |
Family
ID=17019567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23772588A Pending JPH0284741A (ja) | 1988-09-21 | 1988-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0284741A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0540446A2 (en) * | 1991-10-29 | 1993-05-05 | International Business Machines Corporation | Self-aligned contact studs for semiconductor structures |
-
1988
- 1988-09-21 JP JP23772588A patent/JPH0284741A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0540446A2 (en) * | 1991-10-29 | 1993-05-05 | International Business Machines Corporation | Self-aligned contact studs for semiconductor structures |
| EP0540446A3 (ja) * | 1991-10-29 | 1994-03-16 | Ibm |
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