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CN101064194B - 移位寄存器电路及具备该电路的图像显示装置 - Google Patents

移位寄存器电路及具备该电路的图像显示装置 Download PDF

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CN101064194B
CN101064194B CN2007101018892A CN200710101889A CN101064194B CN 101064194 B CN101064194 B CN 101064194B CN 2007101018892 A CN2007101018892 A CN 2007101018892A CN 200710101889 A CN200710101889 A CN 200710101889A CN 101064194 B CN101064194 B CN 101064194B
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Abstract

本发明涉及一种移位寄存器电路及具备该电路的图像显示装置。在可使信号双向移位的移位寄存器中，防止晶体管的漏泄电流引起的误动作。双向单位移位寄存器具备：时钟端子(CK)和输出端子(OUT)之间的晶体管(Q1)；将输出端子(OUT)进行放电的晶体管(Q2)；相对于晶体管Q1的栅极节点即第一节点分别供给彼此互补的第一及第二电压信号(Vn)、(Vr)的晶体管(Q3)、(Q4)。另外，还具备：将第一节点进行放电的晶体管(Q5)，该晶体管(Q5)具有与晶体管(Q2)的栅极节点即第二节点连接的栅极。

Description

移位寄存器电路及具备该电路的图像显示装置
技术领域
本发明涉及例如用于图像显示装置的扫描线驱动电路等中的仅由同一导电型场效应晶体管构成的移位寄存器电路，尤其是涉及可将使信号移位的方向反转的双向移位寄存器。
背景技术
在液晶显示装置等图像显示装置(下称“显示装置”)中，在将多个像素行列状排列的显示面板的每个像素行(像素线)设置栅极线(扫描线)，通过以显示信号的1水平期间的周期顺序选择其栅极线进行驱动，而进行显示图像的更新。这样，作为用于顺序选择像素线即栅极线进行驱动的栅极线驱动电路(扫描线驱动电路)，可使用在显示信号的1帧期间进行一次移位动作的移位寄存器。
就用于栅极线驱动电路的移位寄存器而言，为减少显示装置制造工艺中的工序数，其最好只由同一导电型场效应晶体管构成。因此，提出各种只由N型或P型场效应晶体管构成的移位寄存器及搭载该寄存器的显示装置。作为场效应晶体管，使用MOS(Metal OxideSemiconductor)晶体管或薄膜晶体管(TFT：Thin Film Transistor)等。
另外，栅极线驱动电路利用由多级构成的移位寄存器而形成。即，栅极线驱动电路通过将设于每一个像素线即每一个栅极线上的多个移位寄存器电路纵向连接(级联连接：cascade connection)而成。本说明书中，为便于说明，将每个构成栅极线驱动电路的多个移位寄存器电路称作“单位移位寄存器”。
例如，在行列状配设了液晶像素的矩阵型液晶显示装置中，屡屡产生将其显示图像上下及左右反转，或改变显示时的显示顺序等显示图形变更的要求。
例如，显示反转在将液晶显示装置应用于OHP(OverheadProjector)用投影装置，且使用透过式屏幕的情况下最理想。在使用透过式屏幕时，从视听者侧看，从屏幕的背侧投射图像，因此，相对于从屏幕的表面侧投射的情况，屏幕上的图像反转。另外，显示顺序的改变是显示图像从上到下逐渐显示、或相反地从下到上逐渐显示等，在条形图或直方图等的显示中要得到演出效果的情况下最理想。
作为这种显示装置的进行显示图形变更的手法之一，可列举将栅极线驱动电路中信号的移位方向进行切换。因此，提出了可切换信号的移位方向的移位寄存器(下面称作“双向移位寄存器”)的方案。
例如，下记的专利文献1的图13中公开有用于双向移位寄存器的单位移位寄存器(下面也称作“双向单位移位寄存器”)，即仅用N沟道型场效应晶体管构成的寄存器(本说明书的图3中表示与之相同的电路，下面的括号内的参照符号对应该图3的部件)。
该单位移位寄存器的输出级由将输入时钟端子(CK)的时钟信号(CLK)供给输出端子(OUT)的第一晶体管(Q1)、及将基准电压(VSS)供给输出端子的第二晶体管(Q2)构成。在此，将第一晶体管的栅极节点(N1)定义为第一节点，将第二晶体管的栅极节点(N2)定义为第二节点。
该单位移位寄存器具有基于输入规定的第一输入端子(IN1)的信号向第一节点供给第一电压信号(Vn)的第三晶体管(Q3)、及基于输入规定的第二输入端子(IN2)的信号向第一节点供给第二电压信号(Vr)的第四晶体管(Q4)。该第一、第二电压信号是在其之一电压电平(下面简单地称作“电平”)为H(High)电平时，另一个成为L(Low)电平的彼此互补的信号。
第一晶体管被这些第三、第四晶体管驱动。还有，第二晶体管由以第一节点为输入端、以第二节点为输出端的变换器(Q6、Q7)驱动。即，在该单位移位寄存器将输出信号输出时，第一节点因第二、第三晶体管的动作而成为H电平，变换器随之将第二节点变为L电平。由此，第一晶体管接通(ON)，第二晶体管截止(OFF)，通过在该状态下将时钟信号传向输出端子，由此将输出信号输出。另一方面，在输出信号未输出时，第一节点因第二、第三晶体管的动作而成为L电平，变换器随之将第二节点变为H电平。由此，第一晶体管截止，第二晶体管接通，输出端子的电压电平被保持在L电平。
例如在第一电压信号为H电平、第二电压信号为L电平的情况下，在向第一输入端子输入信号时，第一节点成为H电平，第二节点随之成为L电平，成为第一晶体管接通、第二晶体管截止的状态。因此，之后在输入时钟信号的定时从该单位移位寄存器将输出信号输出。即，在第一电压信号为H电平、第二电压信号为L电平的情况下，该单位移位寄存器以将输入到第一输入端子的信号按时间移位并输出的方式动作。
相反，在第一电压信号为L电平、第二电压信号为H电平的情况下，在向第二输入端子输入信号时，第一节点成为H电平，第二节点随之成为L电平，成为第一晶体管接通、第二晶体管截止的状态。因此，之后在输入时钟信号的定时从该单位移位寄存器将输出信号输出。即，在第一电压信号为L电平、第二电压信号为H电平的情况下，该单位移位寄存器以将输入到第二输入端子的信号按时间移位并输出的方式动作。
这样，专利文献1的图13中的双向单位移位寄存器(本说明书中的图3)通过将用于驱动第一晶体管的第一电压信号及第二电压信号的电平进行切换，来切换信号的移位方向。
专利文献1：特开2001-350438号公报(第13-19页、图13-图25)
首先，对现有的双向移位寄存器具有的第一问题点进行说明。在将上述的现有双向单位移位寄存器纵向连接而构成栅极线驱动电路的情况下，向其各级的单位移位寄存器的第一输入端子(IN1)输入自身前级的输出信号，向第二输入端子(IN2)输入自身下一级的输出信号(本说明书中参照图2)。另外，栅极线驱动电路在1帧期间的周期按照顺序选择各栅极线的方式动作，因此，从各单位移位寄存器，只在1帧期间内的特定的一水平期间输出输出信号(栅极线驱动信号)，在除此之外的期间不输出。因此，在各单位移位寄存器中，驱动第一晶体管(Q1)的第三及第四晶体管(Q3、Q4)在1帧期间中几乎不接通。
在现有的单位移位寄存器中，当第三及第四晶体管截止时，第一晶体管的栅极即第一节点(N1)成为浮动(floating)状态。特别是不输出输出信号的期间(非选择期间)持续约1帧期间的长度，在该期间内，第一节点维持在浮动状态的L电平，由此，第一晶体管保持截止。此时，当在第三晶体管(第一电压信号为H电平的情况)或第四晶体管(第二电压信号为H电平的情况)上产生漏泄电流时，电流就随之蓄积在浮动状态的第一节点，使该第一节点的电位逐渐上升。
另外，在非选择期间，也向时钟端子(CK)(第一晶体管的漏极)继续输入时钟信号，通过经由第一晶体管的漏极·栅极间的叠加电容的耦合，在时钟信号为H电平时，第一节点的电位也上升。
第一节点的电位因上述的漏泄电流以及时钟信号而上升，其结果是，当第一晶体管的栅极·源极间电压超过其阈值电压时，应为截止的第一晶体管接通，从而产生栅极线不必要地被激活这样的误动作的问题。由此，当设于各像素上的像素开关元件(有源晶体管)接通时，像素内的数据被重写，产生显示不良。
其次，对第二问题点进行说明。在双向单位移位寄存器输出输出信号的期间(选择期间)，第一节点(N1)成为浮动状态的H电平，由此，第一晶体管Q1保持接通。而且，当时钟端子(CK)(第一晶体管的漏极)的时钟信号为H电平时，输出端子(OUT)随之成为H电平，栅极线被激活。此时，通过经由第一晶体管的漏极·栅极间的叠加电容、栅极·沟道间电容及栅极·源极间的叠加电容的耦合，从而在时钟信号成为H电平时，第一节点升压。该第一节点的升压带来第一晶体管的驱动能力(流过电流的能力)增大的优点，由此，该单位移位寄存器可将栅极线高速充电。
但是，在第一节点升压时，由于在第三晶体管(Q3)(第一电压信号为L电平的情况)或第四晶体管(Q4)(第二电压信号为L电平的情况)的漏极·源极间施加高的电压，故由于该漏极·源极间的耐压特性而容易产生漏泄电流。当第一节点的电平因该漏泄电流而降低时，导致第一晶体管的驱动能力降低，时钟信号从H电平返回L电平时的输出信号的下降速度减缓。由此，当像素晶体管截止减缓时，像素内的数据被写成下一线的数据，从而产生显示不良的问题。
此外，对第三问题点进行说明。在由现有的双向移位寄存器构成的栅极线驱动电路中，例如在使信号从前级至后级的方向移位的顺方向移位时，向最前级的单位移位寄存器的第一输入端子(IN1)输入作为输入信号的与图像信号的各帧期间的先头(head)对应的被称为“启动脉冲”的控制脉冲。该输入信号顺序传递向纵向连接的各单位移位寄存器，到达最后级的单位移位寄存器。在现有的双向移位寄存器中，在最后级的单位移位寄存器输出输出信号之后，需要向该最后级的第二输入端子(IN2)输入与图像信息的各帧期间的末尾对应的被称为“结束脉冲”的控制脉冲。如果不这样的话，则不能使最后级的第一晶体管截止，而继续从该最后级输出输出信号。
若为只是使信号单向移位的通常的移位寄存器，则可在最后级的再下一级设置虚拟级将其输出信号用于结束脉冲的功能，或将相位与输入最后级的时钟信号不同的时钟信号用于结束脉冲的功能，因此，结束脉冲的需要量减少，只是启动脉冲即可满足。因此，对只是使信号(栅极线驱动信号)单向移位的通常的栅极线驱动电路的动作进行控制的驱动控制装置的大多数中，只输出启动脉冲的装置占多数。
但是，在双向移位寄存器的情况下，向最后级的第二输入端子不仅输入结束脉冲，而且在使信号向从后级到前级的方向移位的反方向移位时，必须输入启动脉冲。另外，只是单纯地设置虚拟级，可能会使移位方向反转时成为虚拟级的输出信号被错误地当作启动脉冲，因此，不像只是单向移位的情况那样简单。因此，在使信号双向移位的栅极线驱动电路的驱动控制装置中，如上所述，采用不仅搭载了启动脉冲，而且搭载了结束脉冲的输出电路的结构，导致驱动控制装置的成本上升，即显示装置的成本上升的问题。
进而说明第四问题点。如上所述，在双向单位移位寄存器处于选择期间时，第一节点(N1)为H电平，第二节点(N2)为L电平，第一晶体管(Q1)接通，第二晶体管(Q2)截止。例如在顺方向移位时，在从该状态转移到非选择期间时，通过将下一级输出信号输入第二输入端子(IN2)，从而第一节点成为L电平，第一晶体管截止。与此同时，由于单位移位寄存器内的变换器(Q6、Q7)使第二节点成为H电平，故第二晶体管接通。
在显示面板的栅极线和数据线之间存在寄生电容，由于经由该电容进行耦合，所以，数据线的电压变化可能作为噪声施加给栅极线即单位移位寄存器的输出端子(OUT)。此时，当第二晶体管未充分接通时，不能从输出端子放出伴随该噪声的电荷，由此，像素晶体管接通，产生向像素写入错误的数据的问题。因此，在向非选择期间移行时，优选将第二节点(第二晶体管的栅极)的电位高速提升。因此，只要使构成上述变换器的晶体管(Q6、Q7)的接通电阻下降即可。但是，由于该变换器是由同一导电型场效应晶体管构成的比例型变换器，因此，当晶体管的接通电阻降低时，在变换器的输出成为L电平时，流过该变换器的贯通电流增大，出现功耗增大的问题。
发明内容
本发明是鉴于上述问题而构成的，其第一目的在于，在双向单位移位寄存器中，抑制构成该移位寄存器的晶体管的漏泄电流引起的误动作。另外，第二目的在于，提供不需要结束脉冲的输入的双向移位寄存器。再有，第三目的在于，在双向单位移位寄存器中，降低施加在输出端子上的噪声的影响。
本发明第一方面提供一种移位寄存器电路，其具备：第一及第二输入端子、输出端子以及时钟端子；第一晶体管，将输入到所述时钟端子的时钟信号，供给所述输出端子；第二晶体管，将所述输出端子进行放电；输入第一电压信号的第一电压信号端子及输入与所述第一电压信号互补的第二电压信号的第二电压信号端子；第三晶体管，具有接受输入到所述第一输入端子的第一输入信号的控制电极，并连接在所述第一电压信号端子和第一节点之间，其中，所述第一节点是用于与所述第一晶体管的控制电极进行连接的节点；第四晶体管，具有接受输入到所述第二输入端子的第二输入信号的控制电极，并连接在所述第二电压信号端子和所述第一节点之间；第五晶体管，具有连接到第二节点的控制电极，并对所述第一节点进行放电，其中，所述第二节点是用于与所述第二晶体管的控制电极进行连接的节点；以及变换器，由恒定电位的电源进行驱动，并以所述第一节点为输入端，以所述第二节点为输出端，通过切换所述第一电压信号及所述第二电压信号的电平，来切换信号的移位方向。
本发明第二方面提供一种移位寄存器电路，其具备：第一及第二输入端子、输出端子以及时钟端子；第一晶体管，将输入到所述时钟端子的时钟信号，供给所述输出端子；第二晶体管，将所述输出端子进行放电；输入第一电压信号的第一电压信号端子及输入与所述第一电压信号互补的第二电压信号的第二电压信号端子；第三晶体管，具有接受输入到所述第一输入端子的第一输入信号的控制电极，并连接在所述第一电压信号端子和第一节点之间，其中，所述第一节点是用于与所述第一晶体管的控制电极进行连接的节点；第四晶体管，具有接受输入到所述第二输入端子的第二输入信号的控制电极，并连接在所述第二电压信号端子和所述第一节点之间；第五晶体管，具有接受所述第一输入信号的控制电极，并连接在所述第二电压信号端子和第二节点之间，其中，所述第二节点是用于与所述第二晶体管的控制电极进行连接的节点；第六晶体管，具有接受所述第二输入信号的控制电极，并连接在所述第一电压信号端子和所述第二节点之间；以及变换器，由恒定电位的电源进行驱动，并以所述第一节点为输入端，以所述第二节点为输出端，通过切换所述第一电压信号及所述第二电压信号的电平，来切换信号的移位方向。
本发明第三方面提供一种移位寄存器电路，其具备：第一及第二输入端子、输出端子以及时钟端子；第一晶体管，将输入到所述时钟端子的时钟信号，供给所述输出端子；第二晶体管，将所述输出端子进行放电；输入第一电压信号的第一电压信号端子及输入与所述第一电压信号互补的第二电压信号的第二电压信号端子；第三晶体管，具有接受输入到所述第一输入端子的第一输入信号的控制电极，并连接在所述第一电压信号端子和第一节点之间，其中，所述第一节点是用于与所述第一晶体管的控制电极进行连接的节点；第四晶体管，具有接受输入到所述第二输入端子的第二输入信号的控制电极，并连接在所述第二电压信号端子和所述第一节点之间；以及变换器，由恒定电位的电源进行驱动，并以所述第一节点为输入端，以第二节点为输出端，其中，所述第二节点是用于与所述第二晶体管的控制电极进行连接的节点，通过切换所述第一电压信号及所述第二电压信号的电平，来切换信号的移位方向，该移位寄存器电路的特征在于，所述第三晶体管经由第五晶体管与所述第一电压信号端子连接，其中，所述第五晶体管具有接受所述第一输入信号的控制电极，所述第四晶体管经由第六晶体管与所述第二电压信号端子连接，其中，所述第六晶体管具有接受所述第二输入信号的控制电极，该移位寄存器电路还具备：充电电路，该充电电路在所述输出端子被激活时，对所述第三晶体管和所述第五晶体管的连接节点即第三节点、以及所述第四晶体管和所述第六晶体管的连接节点即第四节点进行充电。
本发明第四方面提供一种移位寄存器，其由含有先头的第一虚拟级及最后末尾的第二虚拟级的多级构成，其中，该各级具备：第一及第二输入端子、输出端子以及时钟端子；第一晶体管，将输入到所述时钟端子的时钟信号，供给所述输出端子；第二晶体管，将所述输出端子进行放电；输入第一电压信号的第一电压信号端子及输入与所述第一电压信号互补的第二电压信号的第二电压信号端子；第三晶体管，具有接受输入到所述第一输入端子的第一输入信号的控制电极，并连接在所述第一电压信号端子和第一节点之间，其中，所述第一节点是用于与所述第一晶体管的控制电极进行连接的节点；以及第四晶体管，具有接受输入到所述第二输入端子的第二输入信号的控制电极，并连接在所述第二电压信号端子和所述第一节点之间，在连接有所述第二晶体管的控制电极的第二节点上施加将所述第一节点的电平反转后的电平，通过切换所述第一电压信号及所述第二电压信号的电平，来切换信号的移位方向，向除所述第一虚拟级之外的最前级的所述第一输入端子输入规定的第一控制脉冲，由此也向后级的所述第一输入端子输入自身的前级的输出信号，向除所述第二虚拟级之外的最后级的所述第二输入端子输入规定的第二控制脉冲，由此也向前级的所述第二输入端子输入自身的下一级的输出信号，所述最前级还具备：第五晶体管，基于所述第一虚拟级的输出信号，将该最前级的所述第一节点进行放电，所述最后级还具备：第六晶体管，基于所述第二虚拟级的输出信号，将该最后级的所述第一节点进行放电。
根据本发明第一方面，由于在第一晶体管截止，第二晶体管接通时，晶体管Q5接通，将第一节点放电，因此，即使在第三及第四晶体管中产生漏泄电流，第一节点也能够保持在L电平，防止该漏泄电流造成的误动作。
根据本发明第二方面，可高速进行第二节点的充放电。特别是由于能够将第二节点高速充电，故在将其应用于显示装置的栅极线驱动电路时，能够使第二晶体管高速且充分地接通，且能够抑制经由栅极线施加在输出端子上的噪声的影响。
根据本发明第三方面，在将输出端子激活后，将第三、第四节点充电。在将输出端子激活时，虽然经由第一晶体管的寄生电容的耦合，使第一节点升压，但第三、第四节点充电，因此，能够抑制第三、第四晶体管的漏泄电流的产生。因此，防止第一节点的电位因该漏泄电流而降低，由此解决第一晶体管的驱动能力降低的问题。
根据本发明第四方面，在使信号进行从前级到后级移位的顺方向移位时，利用第二虚拟级的输出信号将最后级非激活，在使信号进行从后级到前级移位的反方向移位时，通过第一虚拟级的输出信号将最前级非激活。即，第二虚拟级的输出信号作为顺方向移位时的结束脉冲起作用，第一虚拟级的输出信号作为反方向移位时的结束脉冲起作用。因此，该移位寄存器电路的驱动不需要从外部输入结束脉冲。即，使用没有结束脉冲的生成电路的驱动控制装置，可进行双向移位的动作，且能够实现成本的降低。
附图说明
图1是表示本发明实施例的显示装置的构成的概略框图；
图2是表示使用了双向单位移位寄存器的栅极线驱动电路的构成例的框图；
图3是现有的双向单位移位寄存器的电路图；
图4是表示栅极线驱动电路的动作的时间图；
图5是表示栅极线驱动电路的动作的时间图；
图6是表示使用了双向单位移位寄存器的栅极线驱动电路的构成例的框图；
图7是实施例1的双向单位移位寄存器的电路图；
图8是表示实施例1的双向单位移位寄存器的动作的时间图；
图9是实施例2的双向单位移位寄存器的电路图；
图10是实施例3的双向单位移位寄存器的电路图；
图11是实施例4的双向单位移位寄存器的电路图；
图12是表示实施例4的双向单位移位寄存器的动作的时间图；
图13是实施例5的双向单位移位寄存器的电路图；
图14是表示实施例5的双向单位移位寄存器的动作的时间图；
图15是实施例6的双向单位移位寄存器的电路图；
图16是实施例7的双向单位移位寄存器的电路图；
图17是实施例8的双向单位移位寄存器的电路图；
图18是实施例8的双向单位移位寄存器的电路图；
图19是实施例8的双向单位移位寄存器的电路图；
图20是实施例8的双向单位移位寄存器的电路图；
图21是实施例8的双向单位移位寄存器的电路图；
图22是实施例8的双向单位移位寄存器的电路图；
图23是实施例8的双向单位移位寄存器的电路图；
图24是表示使用了实施例9的双向单位移位寄存器的栅极线驱动电路的构成例的框图；
图25是表示实施例9的栅极线驱动电路的构成例的电路图；
图26是表示实施例9的栅极线驱动电路的构成例的电路图；
图27是表示实施例9的双向单位移位寄存器的动作的时间图；
图28是表示实施例9的双向单位移位寄存器的动作的时间图；
图29是表示实施例9的栅极线驱动电路的构成例的电路图；
图30是表示实施例9的栅极线驱动电路的构成例的电路图。
具体实施方式
下面，参照附图说明本发明实施例。需要说明的是，为避开说明重复而变得冗长，各图中具有相同或相当的功能的要素使用同一符号。
(实施例1)
图1是表示本发明实施例1的显示装置的构成的概略框图，作为显示装置的代表例，示出了液晶显示装置10的整体结构。
液晶显示装置10具备液晶阵列部20、栅极线驱动电路(扫描线驱动电路)30、源极驱动器40。通过之后的说明可知，本发明实施例的双向移位寄存器搭载于栅极线驱动电路30上，与液晶阵列部20一体形成。
液晶阵列部20含有行列状配设的多个像素25。在各像素的行(下面也称作“像素线”)分别配设栅极线GL1、GL2...(统称为“栅极线GL”)，另外，在各像素的列(下面也称作“像素列”)分别设置数据线DL1、DL2...(统称为“数据线DL”)。图1中，以第一行的第一列及第二列的像素25以及与之对应的栅极线GL1及数据线DL1、DL2为代表进行例示。
各像素25具有：设于对应的数据线DL和像素节点Np之间的像素开关元件26、在像素节点Np及公共电极节点NC之间并联连接的电容器27及液晶显示元件28。液晶显示元件28中的液晶的定向性根据像素节点Np和公共电极节点NC之间的电压差变化，与此响应液晶显示装置28的显示亮度变化。由此，可通过经由数据线DL及像素开关元件26向像素节点Np传递的显示电压，控制各像素的亮度。即，通过在像素节点Np和公共电极节点NC之间施加对应于最大亮度的电压差和对应于最小亮度的电压差之间的中间的电压差，可得到中间亮度。因此，通过阶段性设定上述显示电压，可得到色调亮度。
栅极线驱动电路30基于规定的扫描周期，顺序选择地驱动栅极线GL。在本实施例中，栅极线驱动电路30由双向移位寄存器构成，可切换使栅极线GL被激活的顺序方向。像素开关元件26的栅极电极与分别对应的栅极线GL连接。在选择特定的栅极线GL时，对于与之连接的各像素，像素开关元件26成为接通状态，像素节点Np与对应的数据线DL连接。而且，向像素节点Np传递的显示电压由电容器27保持。通常，像素开关元件26由与液晶显示元件28相同的绝缘体基板(玻璃基板、树脂基板等)上形成的TFT构成。
源极驱动器40是用于将由N比特的数字信号即显示信号SIG阶段性设定的显示电压向数据线DL输出的部件。在此，作为之一例，显示信号SIG为6比特的信号，由显示信号比特DB0～DB5构成。基于6比特的显示信号SIG，可在各像素进行26＝64阶段的色调显示。另外，若由R(Red)、G(Green)及B(Blue)这三个像素形成一个彩色显示单位，则可进行约26万色的彩色显示。
如图1所示，源极驱动器40由移位寄存器50、数据锁存电路52、54、色调电压生成电路60、译码电路70、模拟放大器80构成。
在显示信号SIG中，与各像素25的显示亮度对应的显示信号比特DB0～DB5串行生成。即，各定时的显示信号比特DB0～DB5表示液晶阵列部20中任一个像素25的显示亮度。
移位寄存器50在与切换显示信号SIG的设定的周期同步的定时，对数据锁存电路52发出获取显示信号比特DB0～DB5的指令。数据锁存电路52顺序获取串行生成的显示信号SIG，保持一个像素线量的显示信号SIG。
输入到数据锁存电路54的闩锁信号LT在将一个像素线量的显示信号SIG输入到数据锁存电路52的定时被激活。数据锁存电路54对其作出响应，获取此时数据锁存电路52中保持的一个像素线量的显示信号SIG。
色调电压生成电路60由高电压VDH及低电压VDL之间串联连接的63个分压电阻构成，分别生成64阶段的色调电压V1～V64。
译码电路70将保持于数据锁存电路54的显示信号SIG译码，基于该译码结果从色调电压V1～V64选择地输出向各译码输出节点Nd1、Nd2...(统称为“译码输出节点Nd”)输出的电压。
其结果是，同时(并行)向译码输出节点Nd输出与保持于数据锁存电路54的一个像素线量的显示信号SIG对应的显示电压(色调电压V1～V64中之一)。另外，图1中，以与第一列及第二列的数据线DL1、DL2对应的译码输出节点Nd1、Nd2为代表进行例示。
模拟放大器80将与从译码电路70向译码输出节点Nd1、Nd2...输出的各显示电压对应的模拟电压分别向数据线DL1、DL2...输出。
源极驱动器40基于规定的扫描周期将对应于一连串显示信号SIG的显示电压，以1像素线量向数据线DL反复输出，栅极线驱动电路30与该扫描周期同步，按该顺序或与该顺序相反的顺序驱动栅极线GL1、GL2...，由此，在液晶阵列部20上形成基于显示信号SIG的图像或其反转图像的显示。
图2是表示栅极线驱动电路30的构成的图。该栅极线驱动电路30利用由多级构成的双向移位寄存器构成。即，该栅极线驱动电路30由纵向连接(级联连接)的n个双向单位移位寄存器SR1、SR2、SR3、...SRn构成(下面将单位移位寄存器SR1、SR2、...SRn统称为“单位移位寄存器SR”)。单位移位寄存器SR对每一个像素线即每一个栅极线GL各设置一个。
图2所示的时钟发生器31是将相位彼此不同的2相时钟信号CLK，/CLK输入到栅极线驱动电路30的单位移位寄存器SR的部件。这些时钟信号CLK，/CLK被控制为在与显示装置的扫描周期同步的定时，相互被激活。
此外，图2所示的电压信号发生器32是生成决定该双向移位寄存器的信号的移位方向的第一电压信号Vn及第二电压信号Vr的部件。电压信号发生器32在使信号从前级到后级的方向(单位移位寄存器SR1、SR2、SR3、...的顺序)移位时(将该方向定义为“顺方向”)，将第一电压信号Vn设为H电平，将第二电压信号Vr设为L电平。相反，在使信号从后级到前级的方向(单位移位寄存器SRn、SRn-1、SRn-2、...的顺序)移位时(将该方向定义为“反方向”)，将第二电压信号Vr设为H电平，将第一电压信号Vn设为L电平。
这些单位移位寄存器SR具有第一输入端子IN1、第二输入端子IN2、输出端子OUT、时钟端子CK、第一电压信号端子T1及第二电压信号端子T2。如图2所示，为向各单位移位寄存器SR的时钟端子CK输入与其前后邻接的单位移位寄存器SR不同的时钟信号，而输入时钟信号CLK，/CLK中之一。
时钟发生器31生成的时钟信号CLK，/CLK通过程序或改变配线的连接，可根据信号的移位方向互相交换相位。由改变配线连接的交换在制造显示装置之前将移位的方向固定在一方向时有效。另外，由程序进行的交换在制造显示装置后将移位方向固定在一方向或可在使用显示装置中改变移位方向时有效。
在单位移位寄存器SR的输出端子OUT上分别连接栅极线GL。即，向输出端子OUT输出的信号(输出信号)成为用于将栅极线GL激活的水平(或垂直)扫描脉冲。
向作为最前级的第一级)的单位移位寄存器SR1的第一输入端子IN1输入第一控制脉冲STn。该第一控制脉冲STn在顺方向移位时，成为与像素图像的各帧期间的先头对应的启动脉冲，在反方向移位时，成为与图像信号的各帧期间的末尾对应的结束脉冲。第二级之后的单位移位寄存器SR的第一输入端子IN1与自身的前级单位移位寄存器SR的输出端子OUT连接。即，向第二级之后的单位移位寄存器SR的第一输入端子IN1输入其前级的输出信号。
另外，向作为最后级的第n级的单位移位寄存器SRn的第二输入端子IN2输入第二控制脉冲STr。该第二控制脉冲STr在反方向移位时成为启动脉冲，在反方向移位时成为结束脉冲。第k-1级之前的第二输入端子IN2与自身的后级的输出端子OUT连接。即，向第二级之后的第二输入端子IN2输入其后级的输出信号。
各单位移位寄存器SR与时钟信号CLK，/CLK同步，在顺方向移位时，使从前级输入的输入信号(前级的输出信号)移位，同时传递到对应的栅极线GL以及自身的下一级单位移位寄存器SR。另外，在反方向移位时，使从后级输入的输入信号(后级的输出信号)移位，同时传递到对应的栅极线GL以及自身的前级单位移位寄存器SR(单位移位寄存器SR的动作详细后述)。其结果是，一连串单位移位寄存器SR起到在基于规定的扫描周期的定时使栅极线GL顺序激活即所谓栅极线驱动组件的作用。
在此，为了便于说明本发明，对现有的双向单位移位寄存器进行说明。图3是与上述的专利文献1中公开的结构相同，表示现有的双向单位移位寄存器SR的构成的电路图。另外，在栅极线驱动电路30中，纵向连接的各单位移位寄存器SR的构成实际上都是相同的，因此，下面只以一个单位移位寄存器SR的构成为代表进行说明。另外，构成该单位移位寄存器SR的晶体管全部是同一导电型场效应晶体管，但本实施例中全部是N型TFT。
如图3所示，现有的双向单位移位寄存器SR除具有图2中已示的第一、第二输入端子IN1、IN2、输出端子OUT、时钟端子CK及第一、第二电压信号端子T1、T2之外，还具有供给低电位侧电源电位VSS的第一电源端子S1及供给高电位侧电源电位VDD的第二电源端子S2。以下的说明中，低电位侧电源电位VSS成为电路的基准电位(＝0V)，但实际中以写入像素的数据的电压为基准设定基准电位，例如高电位侧电源电压VDD被设定为17V，低电位侧电源电位VSS被设定为-12V等。
单位移位寄存器SR的输出级由连接在输出端子OUT和时钟端子CK之间的晶体管Q1、和连接在输出端子OUT和第一电源端子S1之间的晶体管Q2构成。即，晶体管Q1是将向时钟端子CK输入的时钟信号供给输出端子OUT的输出上拉晶体管，晶体管Q2是将第一电源端子S1的电位向输出端子OUT供给的输出上拉晶体管。下面，将构成单位移位寄存器SR的输出级的晶体管Q1的栅极(控制电极)连接的节点定义为节点N1，将晶体管Q2的栅极节点定义为节点N2。
在节点N1和第一电压信号端子T1之间连接有晶体管Q3，其栅极与第一输入端子IN1连接。在节点N1和第二电压信号端子T2之间连接晶体管Q4，其栅极与第二输入端子IN2连接。
在节点N2和第二电源端子S2之间连接晶体管Q6，在节点N2和第一电源端子S1之间连接晶体管Q7。晶体管Q6的栅极和漏极相同与第二电源端子S2连接，即，所谓的二极管连接。晶体管Q7的栅极与节点N1连接。将晶体管Q7的驱动能力(流过电流的能力)设定为比晶体管Q6非常大。即，晶体管Q7的接通电阻比晶体管Q6的接通电阻小。因此，当晶体管Q7的栅极电位上升时，节点N2的电位下降，相反，当晶体管Q7的栅极电位下降时，节点N2的电位上升。即，晶体管Q6及晶体管Q7构成以节点N1为输入端，以节点N2为输出端的变换器。该变换器是通过晶体管Q6及晶体管Q7的接通电阻值的比限制其动作的所谓的“比例型变换器”。另外，该变换器起到为下拉输出端子OUT而驱动晶体管Q2的“下拉驱动电路”的作用。
说明图3的单位移位寄存器SR的动作。构成栅极线驱动电路30的各单位移位寄存器SR的动作实质上都是相同的，因此，在此以第k级的单位移位寄存器SRk的动作为代表进行说明。
为了便于说明，而作为向该单位移位寄存器SRk的时钟端子CK输入时钟信号CLK的构成进行说明(例如图2中单位移位寄存器SR1、SR3等与其相当)。另外，将该单位移位寄存器SRk的输出信号定义为Gk，将其前级(第k-1级)的单位移位寄存器SRk-1的的输出信号定义为Gk-1，将下一级(第k+1级)的单位移位寄存器SRk+1的输出信号定义为Gk+1。另外，时钟信号CLK，/CLK、第一电压信号Vn、第二电压信号Vr的H电平的电位与高电位侧电源电位VDD相等。再有，设构成单位移位寄存器SR的各晶体管的阈值电压全部相等，将该值设为Vth。
首先，说明栅极线驱动电路30进行顺方向移位的动作的情况。此时，电压信号发生器32以第一电压信号Vn为H电平(VDD)，以第二电压信号Vr为L电平(VSS)。即，在顺方向移位时，晶体管Q3作为将节点N1充电(上拉)的晶体管起作用，晶体管Q4作为将节点N1放电(下拉)的晶体管起作用。
首先，作为初期状态，节点N1为L电平(VSS)，节点N2为H电平(VDD-Vth)(下面将该状态称作“复位状态”)。再有，时钟端子CK(时钟信号CLK)、第一输入端子IN1(前级的输出信号Gk -1)及第二输入端子IN2(下一级输出信号Gk+1)都为L电平。在该复位状态下，晶体管Q1截止(遮断状态)，晶体管Q2为接通(导通状态)，因此，输出端子OUT(输出信号Gk)与时钟端子CK(时钟信号CLK)的电平无关而保持在L电平。即，该单位移位寄存器SRk连接的栅极线GLk处于非选择状态。
从该状态起，当前级的单位移位寄存器SRk-1的的输出信号Gk-1(第一级时作为启动脉冲的第一控制脉冲STn)为H电平时，其被输入到该单位移位寄存器SRk第一输入端子IN1，晶体管Q3接通，节点N1成为H电平(VDD)。据此，晶体管Q7接通，因此，节点N2成为L电平(VSS)。这样，在节点N1为H电平，节点N2为L电平的状态(下面将该状态成为“置位状态”)下，晶体管Q1接通，晶体管Q2截止。然后，当前级输出信号Gk-1返回L电平时，晶体管Q3截止，但节点N1成为浮动状态的H电平，因此，该置位状态被维持。
之后，输入时钟端子CK的时钟信号CLK为H电平，但由于此时晶体管Q1为接通，晶体管Q2为截止，因此，与此相伴输出端子OUT的电平上升。另外，通过介于晶体管Q1的栅极·沟道间电容的耦合，浮动状态的节点N1的电平升压特定的电压。因此，即使输出端子OUT的电平上升，也能够将晶体管Q1的驱动能力保持的较大，因此，输出信号Gk的电平随时钟端子CK的电平而变化。特别是在晶体管Q1的栅极·源极间电压非常大时，晶体管Q1在非饱和区域进行动作(非饱和动作)，因此，没有阈值电压量的损失，而输出端子OUT上升到与时钟信号CLK相同的电平。因此，只是在时钟信号CLK为H电平的期间，输出信号Gk为H电平，将栅极线GLk激活而构成选择状态。
然后，当时钟信号CLK返回L电平时，输出信号Gk随之也成为L电平，栅极线GLk放电，返回非选择状态。
由于输出信号Gk输入第一输入端子IN1，故之后在时钟信号/CLK为H电平的定时，下一级的输出信号Gk+1成为H电平。这样，由于该单位移位寄存器SRk的晶体管Q4接通，因此，节点N1成为L电平。据此，晶体管Q7截止，节点N2成为H电平。即，返回晶体管Q1截止、晶体管Q2接通的复位状态。
然后，当下一级输出信号Gk+1返回L电平时，晶体管Q4截止，此时晶体管Q3也截止，因此，节点N1成为浮动状态，维持该L电平。直到将信号输入到第一输入端子IN1为止继续该状态，该单位移位寄存器SRk维持复位状态。
将以上的顺方向移位的动作进行总结，单位移位寄存器SR在信号(启动脉冲或前级的输出信号Gk-1)未输入第一输入端子IN1期间维持复位状态。在复位状态下，晶体管Q1截止，晶体管Q2接通，因此，输出端子OUT(栅极线GLk)维持低阻抗的L电平(VSS)。而且，当向第一输入端子IN1输入信号时，单位移位寄存器SR切换为置位状态。在置位状态下，晶体管Q1接通，晶体管S2截止，因此，在时钟端子CK的信号(时钟信号CLK)成为H电平的期间，输出端子OUT成为H电平，将输出信号Gk输出。然后，当向第二输入端子IN2输入信号(下一级输出信号Gk+1或结束脉冲)时，返回原来的复位状态。
如图2所示，纵向连接这样动作的多个单位移位寄存器SR，构成栅极线驱动电路30后，作为输入第一级单位移位寄存器SR1的第一输入端子IN1的启动脉冲的第一控制脉冲STn，如图4所示的时间图，在与时钟信号CLK，/CLK同步的定时进行移位，同时与单位移位寄存器SR2、SR3...一起顺序传递。由此，栅极线驱动电路30可在规定的扫描周期按该顺序驱动栅极线GL1、GL2、GL3...。
再有，在顺方向移位的情况下，如图4所示，最后级的单位移位寄存器SRn输出输出信号Gn之后，需要将作为结束脉冲的第二控制脉冲STr输入该单位移位寄存器SRn的第二输入端子IN2。由此，该单位移位寄存器SRn返回置位状态。
另一方面，在栅极线驱动电路30进行反方向移位的动作时，电压信号发生器32将第一电压信号Vn设为L电平(VSS)，将第二电压信号Vr设为H电平(VDD)。即，在反方向移位的情况下，与顺方向移位时相反，晶体管Q3作为将节点N1放电(下拉)的晶体管起作用，晶体管Q4作为将节点N1充电(上拉)的晶体管起作用。另外，第二控制脉冲STr作为启动脉冲输入最后级的单位移位寄存器SRn的第二输入端子IN2，第一控制脉冲STn作为结束脉冲输入第一级的单位移位寄存器SR1的第一输入端子IN1。如上，在各级的单位移位寄存器SR中，晶体管Q3及晶体管Q4的动作在顺方向移位时交互替换。
因此，在反方向移位时，单位移位寄存器SR在未向第二输入端子IN2输入信号(启动脉冲或下一级输出信号Gk+1)期间，维持复位状态。在复位状态下，晶体管Q1截止，晶体管Q2接通，因此，输出端子OUT(栅极线GLk)维持在低阻抗的L电平(VSS)。而且，当向第二输入端子IN2输入信号时，单位移位寄存器SR切换为置位状态。在置位状态下，晶体管Q1接通，晶体管Q2截止，因此，在时钟端子CK的信号(时钟信号CLK)为H电平的期间，输出端子OUT成为H电平，输出输出信号Gk。然后，当向第一输入端子IN1输入信号(前级的输出信号Gk-1或结束脉冲)时，返回原来的复位状态。
如图2所示，纵向连接这样动作的多个单位移位寄存器SR，构成栅极线驱动电路30后，作为输入最后级(第n级)的单位移位寄存器SRn的第二输入端子IN2的启动脉冲的第二控制脉冲STr如图5所示的时间图，在与时钟信号CLK，/CLK同步的定时进行移位，同时与单位移位寄存器SRn-1、SRn-2...一起顺序传递。由此，栅极线驱动电路30可在规定的扫描周期按该顺序即与顺方向成反方向的顺序驱动栅极线GLn、GLn-1、GLn-2...。
再有，在反方向移位的情况下，如图5所示，第一级的单位移位寄存器SR1输出输出信号G1之后，需要将作为结束脉冲的第一控制脉冲STn输入该单位移位寄存器SR1的第一输入端子IN1。由此，该单位移位寄存器SR1返回置位状态。
另外，在上述例子中，示例了多个单位移位寄存器SR基于2相时钟动作的例子，但也可以使用3相时钟信号动作。该情况下，只要构成图6所示的栅极线驱动电路30即可。
该情况下的时钟发生器31输出相位各不相同的3相时钟即时钟信号CLK1、CLK2、CLK3。为向各单位移位寄存器SR的时钟端子CK输入与其前后邻接的单位移位寄存器SR不同的时钟信号，而输入该时钟信号CLK1、CLK2、CLK3中之一。这些时钟信号CLK1、CLK2、CLK3通过改变程序或配线的连接，可使成为H电平的顺序根据使信号移位的方向改变。例如，在顺方向移位时，按CLK1、CLK2、CLK3、CLK1、...的顺序成为H电平，在反方向移位时，按CLK3、CLK2、CLK1、CLK3、...的顺序成为H电平。
即使在栅极线驱动电路30如图6所示那样构成的情况下，由于各单位移位寄存器SR的动作与上面说明的图2的情况相同，故省略在此的说明。
在图2及图6所示那样构成的栅极线驱动电路30中，例如在顺方向移位时，各单位移位寄存器SR如果不是自身的下一级单位移位寄存器SR至少动作一次之后，则不能成为复位状态(即上述的初期状态)。相反，在反方向移位时，各单位移位寄存器SR如果不是自身的前级单位移位寄存器SR至少动作一次之后，则不能成为复位状态。各单位移位寄存器SR若不经过复位状态，则不能进行通常的动作。因此，在通常动作之前，需要进行将虚拟输入信号从单位移位寄存器SR的第一级传递到最后级(或从最后级到第一级)的虚拟动作。或者，也可以在各单位移位寄存器SR的节点N2和第二电源端子S2(高电位侧电源)之间另外设置复位用晶体管，并在通常动作之前进行强制地给节点N2充电的复位动作。但是，该情况需要另外设置复位用的信号线。
下面，对本发明的双向移位寄存器进行说明。图7是表示实施例1的双向单位移位寄存器SR的构成的电路图。如同图所示，该单位移位寄存器SR的输出级也由在输出端子OUT与时钟端子CK之间连接的晶体管Q1、和在输出端子OUT与第一电源端子S1之间连接的晶体管Q2构成。即，晶体管Q1是将输入时钟端子CK的时钟信号供给输出端子OUT的第一晶体管，晶体管Q2是将输出端子OUT放电的第二晶体管。在此，也将连接晶体管Q1的栅极(控制电极)的节点(第一节点)定义为节点N1、将连接晶体管Q2的栅极的节点(第二节点)定义为节点N2。
另外，在节点N1和第一电压信号端子T1之间连接有栅极与第一输入端子IN1连接的晶体管Q3，在节点N1和第二电压信号端子T2之间连接有栅极与第二输入端子IN2连接的晶体管Q4。即，晶体管Q3是基于输入到第一输入端子IN1的信号(第一输入信号)，将第一电压信号Vn供给节点N1的第三晶体管。另外，晶体管Q4是基于输入到第二输入端子IN2的信号(第二输入信号)，将第二电压信号Vr供给节点N1的第四晶体管。
在节点N2和第二电压端子S2之间连接有二极管连接的晶体管Q6，在节点N2和第一电源端子S1之间连接有栅极与节点N1连接的晶体管Q7。晶体管Q7被设定为驱动能力(流过电流的能力)比晶体管Q6大许多，这些晶体管Q6、Q7构成以节点N1为输入端，以节点N2为输出端的比例型变换器。
以上的构成与图3的电路相同，但本实施例的双向单位移位寄存器SR还具备连接在节点N1和第二电压信号端子T2之间、且具有与节点N1连接的栅极的晶体管Q5。
说明图7的双向单位移位寄存器SR的动作。该动作大致与图3相同，但为具体地表示本发明的效果，使用图8的时间图进行说明。
在此，以第k级的单位移位寄存器SRk的动作为代表进行说明。另外，为便于说明，向该单位移位寄存器SRk的时钟端子CK输入时钟信号CLK。另外，将该单位移位寄存器SRk的输出信号定义为Gk，将其前级(第k-1级)的单位移位寄存器SRk-1的输出信号定义为Gk -1，将下一级(第k+1级)的单位移位寄存器SRk+1的输出信号定义为Gk+1。进而假设时钟信号CLK，/CLK、第一电压信号Vn、第二电压信号Vr的H电平的电位与高电位侧电源电位VDD相等，假设各晶体管的阈值电压也全部相等，将该值设为Vth。
对栅极线驱动电路30进行顺方向移位动作的情况进行说明。即，电压信号发生器32生成的第一电压信号Vn为H电平(VDD)，第二电压信号Vr为L电平(VSS)。
首先，作为初期状态，假设节点N1为L电平(VSS)，节点N2为H电平(VDD-Vth)的复位状态，时钟端子CK(时钟信号CLK)、第一输入端子IN1(前级的输出信号Gk-1)及第二输入端子IN2(下一级的输出信号Gk+1)都为L电平。在复位状态下，晶体管Q1截止，晶体管Q2接通，因此，输出端子OUT(输出信号Gk)与时钟端子CK(时钟信号CLK)的电平无关而保持在L电平。
从该状态起，当在时刻t0，时钟信号CLK为L电平，之后，在时刻t1，时钟信号/CLK为H电平，同时前级的单位移位寄存器SRk-1的输出信号Gk-1(第一级时作为启动脉冲的第一控制脉冲STn)为H电平时，其被输入该单位移位寄存器电路SRk的第一输入端子IN1，且晶体管Q3接通。在时刻t1之前，节点N2为H电平，因此，晶体管Q5也接通，但晶体管Q3的驱动能力被设定为比晶体管Q5的大许多，晶体管Q3的接通电阻比晶体管Q5的接通电阻低许多，因此，节点N1的电平上升。
由此，晶体管Q7开始接通，节点N2的电平下降。这样，晶体管Q5的电阻变高，节点N1的电平迅速上升，晶体管Q7充分接通。其结果是，节点N2变为L电平(VSS)，晶体管Q5截止，节点N1变为H电平(VDD-Vth)。即，该单位移位寄存器SRk变为置位状态。
然后，在时刻t2，时钟信号/CLK变为L电平，此时，前级的输出信号Gk-1返回L电平。这样，晶体管Q3截止，但节点N1成为浮动状态的H电平，因此，该置位状态被维持。
在置位状态下，晶体管Q1接通，晶体管Q2截止，因此，当在之后的时刻t3，时钟信号CLK变为H电平时，输出端子OUT的电平随之上升。此时，由于经由晶体管Q1的栅极·沟道间电容的耦合，浮动状态的节点N1的电平升压特定的电压。由此，由于晶体管Q1的驱动能力增大，故输出信号Gk的电平随时钟端子CK的电平变化。因此，在时钟信号CLK为H电平的期间，输出信号Gk为H电平(VDD)，栅极线GLk被激活，成为选择状态。
而且，当在时刻t4，时钟信号CLK返回L电平时，输出信号Gk也随之变为L电平，栅极线GLk放电，返回非选择状态。
由于输出信号Gk输入下一级的第一输入端子IN1，故之后在时钟信号/CLK成为H电平的时刻t5，下一级的输出信号Gk+1成为H电平。这样，该单位移位寄存器SRk的晶体管Q4接通，节点N1成为L电平，据此，由于晶体管Q7为截止，故节点N2成为H电平。即，返回到晶体管Q1截止、晶体管Q2接通的复位状态。此时，在本实施例的单位移位寄存器SRk中，晶体管Q5接通。
而且，当在时刻t6下一级输出信号Gk+1返回L电平时，晶体管Q4截止，但节点N2继续为H电平，因此，晶体管Q5保持接通，节点N1以低阻抗维持L电平。该状态继续到将信号输入第一输入端子IN1为止，该单位移位寄存器SRk维持复位状态。
如上所述，在图3所示的现有电路中，晶体管Q4截止后，节点N1成为浮动状态的L电平，因此，当晶体管Q3中产生漏泄电流时，随之而来的电荷就蓄积在节点N1中，且该N1的电位逐渐上升。另外，通过经由晶体管Q1的漏极·栅极间的叠加电容的耦合，在时钟信号CLK成为H电平时，节点N1的电位上升。因此，在现有电路中，由于随着该漏泄电流的节点N1的电位上升及时钟信号CLK成为H电平时的节点N1的电位上升，从而晶体管Q1的栅极·源极间电压可能超过其阈值电压。这样，应截止的晶体管Q1接通，产生栅极线不需要激活的误动作这样的问题(上述第一问题点)。
与之相对，在图7的单位移位寄存器SR中，节点N1成为L电平的复位状态期间，晶体管Q5接通，节点N1以低阻抗维持VDD电平，因此，不会产生上述问题。因此，防止设于各像素的像素开关元件(有源晶体管)不需要的接通，且抑制显示装置上的显示不良产生。
另一方面，在栅极线驱动电路30进行反方向移位的动作时，电压信号发生器32将第一电压信号Vn设为L电平(VSS)，将第二电压信号Vr设为H电平(VDD)。另外，第二控制脉冲STr作为启动脉冲被输入最后级的单位移位寄存器SRn的第二输入端子IN2，第一控制脉冲STn作为结束脉冲被输入第一级的单位移位寄存器SR1的第一输入端子IN1。由此，在各单位移位寄存器SR中，晶体管Q3及晶体管Q4的动作与顺方向移位彼此替换，可进行反方向移位的动作。
即使晶体管Q3及晶体管Q4的动作彼此替换进行，单位移位寄存器SR的基本动作也与顺方向移位的情况相同，晶体管Q5也与顺方向移位的情况一样起作用。因此，即使在图7的单位移位寄存器SR进行反方向移位动作的情况下，也能够得到与上述的顺方向移位的情况相同的效果。
需要说明的是，在以上的说明中，如图2所示，利用双向单位移位寄存器SR构成栅极线驱动电路30，这是用2相时钟信号驱动的例子进行了说明，但本发明的应用不限于此。例如，对如图6所示那样构成栅极线驱动电路30，用3相时钟信号进行驱动的情况也可适用。
(实施例2)
图9是实施例2的双向单位移位寄存器SR的电路图。如同图所示，本实施例的单位移位寄存器SR的构成为，与图3的现有电路相比，还设有驱动能力较大的晶体管Q12及晶体管Q13。
晶体管Q12被连接在节点N2和第一电压信号端子T1之间，其栅极与第二输入端子IN2连接。即，晶体管Q12起着基于输入第二输入端子IN2的信号(第二输入信号)将第一电压信号Vn供给节点N2(第二节点)的作用。另外，晶体管Q13被连接在节点N2和第二电压信号端子T2之间，其栅极与第一输入端子IN1连接。即，晶体管Q13起着基于输入第一输入端子IN1的信号(第一输入信号)将第二电压信号Vr供给节点N2的作用。
图9的单位移位寄存器SR的动作基本上与图3的现有电路的相同，但也具有如下不同。在此，代表性地对第k级的单位移位寄存器SRK进行说明。
首先，假设顺方向移位的动作。此时，第一电压信号Vn为H电平，第二电压信号Vr为L电平。在图3的现有电路中，当向第一输入端子IN1输入前级的输出信号Gk-1(第一级时为作为启动启动脉冲的第一控制脉冲STn)时，晶体管Q3接通，节点N1成为H电平，由于晶体管Q7随之接通，从而节点N2成为L电平。在图9的单位移位寄存器SRk中，进行该动作的同时，驱动能力大的晶体管Q13接通，因此，节点N2高速成为L电平(VSS)。
另外，在图3的现有电路中，当向第二输入端子IN2输入下一级输出信号Gk+1(最后级时为作为结束脉冲的第二控制脉冲STr)时，晶体管Q4接通，节点N1成为L电平，由于晶体管Q7随之截止，从而节点N2成为H电平。与之相对，在图9的单位移位寄存器SRk中，进行该动作的同时，驱动能力大的晶体管Q12接通，因此，节点N2高速成为H电平(VDD-Vth)。
其次，假设反方向移位的动作。此时，第一电压信号Vn为L电平，第二电压信号Vr为H电平。在图9的单位移位寄存器SRk中，当向第二输入端子IN2输入下一级的输出信号Gk+1时，晶体管Q12接通，节点N2高速成为L电平(VSS)。另外，当向第一输入端子IN1输入前级的输出信号Gk-1时，晶体管Q13接通，因此，节点N2高速成为H电平(VDD-Vth)。
如上，根据本实施例，由于晶体管Q12、Q13的作用，节点N2的电平上升及下降高速化。特别是在单位移位寄存器SR从选择期间移向非选择期间时，节点N2的电平提前变为H电平，由此，晶体管Q2高速且充分地接通，因此，可抑制经由栅极线施加在输出端子OUT上的噪声的影响，可解决该噪声带来的误动作的问题(上述第四问题点)。
在图3的现有电路中，若也增大晶体管Q6的尺寸，增大其驱动能力，则可尽早地使节点N2成为H电平，从而可抑制噪声引起的误动作的问题。但是，晶体管Q6、Q7构成比例型变换器，因此，在晶体管Q6的尺寸大时，晶体管Q7接通，在使节点N2成为L电平时(相当于图8中的时刻t1～t5)，流过该变换器的贯通电流增大，功耗增大。
与之相对，在图9的单位移位寄存器SR中，可不增大晶体管Q6的尺寸，而尽早地使节点N2成为H电平，且不会产生功耗的增大。另外，可使节点N2高速成为H电平的效果是晶体管Q12、Q13的驱动能力越大其越高，但由于晶体管Q12、Q13不同时接通而不能形成贯通电流的经路，所以这样也几乎不会产生功耗的增加。
另外，本实施例中的晶体管Q6的驱动能力只要具有节点N2成为H电平后能够将节点N2维持在H电平的程度、即至少补偿在节点N2产生的漏泄电流的程度的驱动能力即可。即，也具有如下的优点，即：使晶体管Q6的驱动能力比目前小，且可减小由晶体管Q6、Q7构成的变换器中产生的贯通电流。
(实施例3)
图10是表示实施例3的双向单位移位寄存器的构成的电路图。如同图所示，实施例3的单位移位寄存器SR的构成为，对实施例1的单位移位寄存器SR(图7)还设有实施例2所示的驱动能力较大的晶体管Q12及晶体管Q13。
如实施例1中所说明，图7的电路例如在进行顺方向移位动作时作如下动作，在前级的输出信号Gk-1输入第一输入端子IN1时(图8中时刻t1)，使节点N1从L电平转移到H电平。但是，由于该动作从晶体管Q5接通的状态进行，因此，此时节点N1的电平难以上升。因此，节点N1的电平的上升速度可能减缓，成为妨碍动作高速化的问题。
与之相对，在本实施例的单位移位寄存器SR中，当向第一输入端子IN1输入前级的输出信号Gk-1时，驱动能力大的晶体管Q13接通，因此，晶体管N2马上成为L电平，晶体管Q5截止。由此，节点N1的电平较早地上升，因此，不会产生上述问题。即，根据本实施例，单位移位寄存器SR具备晶体管Q5，由此，可得到与实施例1相同的效果，并且，在该情况下，能够抑制节点N1的电平上升速度减缓。
需要说明的是，在反方向移位的情况下，在向第二输入端子IN2输入下一级输出信号Gk+1时，晶体管Q12接通，节点N2马上成为L电平，晶体管Q5截止。因此，得到与顺方向移位时相同的效果。
(实施例4)
图11是实施例4的双向单位移位寄存器SR的电路图。如同图所示，该单位移位寄存器SR的构成为，对图3的现有电路还设有晶体管Q3A、Q4A、Q8、Q9。
如图11所示，晶体管Q3经由晶体管Q3A与第一电压信号端子T1连接，晶体管Q4经由晶体管Q4A与第二电压信号端子T2连接。晶体管Q3A的栅极与晶体管Q3的栅极一样与第一输入端子IN1连接，晶体管Q4A的栅极具有与晶体管Q4的栅极连接的栅极。在此，将晶体管Q3和晶体管Q3之间的连接节点(第三节点)定义为节点N3，将晶体管Q4和晶体管Q4A之间的连接节点(第四节点)定义为节点N4。
在输出端子OUT和节点N3之间连接有使从输出端子OUT到节点N3的方向成为顺方向(流过电流的方向)而二极管连接的晶体管Q8(单向性的第一开关元件)。在输出端子OUT和节点N4之间连接有使从输出端子OUT到节点N4的方向成为顺方向而二极管连接的晶体管Q9(单向性的第一开关元件)。晶体管Q8在输出端子OUT成为H电平时(被激活时)，从输出端子OUT向节点N3流过电流，将该节点N3充电。同样，晶体管Q9在输出端子OUT成为H电平时，从输出端子OUT向节点N4流过电流，将该节点N4充电。即，这些晶体管Q8、Q9作为将节点N3、N4充电的充电电路起作用。
下面说明图11的双向单位移位寄存器SR的动作。图12是表示图11的单位移位寄存器SR顺方向移位时的动作的时间图。
在此，也以栅极线驱动电路30进行顺方向移位动作时的第k级单位移位寄存器SRk的动作为代表进行说明。即，电压信号发生器32生成的第一电压信号Vn为H电平(VDD)，第二电压信号Vr为L电平(VSS)。
首先，作为初期状态，假设节点N1为L电平(VSS)，节点N2为H电平(VDD-Vth)的复位状态，时钟端子CK(时钟信号CLK)、第一输入端子IN1(前级的输出信号Gk-1)及第二输入端子IN2(下一级的输出信号Gk+1)都为L电平。在复位状态下，晶体管Q1截止，晶体管Q2接通，因此，输出端子OUT(输出信号Gk)为L电平。
从该状态起，如果在时刻t0，时钟信号CLK成为L电平，之后，在时刻t1，时钟信号/CLK成为H电平，同时前级的单位移位寄存器SRk-1的输出信号Gk-1(第一级时为作为启动脉冲的第一控制脉冲STn)为H电平，则晶体管Q3、Q3A同时接通。因此，节点N1成为H电平(VDD-Vth)，随之晶体管Q7接通，节点N2成为L电平(VSS)。即，该单位移位寄存器SRk成为置位状态。另外，此时节点N3成为H电平(VDD-Vth)，但晶体管Q8作为以从输出端子OUT到节点N2的方向为顺方向的二极管起作用，因此，电流从点N3不流向输出端子OUT。
之后，在时刻t2，时钟信号/CLK成为L电平，此时前级的输出信号Gk-1返回L电平。这样，晶体管Q3、Q3A截止，但由于节点N1成为浮动状态的H电平，故该置位状态被维持下来。另外，节点N3也成为浮动状态的H电平。
在置位状态下，晶体管Q1接通，晶体管Q2截止，因此，当在下一时刻t3，时钟信号CLK成为H电平时，输出端子OUT的电平随之上升。此时，节点N1的电平升压特定的电压。由此，由于晶体管Q1的驱动能力增大，故输出信号Gk的电平随时钟端子CK的电平而变化。因此，在时钟信号CLK为H电平的期间，输出信号Gk成为H电平(VDD)。
如上所述，在图3的现有电路中，在节点N1升压时，在晶体管Q4的漏极·源极间施加高的电压，因此，在该晶体管Q4上产生漏泄电流，从而可能降低N1的电平。这样，就不能充分确保晶体管的驱动能力，会产生输出信号Gk的下降速度减缓的问题(上述第二问题点)。
与之相对，在图11的单位移位寄存器SR中，在节点N1升压时，即输出端子OUT成为H电平(VDD)时，二极管连接的晶体管Q9接通，节点N4的电平成为VDD-Vth。此时，晶体管Q4的栅极电位成为VSS，源极电位成为VDD-Vth，栅极相对于源极成为负偏置状态。因此，该晶体管Q4的漏极·源极间的漏泄电流被充分抑制，节点N1的电平降低被抑制。
因此，在下一时刻t4，时钟信号CLK成为L电平时，输出信号Gk随之提前转移到L电平，栅极线GLk高速放电，成为L电平。因此，各像素晶体管提前截止，像素内数据被重写下一线数据而产生的显示不良的产生被抑制。
其次，在时钟信号CLK成为H电平的时刻t5，下一级的输出信号Gk+1成为H电平。这样，该单位移位寄存器SRk的晶体管Q4、Q4A就接通，节点N1成为L电平。由于晶体管Q7随之截止，故节点N2成为H电平。即，返回到晶体管Q1截止，晶体管Q2接通的复位状态。此时，节点N4也成为L电平。
而且，当在时刻t6，下一级输出信号Gk+1返回到L电平时，晶体管Q4、Q4A截止，因此，节点N1及节点N4成为浮动状态的L电平。该状态持续到之后将信号输入到第一输入端子IN1为止，该电位移位寄存器SRk维持复位状态。
其次，假设反方向移位的动作。此时，第一电压信号Vn为L电平，第二电压信号Vr为H电平，因此，在图3的现有电路中，在节点N1升压时，在晶体管Q3的漏极·源极之间施加高的电压，因此，可能产生该漏泄电流。
与之相对，在图11的单位移位寄存器SRk进行反方向移位动作时，节点N1升压，电流经由晶体管Q8向节点N3流入，节点N3的电平成为VDD-Vth。此时，晶体管Q3的栅极电位为VSS，源极电位为VDD-Vth，栅极相对于源极成为负偏置的状态。因此，晶体管Q3的漏极·源极间的漏泄电流被充分地抑制，节点N1的电平降低被抑制。即，得到与顺方向移位时相同的效果。
需要说明的是，图11中表示了在图3的现有电路中设置了本实施例的晶体管Q3A、Q4A、Q8、Q9的构成，但本实施例中对于上述的实施例1～3(图7、图9、图10)等双向电位移位寄存器SR也可以适用。
(实施例5)
由非晶质硅TFT(a-Si TFT)构成栅极线驱动电路的移位寄存器的显示装置容易大面积化且生产性高，例如被广泛用于笔记本型PC的画面及大画面显示装置等。与其相反，可知a-Si TFT在栅极电极继续偏置时，阈值电压移位，对其驱动能力产生影响。
在实施例4的双向单位移位寄存器SR(图11)进行顺方向移位动作时，如图12所示，节点N3继续为正电位(VDD-Vth)。这意味着晶体管Q3A的栅极·源极间及栅极·漏极间两者都负偏置，导致晶体管Q3A的阈值电压朝负方向大幅度移位。当阈值电压朝负方向的移位持续时，晶体管实质上为常接通型，即使栅极·源极间的电压为0V，也会成为源极·漏极间流过电流的状态。这样，当晶体管Q3为常接通时，之后在该电位移位寄存器SR进行反方向移位动作时产生如下问题。
即，在实施例4的单位移位寄存器SR中，在第一电压信号Vn为L电平(VSS)的反方向移位时，用于在输出端子OUT成为H电平时(节点N1升压时)经由晶体管Q8将节点N3充电的电流流过。但是，由于晶体管Q3常接通，故该电流产生的电荷通过晶体管Q3A向第一输入端子IN1流出，使功耗增大。且由于不能将节点N3充分充电，故不能得到抑制晶体管Q3的漏泄电流的实施例4的效果。因此，在实施例5中提出可解决该问题的双向单位移位寄存器SR。
图13是表示实施例5的双向单位移位寄存器的构成的电路图。如同图所示，相对于实施例4的单位移位寄存器SR(图11)，在节点N3和第一电源端子S1(VSS)之间设置栅极与第二输入端子IN2连接的晶体管Q10，还在节点N4和第一电源端子S1之间设置栅极与第一输入端子IN1连接的晶体管Q11。即，晶体管Q11是基于输入第一输入端子IN1的信号(第一输入信号)将节点N2(第四节点)放电的晶体管，晶体管Q10是基于输入第二输入端子IN2的信号(第二输入信号)将节点N3(第三节点)放电的晶体管。
图14是表示实施例5的双向单位移位寄存器顺方向移位时的动作的时间图。该动作与图12所示的动作大致相同，因此，详细的说明省略，只对本实施例的特征部分进行说明。
在本实施例中，在时刻t5下一级的输出信号Gk+1成为H电平时，晶体管Q10接通，因此，在该定时晶体管N3在L电平(VSS)放电。当在下一时刻t6下一级的输出信号Gk+1返回L电平时，晶体管Q10截止，节点N3成为浮动状态，之后在前级的输出信号Gk-1达到H电平之前，节点N3持续维持在L电平。即，如图14所示，节点N3只是在时刻t3～t5的约1水平期间进行充电，晶体管Q3只是在该期间，在栅极·源极间及栅极·漏极间成为负偏置。因此，几乎不会产生晶体管Q3A的阈值电压的移位，从而防止了上述问题。
另外，在进行反方向移位的动作时，在前级输出信号Gk-1成为H电平时，晶体管Q11接通，节点N4向L电平(VSS)放电。其结果是，防止晶体管Q4A的栅极·源极间及栅极·漏极间继续为负偏置，晶体管Q4的阈值电压的移位几乎不会产生。即，得到与顺方向移位的情况相同的效果。
(实施例6)
图15是实施例6的双向单位移位寄存器SR的电路图。在实施例5中，将构成对节点N3、N4充电的充电电路的晶体管Q8、Q9的漏极与输出端子OUT连接，且该晶体管Q8、Q9作为二极管起作用。与之相对，在本实施例中，将这些晶体管Q8、Q9的漏极与供给规定的高电位侧电源电位VDD1的第三电源端子S3连接。
图15的单位移位寄存器SR的动作基本上与实施例5相同，得到与其相同的效果。但是，将节点N3及节点N4充电的电荷的供给源不是输出端子OUT处出现的输出信号，而是供给高电位侧电源电位VDD1的电源，在这一点上与实施例5不同。
根据本实施例，与实施例5的单位移位寄存器SR相比，输出端子OUT的负载电容减轻，因此，栅极线的充电速度提高。因此，可实现动作的高速化。
另外，向第三电源端子S3供给的高电位侧电源电位VDD也可以是与向第二电源端子S2供给的高电位侧电源电位VDD相同的电位。该情况下，也可以将第二电源端子S2和第三电源端子S3彼此连接，而作为一个电源端子构成。另外，在此说明了实施例5的变形例，但本实施例也可以适用于实施例4的单位移位寄存器SR(图11)。
(实施例7)
图16是表示实施例7的双向电位移位寄存器SR的构成的电路图。在实施例5中，将晶体管Q10、Q11的源极与供给低电位侧电源电位VSS的第一电源端子S1连接，但如图16所示，也可以将晶体管Q10的源极与供给第二电压信号Vr的第二电压信号端子T2连接，将晶体管Q11的源极与供给第一电压信号Vn的第一电压信号端子T1连接。
图16的单位移位寄存器SR的动作基本上与实施例5相同。即，例如在进行顺方向移位的动作时，第二电压信号Vr为L电平，因此，晶体管Q10与实施例5的情况一样可对使节点N3放电。另外，在进行反方向移位的动作时，第一电压信号Vn为L电平，因此，晶体管Q11与实施例5的的情况一样可使节点N4放电。
因此，在本实施例中，也能够得到与实施例5相同的效果。换言之，无论图13所示那样构成还是如图16所示那样构成，都可以得到实施例5的效果，因此，电路的布局设计自由度增加，能够有助于电路占有面积的缩小化。
需要说明的是，本实施例对于实施例6的单位移位寄存器SR(图15)也可以适用。
(实施例8)
上述实施例1～7的技术可分别彼此组合，可得到对应于该组合的效果。在本实施例中表示该组合的例子。
例如，图17是将实施例2(图9)和实施例4(图11)组合后的电路。另外，图18是将实施例1(图7)和实施例4(图11)组合后的电路。如上所述，实施例4是防止漏泄电流引起的节点N1电平降低的例子，在将实施例4和实施例1组合时，也有抑制晶体管Q5的漏泄电流的效果。因此，如图18所示，将晶体管Q5的源极经由晶体管Q5A与第一电源端子S1(VSS)连接，也可将晶体管Q5和晶体管Q5A之间的连接节点(节点N5)用输出信号Gk偏置。由此，在节点N1升压时，晶体管Q5的栅极相对于源极成为负偏置，因此，晶体管Q5的漏泄电流降低。
另外，图18中表示了节点N5上连接着输出端子OUT的构成，但节点N5的偏置方法不限于此。例如也可以应用实施例6的技术，如图19所示设置在节点N5和供给规定的高电位侧电源电位VDD1的第三电源端子S3之间连接的晶体管Q5B，将其栅极与输出端子OUT连接。根据该结构，在节点N1升压时，节点N5偏置为电位VDD1，得到与图18相同的效果。进而与图18的情况相比，由于输出端子OUT的负载电容减轻，故也得到栅极线的充电速度提高的优点。
另外，图20是将实施例1(图7)和实施例5(图13)组合后的电路，图21是将实施例1(图7)和实施例7(图16)组合后的电路。
另外，组合的实施例数量不限于两个，也可以组合三个以上的实施例。例如，图22是将实施例1(图7)、实施例2(图9)及实施例4(图11)组合的电路，图23是将实施例1(图7)、实施例2(图9)、实施例7(图16)组合的电路。
需要说明的是，在此仅图示了有代表性的组合，但也可以是上述以外的组合。
(实施例9)
以上所示的本发明的双向单位移位寄存器SR如图2及图6所示，通过纵向连接，可构成栅极线驱动电路30。但是，在图2及图6的栅极线驱动电路30中，例如在进行顺方向移位时，如图4所示，需要向最前级(单位移位寄存器SR1)的第一输入端子IN1输入作为启动脉冲的第一控制脉冲STn，然后，向最后级(单位移位寄存器SRn)的第二输入端子IN2输入作为结束脉冲的第二控制脉冲STr。另外，在进行反方向移位时，如图5所示，需要向最后级的第二输入端子IN2输入作为启动脉冲的第二控制脉冲STr，然后向最前级的第一输入端子IN1输入作为结束脉冲的第一控制脉冲STn。
即，在图2及图6的栅极线驱动电路30进行动作时，需要启动脉冲和结束脉冲这两种控制脉冲。因此，在控制这种栅极线驱动电路30的动作的驱动控制装置中，采用不仅搭载了启动脉冲的输出电路，而且还搭载了结束脉冲的输出电路的构成，从而导致成本上升的问题(上述的第三问题点)。因此，实施例9中提出只用启动脉冲即可进行动作的双向移位寄存器。
图24～图26是表示实施例9的栅极线驱动电路30的构成的图。如图24的框图所示，本实施例的栅极线驱动电路30也利用由多级构成的双向移位寄存器构成，其多级中，在驱动栅极线GL1的最前级的单位移位寄存器SR1的再前级设置作为第一虚拟级的第一虚拟移位寄存器SRD1，还在驱动栅极线GLn的最后级的单位移位寄存器SRn的再下一级设置作为第二虚拟级的第二虚拟移位寄存器SRD2。即，栅极线驱动电路30由含有先头的第一虚拟级及最后末尾级的第二虚拟级的多级构成。另外，该栅极线驱动电路30的各级也可以为上述各实施例的双向单位移位寄存器SR中之一，另外，也可以应用图3所示的现有结构。
如图24所示，向(除作为第一虚拟级的第一虚拟移位寄存器SRD1之外)最前级的单位移位寄存器SR1的第一输入端子IN1输入第一控制脉冲STn，由此也向后级(单位移位寄存器SR2～第二虚拟移位寄存器SRD2)的第一输入端子IN1输入自身的前级的输出信号。而且，向第一虚拟移位寄存器SRD1的第一输入端子IN1输入上述的第二控制脉冲STr。
另外，向(除作为第二虚拟级的第二虚拟移位寄存器SRD2之外)最后级的第二输入端子IN2输入第二控制脉冲STr，由此也向前级(单位移位寄存器SRn-1～第一虚拟移位寄存器SRD1)的第二输入端子IN2输入自身的下一级输出信号。而且，向第二虚拟移位寄存器SRD2的第二输入端子IN2输入上述的第一控制脉冲STn。
在本实施例中，最前级的单位移位寄存器SR1、最后级的单位移位寄存器SRn、第一虚拟移位寄存器SRD1及第二虚拟移位寄存器SRD2分别具有规定的复位端子RST1、RST2、RST3、RST4。如图24所示，向单位移位寄存器SR1的复位端子RST1输入第一虚拟移位寄存器SRD1的输出信号D1，向单位移位寄存器SRn的复位端子RST2输入第二虚拟移位寄存器SRD2的输出信号D2，向第一虚拟移位寄存器SRD1的复位端子RST3输入第一控制脉冲STn，向第二虚拟移位寄存器SRD2的复位端子RST4输入第二控制脉冲STr。这些单位移位寄存器SR1、单位移位寄存器SRn、第一虚拟移位寄存器SRD1及第二虚拟移位寄存器SRD2的构成为，当向各复位端子RST1、RST2、RST3、RST4输入信号时，其成为复位状态(节点N1为L电平，节点N2为H电平的状态)(详细后述)。
在以下的说明中，假设构成栅极线驱动电路30的各双向移位寄存器的各级具有实施例1的双向移位寄存器SR(图7)的构成。如上所述，最前级的单位移位寄存器SR1、最后级的单位移位寄存器SRn、第一虚拟移位寄存器SRD1及第二虚拟移位寄存器SRD2具有与其他级不同的构成，但他们也可以分别含有实施例1的双向单位移位寄存器SR的构成。
图25是本实施例的栅极线驱动电路30的第一虚拟移位寄存器SRD1及单位移位寄存器SR1的具体的电路图，图26是单位移位寄存器SRn及第二虚拟移位寄存器SRD2的具体电路图。
首先，关注图25的单位移位寄存器SR1，该单位移位寄存器SR1除将晶体管Q3D与晶体管Q3并联连接之外，具有与图7相同的构成。该晶体管Q3D的栅极与上述复位端子RST1连接。
同样，第一虚拟移位寄存器SRD1除将晶体管Q4D与晶体管Q4并联连接之外，具有与图7相同的构成。该晶体管Q4D的栅极与上述复位端子RST3连接。
另外，关注图26的单位移位寄存器SRn，该单位移位寄存器SRn除将晶体管Q4D与晶体管Q4并联连接之外，具有与图7相同的构成(即与第一虚拟移位寄存器SRD1相同的构成)。该晶体管Q4D的栅极与上述复位端子RST2连接。
同样，第二虚拟移位寄存器SRD2除将晶体管Q3D与晶体管Q3并联连接之外，具有与图7相同的构成(即，与单位移位寄存器SR1相同的电路结构)。该晶体管Q3D的栅极与上述复位端子RST4连接。
说明本实施例的栅极线驱动电路30的动作。首先说明进行顺方向移位时的动作。在顺方向移位时，将电压信号发生器32供给的第一电压信号Vn设为H电平，将第二电压信号Vr设为L电平。即，该情况下，第一虚拟移位寄存器SRD1的晶体管Q4D及单位移位寄存器SRn的晶体管Q4D以将各节点N1放电的方式进行动作。另外，为了便于说明，单位移位寄存器SR1～SRn已成为复位状态(节点N1为L电平，节点N2为H电平的状态)。
图27是表示本实施例的栅极线驱动电路30的顺方向移位时的动作的时间图。如图27所示，在顺方向移位时，在规定的定时将作为启动脉冲的第一控制脉冲STn输入最前级的单位移位寄存器SR1的第一输入端子IN1。由此，单位移位寄存器SR1成为置位状态(节点N1为H电平，节点H2为L电平的状态)。另一方面，第二控制脉冲STr未被激活，而维持L电平。
第一控制脉冲STn(启动脉冲)也被输入第一虚拟移位寄存器SRD1的复位端子RST3及第二虚拟移位寄存器SRD2的第二输入端子IN2。因此，在第一虚拟移位寄存器SRD1中，晶体管Q4D接通，节点N1成为L电平，该第一虚拟移位寄存器SRD1成为复位状态。因此，第一虚拟移位寄存器SRD1的输出信号D1成为L电平，单位移位寄存器SR1的晶体管Q3D截止。
另外，在第二虚拟移位寄存器SRD2中，晶体管Q4接通，据此N1成为L电平，该第二虚拟移位寄存器SRD2也成为复位状态。因此，第二虚拟移位寄存器SRD2的输出信号D2也成为L电平，单位移位寄存器SR1的晶体管Q3D截止。
然后，通过与实施例1相同的顺方向移位的动作，与时钟信号CLK，/CLK同步，如图27所示，顺序传递向单位移位寄存器SR1～SRn及第二虚拟移位寄存器SRD2，这些输出信号G1、G2、G3、...Gn、D2顺序成为H电平。
由图27可知，第二虚拟移位寄存器SRD2的输出信号D2在最后级的单位移位寄存器SRn输出输出信号Gn之后成为H电平。该输出信号D2被输入单位移位寄存器SRn的复位端子RST2，晶体管Q3D接通，使该单位移位寄存器SRn成为复位的状态。即，输出信号D2作为将最后级的单位移位寄存器SRn设为复位状态的启动脉冲起作用。需要说明的是，第二虚拟移位寄存器SRD2通过下一帧的作为启动脉冲的第一控制脉冲STn成为复位状态，因此，即使在下一帧，也能够进行相同的动作。
这样，在本实施例的栅极线驱动电路30进行顺方向移位的动作时，只需要启动脉冲(第一控制脉冲STn)，而不需要结束脉冲。
其次，说明进行反方向移位时的动作。在反方向移位时，第一电压信号Vn为L电平，第二电压信号Vr为H电平。即，该情况下，单位移位寄存器SR1的晶体管Q3D及第二虚拟移位寄存器SRD2的晶体管Q3D按照将各节点N1放电的方式动作。在此，单位移位寄存器SR1～SRn已成为复位状态(节点N1为L电平，节点N2为H电平的状态)。
图28是表示本实施例的栅极线驱动电路30的反方向移位时的动作的时间图。如图28所示，在反方向移位时，在规定的定时将作为启动脉冲的第二控制脉冲STr输入最后级的单位移位寄存器SRn的第二输入端子IN2。由此，单位移位寄存器SRn成为置位状态(节点N1为H电平，节点N2为L电平的状态)。另一方面，第一控制脉冲STn未被激活，而维持在L电平。
第二控制脉冲STr(启动脉冲)也被输入第一虚拟移位寄存器SRD1的第一输入端子IN1及第二虚拟移位寄存器SRD2的复位端子RST4。因此，在第一虚拟移位寄存器SRD1中，晶体管Q3接通，节点N1成为L电平，该第一虚拟移位寄存器SRD1成为复位状态。因此，第一虚拟移位寄存器SRD1的输出信号D1成为L电平，单位移位寄存器SR1的晶体管Q3D截止。
另外，在第二虚拟移位寄存器SRD2中，晶体管Q3D接通，节点N1成为L电平，该第二虚拟移位寄存器SRD2也成为复位状态。因此，第二虚拟移位寄存器SRD2的输出信号D2成为L电平，单位移位寄存器SRn的晶体管Q4D截止。
然后，通过与实施例1相同的反方向移位的动作，与时钟信号CLK，/CLK同步，如图28所示，顺序传递向单位移位寄存器SRn～SR1及第一虚拟移位寄存器SRD1，这些输出信号Gn、Gn-1、Gn-2、...G1、D1顺序成为H电平。
由图28可知，第一虚拟移位寄存器SRD1的输出信号D1在最前级的单位移位寄存器SR1输出输出信号G1之后成为H电平。该输出信号D1被输入单位移位寄存器SR1的复位端子RST1，成为其晶体管Q3接通，该单位移位寄存器SR1复位的状态。即，输出信号D1作为将最前级的单位移位寄存器SR1设为复位状态的结束脉冲起作用。需要说明的是，第一虚拟移位寄存器SRD1通过下一帧的作为启动脉冲的第二控制脉冲STr成为复位状态，因此，即使在下一帧，也能够进行相同的动作。
这样，在本实施例的栅极线驱动电路30进行反方向移位的动作时，也只需要启动脉冲(第二控制脉冲STr)，而不需要结束脉冲。
如上，根据本实施例，在双向移位寄存器中，可不适用结束脉冲而只用启动脉冲进行顺方向移位及反方向移位的动作。即，控制栅极线驱动电路30的动作的驱动控制装置只要仅具有启动脉冲的输出电路即可，因此，可解决成本上升的问题(上述的第三问题点)。
另外，如上所述，设于本实施例的双向移位寄存器的单位移位寄存器SR1、SRn、第一及第二虚拟移位寄存器SRD1、SRD2上的晶体管Q3D或晶体管Q4D进行将各节点N1放电的动作。在将各单位移位寄存器SR的节点N1放电时，将其与充电的情况相比，不仅能够大幅度确保驱动能力(流过电流的能力)，而且还不要求高速性。因此，晶体管Q3D、Q4D的尺寸也可以比晶体管Q3、Q4的尺寸小，例如也可以为1/10左右。另外，在晶体管Q3D、Q4D的尺寸大时，节点N1的寄生电容增大，因此，时钟信号CLK或/CLK带来的节点N1的升压作用减小。因此，导致晶体管Q1的驱动能力降低，故某种程度上优选尺寸较小的晶体管。
在以上的说明中，双向移位寄存器的各级具有实施例1的单位移位寄存器SR的构成，但如上所述，适用于本实施例的双向单位移位寄存器SR也可以为上述各实施例的双向单位移位寄存器SR中之一，另外，也可以应用图3所示的现有结构。
即使在这种情况下，也可以在最前级的单位移位寄存器SR1上设置与晶体管S3并联连接的晶体管Q3D，在最后级的单位移位寄存器SRn上设置与晶体管Q4并联连接的晶体管Q4D，在第一虚拟移位寄存器SRD1上设置与晶体管Q4并联连接的晶体管Q4D，在第二虚拟移位寄存器SRD2上设置与晶体管Q3并联连接的晶体管Q3D。
但是，例如实施例4(图11)及实施例5(图13)所示，在晶体管Q3经由晶体管Q3A与第一电压信号端子T1连接，晶体管Q4经由晶体管Q4A与第二电压信号端子T2连接时，也需要对晶体管Q3A、Q4A并联追加晶体管。
图29及图30表示将实施例4(图11)的单位移位寄存器SR应用在本实施例的栅极线驱动电路30的各级的例子。如图29所示，在最前级的单位移位寄存器SR1中，与晶体管Q3、Q3A分别并联地设置晶体管Q3D、Q4D，将该两者的栅极一起连接在复位端子RST1上。在第一虚拟移位寄存器SRD1中，与晶体管Q4、Q4A分别并联地设置晶体管Q4D、Q4AD，将该两者的栅极一起连接在复位端子RST3上。
另外，如图30所示，在最后级的单位移位寄存器SRn中，与晶体管Q4、Q4D分别并联地设置晶体管Q4D、Q4AD，将该两者的栅极一起连接在复位端子RST2上。在第二虚拟移位寄存器SRD2中，与晶体管Q3、Q3A分别并联地设置晶体管Q3D、Q3AD，将其两者的栅极一起连接在复位端子RST4上。根据这样的构成，与上述相同，可只通过启动脉冲进行顺方向移位及反方向移位的动作。
该情况下，由于晶体管Q3D、Q3AD、Q4D、Q4AD分别进行将节点N1的电平放电的动作，故它们的尺寸最好比晶体管Q3、Q3A、Q4、Q4A小，例如也可以为1/10左右。另外，在晶体管Q3D、Q3AD、Q4D、Q4DA的尺寸大时，节点N1的寄生电容增大，因此，基于时钟信号CLK或/CLK的节点N1的升压作用减小，导致晶体管Q1的驱动能力降低。因此，某种程度上优选尺寸较小的晶体管。

Claims (27)

1.一种移位寄存器电路，其特征在于，具备：
第一及第二输入端子、输出端子以及时钟端子；
第一晶体管，将输入到所述时钟端子的时钟信号，供给所述输出端子；
第二晶体管，将所述输出端子进行放电；
输入第一电压信号的第一电压信号端子及输入与所述第一电压信号互补的第二电压信号的第二电压信号端子；
第三晶体管，具有接受输入到所述第一输入端子的第一输入信号的控制电极，并连接在所述第一电压信号端子和第一节点之间，其中，所述第一节点是用于与所述第一晶体管的控制电极进行连接的节点；
第四晶体管，具有接受输入到所述第二输入端子的第二输入信号的控制电极，并连接在所述第二电压信号端子和所述第一节点之间；
第五晶体管，具有连接到第二节点的控制电极，并对所述第一节点进行放电，其中，所述第二节点是用于与所述第二晶体管的控制电极进行连接的节点；以及
变换器，由恒定电位的电源进行驱动，并以所述第一节点为输入端，以所述第二节点为输出端，
通过切换所述第一电压信号及所述第二电压信号的电平，来切换信号的移位方向。
2.如权利要求1所述的移位寄存器电路，其特征在于，还具备：
第六晶体管，具有接受所述第一输入信号的控制电极，并连接在所述第二电压信号端子与所述第二节点之间；和
第七晶体管，具有接受所述第二输入信号的控制电极，并连接在所述第一电压信号端子和所述第二节点之间。
3.如权利要求1所述的移位寄存器电路，其特征在于，
所述第三晶体管经由第八晶体管与所述第一电压信号端子连接，其中，所述第八晶体管具有接受所述第一输入信号的控制电极，
所述第四晶体管经由第九晶体管与所述第二电压信号端子连接，其中，所述第九晶体管具有接受所述第二输入信号的控制电极，
该移位寄存器电路还具备：
充电电路，该充电电路在所述输出端子被激活时，对所述第三晶体管和所述第八晶体管的连接节点即第三节点、以及所述第四晶体管和所述第九晶体管的连接节点即第四节点进行充电。
4.如权利要求3所述的移位寄存器电路，其特征在于，
所述充电电路包括：
连接在所述输出端子和所述第三节点之间，且将从所述输出端子向所述第三节点的方向变为顺方向的单方向性的第一开关元件；和
连接在所述输出端子和所述第四节点之间，且将从所述输出端子向所述第四节点的方向变为顺方向的单方向性的第二开关元件。
5.如权利要求3所述的移位寄存器电路，其特征在于，还具备：
第十晶体管，基于所述第一输入信号，将所述第四节点进行放电；和
第十一晶体管，基于所述第二输入信号，将所述第三节点进行放电。
6.一种移位寄存器电路，其由多级构成，其特征在于，
其各级是权利要求1～权利要求5中任一项所述的移位寄存器电路，
向最前级的所述第一输入端子输入规定的第一控制脉冲，由此也向后级的所述第一输入端子输入自身的前级的输出信号，
向最后级的所述第二输入端子输入规定的第二控制脉冲，由此也向前级的所述第二输入端子输入自身的下一级的输出信号。
7.一种移位寄存器电路，其由含有先头的第一虚拟级及最后末尾的第二虚拟级的多级构成，其特征在于，
其各级是权利要求1～权利要求5中任一项所述的移位寄存器电路，
向除所述第一虚拟级之外的最前级的所述第一输入端子输入规定的第一控制脉冲，由此也向后级的所述第一输入端子输入自身的前级的输出信号，
向除所述第二虚拟级之外的最后级的所述第二输入端子输入规定的第二控制脉冲，由此也向前级的所述第二输入端子输入自身的下一级的输出信号，
所述最前级还具备：
第十二晶体管，基于所述第一虚拟级的输出信号，将该最前级的所述第一节点进行放电，
所述最后级还具备：
第十三晶体管，基于所述第二虚拟级的输出信号，将该最后级的所述第一节点进行放电。
8.如权利要求7所述的移位寄存器电路，其特征在于，
所述第一虚拟级还具备：
第十四晶体管，向所述第一输入端子输入所述第二控制脉冲，并基于所述第一控制脉冲，将该第一虚拟级的所述第一节点进行放电，
所述第二虚拟级还具备：
第十五晶体管，向所述第二输入端子输入所述第一控制脉冲，并基于所述第二控制脉冲，将该第二虚拟级的所述第一节点进行放电。
9.一种图像显示装置，其中，作为栅极线驱动电路具备由多级构成的移位寄存器电路，其特征在于，
其各级具备：
第一及第二输入端子、输出端子以及时钟端子；
第一晶体管，将输入到所述时钟端子的时钟信号，供给所述输出端子；
第二晶体管，将所述输出端子进行放电；
输入第一电压信号的第一电压信号端子及输入与所述第一电压信号互补的第二电压信号的第二电压信号端子；
第三晶体管，具有接受输入到所述第一输入端子的第一输入信号的控制电极，并连接在所述第一电压信号端子和第一节点之间，其中，所述第一节点是用于与所述第一晶体管的控制电极进行连接的节点；
第四晶体管，具有接受输入到所述第二输入端子的第二输入信号的控制电极，并连接在所述第二电压信号端子和所述第一节点之间；
第五晶体管，具有连接到第二节点的控制电极，并对所述第一节点进行放电，其中，所述第二节点是用于与所述第二晶体管的控制电极进行连接的节点；以及
变换器，由恒定电位的电源进行驱动，并以所述第一节点为输入端，以所述第二节点为输出端，
通过切换所述第一电压信号及所述第二电压信号的电平，来切换信号的移位方向，
向最前级的所述第一输入端子输入规定的第一控制脉冲，由此也向后级的所述第一输入端子输入自身的前级的输出信号，
向最后级的所述第二输入端子输入规定的第二控制脉冲，由此也向前级的所述第二输入端子输入自身的下一级的输出信号。
10.一种移位寄存器电路，其特征在于，具备：
第一及第二输入端子、输出端子以及时钟端子；
第一晶体管，将输入到所述时钟端子的时钟信号，供给所述输出端子；
第二晶体管，将所述输出端子进行放电；
输入第一电压信号的第一电压信号端子及输入与所述第一电压信号互补的第二电压信号的第二电压信号端子；
第三晶体管，具有接受输入到所述第一输入端子的第一输入信号的控制电极，并连接在所述第一电压信号端子和第一节点之间，其中，所述第一节点是用于与所述第一晶体管的控制电极进行连接的节点；
第四晶体管，具有接受输入到所述第二输入端子的第二输入信号的控制电极，并连接在所述第二电压信号端子和所述第一节点之间；
第五晶体管，具有接受所述第一输入信号的控制电极，并连接在所述第二电压信号端子和第二节点之间，其中，所述第二节点是用于与所述第二晶体管的控制电极进行连接的节点；
第六晶体管，具有接受所述第二输入信号的控制电极，并连接在所述第一电压信号端子和所述第二节点之间；以及
变换器，由恒定电位的电源进行驱动，并以所述第一节点为输入端，以所述第二节点为输出端，
通过切换所述第一电压信号及所述第二电压信号的电平，来切换信号的移位方向。
11.如权利要求10所述的移位寄存器电路，其特征在于，
所述第三晶体管经由第七晶体管与所述第一电压信号端子连接，其中，所述第七晶体管具有接受所述第一输入信号的控制电极，
所述第四晶体管经由第八晶体管与所述第二电压信号端子连接，其中，所述第八晶体管具有接受所述第二输入信号的控制电极，
该移位寄存器电路还具备：
充电电路，该充电电路在所述输出端子被激活时，对所述第三晶体管和所述第七晶体管的连接节点即第三节点、以及所述第四晶体管和所述第八晶体管的连接节点即第四节点进行充电。
12.如权利要求11所述的移位寄存器电路，其特征在于，
所述充电电路包括：
连接在所述输出端子和所述第三节点之间，且将从所述输出端子向所述第三节点的方向变为顺方向的单方向性的第一开关元件；和
连接在所述输出端子和所述第四节点之间，且将从所述输出端子向所述第四节点的方向变为顺方向的单方向性的第二开关元件。
13.如权利要求11所述的移位寄存器电路，其特征在于，还具备：
第九晶体管，基于所述第一输入信号，将所述第四节点进行放电；和
第十晶体管，基于所述第二输入信号，将所述第三节点进行放电。
14.一种移位寄存器电路，其由多级构成，其特征在于，
其各级是权利要求10～权利要求13中任一项所述的移位寄存器电路，
向最前级的所述第一输入端子输入规定的第一控制脉冲，由此也向后级的所述第一输入端子输入自身的前级的输出信号，
向最后级的所述第二输入端子输入规定的第二控制脉冲，由此也向前级的所述第二输入端子输入自身的下一级的输出信号。
15.一种移位寄存器电路，其由含有先头的第一虚拟级及最后末尾的第二虚拟级的多级构成，其特征在于，
其各级是权利要求10～权利要求13中任一项所述的移位寄存器电路，
向除所述第一虚拟级之外的最前级的所述第一输入端子输入规定的第一控制脉冲，由此也向后级的所述第一输入端子输入自身的前级的输出信号，
向除所述第二虚拟级之外的最后级的所述第二输入端子输入规定的第二控制脉冲，由此也向前级的所述第二输入端子输入自身的下一级的输出信号，
所述最前级还具备：
第十一晶体管，基于所述第一虚拟级的输出信号，将该最前级的所述第一节点进行放电，
所述最后级还具备：
第十二晶体管，基于所述第二虚拟级的输出信号，将该最后级的所述第一节点进行放电。
16.如权利要求15所述的移位寄存器电路，其特征在于，
所述第一虚拟级还具备：
第十三晶体管，向所述第一输入端子输入所述第二控制脉冲，并基于所述第一控制脉冲，将该第一虚拟级的所述第一节点进行放电，
所述第二虚拟级还具备：
第十四晶体管，向所述第二输入端子输入所述第一控制脉冲，并基于所述第二控制脉冲，将该第二虚拟级的所述第一节点进行放电。
17.一种图像显示装置，其中，作为栅极线驱动电路具备由多级构成的移位寄存器电路，其特征在于，
其各级具备：
第一及第二输入端子、输出端子以及时钟端子；
第一晶体管，将输入到所述时钟端子的时钟信号，供给所述输出端子；
第二晶体管，将所述输出端子进行放电；
输入第一电压信号的第一电压信号端子及输入与所述第一电压信号互补的第二电压信号的第二电压信号端子；
第三晶体管，具有接受输入到所述第一输入端子的第一输入信号的控制电极，并连接在所述第一电压信号端子和第一节点之间，其中，所述第一节点是用于与所述第一晶体管的控制电极进行连接的节点；
第四晶体管，具有接受输入到所述第二输入端子的第二输入信号的控制电极，并连接在所述第二电压信号端子和所述第一节点之间；
第五晶体管，具有接受所述第一输入信号的控制电极，并连接在所述第二电压信号端子和第二节点之间，其中，所述第二节点是用于与所述第二晶体管的控制电极进行连接的节点；
第六晶体管，具有接受所述第二输入信号的控制电极，并连接在所述第一电压信号端子和所述第二节点之间；以及
变换器，由恒定电位的电源进行驱动，并以所述第一节点为输入端，以所述第二节点为输出端，
通过切换所述第一电压信号及所述第二电压信号的电平，来切换信号的移位方向，
向最前级的所述第一输入端子输入规定的第一控制脉冲，由此也向后级的所述第一输入端子输入自身的前级的输出信号，
向最后级的所述第二输入端子输入规定的第二控制脉冲，由此也向前级的所述第二输入端子输入自身的下一级的输出信号。
18.一种移位寄存器电路，其具备：
第一及第二输入端子、输出端子以及时钟端子；
第一晶体管，将输入到所述时钟端子的时钟信号，供给所述输出端子；
第二晶体管，将所述输出端子进行放电；
输入第一电压信号的第一电压信号端子及输入与所述第一电压信号互补的第二电压信号的第二电压信号端子；
第三晶体管，具有接受输入到所述第一输入端子的第一输入信号的控制电极，并连接在所述第一电压信号端子和第一节点之间，其中，所述第一节点是用于与所述第一晶体管的控制电极进行连接的节点；
第四晶体管，具有接受输入到所述第二输入端子的第二输入信号的控制电极，并连接在所述第二电压信号端子和所述第一节点之间；以及
变换器，由恒定电位的电源进行驱动，并以所述第一节点为输入端，以第二节点为输出端，其中，所述第二节点是用于与所述第二晶体管的控制电极进行连接的节点，
通过切换所述第一电压信号及所述第二电压信号的电平，来切换信号的移位方向，
该移位寄存器电路的特征在于，
所述第三晶体管经由第五晶体管与所述第一电压信号端子连接，其中，所述第五晶体管具有接受所述第一输入信号的控制电极，
所述第四晶体管经由第六晶体管与所述第二电压信号端子连接，其中，所述第六晶体管具有接受所述第二输入信号的控制电极，
该移位寄存器电路还具备：
充电电路，该充电电路在所述输出端子被激活时，对所述第三晶体管和所述第五晶体管的连接节点即第三节点、以及所述第四晶体管和所述第六晶体管的连接节点即第四节点进行充电。
19.如权利要求18所述的移位寄存器电路，其特征在于，
所述充电电路包括：
连接在所述输出端子和所述第三节点之间，且将从所述输出端子向所述第三节点的方向变为顺方向的单方向性的第一开关元件；和
连接在所述输出端子和所述第四节点之间，且将从所述输出端子向所述第四节点的方向变为顺方向的单方向性的第二开关元件。
20.如权利要求18所述的移位寄存器电路，其特征在于，还具备：
第七晶体管，基于所述第一输入信号，将所述第四节点进行放电；和
第八晶体管，基于所述第二输入信号，将所述第三节点进行放电。
21.一种移位寄存器电路，其由多级构成，其特征在于，
其各级是权利要求18～权利要求20中任一项所述的移位寄存器电路，
向最前级的所述第一输入端子输入规定的第一控制脉冲，由此也向后级的所述第一输入端子输入自身的前级的输出信号，
向最后级的所述第二输入端子输入规定的第二控制脉冲，由此也向前级的所述第二输入端子输入自身的下一级的输出信号。
22.一种移位寄存器电路，其由含有先头的第一虚拟级及最后末尾的第二虚拟级的多级构成，其特征在于，
其各级由权利要求18～权利要求20中任一项所述的移位寄存器电路构成，
向除所述第一虚拟级之外的最前级的所述第一输入端子输入规定的第一控制脉冲，由此也向后级的所述第一输入端子输入自身的前级的输出信号，
向除所述第二虚拟级之外的最后级的所述第二输入端子输入规定的第二控制脉冲，由此也向前级的所述第二输入端子输入自身的下一级的输出信号，
所述最前级还具备：
第九晶体管，基于所述第一虚拟级的输出信号，将该最前级的所述第一节点进行放电，
所述最后级还具备：
第十晶体管，基于所述第二虚拟级的输出信号，将该最后级的所述第一节点进行放电。
23.如权利要求22所述的移位寄存器电路，其特征在于，
所述第一虚拟级还具备：
第十一晶体管，向所述第一输入端子输入所述第二控制脉冲，并基于所述第一控制脉冲，将该第一虚拟级的所述第一节点进行放电，
所述第二虚拟级还具备：
第十二晶体管，向所述第二输入端子输入所述第一控制脉冲，并基于所述第二控制脉冲，将该第二虚拟级的所述第一节点进行放电。
24.一种图像显示装置，其中，作为栅极线驱动电路具备由多级构成的移位寄存器电路，其特征在于，
其各级具备：
第一及第二输入端子、输出端子以及时钟端子；
第一晶体管，将输入到所述时钟端子的时钟信号，供给所述输出端子；
第二晶体管，将所述输出端子进行放电；
输入第一电压信号的第一电压信号端子及输入与所述第一电压信号互补的第二电压信号的第二电压信号端子；
第三晶体管，具有接受输入到所述第一输入端子的第一输入信号的控制电极，并连接在所述第一电压信号端子和第一节点之间，其中，所述第一节点是用于与所述第一晶体管的控制电极进行连接的节点；
第四晶体管，具有接受输入到所述第二输入端子的第二输入信号的控制电极，并连接在所述第二电压信号端子和所述第一节点之间；以及
变换器，由恒定电位的电源进行驱动，并以所述第一节点为输入端，以第二节点为输出端，其中，所述第二节点是用于与所述第二晶体管的控制电极进行连接的节点，
通过切换所述第一电压信号及所述第二电压信号的电平，来切换信号的移位方向，
所述第三晶体管经由第五晶体管与所述第一电压信号端子连接，所述第五晶体管具有接受所述第一输入信号的控制电极，
所述第四晶体管经由第六晶体管与所述第二电压信号端子连接，所述第六晶体管具有接受所述第二输入信号的控制电极，
所述各级还具备：
充电电路，该充电电路在所述输出端子被激活时，对所述第三晶体管和所述第五晶体管的连接节点即第三节点、以及所述第四晶体管和所述第六晶体管的连接节点即第四节点进行充电，
向最前级的所述第一输入端子输入规定的第一控制脉冲，由此也向后级的所述第一输入端子输入自身的前级的输出信号，
向最后级的所述第二输入端子输入规定的第二控制脉冲，由此也向前级的所述第二输入端子输入自身的下一级的输出信号。
25.一种移位寄存器电路，其由含有先头的第一虚拟级及最后末尾的第二虚拟级的多级构成，其特征在于，
其各级具备：
第一及第二输入端子、输出端子以及时钟端子；
第一晶体管，将输入到所述时钟端子的时钟信号，供给所述输出端子；
第二晶体管，将所述输出端子进行放电；
输入第一电压信号的第一电压信号端子及输入与所述第一电压信号互补的第二电压信号的第二电压信号端子；
第三晶体管，具有接受输入到所述第一输入端子的第一输入信号的控制电极，并连接在所述第一电压信号端子和第一节点之间，其中，所述第一节点是用于与所述第一晶体管的控制电极进行连接的节点；以及
第四晶体管，具有接受输入到所述第二输入端子的第二输入信号的控制电极，并连接在所述第二电压信号端子和所述第一节点之间，
在连接有所述第二晶体管的控制电极的第二节点上施加将所述第一节点的电平反转后的电平，
通过切换所述第一电压信号及所述第二电压信号的电平，来切换信号的移位方向，
向除所述第一虚拟级之外的最前级的所述第一输入端子输入规定的第一控制脉冲，由此也向后级的所述第一输入端子输入自身的前级的输出信号，
向除所述第二虚拟级之外的最后级的所述第二输入端子输入规定的第二控制脉冲，由此也向前级的所述第二输入端子输入自身的下一级的输出信号，
所述最前级还具备：
第五晶体管，基于所述第一虚拟级的输出信号，将该最前级的所述第一节点进行放电，
所述最后级还具备：
第六晶体管，基于所述第二虚拟级的输出信号，将该最后级的所述第一节点进行放电。
26.如权利要求25所述的移位寄存器电路，其特征在于，
所述第一虚拟级还具备：
第七晶体管，向所述第一输入端子输入所述第二控制脉冲，并基于所述第一控制脉冲，将该第一虚拟级的所述第一节点进行放电，
所述第二虚拟级还具备：
第八晶体管，向所述第二输入端子输入所述第一控制脉冲，并基于所述第二控制脉冲，将所述第二虚拟级的所述第一节点进行放电。
27.一种图像显示装置，其中，作为栅极线驱动电路具备由含有先头的第一虚拟级及最后末尾的第二虚拟级的多级构成的移位寄存器电路，其特征在于，
其各级具备：
第一及第二输入端子、输出端子以及时钟端子；
第一晶体管，将输入到所述时钟端子的时钟信号，供给所述输出端子；
第二晶体管，将所述输出端子进行放电；
输入第一电压信号的第一电压信号端子及输入与所述第一电压信号互补的第二电压信号的第二电压信号端子；
第三晶体管，具有接受输入到所述第一输入端子的第一输入信号的控制电极，并连接在所述第一电压信号端子和第一节点之间，其中，所述第一节点是用于与所述第一晶体管的控制电极进行连接的节点；以及
第四晶体管，具有接受输入到所述第二输入端子的第二输入信号的控制电极，并连接在所述第二电压信号端子和所述第一节点之间，
在连接有所述第二晶体管的控制电极的第二节点上施加将所述第一节点的电平反转后的电平，
通过切换所述第一电压信号及所述第二电压信号的电平，来切换信号的移位方向，
向除所述第一虚拟级之外的最前级的所述第一输入端子输入规定的第一控制脉冲，由此也向后级的所述第一输入端子输入自身的前级的输出信号，
向除所述第二虚拟级之外的最后级的所述第二输入端子输入规定的第二控制脉冲，由此也向前级的所述第二输入端子输入自身的下一级的输出信号，
所述最前级还具备：
第五晶体管，基于所述第一虚拟级的输出信号，将该最前级的所述第一节点进行放电，
所述最后级还具备：
第六晶体管，基于所述第二虚拟级的输出信号，将该最后级的所述第一节点进行放电。
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