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CN100524533C - 移位寄存器电路及具备它的图像显示装置 - Google Patents

移位寄存器电路及具备它的图像显示装置 Download PDF

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Abstract

本发明提供一种移位寄存器电路，其目的是为了提高移位寄存器电路的驱动能力。该移位寄存器电路在输出级包括：输出端子OUT和第1时钟端子A之间的晶体管Q1；以及输出端子OUT和第1电源端子s1之间的晶体管Q2。晶体管Q6、Q7构成反相器，将晶体管Q2的栅极的电平进行反转，输出到就晶体管Q1的栅极。在晶体管Q1的栅极和晶体管Q7的栅极之间设置有由晶体管Q8、Q9构成的隔离电路。晶体管Q8为二极管连接，当晶体管Q1的栅极与晶体管Q7的栅极相比变为高电位时，两者之间被电隔离。

Description

移位寄存器电路及具备它的图像显示装置
技术领域
本发明涉及移位寄存器电路，具体地说，涉及例如图像显示装置的扫描线驱动电路等中使用的仅由同一导电型的场效应晶体管构成的移位寄存器电路。
背景技术
液晶显示装置等的图像显示装置(以下称为「显示装置」)中，对多个像素矩阵状排列的显示面板的像素行(像素线)逐行设置栅极线(扫描线)，通过在显示信号的1水平周期以一个循环的周期依次选择驱动该栅极线，进行显示图像的更新。这样，用于依次选择并驱动像素线即栅极线的栅极线驱动电路(扫描线驱动电路)可采用在显示信号的1帧周期进行一个循环的移位动作的移位寄存器。
栅极线驱动电路使用的移位寄存器为了减少显示装置的制造过程中的工序数，希望仅仅采用同一导电型的场效应晶体管构成。因而，提出了各种仅仅由N型或P型场效应晶体管构成的移位寄存器及搭载它的显示装置(例如专利文献1～2)。场效果晶体管采用MOS(Metal Oxide Semiconductor)晶体管或薄膜晶体管(TFT：ThinFilm Transistor)等。
[专利文献1]特开2004-246358号公报
[专利文献2]特开2004-103226号公报
例如，专利文献1的图7中具有代表性的移位寄存器电路在其输出级具有：连接在输出端子(专利文献1中的第1栅极电压信号端子GOUT)和时钟端子(第1功率时钟时钟CKV)之间的第1晶体管(上拉用MOS晶体管Q1)、连接在输出端子和基准电压端子(栅极截止电压端子VOFF)之间的第2晶体管(下拉用MOS晶体管Q2)。在第1晶体管导通，第2晶体管截止的状态，通过将输入到时钟端子的时钟信号传达到输出端子来输出移位寄存器电路的输出信号。
特别是，构成栅极线驱动电路的移位寄存器电路由于有必要用其输出信号使栅极线高速充电并激活，所以需要在第1晶体管中有高的驱动能力(流过电流的能力)。由此，在输出端子即第1晶体管的源极变为H(高)电平的期间，希望在第1晶体管的栅极·源极之间保持有较大的电压。为此，专利文件1的移位寄存器电路的构成为，在第1晶体管的栅极·源极之间设有升压电容(电容器C)，当输出端子变为H电平时，第1晶体管的栅极也升压。
该升压的程度越大，由于第1晶体管的栅极·源极之间的电压也变大，所以第1晶体管的驱动能力也就变得越大。换句话说，为了使移位寄存器电路能对栅极线进行高速充电，有必要使第1晶体管具有更大的升压。
发明内容
本发明是用于解决上述课题的发明，目的是为了提高移位寄存器电路的驱动能力。
本发明的第1方面的移位寄存器电路，包括：输出端子和时钟端子之间连接的第1晶体管；以及上述输出端子和电源端子之间连接的第2晶体管，将连接上述第1晶体管的控制电极的节点作为第1节点，将连接上述第2晶体管的控制电极的节点作为第2节点，该移位寄存器电路还包含至少一个第3晶体管，上述第3晶体管的控制电极经由预定的隔离电路而与上述第1节点连接，将连接上述第3晶体管的控制电极的节点作为第3节点，当上述第1节点比上述第3节点处于高电位时，上述隔离电路对上述第3节点和上述第1节点之间进行电隔离，上述隔离电路包括：在上述第1节点充电时，对上述第3节点进行充电的充电元件；以及容许从上述第3节点到上述第1节点方向的充电，阻止从上述第1节点到上述第3节点方向的充电的单方向的开关元件。
根据本发明的第1方面的移位寄存器电路，由于在第1节点升压时第1节点和第3节点之间被电隔离，所以第3晶体管的寄生电容(栅极电容)变得不能对第1节点升压时的该第1节点的寄生电容做贡献，第1节点的寄生电容降低。当第1节点的寄生电容变小时，第1节点的升压量变大，其结果，升压时的第1晶体管的驱动能力变大。因此，该单位移位寄存器电路对栅极线能进行高速充电。
附图说明
[图1]表示本发明显示装置的构成的概略方框图。
[图2]表示使用了本发明单位移位寄存器的栅极线驱动电路的构成例的方框图。
[图3]表示现有的单位寄存器电路的构成的电路图。
[图4]表示栅极线驱动电路的动作的定时图。
[图5]表示使用了单位移位寄存器的栅极线驱动电路的构成例的方框图。
[图6]表示图5的栅极线驱动电路的动作的定时图。
[图7]表示实施例1中的单位移位寄存器电路的构成的电路图。
[图8]表示实施例2中的单位移位寄存器电路的构成的电路图。
[图9]表示实施例3中的单位移位寄存器电路的构成的电路图。
[图10]表示实施例4中的单位移位寄存器电路的构成的电路图。
[图11]表示现有的单位寄存器电路的构成的电路图。
[图12]表示实施例5中的单位移位寄存器电路的构成的电路图。
[图13]表示实施例5中的单位移位寄存器电路的构成的电路图。
具体实施方式
以下，参照图面说明本发明的实施例。另外，为了避免说明重复冗长，各图中具有同一或相当的功能的要素附上同一符号。
实施例1
图1是本发明显示装置的构成的概略方框图，作为显示装置的代表例，表示了液晶显示装置10的全体构成。
液晶显示装置10具备液晶阵列部20、栅极线驱动电路(扫描线驱动电路)30、源极驱动器40。从后面的说明可明白本发明的实施例的移位寄存器搭载在栅极线驱动电路30上。
液晶阵列部20包含矩阵状配设的多个像素25。像素的各行(以下也称为「像素线」)分别配置栅极线GL1、GL2…(总称「栅极线GL」)，另外，像素的各列(以下也称为「像素列」)分别配置数据线DL1、DL2…(总称「数据线DL」)。图1典型地显示了第1行的第1列及第2列的像素25以及与之对应的栅极线GL1及数据线DL1、DL2。
各像素25具有，对应的数据线DL和像素节点Np之间设置的像素开关元件26、像素节点Np及共通电极节点NC之间并联的电容27、以及液晶显示元件28。根据像素节点Np及共通电极节点NC之间的电压差，液晶显示元件28中的液晶的定向性变化，对此响应，液晶显示元件28的显示亮度变化。从而，根据经由数据线DL及像素开关元件26传达到像素节点Np的显示电压，可控制各像素25的亮度。即，通过在像素节点Np和共通电极节点NC之间施加最大亮度对应的电压差和最小亮度对应的电压差之间的中间电压差，可获得中间的亮度。从而，通过阶段地设定上述显示电压，可获得有层次的亮度。
栅极线驱动电路30根据规定的扫描周期，顺序地选择栅极线GL而驱动。像素开关元件26的栅电极分别与对应的栅极线GL连接。在选择特定的栅极线GL期间，与之连接的各像素中，像素开关元件26成为导通状态，与像素节点Np对应的数据线DL连接。进而，传达到像素节点Np的显示电压由电容27保持。一般地说，像素开关元件26由与液晶显示元件28在同一绝缘体基板(玻璃基板、树脂基板等)上形成的TFT构成。
源极驱动器40将由N比特的数字信号即显示信号SIG阶段地设定的显示电压向数据线DL输出。这里作为一例，显示信号SIG是6比特的信号，由显示信号位DB0～DB5构成。若根据6比特的显示信号SIG，则在各像素中可进行26＝64阶的灰度显示。而且，若由R(红)、G(绿)及B(蓝)的3个像素形成1个彩色显示单位，则可进行约26万色的彩色显示。
另外，如图1所示，源极驱动器40由移位寄存器50、数据锁存电路52，54、灰度电压生成电路60、解码电路70以及模拟放大器80构成。
显示信号SIG中，串行生成与各像素25的显示亮度对应的显示信号位DB0～DB5。即，各定时中的显示信号位DB0～DB5表示液晶阵列部20中任一个像素25中的显示亮度。
移位寄存器50在与切换显示信号SIG的设定的周期同步的定时，向数据锁存电路52指示进行显示信号位DB0～DB5的获取。数据锁存电路52顺序获取串行生成的显示信号SIG，保持一个像素线量的显示信号SIG。
输入数据锁存电路54的锁存信号LT在从数据锁存电路52获取一个像素线量的显示信号SIG的定时被激活。数据锁存电路54对此响应，获取此时数据锁存电路52保持的一个像素线量的显示信号SIG。
灰度电压生成电路60由在高电压VDH及低电压VDL之间串联连接的63个分压电阻构成，分别生成64阶的灰度电压V1～V64。
解码电路70对数据锁存电路54保持的显示信号SIG解码，根据该解码结果，从灰度电压V1～V64中选择输出向各解码输出节点Nd1、Nd2…(总称「解码输出节点Nd」)输出的电压。
结果，解码输出节点Nd中，同时(并行)输出数据锁存电路54保持的一个像素线量的显示信号SIG对应的显示电压(灰度电压V1～V64中的一个)。另外，图1中典型地显示了第1列及第2列的数据线DL1、DL2对应的解码输出节点Nd1、Nd2。
模拟放大器80将从解码电路70向解码输出节点Nd1、Nd2…输出的各显示电压对应的模拟电压分别向数据线DL1、DL2…输出。
源极驱动器40根据规定的扫描周期，将一系列显示信号SIG对应的显示电压按照一个像素线量反复输出到数据线DL，栅极线驱动电路30通过与该扫描周期同步地顺序驱动栅极线GL1、GL2…，在液晶阵列部20形成基于显示信号SIG的图像的显示。
另外，图1例示了栅极线驱动电路30及源极驱动器40采用与液晶阵列部20一体地形成的液晶显示装置10的构成，但是栅极线驱动电路30及源极驱动器40也可以作为液晶阵列部20的外部电路设置。
图2是栅极线驱动电路30的构成示意图。该栅极线驱动电路30由级联连接(cascade)的多个移位寄存器电路SR1、SR2、SR3、SR4、…所构成的移位寄存器组成(为了方便说明，级联连接的移位寄存器电路SR1、SR2、…都称为「单位移位寄存器电路」，它们总称为「单位移位寄存器电路SR」)。按每个像素线即栅极线GL来设置各单位移位寄存器电路SR。
另外，图2所示时钟发生器31将相位互异的3相的时钟信号CLK1、CLK2、CLK3输入栅极线驱动电路30的单位移位寄存器电路SR，此时钟信号CLK1、CLK2、CLK3被控制为在与显示装置的扫描周期同步的定时按照顺序激活。
各单位移位寄存器电路SR具备输入端子IN、输出端子OUT、第1及第2时钟端子A、B。如图2，各单位移位寄存器电路SR的时钟端子A、B被供给时钟发生器31输出的时钟信号CLK1、CLK2、CLK3中的2个。在单位移位寄存器电路SR的输出端子OUT上分别连接有栅极线GL。另外，第1级(first stage)的单位移位寄存器电路SR1的输入端子IN中将与图像信号的各帧期间的先头对应的启动脉冲作为输入信号来输入，第2级以下的单位移位寄存器电路SR的输入端子IN中将该前级的输出端子OUT输出的输出信号作为输入信号来输入。各单位移位寄存器电路SR的输出信号作为水平(或垂直)扫描脉冲向栅极线GL输出。
根据该构成的栅极线驱动电路30，各单位移位寄存器电路SR，与时钟信号CLK1、CLK2、CLK3同步地将从前级输入的输入信号(前级的输出信号)移位的同时，向对应的栅极线GL以及自身的次级的单位移位寄存器电路SR输出(单位移位寄存器电路SR的动作的详细情况将后述)。结果，一系列单位移位寄存器电路SR在基于规定的扫描周期的定时使栅极线GL顺序激活，即起栅极线驱动单元的功能。
在此，为了更容易地说明本发明，就关于现有的单位移位寄存器作一说明。图3是现有的单位移位寄存器电路SR的构成电路图。在栅极线驱动电路30中，级联连接的各移位寄存器电路SR的构成实质上都相同，因此以下仅代表地说明一个单位移位寄存器电路SR的构成。另外，构成该单位移位寄存器电路SR的晶体管都是同一导电型的场效应晶体管，本实施例中都采用N型TFT。
如图3所示，现有的单位移位寄存器电路SR除图2所示的输入端子IN、输出端子OUT、第1时钟端子A以及第2时钟端子B之外，还具备：供给低电位侧电源电位VSS的第1电源端子s1；分别供给高电位侧电源电位VDD1、VDD2的第2电源端子s2以及第3电源端子s3。高电位侧电源电位VDD1、VDD2也可以互为同一电位。在以下说明中，虽然低电位侧电源电位VSS成为电路的基准电位，但是，实际使用中以写入到像素的数据的电压为基准来设定基准电位，例如设定高电位侧电源电位VDD1、VDD2为17V、低电位侧电源电位VSS为-12V等。
单位移位寄存器电路SR的输出级由连接在输出端子OUT和第1时钟端子A之间的晶体管Q1(第1晶体管)、连接在输出端子OUT和第1电源端子s1之间的晶体管Q2(第2晶体管)构成。以下，将构成单位移位寄存器电路SR的输出级的晶体管Q1的栅极节点定义为节点N1(第1节点)、晶体管Q2的栅极节点定义为节点N2(第2节点)。
在晶体管Q1的栅极·源极之间(即输出端子OUT和节点N1之间)设置有升压电容C。另外，在节点N1和第2电源端子s2之间连接有晶体管Q3，其栅极连接到输入端子IN。在节点N1和第1电源端子s1之间连接有晶体管Q4及晶体管Q5。晶体管Q4的栅极与第2时钟端子B连接，晶体管Q5的栅极与节点N2连接。在节点N2和第3电源端子s3之间连接有与二极管连接的晶体管Q6，在节点N2和第1电源端子s1之间连接有晶体管Q7，晶体管Q7的栅极与节点N1连接。
晶体管Q7的驱动能力(流过电流的能力)设计得比晶体管Q6的驱动能力足够大。即，晶体管Q7的导通阻抗小于晶体管Q6的导通阻抗。由此，若晶体管Q7的栅极电位上升，则节点N2的电位下降，若晶体管Q7的栅极电位下降，则节点N2的电位上升。也就是，晶体管Q6以及晶体管Q7通过两者的导通阻抗值的比规定其动作来构成比例反相器。该反相器为了下拉输出端子OUT而构成了驱动晶体管Q2的“下拉驱动电路(pull-down driving circuit)”。
以下，说明图3的单位移位寄存器电路SR的具体动作。构成栅极线驱动电路30的各移位寄存器电路SR的动作实质上都相同，因此，以下仅代表地说明一个单位移位寄存器电路SR的动作。为简单其间，以该单位移位寄存器电路SR的第1时钟端子A中输入时钟信号CLK1、第2时钟端子B中输入时钟信号CLK3的情况进行说明(例如，在图2中单位移位寄存器电路SR1，SR4与此相当)。另外，将该单位移位寄存器电路SR输出到输出端子OUT的输出信号定义为Gn，将其前级的单位移位寄存器电路SR的输出信号定义为Gn-1。
首先作为初始状态，假设节点N1为L(低)电平(VSS)，节点N2为H(高)电平(VDD2-Vth(Vth：晶体管的阈值电压))(以下将这个状态称为“复位状态”)。另外，设定第1时钟端子A(时钟信号CLK1)、第2时钟端子B(时钟信号CLK3)、输入端子IN(前级的输出信号Gn-1)都为L电平。在复位状态，由于晶体管Q1为OFF(截止状态)、晶体管Q2为ON(导通状态)，所以与第1时钟端子A(时钟信号CLK1)的电平没有关系，输出端子OUT(输出信号Gn)保持在L电平。即，与该单位移位寄存器电路SR连接的栅极线为非选择状态。
从该状态开始，若前级的单位移位寄存器电路SR的输出信号Gn-1变为H电平，则将其输入到该单位移位寄存器电路SR的输入端子IN，晶体管Q3就变为导通。此时由于节点N2为H电平，晶体管Q5也为导通，但是，晶体管Q3的驱动能力设计得比晶体管Q5的驱动能力足够大，晶体管Q3的导通阻抗足够低于晶体管Q5的导通阻抗，所以节点N1的电平上升。
由此，晶体管Q7开始导通时节点N2的电平就下降。这样晶体管Q5的阻抗变高，节点N1的电平急速上升，晶体管Q7充分地导通。其结果，节点N2变为L电平(VSS)，晶体管Q5截止，节点N1变为H电平(VDD1-Vth)。在这样的节点N1为H电平，节点N2为L电平的状态(以下将这个状态称为“设置状态”)，晶体管Q1变为导通，晶体管Q2变为截止。但是，即使前级的输出信号Gn-1返回到L电平，晶体管Q3截止，由于节点N1变为前级状态，所以在其后可维持该设置状态。
在设置状态，由于晶体管Q1为导通，晶体管Q2为截止，所以当第1时钟端子A的时钟信号CLK1变为H电平时，输出端子OUT的电平就上升。通过这时的升压电容C以及晶体管Q1的栅极·沟道之间的电容(栅极电容)形成的电容耦合，节点N1的电平只升压特定的电压(以下称作“升压量ΔV”)。为此，即使输出端子OUT的电平上升，晶体管Q1的栅极·源极之间的电压被保持为大于阈值电压(Vth)，该晶体管Q1就维持低阻抗。因此，输出信号Gn的电平随着第1时钟端子A的电平而变化。特别是，当晶体管Q1的栅极·源极之间的电压充分大时，晶体管Q1进行非饱和动作，所以没有阈值电压量的损失，输出端子OUT就变为与时钟信号CLK1相同的电平。因此，输入到第1时钟端子A的时钟信号CLK1为H电平的期间，输出信号Gn变为H电平而成为栅极线的选择状态。之后，当时钟信号CLK1返回到L电平时，输出信号Gn也变为L电平而返回到栅极线的非选择状态。
之后，当第2时钟端子B的时钟信号CLK3变为H电平时，为使晶体管Q4变为导通，节点N1就变为L电平，与此同时，为使晶体管Q7变为截止，节点N2就变为H电平。即，单位移位寄存器电路SR返回到晶体管Q1为截止，晶体管Q2为导通的复位状态。
总结以上的动作，在单位移位寄存器电路SR，在输入端子IN没有输入信号(启动脉冲)的期间为复位状态，在这期间节点N2保持为H电平(VDD2-Vth)，由此输出端子OUT(栅极线)维持在低阻抗的L电平(VSS)。进而，当在输入端子IN输入信号时，节点N2变为L电平(VSS)的同时，节点N1被充电至H电平(VDD1-Vth)而变为设置状态。在设置状态，当第1时钟端子A的信号(时钟信号CLK1)变为H电平时，节点N1的电位变高升压量ΔV，在第1时钟端子A为H电平期间，输出端子OUT变为H电平而激活栅极线(为此，有时将节点N1称作“升压节点”)。其后，在第2时钟端子B中输入信号(时钟信号CLK3)时，节点N1返回到L电平(VSS)、节点N2返回到H电平(VDD2-Vth)，变为原来的复位状态(为此，有时将节点N2称作“复位节点”)。
如图2所示，当将上述那样动作的多个单位移位寄存器电路SR进行级联连接而构成栅极线驱动电路30时，输入到第1级单位移位寄存器电路SR1的输入端子IN的输入信号(启动脉冲)，如图4所示的定时图那样，一边通过与时钟信号CLK1、CLK2、CLK3同步的定时进行移位，一边按顺序传达到移位寄存器电路SR2、SR3…。从而，栅极线驱动电路30可以以规定的扫描周期顺序驱动栅极线GL1、GL2、GL3…。
在上述例中，示出了多个单位移位寄存器电路SR基于3相时钟信号进行动作的例示，但是也可使用2相时钟信号使其动作。图5是该场合中的栅极线驱动电路30的构成示意图。
该场合，栅极线驱动电路30也由级联连接的多个单位移位寄存器电路SR构成。即，在各单位移位寄存器电路SR的输入端子IN中连接其前级的单位移位寄存器电路SR的输出端子OUT。但是，在第1级单位移位寄存器电路SR的输入端子IN中输入作为输入信号的启动脉冲。
这种场合下，时钟发生器31输出相互反相的2相时钟即时钟信号CLK、/CLK。在各个单位移位寄存器电路SR的第1时钟端子A中，以在相邻的单位移位寄存器电路SR中输入相互反相的时钟信号的方式，输入时钟信号CLK、/CLK之一。另外，如图5所示，在各单位移位寄存器电路SR的第2时钟端子B中连接其后级(该例中为次级)的单位移位寄存器电路SR的输出端子OUT。
以下说明构成图5的栅极驱动电路30中的单位移位寄存器电路SR的动作。在此仅代表性地说明一个单位移位寄存器电路SR的动作。为简单其间，以单位移位寄存器电路SR的第1时钟端子A中输入时钟信号CLK的情况进行说明(例如，在图5中单位移位寄存器电路SR1，SR3等与此相当)。另外，将该单位移位寄存器电路SR的输出信号定义为Gn，将其前级以及次级的单位移位寄存器电路SR的输出信号分别定义为Gn-1以及Gn+1。
首先作为初始状态，假定节点N1为L电平(VSS)，节点N2为H电平(VDD2-Vth)的复位状态。另外，设定第1时钟端子A(时钟信号CLK)、第2时钟端子B(次级的输出信号Gn+1)、输入端子IN(前级的输出信号Gn-1)都为L电平。
从该状态开始，若前级的输出信号Gn-1变为H电平，则将其输入到该单位移位寄存器电路SR的输入端子IN，晶体管Q3就变为导通，节点N1的电平上升。由此，晶体管Q7开始导通，节点N2的电平就下降。这样晶体管Q5的阻抗变高，节点N1的电平急速上升，晶体管Q7充分地导通。其结果，节点N2变为L电平(VSS)，晶体管Q5截止，节点N1变为H电平(VDD1-Vth)。其结果，晶体管Q1变为导通，晶体管Q2变为截止，成为设置状态。
进而，当时钟信号CLK变为H电平，输出端子OUT的电平上升时，通过升压电容C以及晶体管Q1的栅极·沟道之间的电容形成的电容耦合，节点N1的电平只升压特定的电压(升压量ΔV)。为此，输出信号Gn的电平随着第1时钟端子A的电平而变化，时钟信号CLK为H电平的期间，输出信号Gn也变为H电平。之后，当时钟信号CLK返回到L电平时，输出信号Gn也返回到L电平。
当输出信号Gn传达到次级的单位移位寄存器电路SR之后，次级的输出信号Gn+1变为H电平时，将其输入到第2时钟端子B，使晶体管Q4变为导通，节点N1就变为L电平。与此相伴，由于晶体管Q7变为截止，则节点N2就变为H电平。即，该单位移位寄存器电路SR返回到复位状态，晶体管Q1变为截止，晶体管Q2变为导通。
这样，即使在如图5所示那样构成栅极驱动电路30的情况下，各个单位移位寄存器电路SR的动作，除了输入到第2时钟端子B中的信号为后级的输出信号Gn+1，之外与图2的情况几乎一样。
按图5中级联连接的单位移位寄存器电路SR1、SR2、…的顺序进行上述动作。以此，输入到第1级的单位移位寄存器电路SR1的输入端子IN的输入信号(启动脉冲)，一边与时钟信号CLK、/CLK同步并进行移位，一边按顺序传达到移位寄存器电路SR2、SR3、…。其结果，如图6所示的定时图那样，栅极线驱动电路30可与时钟信号CLK、/CLK同步，并按顺序驱动栅极线GL1、GL2、GL3、…。
但是，图5的构成中，各单位移位寄存器电路SR由于在第2时钟端子B中输入次级单位移位寄存器电路SR的输出信号Gn+1，所以次级单位移位寄存器电路SR至少必须动作一次后，才能变为复位状态(即上述的初始状态)。各单位移位寄存器电路SR如果不经过复位状态就不能进行图6所示的通常动作。因此，在图5的构成中，在通常动作之前，必须进行将伪输入信号从单位移位寄存器电路SR的第1级向最终级传达的伪动作。或，也可以在各单位移位寄存器电路SR的节点N2和第3电源端子s3(高电位侧电源)之间另外设置复位用的晶体管，在通常动作前强制地进行对该节点N2充电的复位动作。但是，该场合，复位用的信号线必须另外设置。
这里，关于上述升压量ΔV进行说明。如上所述，为了使移位寄存器电路SR能对栅极线进行高速充电，有必要使升压量ΔV变得更大。在图3所示的电路中，如果设输入到第1时钟端子A的时钟信号的振幅为Ac、升压电容C的电容值为C0、晶体管Q1的栅极电容为C1、节点N1的寄生电容(除去晶体管Q1的栅极电容)为Cp，则升压量ΔV由式(1)求出，
ΔV＝Ac×(C0+C1)/(C0+C1+Cp)………(1)
在图3所示的电路的情况下，寄生电容Cp相当于晶体管Q7的栅极电容C7和作为节点N1的布线中附着的电容(布线电容)CL之和。从式(1)可知，如果能将Cp的值变小，则就能使升压量ΔV变大。
如上所述，构成栅极线驱动电路30的单位移位寄存器电路SR有必要通过输出信号Gn对栅极线进行高速充电并激活，为此，要求晶体管Q1要有大的驱动能力。另外，如果能使升压量ΔV变大，则就能使晶体管Q1的驱动能力变大，并能对栅极线进行更高速地充电。下面，就以可实现上述效果的本发明的移位寄存器电路加以说明。
图7是实施例1的单位移位寄存器电路SR的构成电路图。如图所示，该单位移位寄存器电路SR的输出级也由连接在输出端子OUT和第1时钟端子A之间的晶体管Q1(第1晶体管)、连接在输出端子OUT和第1电源端子s1之间的晶体管Q2(第2晶体管)构成。另外，在晶体管Q1的栅极·源极之间即节点N1和输出端子OUT之间设有升压电容C。在节点N1和第2电源端子s2之间连接有栅极与输入端子IN连接的晶体管Q3，在节点N1和第1电源端子s1之间连接有栅极与第2时钟端子B连接的晶体管Q4、栅极与节点N2连接的晶体管Q5。在节点N2和第3电源端子s3之间连接有二极管连接的晶体管Q6，在节点N2和第1电源端子s1之间连接有晶体管Q7。以上的构成与图3所示的现有的单位移位寄存器电路SR相同。
但是，本实施例中晶体管Q7的栅极(控制电极)与节点N1不是直接连接，而是通过由晶体管Q8和晶体管Q9构成的隔离电路来连接。即，本实施例中的晶体管Q7是通过隔离电路与节点N1连接的晶体管(第3晶体管)。这里，将晶体管Q7的栅极节点定义为节点N3(第3节点)。
晶体管Q8连接在节点N1和节点N3之间，并且其栅极与漏极(节点N3)连接。即晶体管Q8为二极管连接，其作为将从节点N3到节点N1的方向作为导通方向的单方向的开关元件起作用(即，节点N3侧为阳极，节点N1侧为阴极)。晶体管Q9连接在节点N3和输入端子IN之间，并且其栅极与输入端子IN连接。因此，在图7的电路中，若输入端子IN变为H电平，则晶体管Q3导通，不仅给节点N1充电而且同时晶体管Q9也导通且给节点N3也充电。总之，晶体管Q9作为节点N1充电时给节点N3充电的充电元件而起作用。
以下说明本实施例中的单位移位寄存器电路SR的动作。这里示出了该单位移位寄存器电路SR如图5所示进行连接构成栅极线驱动电路30的情况时的动作。在此仅代表性地说明构成栅极线驱动电路30的多个单位移位寄存器电路SR中的一个的动作。另外，假定单位移位寄存器电路SR的第1时钟端子A中输入时钟信号CLK，将该单位移位寄存器电路SR的输出信号定义为Gn，将其前级以及次级的单位移位寄存器电路SR的输出信号分别定义为Gn-1以及Gn+1。
首先作为初始状态，假定节点N1为L电平(VSS)，节点N2为H电平(VDD2-Vth)的复位状态。另外，设定第1时钟端子A(时钟信号CLK)、第2时钟端子B(次级的输出信号Gn+1)、输入端子IN(前级的输出信号Gn-1)都为L电平。
从该状态开始，若前级的单位移位寄存器电路SR的输出信号Gn-1变为H电平，则晶体管Q3以及晶体管Q9就变为导通。此时，由于节点N2为L电平，所以晶体管Q5也导通，但是，晶体管Q3的驱动能力设计得比晶体管Q5的驱动能力足够大，晶体管Q3的导通阻抗足够低于晶体管Q5的导通阻抗，所以节点N1的电平上升。
晶体管Q8为二极管连接，以使从节点N3到节点N1的方向为导通方向，从节点N1不会向节点N3供给电荷，但是从晶体管9会供给电荷(即晶体管Q8容许从节点N3到节点N1方向的充电，但阻止从节点N1到节点N3方向的充电)。由此，若节点N3的电平上升，则晶体管Q7开始导通，节点N2的电平下降。如果这样，晶体管Q5的阻抗变高，节点N1的电平急速地上升。与此对应，节点N3的电平也上升为H电平，晶体管Q7就完全导通。
其结果，节点N2变为L电平(VSS)，晶体管Q5截止，节点N1变为H电平(VDD1-Vth)。即，变为晶体管Q1导通，晶体管Q2截止的状态。但是，即使前级的输出信号Gn-1返回到L电平，由于节点N1及节点N3为前级状态，所以在其后可维持该设置状态。
进而，当第1时钟端子A的时钟信号CLK变为H电平时，输出端子OUT的电平就上升。通过这时的升压电容C以及晶体管Q1的栅极·沟道之间的电容形成的电容耦合，节点N1的电平只升压升压量ΔV。当节点N1升压时，输出信号Gn的电平随着第1时钟端子A的电平而变化，时钟信号CLK为H电平的期间，输出信号Gn也变为H电平而激活栅极线。之后，当时钟信号CLK返回到L电平时，输出信号Gn也变为L电平。
这里，在本发明实施例的移位寄存器电路SR中，由于从节点N1到节点N3为非导通，所以节点N1升压且比节点N3电位高时，即节点N1的电位的绝对值变得比节点N3的电位的绝对值大时，节点N1与节点N3之间变为电隔离状态。其结果，在节点N1升压时晶体管Q7的栅极电容C7变得对该节点N1的寄生电容Cp没有贡献，从而寄生电容Cp变小。从式(1)可知，如果寄生电容Cp变小，则升压量ΔV就变大。结果，节点N1升压时的晶体管Q1的驱动能力变大。因此，该移位寄存器电路SR能对栅极线进行高速充电，所以能实现由该移位寄存器电路SR构成的栅极线驱动电路30的动作的高速化，进而对液晶显示装置10的高清晰度做出贡献。
之后，当基于次级的输出信号Gn+1第2时钟端子B变为H电平时，晶体管Q4变为导通，节点N1就变为L电平。由于从节点N3到节点N1的方向为导通方向，所以当节点N1变得比节点N3的电位低时，节点N3的电荷经晶体管Q8流向节点N1侧而放电，由此使节点N3的电位与节点N1的电位一起下降。该下降后的节点N3的电平就是晶体管Q8的阈值电压(Vth)，虽然晶体管Q7在弱反转区域进行动作，可由于流过的电流很少，所以作为由晶体管Q6以及晶体管Q7构成的反相器(下拉驱动电路)的输出即节点N2变为H电平。即，返回到晶体管Q1为截止，晶体管Q2为导通的复位状态。
还有，之后，直到前级的输出信号Gn-1变为H电平，节点N3中也不会供给电荷，因此，节点N3的电位随基于晶体管Q8的泄漏电流的时间从Vth开始下降，流过晶体管Q7的电流变得更小。由此，由晶体管Q6以及晶体管Q7构成的反相器变为更不易反转且更稳定的状态。
这样，本实施例中的单位移位寄存器电路SR可与图3所示的现有的电路同样的进行动作。另外，如上所述，在节点N1升压时，由于晶体管Q7的栅极电容C7不对该节点N1的寄生电容Cp做贡献，因此寄生电容Cp变小。结果，节点N1升压时的晶体管Q1的驱动能力变大，进而对栅极线能进行高速充电。
如上所述，这时在作为决定升压量ΔV的因子即节点N1的寄生电容Cp中，节点N1的布线电容CL也有贡献。因此，如果能使节点N1的布线电容CL变得更小，则可使升压量ΔV变得更大。由于布线电容CL依存于构成节点N1的布线的长度，所以也可缩短其长度。即，在对构成单位移位寄存器电路SR的各元件进行布局的时候，如果尽可能地将晶体管Q1和升压电容C以及晶体管Q8(isolationcircuit：隔离电路)近接配置，就能使节点N1的布线电容CL变小。另外，在本实施例中的单位移位寄存器电路SR中，由于在节点N1升压时节点N3从节点N1被电隔离，所以节点N3的布线电容对升压量ΔV不产生影响。因此，即使构成节点N3的布线变得少长一点，也不会由此使升压量ΔV变小。因此，在布线的布局设计时，最好使晶体管Q1的栅极与晶体管Q8的源极之间的布线长度以及升压电容C与晶体管Q8的源极之间的布线长度中的至少一个(理想的是两个)比晶体管Q7的栅极与晶体管Q8的漏极之间的布线长度短。
另外，在现有的单位移位寄存器电路SR中(图3)，为了使节点N1的布线电容CL变小，有必要尽量使晶体管Q1以及升压电容C和晶体管Q7近接配置。但是，晶体管Q7不仅要与晶体管Q6共同构成比例反相器，而且与晶体管6相比要具有更大的驱动能力，所以必须使其尺寸(栅极宽度)大于一定值以上。因此，在晶体管Q7的布局设计中有许多限制，使晶体管Q7接近晶体管Q1以及升压电容C来进行布局设计就变得很困难。
与此相对，在本实施例的单位移位寄存器电路SR中，为了使节点N1的布线电容CL变小，可使晶体管Q1以及升压电容C和晶体管Q8(隔离电路)近接配置。由于晶体管Q8可作为将充电至节点N3的电荷进行放电的二极管而动作，所以驱动能力可较小，尺寸也可较小。因此，在晶体管Q8的布局设计中自由度很高。基于本发明，可得到如下效果，即：使晶体管Q8接近晶体管Q1以及升压电容C来进行配置就变得容易，且能容易地使节点N1的布线电容CL变小。
在上述说明中，虽然只说明了本实施例的单位移位寄存器电路SR如图5那样连接的情况下的动作，但是其也适用于如图2那样连接的情况。
实施例2
图8表示本发明实施例2中的单位移位寄存器电路SR的构成的电路图，在本实施例中，晶体管Q3的漏极并不与电源连接而是与输入动作IN连接。由此，可削减用于供给电源的布线的占有面积。但是，由于在输入动作IN要连接其前级的输出动作OUT，所以施加给各单位移位寄存器电路SR的输出级的负载增大，因而必须注意电路动作的速度的减缓。
实施例3
包含TFT的场效应晶体管为导通元件，其在栅极施加了阈值电压以上的电压时，通过经栅极绝缘膜的栅极电极的正下方形成的导电性沟道，使漏极·源极之间电连接而导通。因此，导通状态的场效应晶体管也能具有将栅极和沟道作为两电极，并将栅极绝缘膜作为电介质层的电容元件(栅极电容)的功能：
图9表示实施例3中的单位移位寄存器电路SR的构成的电路图。在实施例1中，晶体管Q1的漏极·源极之间设有升压电容C，但是在本实施例中将其替换为晶体管Q1的栅极电容。这种情况下，如图9所示，在电路中无需升压电容C。
通常，成为半导体集成电路内形成的电容元件的电介质层的绝缘膜的厚度与晶体管的栅极绝缘膜的厚度相同，所以在将电容元件用晶体管的栅极电容替换时，可由与该电容元件同一面积的晶体管来代替。即，通过将图9中的晶体管Q1的栅极宽度按所需加宽，能实现与本发明实施例中图7所示的电路同等的升压动作。另外还具有下述优点，即：通过将晶体管Q1的栅极宽度加宽，其驱动能力增大，其结果，输出信号的上升及下降速度变快，能实现动作的高速化。
实施例4
图10表示实施例4中的单位移位寄存器电路SR的构成的电路图。在该单位移位寄存器电路SR中，相对于实施例1中图7的电路，在节点N3和第1电源端子s1(低电位侧电源电位VSS)之间连接有晶体管Q10。晶体管Q10的栅极与第2时钟端子B连接。
如上所述，在图7的电路中，由于第2时钟端子B变为H电平，所以节点N1的电平下降，与之相随，在节点N3的电平下降之后不久，节点N3变为晶体管Q8的阈值电压(Vth)的电平，但不会下降到低电位侧电源电位VSS。即使在这种情况，由于流过晶体管Q7的电流很少，所以通常对动作不会造成妨碍。但是，晶体管的阈值电压有离散，在晶体管Q8的阈值电压高的情况，或晶体管Q7的阈值电压低的情况下，晶体管Q7没有完全截止，而导致单位移位寄存器电路SR的误动作。
与此相对，在本实施例中图10的单位移位寄存器电路SR中，当第2时钟端子B变为H电平时，晶体管Q10截止，因而节点N3的电平下降到低电位侧电源电位VSS。即，能确切地使由晶体管Q6以及晶体管Q7构成的反相器(下拉驱动电路)的输入为L电平，所以，即使晶体管的阈值电压有离散，也能使晶体管Q7完全截止。因此，能防止由晶体管阈值电压的离散引起的单位移位寄存器电路SR的误动作，从而提高动作的可靠性。
另外，虽然省略了图示，但是在本实施例中如实施例2那样也可以将晶体管Q3的漏极与输入动作IN连接。另外，如实施例3那样也可以是使晶体管Q1的面积增大，并以晶体管Q1的栅极电容替换升压电容C的结构。
实施例5
图11表示了例如上述专利文献2的图14公开的现有的单位移位寄存器电路的构成的电路图。该单位移位寄存器电路的结构中，并不是将由晶体管Q6以及晶体管Q7构成的比例反相器(下拉驱动电路)的输出直接施加给节点N2，而是经由晶体管Q11以及晶体管Q12构成的缓冲器来施加。
这种情况下，节点N1的寄生电容Cp相当于晶体管Q7的栅极电容C7、晶体管Q12的栅极电容C12、和作为节点N1的布线中附着的电容(布线电容)CL之和。即，与图3的电路相比，在图11的电路中，节点N1的寄生电容Cp增大晶体管Q12的栅极电容C12的量，由式(1)得到的升压量ΔV变小。
在本实施例中，本发明适用于如图11所示下拉驱动电路的输出经缓冲器施加到节点N2型的单位移位寄存器电路SR。该电路表示在图12中。构成缓冲器的晶体管Q12的栅极与节点N3连接。即，本实施例的单位移位寄存器电路SR具有两个经由隔离电路连接到节点N1的晶体管(第3晶体管)、例如晶体管Q7以及晶体管Q12。
如上所述，在本发明的单位移位寄存器电路SR中，由于在节点N1升压时节点N3从节点N1被电隔离，所以与节点N3连接的晶体管Q7以及晶体管Q2的栅极电容都没有给节点N1的寄生电容Cp做贡献。也就是说，图12的电路中，节点N1的寄生电容Cp变得与实施例1(图7)一样。由此，升压量ΔV变大，节点N1升压时的晶体管Q1的驱动能力变大。因此，该单位移位寄存器电路SR变为能对栅极线进行高速充电。
进一步，将实施例5适用在图12的电路中，如图13所示在节点N3和第1电源端子s1(低电位侧电源电位VSS)之间，也可设置栅极与第2时钟端子B连接的晶体管10。由此与实施例5相同，基于第2时钟端子B的信号使晶体管Q7完全截止，能防止由晶体管阈值电压的离散引起的单位移位寄存器电路SR的误动作，从而提高动作的可靠性。
另外，虽然省略了图示，但是在本实施例中如实施例2那样也可以将晶体管Q3的漏极与输入端子IN连接。另外，如实施例3那样也可以是使晶体管Q1的面积增大，并以晶体管Q1的栅极电容替换升压电容C的结构。

Claims (7)

1.一种移位寄存器电路，其特征在于，
包括：
第1晶体管，将输入到时钟端子的时钟信号供给输出端子；以及
第2晶体管，对上述输出端子进行放电，
将连接上述第1晶体管的控制电极的节点作为第1节点，
将连接上述第2晶体管的控制电极的节点作为第2节点，
该移位寄存器电路还包含至少一个第3晶体管，上述第3晶体管的控制电极经由预定的隔离电路而与上述第1节点连接，
将连接上述第3晶体管的控制电极的节点作为第3节点，
当上述第1节点的电位的绝对值变得比上述第3节点的电位的绝对值大时，上述隔离电路对上述第3节点和上述第1节点之间进行电隔离，
上述隔离电路包括：
在上述第1节点充电时，对上述第3节点进行充电的充电元件；以及
容许从上述第3节点到上述第1节点方向的充电，阻止从上述第1节点到上述第3节点方向的充电的单方向的开关元件。
2.根据权利要求1所述的移位寄存器电路，其特征在于，
上述至少一个第3晶体管包括：
在上述第2节点和电源端子之间连接的晶体管。
3.根据权利要求1所述的移位寄存器电路，其特征在于，
连接上述第1晶体管的控制电极和上述隔离电路的布线长度比连接上述隔离电路和上述第3晶体管的布线长度短。
4.根据权利要求1所述的移位寄存器电路，其特征在于，
还包括：
在上述第1节点和上述输出端子之间连接的电容元件。
5.根据权利要求4所述的移位寄存器电路，其特征在于，
连接上述电容元件和上述隔离电路的布线长度比连接上述隔离电路和上述第3晶体管的布线长度短。
6.一种移位寄存器电路，其特征在于，
由级联连接多个权利要求1～5中任一个所述的移位寄存器电路而构成。
7.一种图像显示装置，具有级联连接多个移位寄存器电路而构成的栅极线驱动电路，其特征在于，
上述移位寄存器电路包括：
第1晶体管，将输入到时钟端子的时钟信号供给输出端子；以及
第2晶体管，对上述输出端子进行放电，
将连接上述第1晶体管的控制电极的节点作为第1节点，
将连接上述第2晶体管的控制电极的节点作为第2节点，
该移位寄存器电路还包含至少一个第3晶体管，上述第3晶体管的控制电极经由预定的隔离电路而与上述第1节点连接，
将连接上述第3晶体管的控制电极的节点作为第3节点，
当上述第1节点的电位的绝对值变得比上述第3节点的电位的绝对值大时，上述隔离电路对上述第3节点和上述第1节点之间进行电隔离，
上述隔离电路包括：
在上述第1节点充电时，对上述第3节点进行充电的充电元件；以及
容许从上述第3节点到上述第1节点方向的充电，阻止从上述第1节点到上述第3节点方向的充电的单方向的开关元件。
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