CN100565711C - 移位寄存器电路及设有该电路的图像显示装置 - Google Patents

Abstract

本发明的目的在于抑制移位寄存器电路输出的同步的2个输出信号之间的影响。本发明的移位寄存器电路设有：栅线用输出端子(OUT)和时钟端子(CK)之间的晶体管(Q1)；进位信号输出端子(OUTD)和时钟端子(CK)之间的晶体管(Q2)；以及进位信号输出端子(OUTD)和第1电源端子(s1)之间的晶体管(Q2D)。晶体管(Q2、Q2D)的栅极相互连接。另外，连接在晶体管(Q1)的栅极和第2电源端子(s2)之间的晶体管(Q3)和连接在晶体管(Q1D)的栅极和第2电源端子(s2)之间的晶体管(Q3D)的栅极共同连接在输入端子(IN)上。

Description

移位寄存器电路及设有该电路的图像显示装置

技术领域

[0001]

本发明涉及移位寄存器电路，特别涉及用于例如图像显示装置的扫描线驱动电路等的、仅由同一导电型的场效应晶体管构成的移位寄存器电路。

背景技术

[0002]

在液晶显示装置等的图像显示装置(以下称「显示装置」)中，在多个像素行列状配置的显示屏的每一像素行(像素线)上设置栅线(扫描线)，通过在显示信号的1个水平扫描期间的周期依次选择其栅线来进行驱动，进行显示图像的更新。这样一来，作为用以依次选择像素线、即栅线并进行驱动的栅线驱动电路(扫描线驱动电路)，可以使用在显示信号的1帧期间进行一遍移位动作的移位寄存器。

[0003]

为了减少显示装置的制造过程的工序数，用于栅线驱动电路的移位寄存器最好仅由同一导电型的场效应晶体管构成。因此，有种种提案涉及仅用N型或P型场效应晶体管构成的移位寄存器以及装有该寄存器的显示装置(例如专利文献1、2)。作为场效应晶体管，可以使用MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管或薄膜晶体管(TFT：Thin Film Transistor)等。

[0004]

[专利文献1]特开2004-78172号公报

[专利文献2]特开平8-87897号公报

[专利文献3]特表平10-500243号公报

[专利文献4]特开2001-52494号公报

[专利文献5]特开2002-133890号公报

发明内容

[0005]

作为栅线驱动电路的移位寄存器，由每1像素行即每1栅线上设置的多个移位寄存器电路进行级联连接而构成。在本说明书中，为方便说明，将构成栅线驱动电路的多个移位寄存器电路的各电路称为「单位移位寄存器电路」。

[0006]

在传统的栅线驱动电路中，通过单位移位寄存器各自的输出端子与其下一级的单位移位寄存器的输入端子连接，将它们级联。即，单位移位寄存器需要在用输出信号驱动栅线的同时也驱动下一级的单位移位寄存器，在各单位移位寄存器的输出端子上连接了它驱动的栅线和下一级的单位移位寄存器的输入端子这两方(例如参照专利文献1的图5)。但是，加于栅线的负载会因此对下一级的单位移位寄存器的输入端子带来影响，产生输出信号的延迟。该信号延迟在级联连接的后级会变得严重，最终会出现显示不良的情况。

[0007]

为此，上述专利文献1的图12公开的单位移位寄存器构成为将驱动栅线的输出信号(栅线驱动信号)和驱动下一级的单位移位寄存器的输出信号(进位信号)分别用各别的晶体管从各别的输出端子输出。从而，减小加于栅线的负载对下一级的单位移位寄存器的输入端子的影响，使上述问题得到了抑制。

[0008]

专利文献1的单位移位寄存器中，分别设有激活栅线驱动信号的晶体管(专利文献1的图12中的晶体管M1)和激活进位信号的晶体管(该图中的晶体管TR1)，这两个晶体管的栅极(控制电极)共同连接于同一节点(该图中的节点N1)。激活栅线驱动信号的晶体管的栅极，通过该晶体管的栅极·沟道间电容和该晶体管的栅极·源极间连接的电容元件(该图中的电容器C)的耦合，在栅线驱动信号上升时升压。因此，专利文献1的移位寄存器中，激活进位信号的晶体管的栅极也响应栅线驱动信号的上升而升压。结果，进位信号受到栅线驱动信号的影响。

[0009]

因此产生这样的问题：栅线驱动信号的上升速度会由于环境温度或晶体管的阈值电压的偏差等原因而降低，相应地，进位信号的上升速度会变慢，变得难以高速动作。

[0010]

本发明是为了解决上述的课题而作的发明，其目的在于，在能够分别地输出驱动其他移位寄存器电路的信号(进位信号)和驱动栅线的信号(栅线驱动信号)的移位寄存器电路中，通过抑制这两个信号之间的影响而使高速动作成为可能。

[0011]

本发明的移位寄存器电路是设有第1和第2输出端子的移位寄存器电路，其中设有：将输入到时钟端子的时钟信号供给上述第1输出端子的第1晶体管；将第1电源端子的电位供给上述第1输出端子的第2晶体管；将上述时钟信号供给上述第2输出端子的第3晶体管；将上述第1电源端子的电位供给上述第2输出端子的第4晶体管；与上述第1晶体管的控制电极连接并驱动该第1晶体管的第1驱动电路；以及与上述第3晶体管的控制电极连接并驱动该第3晶体管的第2驱动电路，上述第1驱动电路和上述第2驱动电路，在相同的定时同时进行上述第1晶体管的控制电极和上述第3晶体管的控制电极的充放电。

[0012]

依据本发明的移位寄存器电路，虽然第1晶体管的控制电极和第2晶体管的控制电极的电平大致相同地变化，但是其充放电分别通过各别的驱动电路(第1和第2驱动电路)执行。另外，第1晶体管的控制电极根据第1输出端子的电平的上升而升压，而第3晶体管的控制电极根据第2输出端子的电平的上升而升压。因此，即使第1和第2输出端子一方的信号产生延迟，也不会对另一方的信号带来影响。例如，将多个该移位寄存器电路级联连接而用作显示装置的栅线驱动电路，用第1输出端子的信号驱动栅线，用第2输出端子的信号驱动另一移位寄存器电路的场合，即使因栅线的负载在第1输出端子的信号中产生延迟，第2输出信号的速度也能得到维持。因此，能够实现该栅线驱动电路的高速化。

附图说明

[0158]

[图1]是表示本发明的实施例的显示装置的结构的概略框图。

[图2]是表示实施例1的栅线驱动电路的结构的流程图。

[图3]是表示实施例1的单位移位寄存器的结构的电路图。

[图4]是表示实施例1的单位移位寄存器的变形例的电路图。

[图5]是表示实施例1的栅线驱动电路的动作的时序图。

[图6]是表示实施例2的单位移位寄存器的结构的电路图。

[图7]是表示实施例3的单位移位寄存器的结构的电路图。

[图8]是表示实施例3的栅线驱动电路的结构的框图。

[图9]是表示实施例3的栅线驱动电路的结构的电路图。

[图10]是表示实施例3的单位移位寄存器的动作的时序图。

[图11]是说明实施例3的单位移位寄存器的效果的图。

[图12]是表示实施例3的变形例的图。

[图13]是表示实施例4的单位移位寄存器的结构的电路图。

[图14]是表示实施例5的单位移位寄存器的结构的电路图。

[图15]是表示实施例6的单位移位寄存器的结构的电路图。

[图16]是表示实施例7的单位移位寄存器的结构的电路图。

[图17]是表示实施例8的单位移位寄存器的结构的电路图。

[图18]是表示实施例9的单位移位寄存器的结构的电路图。

[标记说明]

[0159]

30 栅线驱动电路；31 时钟发生器；SR 单位移位寄存器电路、Q1～Q8、Q1D～Q4D、Q8D晶体管；C、CD 升压电容；C1、C1D 电容元件；N1～N3 节点；CK、CK1、CK2 时钟端子；RST 复位端子；IN输入端子、第1输入端子；IND 第2输入端子；OUT 栅线用输出端子；OUTD 进位信号输出端子；s1～s3 电源端子。

具体实施方式

[0013]

以下，参照附图说明本发明的实施例。再者，为避免说明变得重复及冗长，各图中具有相同或相当功能的部件均带有相同的标记。

[0014]

<实施例1>

图1是表示本发明的实施例1的显示装置的结构的概略框图，作为显示装置的代表例，示出了液晶显示装置10的整体结构。

[0015]

液晶显示装置10设有：液晶阵列部20、栅线驱动电路(扫描线驱动电路)30、源极驱动器40。由后述的说明可知，本发明的实施例的移位寄存器搭载于栅线驱动电路30上。

[0016]

液晶阵列部20包含被配设成行列状的多个像素25。在像素的行(以下都称为「像素行」)的各行上分别配设栅线GL₁、GL₂...(总称为「栅线GL」)，在像素的列(以下都称为「像素列」)的各列上分别设置各自的数据线DL₁、DL₂(总称为「数据线DL」)。图1中，代表性地示出第1行的第1列及第2列的像素25，以及对应于它们的栅线GL₁及数据线DL₁、DL₂。

[0017]

各像素25具有：设置在对应的数据线DL与像素节点Np之间的像素开关元件26；并联连接在像素节点Np和共同电极节点NC之间的电容器27及液晶显示元件28。根据像素节点Np与共同电极节点NC之间的电压差，液晶显示元件28中的液晶的配向性发生变化，响应此变化，液晶显示元件28的显示亮度变化。因此，可通过数据线DL及像素开关元件26向显示节点Np传输的显示电压，控制各像素的亮度。亦即，通过将对应于最大亮度的电压差与对应于最小亮度的电压差之间的中间的电压差加在像素节点Np与共同电极节点NC之间，可以得到中间的亮度。因而，通过分等级地设定上述显示电压，可以得到具有灰度等级的亮度。

[0018]

栅线驱动电路30以预定的扫描周期依次选择栅线GL并进行驱动。像素开关元件26的栅电极与各自对应的栅线GL连接。在选择了特定的栅线GL的期间，在与它连接的各像素中，像素开关元件26成为导通状态，像素节点Np与对应的数据线DL连接。而且，向像素节点Np传输的显示电压由电容器27保持。通常，像素开关元件26由与液晶显示元件28在同一绝缘基板(玻璃基板、树脂基板等)上形成的TFT构成。

[0019]

源极驱动器40是用以将由N位的数字信号的显示信号SIG分等级设定的显示电压向数据线DL输出的驱动器。这里，作为一例，显示信号SIG是6位信号，即由显示信号位DB0～DB5构成的信号。若按6位的显示信号，则在各像素中，可以构成2⁶＝64级的灰度等级显示。如果再用R(红)、G(绿)及B(蓝)的3个像素形成1个彩色显示单位，则可以构成约26万色的彩色显示。

[0020]

另外，如图1所示，源极驱动器40由以下部件构成，即：移位寄存器50；数据锁存电路52、54；灰度电压生成电路60；译码器电路70；模拟放大器80。

[0021]

在显示信号SIG中，串行地生成对应于各个像素25的显示亮度的显示信号位DB0～DB5。亦即，各定时的显示信号位DB0～DB5表示液晶阵列部20中的任意1个像素25的显示亮度。

[0022]

移位寄存器50以同步于显示信号SIG的设定转换的周期的定时，指示数据锁存电路52执行显示信号位DB0～DB5的读入。数据锁存电路52依次读入串行地生成的显示信号SIG，并保持1个像素行的显示信号SIG。

[0023]

输入至数据锁存电路54的锁存信号LT，以在数据锁存电路52中以读入1个像素行的显示信号SIG的定时进行激活。数据锁存电路54响应该激活，读入此时保持在锁存器电路52中的1个像素行的显示信号SIG。

[0024]

灰度电压生成电路50由串联连接在高电压VDH和低电压VDL之间的63个分压电阻构成，分别生成64级的灰度电压V1～V64。

[0025]

译码电路70将保持在锁存器电路54中的显示信号SIG译码，并根据译码结果从灰度电压V1～V64中选择并输出向各译码输出节点Nd₁、Nd₂、...(总称为「译码输出节点Nd」)输出的电压灰度电压。

[0026]

其结果，在译码输出节点上Nd上，同时地(并行地)输出对应于保持在数据锁存电路54上的1个像素行的显示信号SIG的显示电压(灰度电压V1～V64中的1个)。再者，图1中代表性地示出对应于第1列及第2列的数据线DL₁、DL₂的译码输出节点Nd₁、Nd₂。

[0027]

模拟放大器80将与从译码电路70向译码输出节点Nd₁、Nd₂...输出的各显示电压对应的模拟电压分别输出到数据线DL₁、DL₂...。

[0028]

源极驱动器40以预定的扫描周期，将对应于一连串的显示电压SIG的显示电压向每1像素行的数据线DL重复输出，由于栅线驱动电路30同步于其扫描周期并依次驱动栅线GL₁、GL₂...，在液晶显示部20上构成基于显示信号SIG的图像显示。

[0029]

再者，在图1中，例示了栅线驱动电路30及源极驱动器40与液晶阵列部20一体形成的液晶显示装置10的结构，而栅线驱动电路30及源极驱动器40，也可以作为液晶显示部20的外部电路来设置。

[0030]

图2是表示栅线驱动电路30的结构的图。该栅线驱动电路30由级联(cacade连接)的多个单位移位寄存器电路SR₁、SR₂、SR₃、SR₄...构成的移位寄存器构成(为说明的方便，将级联连接的移位寄存器电路SR₁、SR₂...总称为「单位移位寄存器电路SR」)。各单位移位寄存器电路SR被设置在每1个像素行，即每1个栅线GL上。

[0031]

另外，图2所示的时钟发生器31是将由相位相反的时钟信号CLK、/CLK组成的两相时钟输入至栅线驱动电路30的单位移位寄存器电路SR上的装置。时钟信号CLK、/CLK被控制成以同步于显示装置的扫描周期的定时，交互地激活。

[0032]

各单位移位寄存器电路SR具有：输入端子IN、时钟端子CK、复位端子RST及2个输出端子OUT、OUTD。如图2所示，在各单位移位寄存器电路SR的时钟端子CK上被供给时钟发生器31输出的时钟信号CLK、/CLK中的任一个。

[0033]

在第1级(第1段)的单位移位寄存器电路SR1的输入端子IN上，作为输入信号输入对应于图像信号的各帧期间的开头的起动脉冲SP。在第2级以后的单位移位寄存器SR的输入端子IN上连接其前级的单位移位寄存器SR的输出端子OUTD。另一方面，各单位移位寄存器SR的输出端子OUT与栅线GL连接，从它输出的信号作为水平(垂直)扫描脉冲向栅线GL输出。即，来自输出端子OUT的输出信号G是驱动栅线用的“栅线驱动信号”，来自输出端子OUTD的输出信号D是驱动下一级的单位移位寄存器SR用的“进位信号”。以下，将输出端子OUT称为“栅线用输出端子”，将输出端子OUTD称为“进位信号输出端子”。

[0034]

在图2所示结构的栅线驱动电路30中，各单位移位寄存器电路SR一边使同步于时钟信号CLK、/CLK而输入至输入端子的信号(起动脉冲SP或前级的输出信号)移位，一边向对应的栅线GL及比自身下一级的单位移位寄存器电路SR传输(单位移位寄存器电路SR的动作的详情后述)。其结果，一连串的单位移位寄存器电路SR以基于预定的扫描周期的定时依次使栅线GL激活，作为所谓栅线驱动装置起作用。

[0035]

图3是表示本发明的实施例1的单位移位寄存器电路SR的结构的电路图。还有，在栅线驱动电路30中，由于被级联连接的各单位移位寄存器电路SR的结构，基本上都是相同的，下面，仅就1个单位移位寄存器电路SR的结构代表性地进行说明。另外，构成该单位移位寄存器电路SR的晶体管均为同一导电型的场效应晶体管，但在本实施例中，全部为N型TFT晶体管。若为N型TNT，则是栅极为H(高)电平时成为激活(导通)状态，L(低)电平时成为非激活(截止)状态。再有，P型晶体管的情况与此相反。

[0036]

如图3所示，该单位移位寄存器电路SR具有：除图2已示出的输入端子IN、时钟端子CK、复位端子RST、栅线用输出端子OUT及进位信号输出端子OUTD以外，还有提供低电位侧电源电位VSS的第1电源端子s1，分别提供高电位侧电源电位VDD1、VDD2的第2电源端子s2及第3电源端子s3。高电位侧电源电位VDD1、VDD2也可以是彼此相同的电平。这时如图4所示，第2电源端子s2和第3电源端子s3可由同一端子构成，如此能减少电源供给用布线的占有面积。

[0037]

另外，以下说明中，低电位侧电源电位VSS成为电路的基准电位，但实际使用中，将写入像素的数据的电压作为基准设定基准电位，例如，高电位侧电源电位VDD1、VDD2被设定为17V，低电位侧电源电位VDD1、VDD2被设定为-12V。

[0038]

如前所述，本实施例的单位移位寄存器SR中，设有2个输出端子：输出栅线驱动信号的栅线用输出端子OUT和输出进位信号的进位信号输出端子OUTD。栅线驱动信号的输出级由在栅线用输出端子OUT与时钟端子CK之间连接的晶体管Q1和在栅线用输出端子OUT与第1电源端子s1之间连接的晶体管Q2构成。即，晶体管Q1是将输入到时钟端子CK的时钟信号供给栅线用输出端子OUT(第1输出端子)的第1晶体管，晶体管Q2是通过将第1电源端子s1的电位供给栅线用输出端子OUT而将该栅线用输出端子OUT放电的第2晶体管。另外，进位信号的输出级由在进位信号输出端子OUTD与时钟端子CK之间连接的晶体管Q1D和在进位信号输出端子OUTD与第1电源端子s1之间连接的晶体管Q2D构成。即，晶体管Q1D是将输入到时钟端子CK的时钟信号供给进位信号用输出端子OUTD(第2输出端子)的第3晶体管，晶体管Q2D是通过将第1电源端子s1的电位供给进位信号输出端子OUTD而将该栅线用输出端子OUT放电的第4晶体管。如图3所示，晶体管Q2的栅极(控制电极)和上述晶体管Q2D的栅极相互连接。

[0039]

这里如图3所示，将晶体管Q1的栅极连接的节点定义为节点N1(第1节点)，将晶体管Q2、Q2D的栅极连接的节点定义为节点N2(第2节点)，并将晶体管Q1D的栅极连接的节点定义为节点N3(第3节点)。

[0040]

在晶体管Q1的栅·源间(即栅线用输出端子OUT和节点N1之间)设有升压电容C(第1电容元件)。另外，在节点N1和第2电源端子s2之间连接将第2电源端子s2的电位供给节点N1的晶体管Q3(第5晶体管)，其栅极连接在输入端子IN上。在节点N1和第1电源端子s1之间共同连接将第1电源端子s1的电位供给节点N1的晶体管Q4(第6晶体管)和晶体管Q5(第9晶体管)。但是，晶体管Q4的栅极与节点N2连接，晶体管Q5的栅极与复位端子RST连接。

[0041]

因此，晶体管Q3的动作是按照输入端子IN的电平对节点N1充电，晶体管Q4和晶体管Q5的动作是按照节点N2和复位端子RST的电平将节点N1放电。即，在节点N1上连接其主电极(源极/漏极)的这些晶体管Q3、Q4、Q5构成通过将晶体管Q1的控制电极的充放电来驱动该晶体管Q1(即栅线用输出端子OUT的上拉用的晶体管)的「上拉驱动电路」(第1驱动电路)。

[0042]

在晶体管Q1D的栅·源间(即进位信号输出端子OUTD与节点N3之间)也设有升压电容CD(第2电容元件)。另外，在节点N3和第2电源端子s2之间连接晶体管Q3D(第7晶体管)，其栅极连接在输入端子IN上。另外，在节点N3和第1电源端子s1之间连接晶体管Q4D(第8晶体管)。晶体管Q4D的栅极连接在节点N2上。

[0043]

因此，晶体管Q3D的动作是按照输入端子IN的电平给节点N3充电，晶体管Q4D的动作是按照节点N2的电平将节点N1放电。即，在节点N3上连接其主电极(源极/漏极)的这些晶体管Q3D、Q4D构成通过将晶体管Q3的控制电极的充放电来驱动该晶体管Q1D(即进位信号输出端子OUTD的上拉用的晶体管)的「上拉驱动电路」(第2驱动电路)。

[0044]

如此，本实施例的单位移位寄存器SR中，为驱动晶体管Q1而对节点N1的充放电，为驱动晶体管Q1D而对节点N3的充放电分别通过各别的晶体管进行。

[0045]

在节点N2与第3电源端子s3之间连接被二极管连接的晶体管Q6，在节点N2与第1电源端子之间连接晶体管Q7。晶体管Q7的栅极与节点N1连接。

[0046]

晶体管Q7的驱动能力(流过电流的能力)设定得比晶体管Q6充分大。即，晶体管Q7的导通电阻比晶体管Q6的导通电阻充分小。因此，晶体管Q7的栅极电位一上升，节点N2的电位就下降，晶体管Q7的栅极电位一下降，节点N2的电位就上升。即，晶体管Q6和晶体管Q7构成为由二者的电阻值之比规定其动作的比例型反相器。该反相器中，节点N1设为输入端，节点N2设为输出端，构成驱动将栅线用输出端子OUT和进位信号输出端子OUTD下拉的晶体管Q2、Q2D的“下拉驱动电路”。

[0047]

以下，说明图3的单位移位寄存器SR的具体动作。这里，构成栅线驱动电路30的各单位移位寄存器SR的动作在实质上哪个都是相同的，因此，仅以1个单位移位寄存器SR的动作为代表进行说明。为了简明，设为单位移位寄存器SR的时钟端子CK上被输入时钟信号CLK的情况进行说明(例如，图2中的单位移位寄存器SR1、SR2等即与此相当)。

[0048]

这里，将该单位移位寄存器SR输出的栅线驱动信号定义为Gn，将其前级和下一级的单位移位寄存器SR输出的栅线驱动信号分别定义为Gn-1和Gn+1。另外，将该单位移位寄存器SR输出的进位信号定义为Dn，将其前级和下一级的单位移位寄存器SR输出的进位信号分别定义为Gn-1和Gn+1。

[0049]

首先，作为初始状态(以下，将该状态称为“复位状态”)，假定节点N1、N3为L(低)电平(VSS)、节点N2为H(高)电平(VDD2-Vth(Vth：晶体管的阈值电压))。另外，时钟端子CK(时钟信号CLK)、复位端子RST(下一级的进位信号Dn+1)、输入端子IN(前级的进位信号Dn-1)均设为L电平。复位状态时，由于晶体管Q1为OFF(截止状态)、晶体管Q2为ON(导通状态)，栅线用输出端子OUT(栅线驱动信号Gn)能够与时钟端子CK(时钟信号CLK)的电平无关地保持在L电平。即，该单位移位寄存器SR连接的栅线为非选择状态。另外此时，由于晶体管Q1D截止，晶体管Q2D导通，进位信号输出端子OUTD(进位信号Dn)保持在L电平。

[0050]

根据此状态，前级的单位移位寄存器SR的进位信号Dn-1一旦成为H电平，该电平就被输入到该单位移位寄存器SR的输入端子IN，晶体管Q3、Q3D成为导通。此时，节点N2为L电平，因此晶体管Q4、Q4D也成为导通，但晶体管Q3、Q3D的导通电阻分别充分地低于晶体管Q4、Q4D的导通电阻，因此节点N1和节点N3的电平上升。

[0051]

节点N1的电平一上升，晶体管Q7就开始导通，节点N2的电平下降。如此一来，晶体管Q4、Q4D的电阻变高，节点N1和节点N3的电平急速上升。与此对应，晶体管Q7充分地成为导通。其结果，节点N2成为L电平(VSS)，晶体管Q4、Q4D成为截止，节点N1和节点N3成为H电平(VDD1-Vth)。如此，在节点N1和节点N3成为H电平、节点N2成为L电平的状态(以下，将此状态称为“设定状态”)时，晶体管Q1成为导通，晶体管Q2成为截止。再有，即使前级的进位信号Dn-1返回到L电平，晶体管Q3、Q3D成为截止，由于节点N1和节点N3成为浮置状态，该设定状态在其后得到维持。

[0052]

设定状态时，由于晶体管Q1、Q1D为导通、晶体管O2、Q2D为截止，时钟端子CK的时钟信号CLK一成为H电平，栅线用输出端子OUT和进位信号输出端子OUTD的电平就上升。栅线用输出端子OUT的电平一上升，由于升压电容C和晶体管Q1的栅极·沟道间电容(栅电容)的电容耦合，节点N1的电平就升高特定的电压(因此称节点N1为升压节点)。同样，进位信号输出端子OUTD的电平一上升，由于升压电容CD和晶体管Q1D的栅极·沟道间电容的电容耦合，节点N3的电平升高特定的电压。

[0053]

所以，即使栅线用输出端子OUT和进位信号输出端子OUTD的电平上升，晶体管Q1、Q1D的栅·源间电压也可分别保持得比阈值电压(Vth)高，这些晶体管Q1、Q1D维持低阻抗。因此，栅线驱动信号Gn和进位信号Dn的电平跟随时钟端子CK的电平而变化，即，输入时钟端子CK的时钟信号CLK为H电平的期间，栅线驱动信号Gn成为H电平、栅线被激活，同时进位信号Dn也成为H电平，下一级的单位移位寄存器SR被输入进位信号Dn。然后，时钟信号CLK一返回到时钟信号CLK，栅线驱动信号Gn就成为L电平而返回到栅线的非选择状态，同时进位信号Dn成为L电平。

[0054]

其后，下一级的栅线驱动信号Gn+1一旦成为H电平时，该电平就被输入复位端子RST，晶体管Q5成为导通。从而，节点N1的电平下降，晶体管Q7成为截止，因此节点N2成为H电平。这样一来，晶体管Q4、Q4D成为导通，节点N1和节点N3被固定于L电平。其结果，返回到晶体管Q1成为截止、晶体管Q2成为导通的状态(为此，节点N2称为“复位节点”)。

[0055]

汇总以上的动作，本实施例的单位移位寄存器SR在输入端子IN上不输入信号(启动脉冲SP或前级的进位信号Dn-1)的期间，处于节点N1为L电平(VSS)、节点N2为H电平(VDD2-Vth)的状态，其间晶体管Q1、Q1D为截止、晶体管Q2、Q2D为导通，因此，栅线用输出端子OUT和进位信号输出端子OUTD被维持在低阻抗的L电平(VSS)。而且，输入端子IN上一被输入信号，就成为节点N2为L电平(VSS)、节点N1和节点N3为H电平(VDD1-Vth)的设定状态。设定状态时，由于晶体管Q1、Q1D为导通、晶体管Q2、Q2D为截止，在时钟端子CK的信号(时钟信号CLK)为H电平的期间，栅线用输出端子OUT成为H电平而将栅线激活，同时进位信号输出端子OUTD也成为H电平而将下一级的单位移位寄存器SR驱动。其后，复位端子RST上一被输入信号(下一级的栅线驱动信号Gn+1)，就返回到节点N1和节点N3为H电平的复位状态。

[0056]

将如此动作的多个单位移位寄存器SR如图2所示级联连接而构成了栅线驱动电路30时的动作，如图5的定时图所示。如图所示，一边第1级的单位移位寄存器SR₁的输入端子IN上输入的输入信号(启动脉冲)被以与时钟信号CLK、/CLK同步的定时移位，一边作为栅线驱动信号G₁、G₂…按栅线GL₁、GL₂、GL₃…的顺序输出，同时作为进位信号D₁、D₂…按单位移位寄存器SR₂、SR₃…的顺序被传送。从而，栅线驱动电路30能够以预定的扫描周期依次驱动栅线GL₁、GL₂、GL₃…。

[0057]

但是，图2所示的栅线驱动电路30中，各单位移位寄存器SR的复位端子RST上被输入其下一级的栅线驱动信号Gn+1，因此，该单位移位寄存器SR只有在其下一级至少一次动作后才能成为复位状态(也就是上述的初始状态)。各单位移位寄存器SR，由于只有在经过复位状态后才能进行图3所示的通常动作，因此需要先于通常动作进行将伪输入信号从单位移位寄存器SR的第1级向最终级传递的伪动作。或者，也可以在各单位移位寄存器SR的节点N2和第3电源端子s3(高电位侧电源)之间另设复位用的晶体管，在通常动作之前强制地对节点N2充电，进行复位动作。但是，在这种情况下，另外需要复位用的信号线。

[0058]

从以上的说明可知，图3的单位移位寄存器SR中，激活栅线驱动信号的晶体管Q1的栅极(节点N1)的电平和激活进位信号的晶体管Q1D的栅极(节点N3)的电平大致相同地变化。还有，在晶体管Q1的漏极和晶体管Q1D的漏极上被输入相同的时钟信号CLK。因此，如图5所示，在大致相同的定时从各单位移位寄存器SR输出栅线驱动信号Gn和进位信号Dn。

[0059]

本实施例中，虽然节点N1的电平和节点N2的电平大致相同地变化，但是由于二者不直接连接，它们分别通过各别的晶体管充放电(即，节点N1和节点N3在电路上是分开的)。另外，节点N1按照栅线驱动信号Gn的上升而升压，而节点N3按照进位信号Dn的上升而升压。因此，即使假设加于栅线即栅线用输出端子OUT的负载大而使栅线驱动信号Gn产生延迟，相应地节点N1的升压定时产生延迟，也不会对节点N3的升压定时带来影响。即，能够防止进位信号Dn受栅线驱动信号Gn的影响，能够与因负载的影响而难以使上升、下降高速化的栅线驱动信号Gn无关地，使进位信号Dn的上升、下降速度高速化。另外，即使在因环境温度的变化或晶体管的阈值电压的偏差等引起的栅线驱动信号Gn的上升、下降速度的降低的场合，也能使进位信号Dn不受到其不良影响。因此，能够实现单位移位寄存器SR级联连接而成的移位寄存器电路的高速化，对采用由该寄存器电路构成的栅线驱动电路的显示装置的高清晰度作出贡献。

[0060]

再有，本实施例中，示出了在单位移位寄存器SR的复位端子RST上被输入下一级的栅线驱动信号Gn+1的结构。下一级的栅线驱动信号Gn+1存在因下一级的栅线负载的影响而产生延迟的可能性，但由于即使将单位移位寄存器SR设为复位状态的速度较慢也行，因此对动作的高速化没有不良影响。但是，在这种情况下，应当留意存在本发明的效果降低的可能性，这是因为：由于加在各单位移位寄存器SR的进位信号输出端子OUTD上的负载增加，进位信号上会产生延迟。另外，由于复位端子RST上输入的信号可以是下一级的栅线驱动信号Gn+1，也可以是进位信号Dn+1，这增加了电路布局设计的自由度，并有助于缩小电路的形成面积。

[0061]

另外，本实施例的单位移位寄存器SR中，由晶体管Q6、Q7构成的反相器中，节点N1作为输入端，节点N2作为输出端。由于电路的对称性，即使将该反相器的输入端设为N3，单位移位寄存器的逻辑动作也不会有变化，因此，也可以这样构成。但是，在这种情况下，在节点N3的寄生电容上有晶体管Q7的栅电容的贡献，该寄生电容变大，因此，节点N3被升压的振幅变小。节点N3一旦不能充分升压，晶体管Q1D的驱动能力就下降，进位信号Dn的上升和下降速度就下降，于是本发明的效果被减弱。因此，由晶体管Q6、Q7构成的反相器的输入端最好是节点N1。

[0062]

<实施例2>

包含TFT的场效应晶体管是在栅电极上加了阈值电压以上的电压时，通过在半导体基板内隔着栅绝缘膜在栅电极的正下方形成的导电性沟道将漏·源极间电气连接而导通的元件。因而，导通状态的场效应晶体管可以将半导体基板内的沟道和栅电极作为两电极，将栅绝缘膜作为电介质层的电容元件(栅电容)起作用。

[0063]

图6是表示实施例2的单位移位寄存器电路SR的结构的电路图。在实施例1中，在晶体管Q1D的漏·源间设有升压电容CD，但是在本实施例中，将该电容换成晶体管Q1D的栅电容。在这种场合，如图6的电路图所示，不需要升压电容CD。

[0064]

通常，构成形成在半导体集成电路内的电容元件的电介质层的绝缘膜的厚度，由于与晶体管的栅绝缘膜的厚度相同，将电容元件置换成晶体管的栅电容时，可以用与该电容元件相同面积的晶体管代替。即，通过设成与图6中晶体管Q1D的栅宽相当程度的宽度，能够实现与实施例1的图3的电路相同的升压动作。

[0065]

另外，由于可通过加大晶体管Q1D的栅宽提高其驱动能力，结果，进位信号Dn的上升和下降速度加快，能够进一步提高本发明的效果即实现动作的高速化。

[0066]

再有，晶体管Q1的漏·源间的升压电容C也可用晶体管Q1的栅电容置换，其图示略。即，可以将升压电容省略，而将晶体管Q1的栅宽设成相应地扩大。并且，此时，由于晶体管Q1的驱动能力提高，结果能够提高栅线驱动信号Gn的上升和下降速度。

[0067]

再者，在本实施例中，高电位侧电源电位VDD1、VDD2可以为同一电平。这时，与如上所示的图4的电路相同，可用同一电源端子构成第2电源端子s2和第3电源端子s3，若如此，就可削减电源供给用的布线的占有面积。

[0068]

<实施例3>

可是，专利文献2-5所示的传统的单位移位寄存器中，将输出端子上拉的晶体管(例如专利文献1的“输出晶体管16”，以下称“输出上拉晶体管”)的栅电极，构成为经由被二极管连接的晶体管(以下称“充电用晶体管”)充电。即，充电用晶体管的源极与输出上拉晶体管的栅电极连接，栅极和漏极两方被输入前级的单位移位寄存器的输出信号。从而，输出上拉晶体管的栅电极以前级的输出信号作为电源进行充电。因此，不需要将单位移位寄存器连接到对输出上拉晶体管的栅电极充电的电源(上述的各实施例中的高电位侧电源(VDD1))，具有提高布线的自由度、有助于电路的高集成化的优点。

[0069]

但是，移位寄存器被用于显示装置的栅线驱动电路时，单位移位寄存器的输出端子上连接成为大电容负载的栅线，因此，输出信号的上升速度变缓慢。这样一来，上述的结构中，各单位移位寄存器的输出上拉晶体管的栅电极的充电速度降低。其结果，各单位移位寄存器的动作难以高速化，于是，栅线驱动电路的动作难以高速化。

[0070]

另外，被二极管连接的充电用晶体管，在给输出上拉晶体管的栅电极充电时以源极跟随器方式动作。即，随着充电的进行，充电用晶体管的栅·源极间电压变小，驱动能力下降，充电速度变慢。特别是，由于栅线这样的大电容负载的影响，各单位移位寄存器的输出信号的上升速度变慢时，充电用晶体管从充电过程的初始阶段开始以源极跟随器方式动作，因此，充电速度的降低显著。这种情况也是妨碍栅线驱动电路的动作高速化的要因。[0071]

为了实现单位移位寄存器的动作高速化，提高信号输出时的输出上拉晶体管的驱动能力(流过电流的能力)即可。作为这种方法之一，可以举出加大输出上拉晶体管的沟道宽度的方法，但是这随之会造成电路的形成面积增大的问题，并不理想。

[0072]

另外，提高输出上拉晶体管的驱动能力的另一种方法是，即使在信号输出时也保持输出上拉晶体管的栅·源间电压。例如，实施例1的单位移位寄存器SR中，晶体管Q1的栅极(节点N1)升压前，需要预先将晶体管Q1的栅极电位设置地充分高。

[0073]

本实施例提出了这样的单位移位寄存器，在本发明的移位寄存器中，能够省略给输出上拉晶体管的栅电极充电的电源(上述的各实施例中的高电位侧电源(VDD1))而实现高速动作。

[0074]

图7是表示本发明实施例3的单位移位寄存器SR的结构的电路图。该图中，具有与图3所示部件相同功能的部件均采用同一标记，它们的详细说明省略。

[0075]

如图7所示，实施例3的单位移位寄存器电路SR设有2个输出端子OUT、OUTD，并设有2个输入端子IN、IND。第1输入端子IN上连接有晶体管Q3、Q3D的栅极，第2输入端子IND上连接有晶体管Q3、Q3D的漏极。即，本实施例中，晶体管Q3连接在第2输入端子IND和节点N1之间，晶体管Q3连接在第2输入端子IND和节点N1之间。即，晶体管Q3、Q3D的漏极上不连接高电位侧电源(图3的VDD1)。

[0076]

另外，在本实施例中，将晶体管Q2、Q2D的栅极(节点N2)和晶体管Q4、Q4D的栅极连接在复位端子RST上。从而，省略了由晶体管Q6、Q7构成的反相器及其电源(图3的VDD2)。

[0077]

图8是表示实施例3的采用单位移位寄存器SR的栅线驱动电路的结构的框图。本实施例中，栅线驱动电路30也由级联连接的多个单位移位寄存器SR₁、SR₂、SR₃、SR₄…构成的移位寄存器构成，各单位移位寄存器SR的时钟端子CK上，被供给时钟发生器31输出的时钟信号CLK、/CLK中的任一个。

[0078]

本实施例的单位移位寄存器SR有2个输入端子IN、IND，但是第1级(第1段)的单位移位寄存器SR1的输入端子IN、IND上均被输入启动脉冲SP。第2级以后的单位移位寄存器SR中，第1输入端子IN与自身前级的栅线用输出端子OUT连接，第2输入端子IND与自身前级的进位信号输出端子OUTD连接。

[0079]

另外，本实施例的单位移位寄存器SR有2个输出端子OUT、OUTD，但是显示面板的栅线GL与其中的栅线用输出端子OUT连接。即，来自栅线用输出端子OUT的输出信号成为激活栅线GL的水平(或垂直)扫描脉冲。栅线用输出端子OUT还与自身前级的复位端子RST和自身下一级的第1输入端子IN连接。另一方面，进位信号输出端子OUTD专门与自身下一级的第2输入端子IND连接。

[0080]

在该结构的栅线驱动电路30中，各单位移位寄存器SR与时钟信号CLK、/CLK同步，一边将从前级输入的信号(前级的栅线驱动信号G和进位信号D)在时间上移位，一边向对应的栅线GL以及自身下一级的单位移位寄存器SR传递。以下，就构成该栅线驱动电路30的单位移位寄存器SR的动作进行说明。

[0081]

这里，也以第n级的单位移位寄存器SRn的动作为代表进行说明。图9是表示第n级的单位移位寄存器SRn、其前级(第n-1级)的单位移位寄存器SRn-1和其后级(第n+1级)的单位移位寄存器SRn+1的连接关系的电路图。另外，图10是表示单位移位寄存器SRn的动作的时序图。以下，参照图9和图10就图7所示的本实施例的单位移位寄存器SR的动作进行说明。

[0082]

这里，为了简明，设为单位移位寄存器SRn的时钟端子CK上被输入时钟信号CLK、单位移位寄存器SRn-1、SRn+1的时钟端子CK上被输入时钟信号/CLK的情况进行说明。另外，第i级的单位移位寄存器SRi的栅线用输出端子OUT输出的栅线驱动信号G用符号Gi表示，同样进位信号输出端子OUTD输出的进位信号D用符号Di表示。另外，假定时钟信号CLK、/CLK的H电平的电平相等，其值设为VDD。而且，假设构成单位移位寄存器SR的晶体管的阈值电压全部相等，其值设为Vth。

[0083]

参照图10，首先作为时刻t0的初始状态，是单位移位寄存器SRn的节点N1、N3为L电平(VSS)的复位状态。单位移位寄存器SRn-1的栅线驱动信号Gn-1和进位信号Dn-1以及单位移位寄存器SRn+1的栅线驱动信号Gn+1和进位信号Dn+1设为是L电平。这种情况下，由于单位移位寄存器SRn的晶体管Q1、Q2、Q1D、Q2D全部为截止，栅线用输出端子OUT和进位信号输出端子OUTD是浮置状态，但是该初始状态时栅线驱动信号Gn和进位信号Dn设为是L电平。

[0084]

假设在时钟信号/CLK转变到H电平的时刻t1，前级的栅线驱动信号Gn-1和进位信号Dn-1成为H电平。于是，单位移位寄存器SRn的晶体管Q3、Q3D成为导通，节点N1、N3成为H电平(VDD-Vth)的设定状态。从而，晶体管Q1、Q1D成为导通。但是，由于此时时钟信号CLK为L电平(VSS)，输出信号Gn维持L电平。

[0085]

在时刻t2，时钟信号/CLK下降，前级的栅线驱动信号Gn-1和进位信号Dn-1成为L电平，但晶体管Q3、Q3D成为截止，晶体管Q4、Q4D也保持截止状态不变，因此，节点N1、N3的电平浮置而维持在H电平(VDD-Vth)。

[0086]

然后，在时刻t3，时钟信号CLK上升，此时晶体管Q1、Q1D成为导通，晶体管Q2、Q2D成为截止，因此，栅线用输出端子OUT和进位信号输出端子OUTD(栅线驱动信号Gn和进位信号Dn)的电平开始上升。此时，通过晶体管Q1、Q1D的栅极·沟道间电容和升压电容C、CD的耦合，节点N1、N3升压。因此，晶体管Q1、Q1D在非饱和区动作，栅线驱动信号Gn和进位信号Dn的电平分别不带有晶体管Q1、Q1D的阈值电压Vth部分的损失而成为H电平(VDD)。结果，节点N1、N3的电平大致上升到2×VDD-Vth。

[0087]

另外，单位移位寄存器SRn的栅线驱动信号Gn和进位信号Dn一成为H电平，它们就被输入到下一级的单位移位寄存器SRn+1的第1和第2输入端子IN、IND，因此，单位移位寄存器SRn+1中，晶体管Q3、Q3D成为导通。因此，在时刻t3，单位移位寄存器SRn+1的节点N1、N3被充电至VDD-Vth。

[0088]

在时刻t4，时钟信号CLK一下降，单位移位寄存器SRn的栅线驱动信号G和进位信号D的电平也就下降。此时，由于晶体管Q1、Q1D的栅极·沟道间电容和升压电容C的耦合，节点N1、N3的电平也下降，降低至VDD-Vth。但是，即使在这种情况下，晶体管Q1、Q1D也被维持在导通，因此栅线驱动信号Gn和进位信号Dn跟随时钟信号CLK而降至VSS，成为L电平。

[0089]

在时刻t5，时钟信号/CLK上升，下一级的单位移位寄存器SRn+1中，节点N1、N3一旦升压，栅线驱动信号Gn+1和进位信号Dn+1就同时成为H电平(VDD)。从而，单位移位寄存器SRn的复位端子RST成为H电平。相应地，由于晶体管Q4、Q4D成为导通，节点N1、N3被放电而成为L电平，晶体管Q1、Q1D成为截止。即，单位移位寄存器SRn返回到复位状态。另外，本实施例中，由于复位端子RST也连接在晶体管Q2、Q2D的栅极(节点N2)上，晶体管Q2、Q2D成为导通，栅线驱动信号Gn和进位信号Dn被可靠地设于VSS。

[0090]

在时刻t6，时钟信号/CLK一成为L电平，下一级的栅线驱动信号Gn+1和进位信号Dn+1就成为L电平，因此，相应地单位移位寄存器SRn的复位端子RST就成为L电平。其结果，晶体管Q2、Q2D、Q4、Q4D成为导通，单位移位寄存器SRn返回到上述的初始状态。

[0091]

汇总以上的动作，本实施例的单位移位寄存器SRn中，在第1和第2输入端子IN、IND上不输入信号(前级的栅线驱动信号Gn-1和进位信号Dn-1或启动脉冲SP)的期间，节点N1、N3处于L电平的复位状态。在复位状态，由于晶体管Q1、Q1D成为截止，与时钟信号CLK的电平无关地，栅线驱动信号Gn和进位信号Dn被维持在L电平。然后，第1和第2输入端子IN、IND一被输入信号，节点N1、N3就成为H电平的设定状态。在设定状态，晶体管Q1、Q1D为导通，此时晶体管Q2、Q2D已成为截止，因此，响应时钟信号CLK之成为H电平，栅线驱动信号Gn和进位信号Dn被输出。其后，复位端子RST的信号(下一级的栅线驱动信号Gn+1)一旦被输入，节点N1、N3就返回到L电平的复位状态，栅线驱动信号Gn和进位信号Dn被维持在L电平上。

[0092]

依据将这样动作的多个单位移位寄存器SR如图8和9所示级联连接而成为多级的移位寄存器(栅线驱动电路30)，第1级的单位移位寄存器SR1上一旦被输入启动脉冲SP，就以此为起始，一边栅线驱动信号G和进位信号D在与时钟信号CLK、/CLK同步的定时被移位，一边依次向单位移位寄存器SR2、SR3传递。从而，栅线驱动电路30能够以预定的扫描周期依次驱动栅线GL1、GL2、GL3…。

[0093]

从图7可知，本实施例的单位移位寄存器SR中，连接于栅线用输出端子OUT的晶体管Q1、Q2和连接于进位信号输出端子OUTD的晶体管Q1D、Q2D之间为相互并联的关系。另外，构成驱动晶体管Q1的上拉驱动电路(第1驱动电路)的晶体管Q3、Q4和构成驱动晶体管Q1D的上拉驱动电路(第2驱动电路)的晶体管Q3、Q4之间为相互并联的关系。而且，晶体管Q2、Q2D的栅极相互连接。因此，逻辑上晶体管Q1和晶体管Q1D以同样的定时切换，晶体管Q2和晶体管Q2D也以同样的定时切换。

[0094]

因此，如图10所示，逻辑上栅线驱动信号Gn和进位信号Dn的电平一齐被同样地转变。因此，栅线驱动电路30的逻辑动作与实施例1的单位移位寄存器的情况相比没有改变。但是，本实施例的单位移位寄存器SR中，能够得到如下说明的效果。

[0095]

图11是说明本发明的效果的示图，示出了单位移位寄存器SR的节点N1、N3在充电(预充电)和升压时节点N1的电压波形。该图所示的时刻t1～t5对应于图10所示的时刻。再有，节点N3的电压波形在本质上与节点N1的相同，因此，这里主要就节点N1的情况进行说明。

[0096]

本实施例的栅线驱动电路30中，各单位移位寄存器SR的栅线用输出端子OUT与其前级的复位端子RST、下一级的第1输入端子IN及成为大电容负载的栅线GL连接。与此相比，进位信号输出端子OUTD专门只同下一级的第2输入端子IND连接，因此，与栅线用输出端子OUT相比负载电容值小了一个数位。因此，各单位移位寄存器SR的进位信号D也能够比栅线驱动信号G更高速地上升。

[0097]

再来看第n级的单位移位寄存器SRn，在时刻t1时钟信号/CLK上升，如图11所示，其前级的进位信号Dn-1以比栅线驱动信号Gn-1高的速度上升。如图9所示，对单位移位寄存器SRn的节点N1充电的晶体管Q3的漏极(第1输入端子IN)上被输入栅线驱动信号Gn-1，栅极(第2输入端子IND)上被输入进位信号Dn-1。因此，前级的栅线驱动信号Gn-1和进位信号Dn-1的电平上升，单位移位寄存器SRn的晶体管Q3就成为导通，节点N1被充电，如图11中的实线所示，节点N1的电平上升。

[0098]

此时，前级的进位信号Dn-1以高于栅线驱动信号Gn-1的高速上升，从而节点N1的充电过程的初期的晶体管Q3的栅极电位成为比漏极电位充分地大。因此，晶体管Q3在非饱和区动作，节点N1的电平上升到与栅线驱动信号Gn-1大致相同的电平。

[0099]

其后，随着节点N1的电平上升，晶体管Q3开始转移到在饱和区动作，除此之外，由于基于节点N1上随附的寄生电容的时间常数，节点N1的电平上升变慢，从而，节点N1的电平与前级的栅线驱动信号Gn-1的电平之差慢慢地变大。而且，在节点N1的充电过程的最后阶段，晶体管Q3成为完全在饱和区动作，其电平之差进一步变大。

[0100]

然后，在时刻t2，时钟信号/CLK下降，节点N1的电平在比前级的栅线驱动信号Gn-1的H电平(VDD)低一些的电平(图11所示的电平V1)处停止上升。再有，在时刻t2，前级的单位移位寄存器SRn-1的栅线用输出端子OUT和进位信号输出端子OUTD之间存在负载电容值之差，栅线驱动信号Gn-1的电平以比进位信号Dn-1慢的速度下降。

[0101]

此后，在时刻t3，时钟信号CLK上升，通过晶体管Q1、Q1D的栅极·沟道间电容和升压电容C的电容耦合，节点N1的电平被升压。经升压的节点N1的电平被维持到时钟信号CLK下降的时刻t4。在时刻t3～t4之间，节点N1被维持在充分高的电平上，从而能够将单位移位寄存器SRn输出栅线驱动信号Gn和进位信号Dn时的晶体管Q1、Q1D的驱动能力维持得高。从而，栅线驱动信号Gn和进位信号Dn能够高速地上升和下降。

[0102]

另一方面，图11中的虚线图形表示如传统的单位移位寄存器那样被二极管连接的晶体管Q3上的节点N1的电平变化。晶体管Q3被二极管连接的场合，由于其漏极和栅极相互连接，晶体管Q3常时在饱和区动作。因而，从节点N1的充电过程的初期开始，节点N1的电平比前级的栅线驱动信号Gn-1的电平低了晶体管Q3的阈值电压Vth的量。而且，晶体管Q3由于从节点N1的充电过程的初期开始以源极跟随器方式动作，充电速度不快。因此，如图11的虚线图形所示，在时刻t3的阶段只能将节点N1的电平上升到比上述的电平V1低的电平V2上。

[0103]

设电平V1和V2之间的电位差为ΔV，该电位差ΔV在时刻t4节点N1已升压时也被维持。即，本实施例的单位移位寄存器SR中，能够将时刻t3～t4之间节点N1的电平比晶体管Q3被二极管连接时提高ΔV。

[0104]

另外，根据与上述同样的理论(省略其说明)，节点N3的电平也比晶体管Q3被二极管连接时高。其结果，提高了栅线驱动信号Gn和进位信号Dn输出时晶体管Q1、Q1D的驱动能力，栅线驱动信号Gn和进位信号Dn的上升和下降速度成为高速。因此，本实施例的移位寄存器能够比实施例1高速地动作。

[0105]

以上的效果，在各个被级联连接的单位移位寄存器SR中，通过晶体管Q3的栅极(第2输入端子IND)上输入的进位信号D高速上升得到，其速度越快效果就越大。因此，进位信号输出端子OUTD的负载电容越小越好。

[0106]

另外，与实施例1相同，虽然节点N1的电平和节点N2的电平大致相同地变化，但是由于二者不直接连接，它们分别通过各别的晶体管充放电(即，节点N1和节点N3在电路上是分开的)。因此，能够防止进位信号Dn受栅线驱动信号Gn的影响，使进位信号Dn的上升、下降速度高速化。

[0107]

本实施例中，如图8和图9所示，各单位移位寄存器SR的栅线驱动信号G供给其前级的复位端子RST、后级的第1输入端子IN和栅线GL，进位信号D专门只供给下一级的第2输入端子IND。但是，如图10所示，栅线驱动信号G和进位信号D具有大致相同的波形，因此，例如也可以将进位信号D供给前级的复位端子RST。即，各单位移位寄存器SR也可以具有这样的结构：栅线用输出端子OUT连接在其下一级的第1输入端子IN和栅线GL上，进位信号输出端子OUTD连接在其前级的复位端子RST和下一级的第2输入端子IND上。

[0108]

但应当注意：若如此，进位信号输出端子OUTD的电容负载比前级大了单位移位寄存器SR的晶体管Q2、Q2D、Q4、Q4D的栅电容部分，因此，与图8和图9的场合比较，进位信号D的上升速度降低，本发明的效果稍微变小。

[0109]

例如，也能够这样动作，将各单位移位寄存器SR的进位信号D也供给其下一级的第1输入端子IN。但是，在这种场合，进位信号输出端子OUTD上，经由下一级的晶体管Q3、Q3D作为负载加上了下一级的晶体管Q1、Q1D的栅电容和升压电容C、CD，进位信号输出端子OUTD的电容负载相应地增加该部分。特别是，用于栅线GL充电的晶体管Q1，由于沟道宽度设定得宽而栅电容特别大，因此为了能够用进位信号D对下一级的晶体管Q1的栅电容高速充电，可提高晶体管Q1D的驱动能力。但是，为此需要加大晶体管Q1D的沟道宽度，会带来电路的形成面积增大，因此并不理想。

[0110]

再有，以上说明中，时钟信号CLK成为H电平的期间和/CLK成为H电平的期间之间设有一定的间隔，但是没有该期间也行。即，可以为2相时钟：在时钟信号CLK上升的同时、时钟信号/CLK下降，在时钟信号CLK下降的同时、时钟信号/CLK上升。

[0111]

另外，以上的实施例中，就采用2相时钟的动作作了说明，但是也能够使本发明的单位移位寄存器SR采用与传统的晶体管同样的3相时钟来动作(例如，参照上述专利文献1的图4)。这种场合，也可在各单位移位寄存器SR的复位端子RST上，输入其下下级(后2级)的进位信号D，这时也可取得同样的效果。

[0112]

图12是本实施例的变形例。在图7的例中，在晶体管Q3、Q3D这二者中，将漏极连接在第1输入端子IN上，栅极连接在第2输入端子IND上。但是，本实施例中可以这样，如图12所示，使晶体管Q3D作二极管连接，其栅极和漏极这二者上输入前级的进位信号D(以下的实施例中也同样)。

[0113]

这种场合，使得各单位移位寄存器SR的进位信号输出端子OUT上，通过其下一级的晶体管Q3D连接晶体管Q1D的栅电容和升压电容CD，与图7的情况比较，进位信号输出端子OUTD上加的负载电容变大。如前所述，若进位信号输出端子OUTD的负载电容变大，进位信号D的上升速度降低，则本发明的效果变差，因此不理想。

[0114]

但是，由于进位信号输出端子OUTD不连接在栅线GL上，晶体管Q1D的驱动能力较小即可，通常，为了缩小电路的形成面积，将栅极宽度设计得狭窄。因此，晶体管Q1D的栅电容比较小，即使采用图12的电路，进位信号输出端子OUTD的负载电容的增加也小，进位信号D的上升速度不会有大的降低。

[0115]

<实施例4>

图13是表示本发明实施例4的单位移位寄存器电路SR的结构的电路图。该图中，具有与图7所示相同功能的要素上均采用相同的标记。

[0116]

实施例3的单位移位寄存器SR(图7)设有1个时钟端子CK，但是实施例4的单位移位寄存器SR如图13所示设有2个时钟端子CK1、CK2。以下，将时钟端子CK1称为“第1时钟端子”，将时钟端子CK2称为“第2时钟端子”。

[0117]

第1时钟端子CK1相当于图7的单位移位寄存器SR子的时钟端子CK。即，本实施例中，第1时钟端子CK1上输入的时钟信号，经由晶体管Q1、Q1D分别供给栅线用输出端子OUT和进位信号输出端子OUTD，从而激活栅线驱动信号G和进位信号D。

[0118]

另一方面，第2时钟端子CK2上输入与第1时钟端子CK1上输入的时钟信号不同相位的时钟信号。例如，第1时钟端子CK1上被输入时钟信号CLK的单位移位寄存器SR上，其第2时钟端子CK2上被输入时钟信号/CLK。该第2时钟端子CK2上，连接晶体管Q2、Q2D的栅极(节点N2)。再有，与实施例3一样，晶体管Q4、Q4D的栅极共同连接在复位端子RST上。

[0119]

这里也是以第n级的单位移位寄存器SRn作为代表进行说明。另外，为了简明，假定该单位移位寄存器SRn的第1时钟端子CK1上输入时钟信号CLK，第2时钟端子CK2上输入时钟信号/CLK。

[0120]

实施例3的单位移位寄存器SRn中，晶体管Q2、Q2D在其下一级的栅线驱动信号Gn+1为H电平的期间成为导通，只在这期间栅线用输出端子OUT和进位信号输出端子OUTD为低阻抗而设为L电平。即，在这以外的期间，栅线用输出端子OUT和进位信号输出端子OUTD处于浮置状态而成为L电平。

[0121]

与此成对比，本实施例的单位移位寄存器SRn中，晶体管Q2、Q2D在第2时钟端子CK2上输入的时钟信号/CLK为H电平时成为导通。因而，栅线用输出端子OUT和进位信号输出端子OUTD以短间隔反复被设于低阻抗的L电平。因此，栅线驱动信号Gn和进位信号Dn的L电平的电位更加稳定。其结果，可防止栅线驱动电路30的误动作，同时非选择状态的栅线GL的电平稳定，因此显示装置不易发生显示异常的情况。

[0122]

<实施例5>

作为构成显示装置的栅线驱动电路的场效应晶体管，广泛采用非晶硅薄膜晶体管(a-Si TFT)，已经知道a-Si TFT在栅电极被继续地偏置的场合，存在阈值电压有大的漂移的现象。这种现象成为引起栅线驱动电路误动作的要因。另外知道，不仅a-Si TFT，有机TFT也存在同样的问题。

[0123]

例如，实施例4的单位移位寄存器SR(图13)中，晶体管Q2、Q2D的栅极由第2时钟端子CK2上输入的时钟信号反复偏置在H电平。因此，该晶体管SR为由a-Si TFT或有机TFT构成时，晶体管Q2、Q2D的阈值电压正向偏移。这样一来，晶体管Q2、Q2D的驱动能力降低，栅线用输出端子OUT和进位信号输出端子OUTD不能以充分低的阻抗而设于L电平。结果，实施例4的效果减弱，栅线驱动电路30容易发生误动作。

[0124]

为了使该问题得到抑制，例如考虑将晶体管Q2、Q2D的沟道宽度加大来增大驱动能力，但是，这样会增加电路面积，因此不理想。所以，在实施例5中给出了实施例4的变形例，能够不增加形成面积地解决此问题。

[0125]

图14是表示实施例5的单位移位寄存器SR的结构的电路图。该图中，具有与图13所示相同功能的要素附加了相同的标记。图14的单位移位寄存器SR中，晶体管Q2、Q2D的源极连接在第1时钟端子CK1上。即，晶体管Q2、Q2D的源极上被输入与栅极上输入的相位不同的时钟信号。除此之外，与图13的电路相同。

[0126]

这里也是以第n级的单位移位寄存器SRn作为代表进行说明，假定其第1时钟端子CK1上输入时钟信号CLK，第2时钟端子CK2上输入时钟信号/CLK。

[0127]

时钟信号CLK、/CLK为互补的信号，因此，在时钟信号/CLK成为H电平、晶体管Q2、Q2D成为导通的期间，它们的源极由于时钟信号CLK而成为L电平。因而，与实施例4的情况相同，晶体管Q2、Q2D在时钟信号/CLK成为H电平时，能够将栅线用输出端子OUT和进位信号输出端子OUTD设为低阻抗的L电平，取得实施例4的效果。

[0128]

相反地，时钟信号/CLK成为L电平、晶体管Q2、Q2D成为截止的期间，它们的源极由于时钟信号CLK而成为H电平。即，晶体管Q2、Q2D的栅极成为与相对于源极为负偏置等效的状态。从而，由于向正向偏移的阈值电压向负方向返回而恢复，能够防止晶体管Q2、Q2D的驱动能力降低，将上述问题解决。并且，显然不会伴随有电路形成面积的增大。

[0129]

本实施例中，理论上说，可采用在时钟信号CLK上升的同时、时钟信号/CLK下降，在时钟信号CLK下降的同时、时钟信号/CLK上升这样的2相时钟。但是，实用上，由于时钟信号CLK、/CLK上升、下降的定时的偏差，单位移位寄存器SRn的晶体管Q2、Q2D未完全截止时也会产生源电位上升。如此，栅线用输出端子OUT和进位信号输出端子OUTD的电平会不需要地上升，造成误动作。因此，本实施例中，如图10所示，最好在时钟信号CLK成为H电平的期间和/CLK成为H电平的期间之间设有一定的间隔。

[0130]

<实施例6>

图15是表示本发明的实施例6的单位移位寄存器电路SR的结构的电路图。该图中，具有与图3和图7所示相同功能的要素上均采用相同的标记。

[0131]

本实施例中，在实施例3的单位移位寄存器SR上与实施例1相同地设置由晶体管Q6、Q7构成的反相器。如实施例1中说明的那样，晶体管Q7的导通电阻设定成比晶体管Q6的导通电阻充分小，构成比例型反相器。晶体管Q6连接在供给高电位侧电源电位VDD2的第3电源端子s3和节点N2(晶体管Q2、Q2D的栅极)之间，成为二极管连接。晶体管Q7连接在节点N2和第1电源端子s1之间，栅极连接在节点N1(晶体管Q1、Q1D的栅极)上。即，该反相器中，节点N1设为输入端，节点N2设为输出端。再有，与实施例3相同，晶体管Q4、Q4D的栅极连接在复位端子RST上。

[0132]

因此，本实施例的单位移位寄存器SR中，节点N1处于L电平的复位状态期间，通过由晶体管Q6、Q7构成的反相器，节点N2被保持在H电平，因此，这期间晶体管Q2、Q2D成为导通。即，在单位移位寄存器SR不输出输出信号G的期间(栅线GL的非选择期间)，栅线用输出端子OUT和进位信号输出端子OUTD被维持在低阻抗的L电平上。因此，栅线驱动信号Gn和进位信号Dn的L电平的电位更加稳定，栅线驱动电路30的误动作得以防止。

[0133]

与实施例4、5不同，由于晶体管Q2、Q2D的栅极上不需要供给时钟信号，因此能够减少单位移位寄存器SR上消耗的交流电力。即，具有降低时钟信号发生电路(图8的时钟发生器31)的功耗的优点。但是，由于晶体管Q2、Q2D的栅极继续成为H电平，容易产生阈值电压的偏移，应加以留意。

[0134]

另外，由于电路的对称性，即使将由晶体管Q6、Q7构成的反相器的输入端改为节点N3，单位移位寄存器SR的逻辑动作也不变，因此也可以采用这样的结构。但是，在这种情况下，节点N3的寄生电容上会有晶体管Q7的栅电容的贡献，因此节点N3升压的振幅会稍微减小。这样一来，晶体管Q1D的驱动能力降低，进位信号Dn的上升和下降的速度降低，因此本发明的效果可能减弱。

[0135]

另外，由于节点N1的升压电容(晶体管Q1的栅极·沟道间电容和升压电容C)比节点N3的升压电容(晶体管Q1D的栅极·沟道间电容和升压电容CD)大，就升压动作因寄生电容的增加而受到的影响而言，节点N1比节点N3小。因此，由晶体管Q6、Q7构成的反相器的输入端最好为节点N1。

[0136]

<实施例7>

本实施例表示实施例6(图15)的变形例。图16是表示实施例7的单位移位寄存器SR的结构的电路图。该图中，具有与图15所示的相同功能的要素均采用同一标记。如图16所示，本实施例的单位移位寄存器SR设有晶体管Q8、Q8D，除此之外与图15的电路相同。晶体管Q8连接在节点N1和第1电源端子S1(VSS)之间，其栅极连接在节点N2上。

[0137]

也就是说，晶体管Q8、Q8D的功能是，在节点N2、N3为H电平时成为导通，分别将节点N1、N3放电。因而，该单位移位寄存器SR中，在晶体管Q1、Q1D为截止的期间(栅线GL的非选择期间)，节点N1、N3的电位由晶体管Q8、Q8D固定在VSS上。

[0138]

未设晶体管Q8、Q8D的实施例6的单位移位寄存器SR(图15)中，在晶体管Q1、Q1D为截止的期间，时钟端子CK上一旦被输入时钟信号，由于晶体管Q1、Q1D的栅·漏间的叠加电容的耦合，晶体管Q1、Q1D的电平存在上升的可能性。节点N1、N3的电平一旦上升，晶体管Q1、Q1D上就流过电流，可能发生在栅线GL的非选择期间栅线驱动信号G和进位信号D不必要地成为H电平的问题。相对地，根据本实施例，由于能够防止在栅线GL的非选择期间节点N1、N3的电平的上升，可抑制此问题的发生。

[0139]

<实施例8>

实施例7说明的栅线GL的非选择期间中的节点N1、N3的电平的上升的问题也产生于实施例1～6之一的单位移动寄存器SR中。本实施例中提出作为对策的单位移动寄存器SR。

[0140]

图17是实施例8的单位移动寄存器SR的结构的电路图。该图中，具有与图13所示部件相同功能的要素均附上相同标记。如图17，本实施例的单位移动寄存器SR具备在节点N1第2时钟端子CK2之间连接的电容元件C1及在节点N3第2时钟端子CK2之间连接的电容元件C1D，除此以外与图13的电路相同。

[0141]

与实施例4同样，在第1及第2时钟端子CK1、CK2输入相位互异的时钟信号。但是，本实施例中，需采用输入第1时钟端子CK1的时钟信号上升的定时和输入第2时钟端子CK2的时钟信号下降的定时为同时的组合。

[0142]

这里也代表性地说明第n级的单位移动寄存器SRn，假定在该第1时钟端子CK1输入时钟信号CLK，在第2时钟端子CK2输入时钟信号/CLK。

[0143]

单位移动寄存器SRn中，在栅线GLn的非选择期间，晶体管Q1、Q1D截止，但是第1时钟端子CK1的时钟信号CLK上升后，由于晶体管Q1、Q1D的栅极/漏极间的叠加电容的耦合，节点N1、N3的电平上升。但是此时，第2时钟端子CK2的时钟信号/CLK下降，由于电容元件C1、C1D的耦合，节点N1、N3的电平下降。即，电容元件C1、C1D使时钟信号CLK引起的节点N1、N3的电平上升相互抵消。

[0144]

从而，根据本实施例，可防止栅线GL的非选择期间中的节点N1、N3的电平的上升，抑制该期间栅线驱动信号G及进位信号D不必要地成为H电平的误动作的发生。

[0145]

图17中表示了在实施例4(图13)的单位移动寄存器SR上设置了电容元件C1、C1D的结构，但是本实施例也可适用于上述任一实施例。

[0146]

<实施例9>

图18是实施例9的单位移动寄存器SR的结构的电路图。该图中，与图13所示部件具有相同功能的要素附上相同的标记。

[0147]

如图18，本实施例的单位移动寄存器SR中，将复位端子RST端子(晶体管Q4、Q4D的栅极)不与后级的单位移动寄存器SR连接，而与第2时钟端子CK2连接。从而，晶体管Q4、Q4D的栅极被输入与输入第1时钟端子CK1的信号不同相位的时钟信号。更具体地说，晶体管Q4、Q4D的栅极被输入与输入到自身前级的第1时钟端子CK1的信号同相的时钟信号。

[0148]

而且，晶体管Q4、Q4D的源极与输入端子IN连接。从而，晶体管Q4、Q4D的源极被输入前级的栅线驱动信号Gn-1。图18的电路中，节点N2与第2时钟端子CK2连接，因此，如上述，除了输入晶体管Q4、Q4D的栅极及源极的信号变更外，与图1 3的电路相同。

[0149]

这里也以第n级的单位移动寄存器SRn进行代表性地说明。假定该单位移动寄存器SRn的第1时钟端子CK1被输入时钟信号CLK，第2时钟端子CK2上被输入时钟信号/CLK。另外，本实施例的单位移动寄存器SR的动作也基本上与实施例3中说明的相同，因此为了简化说明，再次参照图10。

[0150]

在时刻t1，设输入单位移动寄存器SRn-1的第1时钟端子CK1的时钟信号/CLK成为H电平，同时其前级的栅线驱动信号Gn-1及进位信号Dn-1成为H电平。此时，单位移动寄存器SRn的晶体管Q4、Q4D的栅极成为H电平，但是这些源极也成为H电平，因此晶体管Q4、Q4D不导通。因此，节点N1、N3经由晶体管Q3、Q3D被充电到H电平。从而，单位移动寄存器SRn从复位状态转变到设定状态。

[0151]

在时刻t2，时钟信号/CLK下降，前级的栅线驱动信号Gn-1及进位信号Dn-1也成为L电平，但是晶体管Q3、Q3D截止，晶体管Q4、Q4D也保持截止的状态，因此，节点N1、N3的电平浮置而维持在H电平(VDD-Vth)。

[0152]

在时刻t3，时钟信号CLK上升，节点N1、N3升压，同时栅线驱动信号Gn及进位信号Dn成为H电平(VDD)。在时刻t4，时钟信号CLK成为L电平，单位移动寄存器SRn的栅线驱动信号Gn及进位信号Dn也成为L电平。从而，节点N1、N3的电平也降低到VDD-Vth。

[0153]

在时刻t5，时钟信号/CLK上升，此时栅线驱动信号Gn-1成为L电平，因此晶体管Q4、Q4D成为导通，节点N1、N3被放电而成为L电平。即，单位移动寄存器SRn返回复位状态，晶体管Q1、Q1D成为截止。然后在时刻t6，时钟信号/CLK成为L电平，晶体管Q4、Q4D返回截止状态。

如上所述，实施例9的单位移动寄存器SR可以与实施例3的单位移动寄存器SR进行同样的动作。即，晶体管Q3用前级的栅线驱动信号Gn-1及进位信号Dn-1进行高速充电，因此可获得与实施例3同样的效果。

[0155]

另外，本实施例中，无需将各单位移动寄存器SR与下一级的单位移动寄存器连接。从而，电路的布局的自由度增加，有利于电路的形成面积的缩小化。但是应当注意，时钟信号连续供给晶体管Q4、Q4D的栅极，因此时钟信号生成电路(图8的时钟发生器31)的交流功率变大。

[0156]

另外，本实施例中，采用前级的栅线驱动信号G被输入到单位移动寄存器SR的晶体管Q4、Q4D的源极的结构，但是也可替代地输入前级的进位信号D。但是此时应当注意，由于各单位移动寄存器SR的进位信号输出端子OUTD上施加的负载电容增加，因此进位信号D的上升速度降低，本发明的效果会稍有降低。

[0157]

另外，图18中表示了对实施例4(图13)的单位移动寄存器SR如上所述地变更了输入到晶体管Q4、Q4D的栅极和源极的信号的结构，但是本实施例也可适用于任一其他实施例。

Claims (23)

1.一种移位寄存器电路，其特征在于，

设有第1时钟端子及第1和第2输出端子；

将输入到所述第1时钟端子的第1时钟信号供给所述第1输出端子的第1晶体管；

将所述第1输出端子放电的第2晶体管；

将所述第1时钟信号供给所述第2输出端子的第3晶体管；

将所述第2输出端子放电的第4晶体管；

与所述第1晶体管的控制电极连接并驱动该第1晶体管的第1驱动电路；以及

与所述第3晶体管的控制电极连接并驱动该第3晶体管的第2驱动电路，

所述第2晶体管的控制电极和所述第4晶体管的控制电极相互连接，

设所述第1晶体管的控制电极连接的节点为第1节点，

设所述第2和第4晶体管的控制电极连接的节点为第2节点，

设所述第3晶体管的控制电极连接的节点为第3节点，

所述第1驱动电路包括：

具有连接于预定的输入端子的控制电极的、将所述第1节点充电的第5晶体管；以及

具有连接于所述第2节点的控制电极的、将所述第1节点放电的第6晶体管，

所述第2驱动电路包括：

具有连接于所述输入端子的控制电极的、将所述第3节点充电的第7晶体管；以及

具有连接于所述第2节点的控制电极的、将所述第3节点放电的第8晶体管。

2.权利要求1所述的移位寄存器电路，其特征在于，

所述第1驱动电路还包括具有连接于预定的复位端子的控制电极的、将所述第1节点放电的第9晶体管，

该移位寄存器电路还设有以所述第1节点为输入端、所述第2节点为输出端的反相器。

3.权利要求1所述的移位寄存器电路，其特征在于，

还设有连接在所述第1晶体管的控制电极和所述第1输出端子之间的第1电容元件。

4.权利要求1所述的移位寄存器电路，其特征在于，

还设有连接在所述第3晶体管的控制电极和所述第2输出端子之间的第2电容元件。

5.由多个权利要求1至权利要求4中任一项所述的移位寄存器电路级联连接而成的移位寄存器电路。

6.一种移位寄存器电路，其特征在于，

设有第1时钟端子及第1和第2输出端子；

将输入到所述第1时钟端子的第1时钟信号供给所述第1输出端子的第1晶体管；

将所述第1输出端子放电的第2晶体管；

将所述第1时钟信号供给所述第2输出端子的第3晶体管；

将所述第2输出端子放电的第4晶体管；

与所述第1晶体管的控制电极连接并驱动该第1晶体管的第1驱动电路；以及

与所述第3晶体管的控制电极连接并驱动该第3晶体管的第2驱动电路，

所述第1驱动电路和所述第2驱动电路以相同的定时同时进行所述第1晶体管的控制电极的充放电和所述第3晶体管的控制电极的充放电，

所述第2晶体管的控制电极和所述第4晶体管的控制电极相互连接，

设所述第1晶体管的控制电极连接的节点为第1节点，

设所述第2和第4晶体管的控制电极连接的节点为第2节点，

设所述第3晶体管的控制电极连接的节点为第3节点，

所述第1驱动电路包括：

连接在所述第1节点和第1输入端子之间的、具有连接于第2输入端子的控制电极的第5晶体管；以及

具有连接于预定的复位端子的控制电极的、将所述第1节点放电的第6晶体管，

所述第2驱动电路包括：

连接在所述第3节点和第1或第2输入端子之间的、具有连接于所述第2输入端子的控制电极的第7晶体管；以及

具有连接于所述复位端子的控制电极的、将所述第3节点放电的第8晶体管。

7.权利要求6所述的移位寄存器电路，其特征在于，

所述第2节点连接在所述复位端子上。

8.权利要求6所述的移位寄存器电路，其特征在于，

所述第2节点与第2时钟端子连接，该第2时钟端子上被输入与所述第1时钟信号相位不同的第2时钟信号。

9.权利要求8所述的移位寄存器电路，其特征在于，

所述第2晶体管连接在所述第1输出端子和所述第1时钟端子之间，

所述第4晶体管连接在所述第2输出端子和所述第1时钟端子之间。

10.权利要求6所述的移位寄存器电路，其特征在于，

还设有以所述第1或第3节点为输入端、所述第2节点为输出端的反相器。

11.权利要求10所述的移位寄存器电路，其特征在于，

还包括具有连接于所述第2节点的控制电极的、将所述第1节点放电的第9晶体管；以及

具有连接于所述第2节点的控制电极的、将所述第3节点放电的第10晶体管。

12.权利要求6所述的移位寄存器电路，其特征在于，

还包括连接在被输入与所述第1时钟信号相位不同的第3时钟信号的第3时钟端子和所述第1节点之间的第1电容元件；以及

连接在所述第3时钟端子和所述第3节点之间的第2电容元件。

13.一种多级的移位寄存器电路，其各级为权利要求6至权利要求12中任一项所述的移位寄存器电路，其特征在于，

所述各级中：

所述第1输入端子连接在自身前级的所述第1输出端子上，

所述第2输入端子连接在自身前级的所述第2输出端子上，

所述复位端子连接在比自身后级的所述第1输出端子上。

14.权利要求13所述的移位寄存器电路，其特征在于，

所述各级中，来自所述第2输出端子的输出信号的电平转变速度比来自所述第1输出端子的输出信号的电平转变速度快。

15.权利要求6至权利要求12中任一项所述的移位寄存器电路，其特征在于，

所述第6晶体管连接在所述第1节点和所述第1或第2输入端子之间，

所述第8晶体管连接在所述第3节点和所述第1或第2输入端子之间，

所述复位端子上被输入与所述第1时钟信号相位不同的第4时钟信号。

16.一种多级的移位寄存器电路，其各级是权利要求15所述的移位寄存器电路，其特征在于，

所述各级中：

所述第1输入端子连接在自身前级的所述第1输出端子上，

所述第2输入端子连接在自身前级的所述第2输出端子上，

所述第4时钟信号与输入到自身前级的所述第1时钟端子的信号同相。

17.权利要求16所述的移位寄存器电路，其特征在于，

所述各级中，来自所述第2输出端子的输出信号的电平转变速度比来自所述第1输出端子的输出信号的电平转变速度快。

18.设有由多级的移位寄存器电路构成的栅线驱动电路的图像显示装置，其特征在于，

所述多级的移位寄存器电路的各级中设有：

第1时钟端子及第1和第2输出端子；

将输入到所述第1时钟端子的第1时钟信号供给所述第1输出端子的第1晶体管；

将所述第1输出端子放电的第2晶体管；

将所述第1时钟信号供给所述第2输出端子的第3晶体管；

将所述第2输出端子放电的第4晶体管；

与所述第1晶体管的控制电极连接并驱动该第1晶体管的第1驱动电路；以及

与所述第3晶体管的控制电极连接并驱动该第3晶体管的第2驱动电路，

所述第2晶体管的控制电极和所述第4晶体管的控制电极相互连接，

设所述第1晶体管的控制电极连接的节点为第1节点，

设所述第2和第4晶体管的控制电极连接的节点为第2节点，

设所述第3晶体管的控制电极连接的节点为第3节点，

所述第1驱动电路包括：

具有连接于预定的输入端子的控制电极的、将所述第1节点充电的第5晶体管；以及

具有连接于所述第2节点的控制电极的、将所述第1节点放电的第6晶体管，

所述第2驱动电路包括：

具有连接于所述输入端子的控制电极的、将所述第3节点充电的第7晶体管；以及

具有连接于所述第2节点的控制电极的、将所述第3节点放电的第8晶体管。

19.权利要求18所述的图像显示装置，其特征在于，

所述各级中：

所述第1输出端子连接在显示面板的栅线上，

所述第2输出端子连接在自身下一级的移位寄存器电路的所述输入端子上。

20.设有由多级的移位寄存器电路构成的栅线驱动电路的图像显示装置，其特征在于，

所述多级的移位寄存器电路的各级中设有：

第1时钟端子及第1和第2输出端子；

将输入到所述第1时钟端子的第1时钟信号供给所述第1输出端子的第1晶体管；

将所述第1输出端子放电的第2晶体管；

将所述第1时钟信号供给所述第2输出端子的第3晶体管；

将所述第2输出端子放电的第4晶体管；

与所述第1晶体管的控制电极连接并驱动该第1晶体管的第1驱动电路；以及

与所述第3晶体管的控制电极连接并驱动该第3晶体管的第2驱动电路，

所述第1驱动电路和所述第2驱动电路以相同的定时同时进行所述第1晶体管的控制电极的充放电和所述第3晶体管的控制电极的充放电，

所述各级中：

所述第2晶体管的控制电极和所述第4晶体管的控制电极相互连接，

设所述第1晶体管的控制电极连接的节点为第1节点，

设所述第2和第4晶体管的控制电极连接的节点为第2节点，

设所述第3晶体管的控制电极连接的节点为第3节点，

所述第1驱动电路包括：

连接在所述第1节点和所述第1输入端子之间的、具有连接于所述第2输入端子的控制电极的第5晶体管；

具有连接于预定的复位端子的控制电极的、将所述第1节点放电的第6晶体管。

所述第2驱动电路包括：

连接在所述第3节点和所述第1或第2输入端子之间的、具有连接于所述第2输入端子的控制电极的第7晶体管；以及

具有连接于所述复位端子的控制电极的、将所述第3节点放电的第8晶体管。

21.权利要求20所述的图像显示装置，其特征在于，

所述各级中：

所述第1输入端子连接在自身前级的所述第1输出端子上，

所述第2输入端子连接在自身前级的所述第2输出端子上，

所述复位端子连接在比自身后级的所述第1输出端子上，

该图像显示装置中，显示面板的各栅线连接在所述各级的所述第1输出端子上。

22.权利要求20所述的图像显示装置，其特征在于，

所述各级中：

所述第6晶体管连接在所述第1节点和所述第1或第2输入端子之间，

所述第8晶体管连接在所述第3节点和所述第1或第2输入端子之间，

所述第1输入端子连接在自身前级的所述第1输出端子上，

所述第2输入端子连接在自身前级的所述第2输出端子上，

所述复位端子上被输入与输入到自身前级的所述第1时钟端子的信号同相的第4时钟信号，

该图像显示装置中，

显示面板的各栅线连接在所述各级的所述第1输出端子上。

23.权利要求21或权利要求22所述的图像显示装置，其特征在于，

所述各级中，来自所述第2输出端子的输出信号的电平转变速度比来自所述第1输出端子的输出信号的电平转变速度快。

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