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WO2011114563A1 - シフトレジスタ - Google Patents

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Publication number
WO2011114563A1
WO2011114563A1 PCT/JP2010/068019 JP2010068019W WO2011114563A1 WO 2011114563 A1 WO2011114563 A1 WO 2011114563A1 JP 2010068019 W JP2010068019 W JP 2010068019W WO 2011114563 A1 WO2011114563 A1 WO 2011114563A1
Authority
WO
WIPO (PCT)
Prior art keywords
potential
output
signal
transistor
shift register
Prior art date
Application number
PCT/JP2010/068019
Other languages
English (en)
French (fr)
Inventor
将紀 小原
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
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Priority to JP2012505440A priority patent/JP5128005B2/ja
Priority to US13/579,572 priority patent/US8494109B2/en
Priority to EP10847970.0A priority patent/EP2549483A4/en
Priority to KR1020127027037A priority patent/KR101250128B1/ko
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    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the present invention relates to a shift register, and more particularly to a shift register suitably used for a display device drive circuit and the like.
  • the active matrix type display device displays an image by selecting pixel circuits arranged in a two-dimensional manner in units of rows and writing a gradation voltage corresponding to a video signal to the selected pixel circuits.
  • a display device is provided with a scanning signal line driver circuit including a shift register in order to select pixel circuits in units of rows.
  • a scanning signal line driving circuit is integrally formed on a display panel together with a pixel circuit by using a manufacturing process for forming a TFT (Thin Film Transistor) in the pixel circuit.
  • the scanning signal line driving circuit is formed using, for example, an amorphous silicon TFT or a microcrystalline silicon TFT.
  • a display panel in which a scanning signal line driver circuit is integrally formed is also called a gate driver monolithic panel.
  • Patent Document 1 describes a shift register in which a plurality of unit circuits 91 shown in FIG. 17 are connected in series. This shift register is integrally formed on the liquid crystal panel using amorphous silicon TFTs.
  • Each stage of the shift register is provided with a transistor for lowering the output signal (hereinafter referred to as “falling transistor”).
  • the transistor TG3 functions as a falling transistor.
  • the potential of the scanning signal line needs to be lowered to a low level within a predetermined time by using the falling transistor TG3.
  • the amorphous silicon TFT and the microcrystalline silicon TFT have a characteristic that the threshold voltage fluctuates when a voltage is repeatedly applied to the gate terminal (threshold voltage shift). For this reason, in a shift register formed of an amorphous silicon TFT or a microcrystalline silicon TFT, there arises a problem that the threshold voltage of the falling transistor increases with the passage of time and the falling time of the output signal is delayed. If the fall time exceeds the allowable time, the display device can write the gradation voltage to one pixel circuit and then overwrite the gradation voltage to be written to the next pixel circuit on the same pixel circuit, so that the screen can be displayed correctly. Disappear. This problem becomes significant in a display device having a large display panel.
  • an object of the present invention is to provide a shift register that suppresses a threshold voltage shift of a transistor that resets an output signal and prevents a reset time of the output signal from being delayed with the passage of time.
  • a first aspect of the present invention is a shift register having a configuration in which a plurality of unit circuits are connected in multiple stages and operating based on a plurality of clock signals,
  • the unit circuit is An output transistor in which one conduction signal is applied to one conduction terminal and the other conduction terminal is connected to an output node;
  • An input transistor that applies an on-potential to a control terminal of the output transistor according to a given set signal;
  • An output reset transistor that applies an off-potential to the output node in accordance with a given output reset signal;
  • An additional output transistor having a control terminal and one conduction terminal connected in the same form as the output transistor, and the other conduction terminal connected to an additional output node;
  • a compensation circuit that applies a compensation potential having a polarity opposite to the on-potential with respect to the off-potential at a predetermined timing to the additional output node;
  • the output reset transistor is supplied with a signal output from an additional output node included in a unit circuit at the next stage as the
  • the compensation circuit includes: A first transistor for applying an ON potential to an internal node according to a signal output from the output node; A second transistor for applying an off potential to the internal node according to a given compensation control signal; And a capacitor provided between the internal node and the additional output node.
  • the compensation circuit further includes a third transistor in which the output reset signal is supplied to one conduction terminal and a control terminal is connected to the internal node.
  • the second transistor is supplied with a signal output from an additional output node included in a subsequent unit circuit as the compensation control signal.
  • the capacitor is composed of a thin film transistor in which two conductive terminals are short-circuited to be one electrode and a control terminal is the other electrode.
  • the signal output from the output node is provided to a control terminal and one conduction terminal of the first transistor.
  • a signal output from the output node is supplied to a control terminal of the first transistor, and an ON potential is fixedly applied to one conduction terminal of the first transistor.
  • the compensation circuit applies the compensation potential to the additional output node each time an ON potential is applied to the additional output node.
  • the unit circuit may further include a state reset transistor that applies an off potential to the control terminal of the output transistor in accordance with a given state reset signal.
  • the unit circuit may further include an output reset auxiliary transistor that applies an off potential to the output node in accordance with another given clock signal.
  • the set signal is supplied to a control terminal and one conduction terminal of the input transistor.
  • the set signal is supplied to a control terminal of the input transistor, and an ON potential is fixedly applied to one conduction terminal of the input transistor.
  • the input transistor is supplied with a signal output from a unit circuit in the previous stage as the set signal.
  • All transistors included in the unit circuit are of the same conductivity type.
  • a fifteenth aspect of the present invention includes a plurality of pixel circuits arranged two-dimensionally, And a drive circuit including a shift register according to any one of the first to fourteenth aspects.
  • the output reset transistor included in the unit circuit of each stage is given the compensation potential output from the unit circuit of the next stage at a predetermined timing.
  • the compensation potential has a polarity opposite to the on-potential with respect to the off-potential. For this reason, even when the threshold voltage of the output reset transistor changes in a predetermined direction due to the application of the ON potential, the threshold voltage of the output reset transistor is changed in the reverse direction by applying a compensation potential having a polarity opposite to that of the ON potential. Can be made. Therefore, it is possible to suppress the threshold voltage shift of the output reset transistor and prevent the reset time of the output signal from being delayed with time. In addition, the layout area of the output reset transistor can be reduced.
  • a capacitance is provided between the additional output node and the internal node, and the on-potential and the off-potential are switched and applied to the internal node, whereby the additional output node is turned on with reference to the off-potential.
  • a compensation potential having a polarity opposite to that of the potential can be applied.
  • the on potential can be applied to the internal node in accordance with the output reset signal.
  • the output of the next-stage unit circuit is changed by applying an OFF potential to the internal node in accordance with the signal output from the additional output node included in the next-stage unit circuit.
  • a compensation potential can be applied to the additional output node.
  • the manufacturing cost of the shift register can be reduced by configuring the capacitor with a thin film transistor.
  • an on potential is applied to the internal node when the output signal of the unit circuit changes. can do.
  • the seventh aspect of the present invention when the output signal of the unit circuit is changed by applying the output signal of the unit circuit to the control terminal of the first transistor and applying the ON potential to one conduction terminal.
  • An ON potential can be applied to the node.
  • the threshold voltage shift of the output reset transistor is effectively suppressed by alternately applying the ON potential and the compensation potential having the opposite polarity to the additional output node. Can do.
  • the output transistor can be controlled to be in the OFF state by providing the state reset transistor.
  • the output reset auxiliary transistor by providing the output reset auxiliary transistor, it is possible to reliably reset the output signal in accordance with another clock signal.
  • the on-potential can be applied to the control terminal of the output transistor using the input transistor.
  • the on potential is applied to the control terminal of the output transistor using the input transistor.
  • the thirteenth aspect of the present invention it is possible to configure a shift register that sequentially shifts an input signal by supplying a signal output from a unit circuit in the previous stage to an input transistor.
  • the manufacturing cost of the shift register can be reduced by using transistors of the same conductivity type.
  • a display capable of correctly displaying a screen by using a shift register that suppresses the threshold voltage shift of the output reset transistor and prevents the reset time of the output signal from being delayed with time.
  • a device can be obtained.
  • FIG. 3 is a timing chart of clock signals supplied to the shift register shown in FIG.
  • FIG. 3 is a circuit diagram of a unit circuit included in the shift register shown in FIG. 2.
  • 3 is a timing chart of the shift register shown in FIG. 3 is a timing chart of output signals of the shift register shown in FIG.
  • FIG. 3 is a signal waveform diagram of an output signal of the shift register shown in FIG. 2.
  • 6 is a circuit diagram of a unit circuit included in a shift register according to a second embodiment of the present invention. It is a block diagram which shows the structure of the shift register which concerns on the 3rd Embodiment of this invention.
  • 12 is a timing chart of clock signals supplied to the shift register shown in FIG. 10. It is a timing chart of the output signal of the shift register shown in FIG.
  • It is a circuit diagram of a unit circuit included in a shift register according to a first modification of the present invention. It is a circuit diagram of the unit circuit contained in the shift register which concerns on the 2nd modification of this invention. It is a circuit diagram of the unit circuit contained in the shift register which concerns on the 3rd modification of this invention. It is a circuit diagram of the unit circuit contained in the shift register which concerns on the 4th modification of this invention. It is a circuit diagram of a unit circuit included in a conventional shift register.
  • FIG. 1 is a block diagram showing a configuration of a liquid crystal display device according to an embodiment of the present invention.
  • the liquid crystal display device shown in FIG. 1 includes a power source 1, a DC / DC converter 2, a display control circuit 3, a scanning signal line driving circuit 4, a video signal line driving circuit 5, a common electrode driving circuit 6, and a pixel region 7. And an active matrix display device.
  • the scanning signal line driving circuit 4 and the video signal line driving circuit 5 are also called a gate driver circuit and a source driver circuit, respectively.
  • m and n are integers of 2 or more.
  • the pixel area 7 includes m scanning signal lines GL1 to GLm, n video signal lines SL1 to SLn, and (m ⁇ n) pixel circuits P.
  • the scanning signal lines GL1 to GLm are arranged in parallel to each other, and the video signal lines SL1 to SLn are arranged in parallel to each other so as to be orthogonal to the scanning signal lines GL1 to GLm.
  • the (m ⁇ n) pixel circuits P are two-dimensionally arranged corresponding to the intersections of the scanning signal lines GL1 to GLm and the video signal lines SL1 to SLn.
  • the pixel circuit P includes TFT: Q and a liquid crystal capacitor Clc.
  • the gate terminal of TFT: Q is connected to the corresponding scanning signal line, the source terminal is connected to the corresponding video signal line, and the drain terminal is connected to one electrode of the liquid crystal capacitor Clc.
  • the other electrode of the liquid crystal capacitor Clc is a counter electrode Ec that faces all the pixel circuits P.
  • the pixel circuit P functions as one pixel (or one subpixel). Note that the pixel circuit P may include an auxiliary capacitor in parallel with the liquid crystal capacitor Clc.
  • the power supply 1 supplies a predetermined power supply voltage to the DC / DC converter 2, the display control circuit 3, and the common electrode drive circuit 6.
  • the DC / DC converter 2 generates a predetermined DC voltage based on the power supply voltage supplied from the power supply 1 and supplies it to the scanning signal line drive circuit 4 and the video signal line drive circuit 5.
  • the common electrode drive circuit 6 applies a predetermined potential Vcom to the common electrode Ec.
  • the display control circuit 3 outputs the digital video signal DV and a plurality of control signals based on the image signal DAT and the timing signal group TG given from the outside.
  • the timing signal group TG includes a horizontal synchronization signal, a vertical synchronization signal, and the like.
  • the control signals output from the display control circuit 3 include a source start pulse signal SSP, a source clock signal SCK, a latch strobe signal LS, a gate clock signal GCK, a gate start pulse signal GSP, and a gate end pulse signal GEP.
  • the gate clock signal GCK includes four signals, the gate start pulse signal GSP includes one or two signals, and the gate end pulse signal GEP includes two or four signals ( Details will be described later).
  • the scanning signal line drive circuit 4 selects one scanning signal line from the scanning signal lines GL1 to GLm. Are sequentially selected, and a potential (high level potential) at which TFT: Q is turned on is applied to the selected scanning signal line. As a result, n pixel circuits P connected to the selected scanning signal line are selected at once.
  • the video signal line driving circuit 5 generates digital video signals for the video signal lines SL1 to SLn based on the digital video signal DV, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS output from the display control circuit 3. N gray scale voltages corresponding to the signal DV are respectively applied. As a result, n gray scale voltages are respectively written in the n pixel circuits P selected using the scanning signal line drive circuit 4. An image based on the image signal DAT can be displayed in the pixel region 7 by writing gradation voltages to all the pixel circuits P in the pixel region 7 using the scanning signal line driving circuit 4 and the video signal line driving circuit 5. it can.
  • the scanning signal line drive circuit 4 is integrally formed on the liquid crystal panel 8 in which the pixel region 7 is formed.
  • the TFT included in the scanning signal line drive circuit 4 is formed using, for example, amorphous silicon, microcrystalline silicon, or an oxide semiconductor. Note that all or part of other circuits included in the liquid crystal display device may be integrally formed on the liquid crystal panel 8.
  • the scanning signal line driving circuit 4 has a configuration in which a plurality of unit circuits are connected in multiple stages, and includes a shift register that operates based on a plurality of clock signals.
  • the liquid crystal display device according to the embodiment of the present invention is characterized by the circuit configuration of the shift register included in the scanning signal line driving circuit 4.
  • the shift register included in the scanning signal line driving circuit 4 will be described.
  • FIG. 2 is a block diagram showing the configuration of the shift register according to the first embodiment of the present invention.
  • the shift register shown in FIG. 2 includes m unit circuits 11 arranged one-dimensionally.
  • the unit circuit 11 arranged at the i-th (i is an integer of 1 to m) is referred to as the i-th unit circuit UC (i).
  • m is assumed to be a multiple of 2.
  • the shift register shown in FIG. 2 is supplied with four clock signals CK1 to CK4 as the gate clock signal GCK, one signal as the gate start pulse signal GSP, and the first gate end pulse signal as the gate end pulse signal GEP.
  • GEP1 and the second gate end pulse signal GEP2 are supplied.
  • Each unit circuit 11 is supplied with four clock signals CKA, CKB, CKC, CKD, a set signal S, a first reset signal R1, a second reset signal R2, and a low level potential VSS (not shown). .
  • Each unit circuit 11 outputs an output signal Q and an additional output signal Z.
  • the odd-numbered unit circuit UC (2k-1) has clock signals CKA, CKB, CKC, and CKD as clock signals CK1, CK2, CK3, and CK4. Are entered respectively.
  • Clock signals CK2, CK1, CK4, and CK3 are input to the even-numbered unit circuits UC (2k) as clock signals CKA, CKB, CKC, and CKD, respectively.
  • a gate start pulse signal GSP is input as the set signal S to the first unit circuit UC (1).
  • the output signal Q output from the previous unit circuit UC (i-1) is input as the set signal S to the unit circuits UC (i) other than the first one.
  • the (m ⁇ 1) th unit circuit UC (m ⁇ 1) receives the first gate end pulse signal GEP1 as the second reset signal R2.
  • the m-th unit circuit UC (m) receives the first gate end pulse signal GEP1 as the first reset signal R1 and the second gate end pulse signal GEP2 as the second reset signal R2.
  • the additional output signal Z output from the next unit circuit UC (i + 1) is input to the unit circuits UC (i) other than the mth as the first reset signal R1.
  • the additional output signal Z output from the second unit circuit UC (i + 2) is input to the unit circuits UC (i) other than the (m ⁇ 1) th and mth as the second reset signal R2.
  • the i-th scanning signal line GLi is driven based on the output signal Q output from the i-th unit circuit UC (i).
  • the unit circuit at each stage is supplied with the output signal Q output from the unit circuit at the previous stage as the set signal S, and from the unit circuit at the next stage as the first reset signal R1.
  • the output additional output signal Z is given, and the additional output signal Z outputted from the unit circuit of the next stage is given as the second reset signal R2.
  • FIG. 3 is a timing chart of the clock signals CK1 to CK4. As shown in FIG. 3, all of the clock signals CK1 to CK4 become high level every other horizontal scanning period. The phases of the clock signals CK1 and CK2 are shifted from each other by 180 degrees (corresponding to one horizontal scanning period), and the phases of the clock signals CK3 and CK4 are also shifted from each other by 180 degrees. The phase of the clock signal CK3 is advanced by 90 degrees from the phase of the clock signal CK1. The phase of the clock signal CK4 is advanced 90 degrees from the phase of the clock signal CK2.
  • FIG. 4 is a circuit diagram of the unit circuit 11. As shown in FIG. 4, the unit circuit 11 includes 13 N-channel TFTs: T1 to T13 and two capacitors Cap1 and Cap2. Among these, the TFTs T11 to T13 and the capacitor Cap2 constitute a compensation circuit 21.
  • the high level potential is an on potential and the low level potential is an off potential.
  • TFT source terminal of T1, drain terminals of TFT: T6, T7, gate terminals of TFT: T2, T4, T10, and one end of capacitor Cap1 are connected to node N1.
  • the source terminal of TFT: T11, the drain terminal of TFT: T12, the gate terminal of TFT: T13, and one end of the capacitor Cap2 are connected to the node N3.
  • the source terminal of TFT: T2, the drain terminals of TFT: T8, T9, the drain terminal and gate terminal of TFT: T11, and the other end of the capacitor Cap1 are connected to the output terminal Q.
  • the source terminal of the TFT: T10 and the other end of the capacitor Cap2 are connected to the additional output terminal Z.
  • TFT A set signal S is given to the gate terminal and drain terminal of T1.
  • the clock signal CKA is given to the drain terminals of the TFTs T2 and T10.
  • a clock signal CKC is supplied to the gate terminal and the drain terminal of the TFT T3.
  • a clock signal CKD is applied to the gate terminal of the TFT: T5, and a clock signal CKB is applied to the gate terminal of the TFT: T9.
  • the first reset signal R1 is applied to the gate terminals of the TFTs T7 and T8 and the drain terminal of the TFT T13.
  • a second reset signal R2 is applied to the gate terminal of the TFT T12.
  • TFT A low level potential VSS is fixedly applied to the source terminals of T4 to T9, T12, and T13.
  • T1 sets the potential of the node N1 to high level while the set signal S is at high level.
  • the set signal S is an output signal Q output from the unit circuit 11 in the previous stage. Therefore, when the output of the unit circuit 11 in the previous stage becomes high level, the potential of the node N1 rises to high level.
  • the TFT T2 outputs the clock signal CKA as the output signal Q while the potential of the node N1 is at a high level.
  • TFT: T3 sets the potential of the node N2 to high level while the clock signal CKC is at high level.
  • the TFT T4 sets the potential of the node N2 to low level while the potential of the node N1 is high level. If the potential of the node N2 is erroneously set to the high level during the selection period of the corresponding scanning signal line, the TFT: T6 is turned on, the potential of the node N1 is lowered, and the TFT: T2 is turned off. TFT: T4 is provided to prevent this phenomenon.
  • TFT: T5 makes the potential of the node N2 low level while the clock signal CKD is high level. If the TFT: T5 is not provided, the potential of the node N2 is always at a high level except during the corresponding scanning signal line selection period, and a bias voltage is continuously applied to the TFTs: T6, T10. If this state continues, the threshold voltages of the TFTs T6 and T10 increase, and the TFTs T6 and T10 do not function correctly as switches. TFT: T5 is provided to prevent this phenomenon.
  • TFT T6 sets the potential of the node N1 to low level while the potential of the node N2 is high level.
  • TFT: T7 sets the potential of the node N1 to low level while the first reset signal R1 is at high level.
  • the first reset signal R1 is an additional output signal Z output from the unit circuit 11 at the next stage. Therefore, when the output of the unit circuit 11 at the next stage becomes high level, the potential of the node N1 decreases to low level, and the output signal Q becomes low level.
  • T9 applies a low level potential to the output terminal Q while the clock signal CKB is at a high level.
  • the TFT T10 outputs the clock signal CKA as the additional output signal Z while the potential of the node N1 is at a high level.
  • the capacitor Cap1 is a compensation capacitor that keeps the potential of the node N1 at a high level.
  • TFT T11 sets the potential of the node N3 to high level while the output signal Q is at high level. Therefore, when the output of the unit circuit 11 in the own stage becomes high level, the potential of the node N3 rises to high level.
  • the second reset signal R2 is an additional output signal Z output from the unit circuit 11 in the next stage. Therefore, when the output of the unit circuit 11 in the next stage becomes high level, the potential of the node N3 falls to low level.
  • the TFT T13 keeps the potential of the node N3 at a high level while the first reset signal R1 is at a high level.
  • the capacitor Cap2 is provided between the additional output terminal Z and the node N3, and reduces the potential of the additional output signal Z when the potential of the node N3 decreases.
  • FIG. 5 is a timing chart of the shift register according to this embodiment.
  • the clock signals CKA, CKB, CKC, and CKD input to the unit circuit 11 change as shown in FIG. In the initial state, the potentials of the nodes N1 and N3 are both low.
  • the set signal S (the output of the previous unit circuit) changes from low level to high level. Since the TFT: T1 is diode-connected, when the set signal S becomes high level, the potential of the node N1 becomes high level (hereinafter, the potential of the node N1 at this time is referred to as Va). For this reason, TFT: T2 is turned on. Further, since the TFT: T4 is also turned on, the potential of the node N2 becomes a low level, and the TFT: T6 is turned off. The potential of the node N1 is kept at Va or higher until time t2 described later.
  • the clock signal CKA changes from the low level to the high level.
  • a clock signal CKA is given to the drain terminal of the TFT: T2, and a capacitor Cap1 exists between the gate and source of the TFT: T2.
  • the TFT T2 is in an on state, and the node N1 is in a floating state.
  • the potential of the node N1 also increases (bootstrap effect).
  • the potential of the node N1 becomes higher than the potential Va (hereinafter, the potential of the node N1 at this time is referred to as Vb).
  • the potential Vb is higher than the high level potential of the clock signal CKA.
  • the scanning signal line to which the output signal Q is applied is selected, and video signals are written to the plurality of pixel circuits P connected to the scanning signal line.
  • TFT: T10 is also turned on. Therefore, similarly to the output signal Q, the additional output signal Z becomes high level from time t1 to time t2. Since the TFT T11 is diode-connected, when the output signal Q becomes high level, the potential of the node N3 becomes high level.
  • the clock signal CKA changes from the high level to the low level
  • the clock signal CKB and the first reset signal R1 change from the low level to the high level.
  • TFTs T7 to T9 are turned on.
  • the potential of the node N1 changes to a low level
  • the TFTs: T2, T10 are turned off.
  • the output signal Q becomes low level.
  • the clock signal CKA changes to the low level before the TFT: T10 is turned off.
  • the potential of the additional output terminal Z becomes a low level immediately after time t2.
  • the additional output terminal Z enters a floating state. Since a parasitic capacitance (not shown) exists between the gate and the source of the TFT: T10, when the potential of the node N1 changes from the high level to the low level, the additional output terminal Z connected to the source terminal of the TFT: T10. Is lower than the low level (hereinafter, the potential of the additional output terminal Z at this time is referred to as Vc).
  • the TFT: T11 When the output signal Q becomes low level, the TFT: T11 is turned off, and the node N3 is in a floating state. At this time, a current flows from the node N3 toward the output terminal Q before the TFT: T11 is completely turned off, so that the potential of the node N3 decreases from the high level.
  • the first reset signal R1 is also supplied to the drain terminal of the TFT: T13, and a capacitor (not shown) exists between the drain and gate of the TFT: T13. Therefore, when the first reset signal R1 becomes high level, the potential of the node N3 connected to the gate terminal of the TFT T13 is raised to high level. Therefore, the potential of the node N3 decreases from the high level immediately after time t2, and then returns to the high level again.
  • the first reset signal R1 changes from the high level to the low level
  • the second reset signal R2 (the output of the unit circuit in the next stage) changes from the low level to the high level.
  • TFTs T7 to T9 are turned off, and TFT T12 is turned on.
  • the potential of the node N3 changes to a low level. Since the additional output terminal Z is in a floating state at this time, when the potential of the node N3 changes from the high level to the low level, the potential of the additional output terminal Z becomes further lower than the potential Vc (hereinafter, the node N3 at this time
  • the potential is referred to as overshoot potential Vos).
  • the second reset signal R2 changes from the high level to the low level.
  • the TFT T12 is turned off, and the node N3 is in a floating state.
  • the potentials of the nodes N1 and N3 are both low. Therefore, the potential of the additional output terminal Z is pulled to the potentials of the nodes N1 and N3 and returns to the low level.
  • Parasitic capacitances of the node N1, the node N3, and the additional output terminal Z are Cn1, Cn3, and Cz, respectively. Further, when the potential of the node N1 changes from Va to the low level, the potential change amount is ⁇ V1, the potential change amount of the additional output terminal Z at that time is ⁇ Vx, and the potential of the node N3 changes from the high level to the low level. Is assumed to be ⁇ V3, and the potential change amount of the additional output terminal Z at that time is ⁇ Vy. From the law of conservation of charge, the potential changes ⁇ Vx and ⁇ Vy are approximately given by the following equations (1) and (2).
  • Vos Vgl ⁇ Vx ⁇ Vy (3)
  • the overshoot potential Vos is lower than the low level potential Vgl and is determined by the parasitic capacitances Cn1, Cn3, Cz of the nodes N1, N3 and the additional output terminal Z, and the potential changes ⁇ V1, ⁇ V3 of the nodes N1, N3.
  • the high level potential is higher than the low level potential
  • the overshoot potential Vos is lower than the low level potential.
  • Such an overshoot potential Vos is a compensation potential having a polarity opposite to that of the high level potential with reference to the low level potential.
  • the compensation circuit 21 applies a compensation potential having a polarity opposite to the ON potential to the additional output terminal Z at a predetermined timing with the OFF potential as a reference.
  • the 4-phase clock signal shown in FIG. 3 is applied to the shift register shown in FIG. 2, and the gate start pulse signal GSP, the first gate end pulse signal GEP1, and the second gate end pulse signal GEP2 are scanned one horizontal at a predetermined timing. Control to high level only for the period.
  • the pulses input to the first stage unit circuit (first unit circuit UC (1)) are sequentially transferred to the last stage unit circuit (mth unit circuit UC (m)).
  • the potentials of the scanning signal lines GL1 to GLm sequentially become high level for each horizontal scanning period (see FIG. 6).
  • the potential of the additional output signal Z becomes high level when the output signal Q is high level, then becomes a level (potential Vc) lower than the low level, and then the potential Vc. Lower level (overshoot potential Vos).
  • the additional output signal Z is given as the first reset signal R1 to the gate terminal of the TFT T8 included in the unit circuit 11 in the previous stage. In other words, the additional output signal Z output from the unit circuit 11 at the next stage is applied to the gate terminal of the TFT: T8.
  • a circuit obtained by removing the compensation circuit 21 from the unit circuit 11 is referred to as a conventional unit circuit, and a circuit in which the conventional unit circuits are connected in multiple stages is referred to as a conventional shift register.
  • the additional output signal Z output from the next unit circuit is applied to the gate terminal of the TFT T8.
  • the additional output signal Z changes in the same manner as the output signal Q. More specifically, the additional output signal Z is normally at a low level and becomes a high level once in one frame period. For this reason, in the conventional shift register, a positive stress voltage is repeatedly applied to the TFT T8.
  • amorphous silicon TFTs and microcrystalline silicon TFTs have a characteristic that the threshold voltage fluctuates when a voltage is repeatedly applied to the gate terminal. Therefore, when TFT: T8 is formed using amorphous silicon or microcrystalline silicon, there is a problem that the threshold voltage of TFT: T8 increases with the passage of time, and the fall time of output signal Q is delayed. To do.
  • FIG. 7 is a diagram showing changes in the threshold voltage of the amorphous silicon TFT.
  • the horizontal axis represents the stress voltage application time
  • the vertical axis represents the amount of change in the threshold voltage.
  • the threshold voltage of the amorphous silicon TFT increases when a positive stress voltage is applied, and decreases when a negative stress voltage is applied.
  • the amount of increase in threshold voltage when a positive stress voltage is applied is + ⁇ Vp
  • the amount of decrease in threshold voltage when a negative stress voltage is applied is ⁇ Vm.
  • the ratio ( ⁇ Vm / ⁇ Vp) of the increase amount and the decrease amount of the threshold voltage is, for example, about 0.5 to 1.0.
  • the unit circuit 11 of the shift register according to the present embodiment includes a compensation circuit 21 that applies an overshoot potential Vos as a compensation potential to the additional output terminal Z at a predetermined timing. For this reason, the potential of the additional output signal Z becomes the overshoot potential Vos lower than the low level after becoming the high level. Therefore, the high level potential and the overshoot potential Vos having the opposite polarity are alternately applied to the gate terminal of the TFT T8.
  • the threshold voltage of TFT: T8 can be changed low, and the increase of the threshold voltage of TFT: T8 can be suppressed.
  • the threshold voltage of TFT: T8 increases by 1.0 V when a predetermined time T elapses.
  • the ratio ( ⁇ Vm / ⁇ Vp) is 0.5. In this case, in the shift register according to the present embodiment, when the time T elapses, the threshold voltage of the TFT T8 increases by 1.0 V and decreases by 0.5 V, and as a result, only 0.5 V increases.
  • the shift register of this embodiment it is possible to suppress the threshold voltage shift of the TFT T8 and prevent the falling time of the output signal Q from being delayed with time. Further, the channel area of TFT: T8 can be reduced to reduce the layout area of TFT: T8. In addition, since the overshoot potential Vos can be generated inside the unit circuit 11, it is not necessary to provide a new power supply circuit outside the shift register.
  • the current flowing through the TFT T8 decreases by about 61% compared to the initial state.
  • the increase amount of the threshold voltage is 50% of that of the conventional shift register.
  • the current flowing through the TFT T8 when the time T elapses is reduced by about 31% compared to the initial state.
  • FIG. 8 is a signal waveform diagram of the output signal Q.
  • Tgf1 indicates the 90% -10% fall time of the output signal Q in the shift register according to the present embodiment
  • Tgf2 indicates the same fall time for the conventional shift register.
  • the fall time Tgf1 according to the present embodiment is about 56% of the conventional fall time Tgf2.
  • T8 By reducing the gate width of T8, the layout area of TFT: T8 can be reduced.
  • the gate width of the TFT: T8 is Suppose that it reaches 5000.
  • the shift register according to the present embodiment has a configuration in which a plurality of unit circuits 11 are connected in multiple stages, and operates based on a plurality of clock signals CK1 to CK4.
  • one conduction terminal drain terminal
  • the other conduction terminal source terminal
  • an output terminal Q TFT: T2
  • an input transistor TFT: T1
  • an ON potential high level potential
  • An output reset transistor (TFT: T8) for applying an OFF potential (low level potential) to the transistor, a control terminal and one conduction terminal (gate terminal and drain terminal) are connected in the same form as the output transistor, and the other conduction terminal
  • An additional output transistor (TFT: T10) whose (source terminal) is connected to the additional output terminal Z, and an additional output terminal To a predetermined timing, the ON potential relative to the off-potential and a compensating circuit 21 to apply a reverse polarity compensation potential of (overshoot potential Vos).
  • the output reset transistor is supplied with the additional output signal Z output from the unit circuit 11 at the next stage as the first reset signal R1.
  • the output reset transistor included in the unit circuit 11 of each stage is output from the unit circuit 11 of the next stage at a predetermined timing, and has a compensation potential having a polarity opposite to the on potential with respect to the off potential. Is given. Therefore, even when the threshold voltage of the output reset transistor changes (highly changes) in a predetermined direction due to the application of the ON potential, the threshold voltage of the output reset transistor is reversed by applying a compensation potential having a polarity opposite to that of the ON potential. The direction can be changed (changed low). Therefore, it is possible to suppress the threshold voltage shift of the output reset transistor and prevent the reset time of the output signal from being delayed with time. In addition, the layout area of the output reset transistor can be reduced.
  • the compensation circuit 21 also includes a first transistor (TFT: T11) that applies an ON potential to the node N3 according to the output signal Q, and a second transistor (TFT: T12) that applies an OFF potential to the node N3 according to the second reset signal R2. ), And a capacitor Cap2 provided between the node N3 and the additional output terminal Z. As described above, the capacitor Cap2 is provided between the additional output terminal Z and the node N3, and the on-potential and the off-potential are switched and applied to the node N3. Can be applied.
  • the compensation circuit 21 further includes a third transistor (TFT: T13) in which the first reset signal R1 is given to one conduction terminal (drain terminal) and the control terminal (gate terminal) is connected to the node N3. Yes.
  • TFT third transistor
  • an ON potential can be applied to the node N3 in accordance with the first reset signal R1.
  • the second transistor is supplied with the additional output signal Z output from the unit circuit of the next stage as the second reset signal R2.
  • an off potential is applied to the node N3 in accordance with the additional output signal output from the next unit circuit, and a compensation potential is applied to the additional output terminal Z when the output of the next unit circuit changes. it can.
  • the output signal Q is given to the control terminal of the first transistor and one conduction terminal (the drain terminal and the gate terminal of the TFT: T11). Thereby, an ON potential can be applied to the node N3 when the output signal Q changes.
  • the compensation circuit 21 applies a compensation potential to the additional output terminal Z every time an ON potential is applied to the additional output terminal Z. Thus, by alternately applying the ON potential and the compensation potential having the opposite polarity to the additional output terminal Z, the threshold voltage shift of the output reset transistor can be effectively suppressed.
  • the unit circuit 11 further includes a state reset transistor (TFT: T7) that applies an off potential to the control terminal of the output transistor in accordance with the supplied first reset signal R1. By providing such a state reset transistor, the output transistor can be controlled to be turned off.
  • the unit circuit 11 further includes an output reset auxiliary transistor (TFT: T9) that applies an off potential to the output terminal Q in accordance with another given clock signal (clock signal CK1 or CK2). By providing such an output reset auxiliary transistor, it is possible to reliably reset the output signal in accordance with another clock signal.
  • the set signal S is given to the control terminal of the input transistor and one conduction terminal (TFT: gate terminal and drain terminal of T1). As a result, an on-potential can be applied to the control terminal of the output transistor using the input transistor. Further, the signal output from the unit circuit 11 in the previous stage is given to the input transistor as the set signal S. Thus, a shift register that sequentially shifts input signals can be configured.
  • all transistors included in the unit circuit 11 have the same conductivity type (N channel type). By using transistors having the same conductivity type, the manufacturing cost of the shift register can be reduced.
  • the threshold voltage shift of the output reset transistor is suppressed, and the reset time of the output signal is delayed as time elapses.
  • a liquid crystal display device that can correctly display a screen can be obtained by using a shift register that prevents this.
  • the shift register according to the second embodiment of the present invention has the same configuration (FIG. 2) as the shift register according to the first embodiment, and includes a unit circuit different from the shift register according to the first embodiment. It is out.
  • FIG. 2 the shift register according to the first embodiment
  • FIG. 9 is a circuit diagram of a unit circuit included in the shift register according to the present embodiment.
  • a unit circuit 12 shown in FIG. 9 is obtained by replacing the capacitor Cap2 with a TFT: T14 in the unit circuit 11 according to the first embodiment.
  • TFTs T11 to T14 constitute a compensation circuit 22.
  • the drain terminal and the source terminal of the TFT T14 are connected to the source terminal of the transistor T10 and the additional output terminal Z.
  • the gate terminal of the transistor T14 is connected to the node N3.
  • the TFT T14 connected in this way has a function similar to that of the capacitor Cap2.
  • the shift register according to the present embodiment operates in the same manner as the shift register according to the first embodiment.
  • the threshold voltage shift of the output reset transistor is suppressed, and the reset time of the output signal is prevented from being delayed over time. Can do.
  • the capacitance included in the compensation circuit 22 is constituted by a TFT in which the drain terminal and the source terminal are short-circuited to be one electrode and the gate terminal is the other electrode. In this way, by forming the capacitor included in the compensation circuit 22 with a TFT, the manufacturing cost of the shift register can be reduced.
  • FIG. 10 is a block diagram showing a configuration of a shift register according to the third embodiment of the present invention.
  • FIG. 10 shows m unit circuits 11 arranged one-dimensionally. Of the m unit circuits 11, odd-numbered unit circuits 11 are connected in multiple stages to constitute a first shift register. Further, the second shift register is configured by connecting even-numbered unit circuits 11 in multiple stages.
  • m is assumed to be a multiple of 4.
  • the two shift registers shown in FIG. 10 are supplied with four clock signals CK1 to CK4 as the gate clock signal GCK, and the first gate start pulse signal GSP1 and the second gate start pulse signal GSP2 as the gate start pulse signal GSP.
  • the first to fourth gate end pulse signals GEP1 to GEP4 are supplied as the gate end pulse signal GEP.
  • the (4k-3) -th unit circuit UC (4k-3) receives clock signals CK1, CK2 as clock signals CKA, CKB, CKC, CKD. , CK3, and CK4 are input.
  • the clock signals CK4, CK3, CK1, and CK2 are input to the (4k-2) th unit circuit UC (4k-2) as the clock signals CKA, CKB, CKC, and CKD, respectively.
  • the clock signals CK2, CK1, CK4, and CK3 are input to the (4k-1) th unit circuit UC (4k-1) as the clock signals CKA, CKB, CKC, and CKD, respectively.
  • the clock signals CK3, CK4, CK2, and CK1 are input to the 4k-th unit circuit UC (4k) as the clock signals CKA, CKB, CKC, and CKD, respectively.
  • the first gate start pulse signal GSP1 is input to the first unit circuit UC (1).
  • a second gate start pulse signal GSP2 is input as the set signal S to the second unit circuit UC (2).
  • the unit circuit UC (i) other than the first and second units receives the output signal Q output from the previous unit circuit UC (i-2) as the set signal S.
  • the first gate end pulse signal GEP1 is input to the (m-3) th unit circuit UC (m-3) as the second reset signal R2.
  • the (m ⁇ 2) th unit circuit UC (m ⁇ 2) receives the second gate end pulse signal GEP2 as the second reset signal R2.
  • the (m ⁇ 1) th unit circuit UC (m ⁇ 1) receives the first gate end pulse signal GEP1 as the first reset signal R1 and the third gate end pulse signal GEP3 as the second reset signal R2. Is done.
  • the m-th unit circuit UC (m) receives the second gate end pulse signal GEP2 as the first reset signal R1 and the fourth gate end pulse signal GEP4 as the second reset signal R2.
  • the additional output signal Z output from the second unit circuit UC (i + 2) is input as the first reset signal R1 to the unit circuits UC (i) other than the (m ⁇ 1) th and mth.
  • the additional output signal Z output from the fourth unit circuit UC (i + 4) is input to the unit circuits UC (i) other than the (m ⁇ 3) th to mth as the second reset signal R2.
  • the i-th scanning signal line GLi is driven based on the output signal Q output from the i-th unit circuit UC (i).
  • the second unit circuit is equivalent to the previous unit circuit, and the second unit circuit is equivalent to the next unit circuit.
  • the second shift register including the even-numbered unit circuits 11.
  • the unit circuit at each stage is given the output signal Q output from the unit circuit at the previous stage as the set signal S, and the next stage as the first reset signal R1.
  • the additional output signal Z output from the unit circuit is provided, and the additional output signal Z output from the subsequent unit circuit is provided as the second reset signal R2.
  • FIG. 11 is a timing chart of the clock signals CK1 to CK4. As shown in FIG. 11, all of the clock signals CK1 to CK4 become high level every two horizontal scanning periods. The relationship between the phases of the clock signals CK1 to CK4 is the same as in the first embodiment.
  • the configuration of the unit circuit 11 is the same as that of the first embodiment (see FIG. 4).
  • the timing chart of the unit circuit 11 is the same as that in FIG. 5 in which one horizontal scanning period is changed to two horizontal scanning periods.
  • the four-phase clock signals shown in FIG. 11 are applied to the two shift registers shown in FIG. 10, and the first and second gate start pulse signals GSP1 and GSP2 and the first to fourth gate end pulse signals GEP1 to GEP1 GEP4 is controlled to a high level only for two horizontal scanning periods at a predetermined timing.
  • the pulse input to the first stage (first unit circuit UC (1)) of the first shift register is sequentially transferred to the last stage ((m ⁇ 1) th unit circuit UC (m ⁇ 1)).
  • the pulses input to the first stage (second unit circuit UC (2)) of the second shift register are sequentially transferred to the last stage (mth unit circuit UC (m)).
  • the potentials of the scanning signal lines GL1 to GLm are sequentially set to the high level every two horizontal scanning periods with a delay of one horizontal scanning period (see FIG. 12).
  • the selection period of the i-th scanning signal line GLi is divided into two parts, the first half and the second half.
  • the first half the previous scanning signal line GLi-1 is selected together with the scanning signal line GLi, and the scanning signal line GLi is precharged (preliminary charging).
  • the next scanning signal line GLi + 1 is selected together with the scanning signal line GLi, and main charging (main charging) is performed on the scanning signal line GLi.
  • the unit circuit 11 applies an overshoot potential Vos having a polarity opposite to the on potential with reference to the off potential at a predetermined timing at the additional output terminal Z.
  • the compensation circuit 21 to be applied is included. Therefore, according to the shift register according to the present embodiment, as in the first embodiment, the threshold voltage shift of the output reset transistor is suppressed, and the reset time of the output signal is prevented from being delayed over time. Can do.
  • unit circuits 13 to 16 shown in FIGS. 13 to 16 may be connected in multiple stages instead of the unit circuits 11 and 12 shown in FIGS.
  • Each of the unit circuits 13 to 16 includes a compensation circuit 21 that applies an overshoot potential Vos having a polarity opposite to the ON potential to the additional output terminal Z at a predetermined timing with reference to the OFF potential.
  • the set signal S is given to the gate terminal (control terminal of the input transistor) of the TFT: T1, and the drain terminal (one control terminal of the input transistor) of the TFT: T1 has a high level potential.
  • VDD is fixedly applied.
  • an on-potential can be applied to the gate terminal of TFT: T2 using TFT: T1.
  • the gate terminal of the TFT: T11 is connected to the output terminal Q, and the high level potential VDD is fixedly applied to the drain terminal of the TFT: T11. Even in this circuit configuration, the on potential can be applied to the node N3 using the TFT T11.
  • the unit circuit 15 (FIG.
  • unit circuit 15 does not include TFT: T7 (state reset transistor).
  • the unit circuit 16 does not include TFT: T9 (output reset auxiliary transistor).
  • TFT input reset auxiliary transistor
  • the circuit amount can be reduced.
  • unit circuits in which unit circuits 11 to 16 are arbitrarily combined may be connected in multiple stages as long as the characteristics of the unit circuits 11 to 16 do not contradict their characteristics.
  • all transistors included in the unit circuit may be P-channel type.
  • the unit circuit may be composed of a P-channel transistor and an N-channel transistor.
  • the present invention can also be applied to a shift register included in a display device or an imaging device other than a liquid crystal display device.
  • the shift register of the present invention has a feature that the reset time of the output signal can be prevented from being delayed with the passage of time. Can do.

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Abstract

　補償回路２１を含む単位回路１１を多段接続して、シフトレジスタを構成する。補償回路２１は、次々段の単位回路から出力された第２リセット信号Ｒ２がハイレベルになったときに、追加出力端子Ｚにローレベル電位よりも低いオーバーシュート電位Ｖｏｓ（補償用電位）を印加する。ＴＦＴ：Ｔ８（出力リセットトランジスタ）のゲート端子には、次段の単位回路に含まれる追加出力端子Ｚから出力された信号を与える。ＴＦＴ：Ｔ８のゲート端子にハイレベル電位とこれとは逆極性の補償用電位とを切り替えて印加することにより、ＴＦＴ：Ｔ８の閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止する。

Description

シフトレジスタ
　本発明は、シフトレジスタに関し、特に、表示装置の駆動回路などに好適に使用されるシフトレジスタに関する。
　アクティブマトリクス型の表示装置は、２次元状に配置された画素回路を行単位で選択し、選択した画素回路に対して映像信号に応じた階調電圧を書き込むことにより、画像を表示する。このような表示装置には、画素回路を行単位で選択するために、シフトレジスタを含む走査信号線駆動回路が設けられる。
　また、表示装置を小型化する方法として、画素回路内のＴＦＴ（Thin Film Transistor）を形成するための製造プロセスを用いて、走査信号線駆動回路を画素回路と共に表示パネル上に一体形成する方法が知られている。走査信号線駆動回路は、例えば、アモルファスシリコンＴＦＴや微結晶シリコンＴＦＴを用いて形成される。走査信号線駆動回路を一体形成した表示パネルは、ゲートドライバモノリシックパネルとも呼ばれる。
　走査信号線駆動回路に含まれるシフトレジスタについては、従来から各種の回路が知られている（例えば、特許文献１～４）。特許文献１には、図１７に示す単位回路９１を複数個直列に接続したシフトレジスタが記載されている。このシフトレジスタは、アモルファスシリコンＴＦＴを用いて液晶パネル上に一体形成される。
日本国特開２００６－１０７６９２号公報 日本国特開２００４－７８１７２号公報 日本国特開平８－８７８９７号公報 国際公開第９２／１５９９２号パンフレット
　シフトレジスタの各段には、出力信号を立ち下げるためのトランジスタ（以下、立ち下げ用トランジスタという）が設けられる。例えば、図１７に示す単位回路９１では、トランジスタＴＧ３が立ち下げ用トランジスタとして機能する。単位回路９１を含むシフトレジスタを備えた表示装置が正しく動作するためには、立ち下げ用トランジスタＴＧ３を用いて、走査信号線の電位を所定時間内にローレベルに立ち下げる必要がある。
　しかしながら、アモルファスシリコンＴＦＴや微結晶シリコンＴＦＴは、ゲート端子に電圧を繰り返し印加すると閾値電圧が変動するという特性を有する（閾値電圧シフト）。このため、アモルファスシリコンＴＦＴや微結晶シリコンＴＦＴで形成したシフトレジスタでは、時間の経過に伴い、立ち下げ用トランジスタの閾値電圧が上昇し、出力信号の立ち下がり時間が遅くなるという問題が発生する。立ち下がり時間が許容時間を超えると、表示装置は、ある画素回路に階調電圧を書き込んだ後に、同じ画素回路に次の画素回路に書き込むべき階調電圧を上書きするので、画面を正しく表示できなくなる。大型の表示パネルを備えた表示装置では、この問題は顕著になる。
　それ故に、本発明は、出力信号をリセットするトランジスタの閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止したシフトレジスタを提供することを目的とする。
　本発明の第１の局面は、複数の単位回路を多段接続した構成を有し、複数のクロック信号に基づき動作するシフトレジスタであって、
　前記単位回路は、
　　一方の導通端子に一のクロック信号が与えられ、他方の導通端子が出力ノードに接続された出力トランジスタと、
　　与えられたセット信号に従い、前記出力トランジスタの制御端子にオン電位を印加する入力トランジスタと、
　　与えられた出力リセット信号に従い、前記出力ノードにオフ電位を印加する出力リセットトランジスタと、
　　制御端子および一方の導通端子が前記出力トランジスタと同様の形態に接続され、他方の導通端子が追加出力ノードに接続された追加出力トランジスタと、
　　前記追加出力ノードに所定のタイミングで、オフ電位を基準としてオン電位とは逆極性の補償用電位を印加する補償回路とを含み、
　前記出力リセットトランジスタには、前記出力リセット信号として、次段の単位回路に含まれる追加出力ノードから出力された信号が与えられることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記補償回路は、
　　前記出力ノードから出力される信号に従い、内部ノードにオン電位を印加する第１トランジスタと、
　　与えられた補償制御信号に従い、前記内部ノードにオフ電位を印加する第２トランジスタと、
　　前記内部ノードと前記追加出力ノードとの間に設けられた容量とを含むことを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　前記補償回路は、一方の導通端子に前記出力リセット信号が与えられ、制御端子が前記内部ノードに接続された第３トランジスタをさらに含むことを特徴とする。
　本発明の第４の局面は、本発明の第２の局面において、
　前記第２トランジスタには、前記補償制御信号として、次々段の単位回路に含まれる追加出力ノードから出力された信号が与えられることを特徴とする。
　本発明の第５の局面は、本発明の第２の局面において、
　前記容量が、２個の導通端子を短絡して一方の電極とし、制御端子を他方の電極とした薄膜トランジスタで構成されていることを特徴とする。
　本発明の第６の局面は、本発明の第２の局面において、
　前記出力ノードから出力される信号は、前記第１トランジスタの制御端子および一方の導通端子に与えられることを特徴とする。
　本発明の第７の局面は、本発明の第２の局面において、
　前記出力ノードから出力される信号は前記第１トランジスタの制御端子に与えられ、前記第１トランジスタの一方の導通端子にはオン電位が固定的に印加されることを特徴とする。
　本発明の第８の局面は、本発明の第１の局面において、
　前記補償回路は、前記追加出力ノードにオン電位が印加されるたびに、前記追加出力ノードに前記補償用電位を印加することを特徴とする。
　本発明の第９の局面は、本発明の第１の局面において、
　前記単位回路は、与えられた状態リセット信号に従い、前記出力トランジスタの制御端子にオフ電位を印加する状態リセットトランジスタをさらに含むことを特徴とする。
　本発明の第１０の局面は、本発明の第１の局面において、
　前記単位回路は、与えられた他のクロック信号に従い、前記出力ノードにオフ電位を印加する出力リセット補助トランジスタをさらに含むことを特徴とする。
　本発明の第１１の局面は、本発明の第１の局面において、
　前記セット信号は、前記入力トランジスタの制御端子および一方の導通端子に与えられることを特徴とする。
　本発明の第１２の局面は、本発明の第１の局面において、
　前記セット信号は前記入力トランジスタの制御端子に与えられ、前記入力トランジスタの一方の導通端子にはオン電位が固定的に印加されることを特徴とする。
　本発明の第１３の局面は、本発明の第１の局面において、
　前記入力トランジスタには、前記セット信号として、前段の単位回路から出力された信号が与えられることを特徴とする。
　本発明の第１４の局面は、本発明の第１の局面において、
　前記単位回路に含まれるすべてのトランジスタは、同じ導電型であることを特徴とする。
　本発明の第１５の局面は、２次元状に配置された複数の画素回路と、
　第１～第１４のいずれかの局面に係るシフトレジスタを含む駆動回路とを備えた、表示装置である。
　本発明の第１の局面によれば、各段の単位回路に含まれる出力リセットトランジスタには、所定のタイミングで、次段の単位回路から出力された補償用電位が与えられる。補償用電位は、オフ電位を基準としてオン電位とは逆の極性を有する。このため、オン電位を与えたために出力リセットトランジスタの閾値電圧が所定方向に変化した場合でも、オン電位とは逆極性の補償用電位を与えることにより、出力リセットトランジスタの閾値電圧を逆方向に変化させることができる。したがって、出力リセットトランジスタの閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止することができる。また、出力リセットトランジスタのレイアウト面積を縮小することもできる。
　本発明の第２の局面によれば、追加出力ノードと内部ノードの間に容量を設け、内部ノードにオン電位とオフ電位を切り替えて印加することにより、追加出力ノードにオフ電位を基準としてオン電位とは逆極性の補償用電位を印加することができる。
　本発明の第３の局面によれば、補償回路に第３トランジスタを設けることにより、出力リセット信号に従い内部ノードにオン電位を印加することができる。
　本発明の第４の局面によれば、次々段の単位回路に含まれる追加出力ノードから出力された信号に従い、内部ノードにオフ電位を印加することにより、次々段の単位回路の出力が変化したときに追加出力ノードに補償用電位を印加することができる。
　本発明の第５の局面によれば、容量を薄膜トランジスタで構成することにより、シフトレジスタの製造コストを削減することができる。
　本発明の第６の局面によれば、第１トランジスタの制御端子と一方の導通端子に単位回路の出力信号を与えることにより、単位回路の出力信号が変化したときに内部ノードにオン電位を印加することができる。
　本発明の第７の局面によれば、第１トランジスタの制御端子に単位回路の出力信号を与え、一方の導通端子にオン電位を印加することにより、単位回路の出力信号が変化したときに内部ノードにオン電位を印加することができる。
　本発明の第８の局面によれば、追加出力ノードにオン電位とこれとは逆極性の補償用電位とを交互に印加することにより、出力リセットトランジスタの閾値電圧シフトを効果的に抑制することができる。
　本発明の第９の局面によれば、状態リセットトランジスタを設けることにより、出力トランジスタをオフ状態に制御することができる。
　本発明の第１０の局面によれば、出力リセット補助トランジスタを設けることにより、他のクロック信号に従い出力信号を確実にリセットすることができる。
　本発明の第１１の局面によれば、入力トランジスタの制御端子と一方の導通端子にセット信号を与えることにより、入力トランジスタを用いて出力トランジスタの制御端子にオン電位を印加することができる。
　本発明の第１２の局面によれば、入力トランジスタの制御端子にセット信号を与え、一方の導通端子にオン電位を印加することにより、入力トランジスタを用いて出力トランジスタの制御端子にオン電位を印加することができる。
　本発明の第１３の局面によれば、前段の単位回路から出力された信号を入力トランジスタに与えることにより、入力信号を順にシフトするシフトレジスタを構成することができる。
　本発明の第１４の局面によれば、同じ導電型のトランジスタを用いることにより、シフトレジスタの製造コストを削減することができる。
　本発明の第１５の局面によれば、出力リセットトランジスタの閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止したシフトレジスタを用いて、画面を正しく表示できる表示装置を得ることができる。
本発明の実施形態に係る液晶表示装置の構成を示すブロック図である。 本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。 図２に示すシフトレジスタに供給されるクロック信号のタイミングチャートである。 図２に示すシフトレジスタに含まれる単位回路の回路図である。 図２に示すシフトレジスタのタイミングチャートである。 図２に示すシフトレジスタの出力信号のタイミングチャートである。 アモルファスシリコンＴＦＴの閾値電圧の変化を示す図である。 図２に示すシフトレジスタの出力信号の信号波形図である。 本発明の第２の実施形態に係るシフトレジスタに含まれる単位回路の回路図である。 本発明の第３の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１０に示すシフトレジスタに供給されるクロック信号のタイミングチャートである。 図１０に示すシフトレジスタの出力信号のタイミングチャートである。 本発明の第１変形例に係るシフトレジスタに含まれる単位回路の回路図である。 本発明の第２変形例に係るシフトレジスタに含まれる単位回路の回路図である。 本発明の第３変形例に係るシフトレジスタに含まれる単位回路の回路図である。 本発明の第４変形例に係るシフトレジスタに含まれる単位回路の回路図である。 従来のシフトレジスタに含まれる単位回路の回路図である。
　図１は、本発明の実施形態に係る液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置は、電源１、ＤＣ／ＤＣコンバータ２、表示制御回路３、走査信号線駆動回路４、映像信号線駆動回路５、共通電極駆動回路６、および、画素領域７を備えたアクティブマトリクス型の表示装置である。走査信号線駆動回路４および映像信号線駆動回路５は、それぞれ、ゲートドライバ回路およびソースドライバ回路とも呼ばれる。以下、ｍおよびｎは２以上の整数であるとする。
　画素領域７は、ｍ本の走査信号線ＧＬ１～ＧＬｍ、ｎ本の映像信号線ＳＬ１～ＳＬｎ、および、（ｍ×ｎ）個の画素回路Ｐを含んでいる。走査信号線ＧＬ１～ＧＬｍは互いに平行に配置され、映像信号線ＳＬ１～ＳＬｎは走査信号線ＧＬ１～ＧＬｍと直交するように互いに平行に配置される。（ｍ×ｎ）個の画素回路Ｐは、走査信号線ＧＬ１～ＧＬｍと映像信号線ＳＬ１～ＳＬｎの交差点に対応して２次元状に配置される。
　画素回路Ｐは、ＴＦＴ：Ｑ、および、液晶容量Ｃｌｃを含んでいる。ＴＦＴ：Ｑのゲート端子は対応する走査信号線に接続され、ソース端子は対応する映像信号線に接続され、ドレイン端子は液晶容量Ｃｌｃの一方の電極に接続される。液晶容量Ｃｌｃの他方の電極は、すべての画素回路Ｐに対向する対向電極Ｅｃである。画素回路Ｐは、１個の画素（あるいは、１個のサブ画素）として機能する。なお、画素回路Ｐは、液晶容量Ｃｌｃと並列に補助容量を含んでいてもよい。
　電源１は、ＤＣ／ＤＣコンバータ２、表示制御回路３および共通電極駆動回路６に対して、所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ２は、電源１から供給された電源電圧に基づき所定の直流電圧を生成し、走査信号線駆動回路４と映像信号線駆動回路５に供給する。共通電極駆動回路６は、共通電極Ｅｃに所定の電位Ｖｃｏｍを印加する。
　表示制御回路３は、外部から与えられた画像信号ＤＡＴとタイミング信号群ＴＧに基づき、デジタル映像信号ＤＶと複数の制御信号を出力する。タイミング信号群ＴＧには、水平同期信号や垂直同期信号などが含まれる。表示制御回路３から出力される制御信号には、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートクロック信号ＧＣＫ、ゲートスタートパルス信号ＧＳＰ、および、ゲートエンドパルス信号ＧＥＰが含まれる。ゲートクロック信号ＧＣＫには４本の信号が含まれ、ゲートスタートパルス信号ＧＳＰには１本または２本の信号が含まれ、ゲートエンドパルス信号ＧＥＰには２本または４本の信号が含まれる（詳細は後述）。
　走査信号線駆動回路４は、表示制御回路３から出力されたゲートクロック信号ＧＣＫ、ゲートスタートパルス信号ＧＳＰおよびゲートエンドパルス信号ＧＥＰに基づき、走査信号線ＧＬ１～ＧＬｍの中から１本の走査信号線を順に選択し、選択した走査信号線にＴＦＴ：Ｑがオン状態となる電位（ハイレベル電位）を印加する。これにより、選択した走査信号線に接続されたｎ個の画素回路Ｐが一括して選択される。
　映像信号線駆動回路５は、表示制御回路３から出力されたデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫおよびラッチストローブ信号ＬＳに基づき、映像信号線ＳＬ１～ＳＬｎに対してデジタル映像信号ＤＶに応じたｎ個の階調電圧をそれぞれ印加する。これにより、走査信号線駆動回路４を用いて選択されたｎ個の画素回路Ｐに、ｎ個の階調電圧がそれぞれ書き込まれる。走査信号線駆動回路４と映像信号線駆動回路５を用いて画素領域７内のすべての画素回路Ｐに階調電圧を書き込むことにより、画像信号ＤＡＴに基づく画像を画素領域７に表示することができる。
　走査信号線駆動回路４は、画素領域７を形成した液晶パネル８上に一体形成される。走査信号線駆動回路４に含まれるＴＦＴは、例えば、アモルファスシリコン、微結晶シリコン、あるいは、酸化物半導体を用いて形成される。なお、液晶表示装置に含まれる他の回路の全部または一部を液晶パネル８上に一体形成してもよい。
　走査信号線駆動回路４は、複数の単位回路を多段接続した構成を有し、複数のクロック信号に基づき動作するシフトレジスタを含んでいる。本発明の実施形態に係る液晶表示装置は、走査信号線駆動回路４に含まれるシフトレジスタの回路構成に特徴がある。以下、走査信号線駆動回路４に含まれるシフトレジスタについて説明する。
　（第１の実施形態）
　図２は、本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。図２に示すシフトレジスタは、１次元状に並べて配置されたｍ個の単位回路１１を含んでいる。以下、ｉ番目（ｉは１以上ｍ以下の整数）に配置された単位回路１１をｉ番目の単位回路ＵＣ（ｉ）という。本実施形態では、ｍは２の倍数であるとする。
　図２に示すシフトレジスタには、ゲートクロック信号ＧＣＫとして４つのクロック信号ＣＫ１～ＣＫ４が供給され、ゲートスタートパルス信号ＧＳＰとして１つの信号が供給され、ゲートエンドパルス信号ＧＥＰとして第１ゲートエンドパルス信号ＧＥＰ１と第２ゲートエンドパルス信号ＧＥＰ２が供給される。
　各単位回路１１には、４つのクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤ、セット信号Ｓ、第１リセット信号Ｒ１、第２リセット信号Ｒ２、および、ローレベル電位ＶＳＳ（図示せず）が供給される。各単位回路１１からは、出力信号Ｑと追加出力信号Ｚが出力される。
　ｋを１以上（ｍ／２）以下の整数としたとき、奇数番目の単位回路ＵＣ（２ｋ－１）には、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤとして、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４がそれぞれ入力される。偶数番目の単位回路ＵＣ（２ｋ）には、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤとして、クロック信号ＣＫ２、ＣＫ１、ＣＫ４、ＣＫ３がそれぞれ入力される。
　１番目の単位回路ＵＣ（１）には、セット信号Ｓとして、ゲートスタートパルス信号ＧＳＰが入力される。１番目以外の単位回路ＵＣ（ｉ）には、セット信号Ｓとして、１つ前の単位回路ＵＣ（ｉ－１）から出力された出力信号Ｑが入力される。（ｍ－１）番目の単位回路ＵＣ（ｍ－１）には、第２リセット信号Ｒ２として、第１ゲートエンドパルス信号ＧＥＰ１が入力される。ｍ番目の単位回路ＵＣ（ｍ）には、第１リセット信号Ｒ１として第１ゲートエンドパルス信号ＧＥＰ１が入力され、第２リセット信号Ｒ２として第２ゲートエンドパルス信号ＧＥＰ２が入力される。ｍ番目以外の単位回路ＵＣ（ｉ）には、第１リセット信号Ｒ１として、１つ後の単位回路ＵＣ（ｉ＋１）から出力された追加出力信号Ｚが入力される。（ｍ－１）番目およびｍ番目以外の単位回路ＵＣ（ｉ）には、第２リセット信号Ｒ２として、２つ後の単位回路ＵＣ（ｉ＋２）から出力された追加出力信号Ｚが入力される。ｉ番目の走査信号線ＧＬｉは、ｉ番目の単位回路ＵＣ（ｉ）から出力された出力信号Ｑに基づき駆動される。
　このように図２に示すシフトレジスタでは、各段の単位回路には、セット信号Ｓとして前段の単位回路から出力された出力信号Ｑが与えられ、第１リセット信号Ｒ１として次段の単位回路から出力された追加出力信号Ｚが与えられ、第２リセット信号Ｒ２として次々段の単位回路から出力された追加出力信号Ｚが与えられる。
　図３は、クロック信号ＣＫ１～ＣＫ４のタイミングチャートである。図３に示すように、クロック信号ＣＫ１～ＣＫ４は、いずれも、１水平走査期間おきにハイレベルになる。クロック信号ＣＫ１、ＣＫ２の位相は互いに１８０度（１水平走査期間に相当する）ずれており、クロック信号ＣＫ３、ＣＫ４の位相も互いに１８０度ずれている。クロック信号ＣＫ３の位相は、クロック信号ＣＫ１の位相よりも９０度進んでいる。クロック信号ＣＫ４の位相は、クロック信号ＣＫ２の位相よりも９０度進んでいる。
　図４は、単位回路１１の回路図である。単位回路１１は、図４に示すように、１３個のＮチャネル型ＴＦＴ：Ｔ１～Ｔ１３、および、２個のキャパシタＣａｐ１、Ｃａｐ２を含んでいる。このうちＴＦＴ：Ｔ１１～Ｔ１３、および、キャパシタＣａｐ２は、補償回路２１を構成する。Ｎチャネル型ＴＦＴについては、ハイレベル電位がオン電位になり、ローレベル電位がオフ電位になる。
　ＴＦＴ：Ｔ１のソース端子、ＴＦＴ：Ｔ６、Ｔ７のドレイン端子、ＴＦＴ：Ｔ２、Ｔ４、Ｔ１０のゲート端子、および、キャパシタＣａｐ１の一端は、ノードＮ１に接続される。ＴＦＴ：Ｔ３のソース端子、ＴＦＴ：Ｔ４、Ｔ５のドレイン端子、および、ＴＦＴ：Ｔ６のゲート端子は、ノードＮ２に接続される。ＴＦＴ：Ｔ１１のソース端子、ＴＦＴ：Ｔ１２のドレイン端子、ＴＦＴ：Ｔ１３のゲート端子、および、キャパシタＣａｐ２の一端は、ノードＮ３に接続される。ＴＦＴ：Ｔ２のソース端子、ＴＦＴ：Ｔ８、Ｔ９のドレイン端子、ＴＦＴ：Ｔ１１のドレイン端子とゲート端子、および、キャパシタＣａｐ１の他端は、出力端子Ｑに接続される。ＴＦＴ：Ｔ１０のソース端子、および、キャパシタＣａｐ２の他端は、追加出力端子Ｚに接続される。
　ＴＦＴ：Ｔ１のゲート端子とドレイン端子には、セット信号Ｓが与えられる。ＴＦＴ：Ｔ２、Ｔ１０のドレイン端子には、クロック信号ＣＫＡが与えられる。ＴＦＴ：Ｔ３のゲート端子とドレイン端子には、クロック信号ＣＫＣが与えられる。ＴＦＴ：Ｔ５のゲート端子にはクロック信号ＣＫＤが与えられ、ＴＦＴ：Ｔ９のゲート端子にはクロック信号ＣＫＢが与えられる。ＴＦＴ：Ｔ７、Ｔ８のゲート端子、および、ＴＦＴ：Ｔ１３のドレイン端子には、第１リセット信号Ｒ１が与えられる。ＴＦＴ：Ｔ１２のゲート端子には、第２リセット信号Ｒ２が与えられる。ＴＦＴ：Ｔ４～Ｔ９、Ｔ１２、Ｔ１３のソース端子には、ローレベル電位ＶＳＳが固定的に印加される。
　ＴＦＴ：Ｔ１は、セット信号Ｓがハイレベルである間、ノードＮ１の電位をハイレベルにする。セット信号Ｓは、前段の単位回路１１から出力された出力信号Ｑである。したがって、前段の単位回路１１の出力がハイレベルになると、ノードＮ１の電位はハイレベルに上昇する。ＴＦＴ：Ｔ２は、ノードＮ１の電位がハイレベルである間、クロック信号ＣＫＡを出力信号Ｑとして出力する。
　ＴＦＴ：Ｔ３は、クロック信号ＣＫＣがハイレベルである間、ノードＮ２の電位をハイレベルにする。ＴＦＴ：Ｔ４は、ノードＮ１の電位がハイレベルである間、ノードＮ２の電位をローレベルにする。対応する走査信号線の選択期間でノードＮ２の電位が誤ってハイレベルになると、ＴＦＴ：Ｔ６がオン状態になり、ノードＮ１の電位が低下し、ＴＦＴ：Ｔ２がオフ状態になる。ＴＦＴ：Ｔ４は、この現象を防止するために設けられている。
　ＴＦＴ：Ｔ５は、クロック信号ＣＫＤがハイレベルである間、ノードＮ２の電位をローレベルにする。ＴＦＴ：Ｔ５を設けなければ、対応する走査信号線の選択期間以外ではノードＮ２の電位が常にハイレベルになり、ＴＦＴ：Ｔ６、Ｔ１０にバイアス電圧がかかり続ける。この状態が続くと、ＴＦＴ：Ｔ６、Ｔ１０の閾値電圧が上昇し、ＴＦＴ：Ｔ６、Ｔ１０はスイッチとして正しく機能しなくなる。ＴＦＴ：Ｔ５は、この現象を防止するために設けられている。
　ＴＦＴ：Ｔ６は、ノードＮ２の電位がハイレベルである間、ノードＮ１の電位をローレベルにする。ＴＦＴ：Ｔ７は、第１リセット信号Ｒ１がハイレベルである間、ノードＮ１の電位をローレベルにする。ＴＦＴ：Ｔ８は、第１リセット信号Ｒ１がハイレベルである間、出力端子Ｑにローレベル電位を印加する。第１リセット信号Ｒ１は、次段の単位回路１１から出力された追加出力信号Ｚである。したがって、次段の単位回路１１の出力がハイレベルになると、ノードＮ１の電位はローレベルに低下し、出力信号Ｑはローレベルになる。
　ＴＦＴ：Ｔ９は、クロック信号ＣＫＢがハイレベルである間、出力端子Ｑにローレベル電位を印加する。ＴＦＴ：Ｔ１０は、ノードＮ１の電位がハイレベルである間、クロック信号ＣＫＡを追加出力信号Ｚとして出力する。キャパシタＣａｐ１は、ノードＮ１の電位をハイレベルに保つ補償容量である。
　ＴＦＴ：Ｔ１１は、出力信号Ｑがハイレベルである間、ノードＮ３の電位をハイレベルにする。したがって、自段の単位回路１１の出力がハイレベルになると、ノードＮ３の電位はハイレベルに上昇する。ＴＦＴ：Ｔ１２は、第２リセット信号Ｒ２がハイレベルである間、ノードＮ３の電位をローレベルにする。第２リセット信号Ｒ２は、次々段の単位回路１１から出力された追加出力信号Ｚである。したがって、次々段の単位回路１１の出力がハイレベルになると、ノードＮ３の電位はローレベルに低下する。ＴＦＴ：Ｔ１３は、第１リセット信号Ｒ１がハイレベルである間、ノードＮ３の電位をハイレベルに保つ。キャパシタＣａｐ２は、追加出力端子ＺとノードＮ３の間に設けられ、ノードＮ３の電位が低下したときに追加出力信号Ｚの電位を低下させる。
　図５は、本実施形態に係るシフトレジスタのタイミングチャートである。単位回路１１に入力されるクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤは、図５に示すように変化する。初期状態では、ノードＮ１、Ｎ３の電位は、いずれもローレベルである。
　時刻ｔ０において、セット信号Ｓ（前段の単位回路の出力）がローレベルからハイレベルに変化する。ＴＦＴ：Ｔ１はダイオード接続されているので、セット信号Ｓがハイレベルになると、ノードＮ１の電位はハイレベルになる（以下、このときのノードＮ１の電位をＶａという）。このため、ＴＦＴ：Ｔ２はオン状態になる。また、ＴＦＴ：Ｔ４もオン状態になるので、ノードＮ２の電位はローレベルになり、ＴＦＴ：Ｔ６はオフ状態になる。ノードＮ１の電位は、後述する時刻ｔ２までＶａ以上に保たれる。
　時刻ｔ１において、クロック信号ＣＫＡがローレベルからハイレベルに変化する。ＴＦＴ：Ｔ２のドレイン端子にはクロック信号ＣＫＡが与えられ、ＴＦＴ：Ｔ２のゲート－ソース間にはキャパシタＣａｐ１が存在する。また、このときＴＦＴ：Ｔ２はオン状態であり、ノードＮ１はフローティング状態である。このため、ＴＦＴ：Ｔ２のドレイン端子電位が上昇すると、ノードＮ１の電位も上昇する（ブートストラップ効果）。この結果、ノードＮ１の電位は、電位Ｖａよりも高くなる（以下、このときのノードＮ１の電位をＶｂという）。電位Ｖｂは、クロック信号ＣＫＡのハイレベル電位よりも高い。クロック信号ＣＫＡは時刻ｔ１から時刻ｔ２までの間でハイレベルになるので、ノードＮ１の電位はほぼ同じ期間でＶｂになり、出力信号Ｑもほぼ同じ期間でハイレベルになる。このとき、出力信号Ｑが印加された走査信号線が選択状態になり、当該走査信号線に接続された複数の画素回路Ｐに対して映像信号の書き込みが行われる。
　また、時刻ｔ１において、ＴＦＴ：Ｔ１０もオン状態になる。したがって、追加出力信号Ｚは、出力信号Ｑと同様に、時刻ｔ１から時刻ｔ２までの間でハイレベルになる。また、ＴＦＴ：Ｔ１１はダイオード接続されているので、出力信号Ｑがハイレベルになると、ノードＮ３の電位はハイレベルになる。
　時刻ｔ２において、クロック信号ＣＫＡはハイレベルからローレベルに変化し、クロック信号ＣＫＢと第１リセット信号Ｒ１（次段の単位回路の出力）はローレベルからハイレベルに変化する。このとき、ＴＦＴ：Ｔ７～Ｔ９はオン状態になる。ＴＦＴ：Ｔ７がオン状態になると、ノードＮ１の電位はローレベルに変化し、ＴＦＴ：Ｔ２、Ｔ１０はオフ状態になる。ＴＦＴ：Ｔ８、Ｔ９がオン状態になると、出力信号Ｑはローレベルになる。
　このとき、クロック信号ＣＫＡは、ＴＦＴ：Ｔ１０がオフ状態になるより前にローレベルに変化する。このため、追加出力端子Ｚの電位は、時刻ｔ２の直後にローレベルになる。また、ＴＦＴ：Ｔ１０がオフ状態になると、追加出力端子Ｚはフローティング状態になる。ＴＦＴ：Ｔ１０のゲート－ソース間には寄生容量（図示せず）が存在するので、ノードＮ１の電位がハイレベルからローレベルに変化すると、ＴＦＴ：Ｔ１０のソース端子に接続された追加出力端子Ｚの電位はローレベルよりも低くなる（以下、このときの追加出力端子Ｚの電位をＶｃという）。
　また、出力信号Ｑがローレベルになると、ＴＦＴ：Ｔ１１はオフ状態になり、ノードＮ３はフローティング状態になる。このときＴＦＴ：Ｔ１１が完全なオフ状態になる前に、ノードＮ３から出力端子Ｑに向けて電流が流れるので、ノードＮ３の電位はハイレベルから低下する。
　第１リセット信号Ｒ１はＴＦＴ：Ｔ１３のドレイン端子にも供給されており、ＴＦＴ：Ｔ１３のドレイン－ゲート間には容量（図示せず）が存在する。このため、第１リセット信号Ｒ１がハイレベルになると、ＴＦＴ：Ｔ１３のゲート端子に接続されたノードＮ３の電位はハイレベルに引き上げられる。したがって、ノードＮ３の電位は、時刻ｔ２の直後にハイレベルから低下した後に、再びハイレベルに戻る。
　時刻ｔ３において、第１リセット信号Ｒ１はハイレベルからローレベルに変化し、第２リセット信号Ｒ２（次々段の単位回路の出力）はローレベルからハイレベルに変化する。このとき、ＴＦＴ：Ｔ７～Ｔ９はオフ状態になり、ＴＦＴ：Ｔ１２はオン状態になる。ＴＦＴ：Ｔ１２がオン状態になると、ノードＮ３の電位はローレベルに変化する。このとき追加出力端子Ｚはフローティング状態にあるので、ノードＮ３の電位がハイレベルからローレベルに変化すると、追加出力端子Ｚの電位は電位Ｖｃよりもさらに低くなる（以下、このときのノードＮ３の電位をオーバーシュート電位Ｖｏｓという）。
　時刻ｔ４において、第２リセット信号Ｒ２はハイレベルからローレベルに変化する。このとき、ＴＦＴ：Ｔ１２はオフ状態になり、ノードＮ３はフローティング状態になる。この時点で、ノードＮ１、Ｎ３の電位は共にローレベルである。したがって、追加出力端子Ｚの電位は、ノードＮ１、Ｎ３の電位に引かれてローレベルに戻る。
　ノードＮ１、ノードＮ３、および、追加出力端子Ｚの寄生容量を、それぞれ、Ｃｎ１、Ｃｎ３、Ｃｚとする。また、ノードＮ１の電位がＶａからローレベルに変化したときの電位変化量をΔＶ１、そのときの追加出力端子Ｚの電位変化量をΔＶｘ、ノードＮ３の電位がハイレベルからローレベルに変化したときの電位変化量をΔＶ３、そのときの追加出力端子Ｚの電位変化量をΔＶｙとする。電荷量保存の法則より、電位変化量ΔＶｘ、ΔＶｙは、近似的に次式（１）および（２）で与えられる。また、ローレベル電位（ロジックロー電位）をＶｇｌとすると、オーバーシュート電位Ｖｏｓは次式（３）で与えられる。
　　ΔＶｘ＝ΔＶ１×（Ｃｎ１／Ｃｚ）　…（１）
　　ΔＶｙ＝ΔＶ３×（Ｃｎ３／Ｃｚ）　…（２）
　　Ｖｏｓ＝Ｖｇｌ－ΔＶｘ－ΔＶｙ　　…（３）
　オーバーシュート電位Ｖｏｓは、ローレベル電位Ｖｇｌよりも低く、ノードＮ１、Ｎ３および追加出力端子Ｚの寄生容量Ｃｎ１、Ｃｎ３、Ｃｚ、並びに、ノードＮ１、Ｎ３の電位変化量ΔＶ１、ΔＶ３によって決定される。ハイレベル電位はローレベル電位よりも高く、オーバーシュート電位Ｖｏｓはローレベル電位よりも低い。このようなオーバーシュート電位Ｖｏｓは、ローレベル電位を基準としてハイレベル電位とは逆極性の補償用電位となる。補償回路２１は、追加出力端子Ｚに所定のタイミングで、オフ電位を基準としてオン電位とは逆極性の補償用電位を印加する。
　図２に示すシフトレジスタに対して図３に示す４相のクロック信号を与え、ゲートスタートパルス信号ＧＳＰ、第１ゲートエンドパルス信号ＧＥＰ１および第２ゲートエンドパルス信号ＧＥＰ２を所定のタイミングで１水平走査期間だけハイレベルに制御する。これにより、初段の単位回路（１番目の単位回路ＵＣ（１））に入力されたパルスは、最終段の単位回路（ｍ番目の単位回路ＵＣ（ｍ））まで順に転送される。このとき、走査信号線ＧＬ１～ＧＬｍの電位は、１水平走査期間ずつ順にハイレベルになる（図６を参照）。
　また、図５に示すように、追加出力信号Ｚの電位は、出力信号Ｑがハイレベルのときにハイレベルになり、次にローレベルよりも低いレベル（電位Ｖｃ）になり、その後に電位Ｖｃよりもさらに低いレベル（オーバーシュート電位Ｖｏｓ）になる。追加出力信号Ｚは、第１リセット信号Ｒ１として、前段の単位回路１１に含まれるＴＦＴ：Ｔ８のゲート端子などに与えられる。言い換えると、ＴＦＴ：Ｔ８のゲート端子には、次段の単位回路１１から出力された追加出力信号Ｚが印加される。
　以下、本実施形態に係るシフトレジスタの効果を説明する。ここで、単位回路１１から補償回路２１を除去したものを従来の単位回路といい、従来の単位回路を多段接続したものを従来のシフトレジスタという。従来のシフトレジスタでも、本実施形態に係るシフトレジスタと同様に、ＴＦＴ：Ｔ８のゲート端子には、次段の単位回路から出力された追加出力信号Ｚが印加される。
　従来のシフトレジスタでは、追加出力信号Ｚは、出力信号Ｑと同じように変化する。より詳細には、追加出力信号Ｚは、通常時はローレベルで、１フレーム期間に１回ハイレベルになる。このため、従来のシフトレジスタでは、ＴＦＴ：Ｔ８に正極性のストレス電圧が繰り返し印加される。ところが、アモルファスシリコンＴＦＴや微結晶シリコンＴＦＴは、ゲート端子に電圧を繰り返し印加すると閾値電圧が変動するという特性を有する。このため、アモルファスシリコンや微結晶シリコンを用いてＴＦＴ：Ｔ８を形成した場合、時間の経過に伴い、ＴＦＴ：Ｔ８の閾値電圧が上昇し、出力信号Ｑの立ち下がり時間が遅くなるという問題が発生する。
　そこで、本実施形態に係るシフトレジスタでは、ＴＦＴの閾値電圧がストレス電圧の極性に応じた方向に変化するという性質を利用する。図７は、アモルファスシリコンＴＦＴの閾値電圧の変化を示す図である。図７において、横軸はストレス電圧の印加時間を表し、縦軸は閾値電圧の変化量を表す。図７に示すように、アモルファスシリコンＴＦＴの閾値電圧は、正極性のストレス電圧を印加したときには上昇し、負極性のストレス電圧を印加したときには低下する。正極性のストレス電圧を印加したときの閾値電圧の上昇量を＋ΔＶｐ、負極性のストレス電圧を印加したときの閾値電圧の低下量を－ΔＶｍとし、２種類のストレス電圧の絶対値と印加時間を同じにしたとき、閾値電圧の上昇量と低下量の比（ΔＶｍ／ΔＶｐ）は例えば０．５～１．０程度になる。
　本実施形態に係るシフトレジスタの単位回路１１は、追加出力端子Ｚに所定のタイミングで、補償用電位としてオーバーシュート電位Ｖｏｓを印加する補償回路２１を含んでいる。このため、追加出力信号Ｚの電位は、ハイレベルになった後に、ローレベルよりも低いオーバーシュート電位Ｖｏｓになる。したがって、ＴＦＴ：Ｔ８のゲート端子には、ハイレベル電位と、これとは逆極性のオーバーシュート電位Ｖｏｓとが交互に印加される。
　したがって、ＴＦＴ：Ｔ８のゲート端子にハイレベル電位を印加したために、ＴＦＴ：Ｔ８の閾値電圧が高くなった場合でも、ＴＦＴ：Ｔ８のゲート端子にハイレベル電位とは逆極性のオーバーシュート電位Ｖｏｓを印加することにより、ＴＦＴ：Ｔ８の閾値電圧を低く変化させ、ＴＦＴ：Ｔ８の閾値電圧の上昇を抑制することができる。例えば、従来のシフトレジスタでは、所定時間Ｔが経過した時点で、ＴＦＴ：Ｔ８の閾値電圧が１．０Ｖ上昇したとする。また、上記比（ΔＶｍ／ΔＶｐ）が０．５であるとする。この場合、本実施形態に係るシフトレジスタでは、時間Ｔが経過した時点で、ＴＦＴ：Ｔ８の閾値電圧は１．０Ｖ上昇すると共に０．５Ｖ低下するので、結果的に０．５Ｖしか上昇しない。
　よって、本実施形態に係るシフトレジスタによれば、ＴＦＴ：Ｔ８の閾値電圧シフトを抑制し、出力信号Ｑの立ち下がり時間が時間の経過と共に遅くなることを防止することができる。また、ＴＦＴ：Ｔ８のチャネル幅を縮小して、ＴＦＴ：Ｔ８のレイアウト面積を縮小することもできる。また、単位回路１１の内部でオーバーシュート電位Ｖｏｓを生成できるので、シフトレジスタの外部に新たな電源回路を設ける必要がない。
　以下、出力信号Ｑの立ち下がり時間の遅延を防止できる効果について説明する。ＴＦＴ：Ｔ８が線形領域で動作するとき、出力信号Ｑの立ち下がり時にＴＦＴ：Ｔ８を流れる電流Ｉは次式（４）で与えられる。
　　I＝(W/L)・μ・Cox・[(Vg-Vt)Vd-(1/2)Vd2 ] …（４）
　ただし、Ｗはゲート幅、Ｌはゲート長、μはキャリア移動度、Ｃｏｘはゲート酸化膜容量、Ｖｇはゲート印加電圧、Ｖｄはドレイン印加電圧、Ｖｔは閾値電圧である。
　例えば、Ｗ＝５０００、Ｌ＝５、μ＝０．３、Ｃｏｘ＝２×１０-8、Ｖｇ＝Ｖｄ＝３０（ただし、数値の単位はいずれも任意単位（ａ．ｕ．）。以下、同じ）であり、初期状態ではＶｔ＝２であるとする。この場合、初期状態でＴＦＴ：Ｔ８を流れる電流Ｉａは、式（４）より、Ｉａ＝２．３４×１０-3となる。
　従来のシフトレジスタでは、ＴＦＴ：Ｔ８の閾値電圧は、所定時間Ｔが経過した時点でＶｔ＝１０まで上昇するとする。この場合、時間Ｔが経過した時点でＴＦＴ：Ｔ８を流れる電流Ｉｂは、式（４）より、Ｉｂ＝０．９０×１０-3となる。このように従来のシフトレジスタでは、時間Ｔが経過した時点でＴＦＴ：Ｔ８を流れる電流は、初期状態と比べて約６１％減少する。
　本実施形態に係るシフトレジスタでは、閾値電圧の上昇量が、従来のシフトレジスタの５０％であるとする。この場合、ＴＦＴ：Ｔ８の閾値電圧は、時間Ｔが経過した時点でＶｔ＝６まで上昇する。このため、時間Ｔが経過した時点でＴＦＴ：Ｔ８を流れる電流Ｉｃは、式（４）より、Ｉｃ＝１．６２×１０-3となる。このように本実施形態に係るシフトレジスタでは、時間Ｔが経過した時点でＴＦＴ：Ｔ８を流れる電流は、初期状態と比べて約３１％しか減少しない。時間Ｔが経過した時点において、本実施形態に係るシフトレジスタの出力信号Ｑの立ち下がり時間は、従来のシフトレジスタの約５６％（＝０．９０／１．６２）になる。
　図８は、出力信号Ｑの信号波形図である。図８において、Ｔｇｆ１は本実施形態に係るシフトレジスタにおける出力信号Ｑの９０％－１０％立ち下がり時間を示し、Ｔｇｆ２は従来のシフトレジスタについて同じ立ち下がり時間を示す。上記の例では、本実施形態に係る立ち下がり時間Ｔｇｆ１は、従来の立ち下がり時間Ｔｇｆ２の約５６％になる。
　次に、ＴＦＴ：Ｔ８のレイアウト面積を縮小できる効果について説明する。ＴＦＴ：Ｔ８で閾値電圧シフトが発生しても出力信号Ｑの立ち下がり時間を短縮する必要がない場合には、補償回路２１を設けてＴＦＴ：Ｔ８の閾値電圧シフトを抑制した分だけ、ＴＦＴ：Ｔ８のゲート幅を小さくし、ＴＦＴ：Ｔ８のレイアウト面積を縮小することができる。
　例えば、従来のシフトレジスタについて、所定時間Ｔが経過した時点でＴＦＴ：Ｔ８を流れる電流がＩｂ＝０．９０×１０-3となるように回路設計を行った結果、ＴＦＴ：Ｔ８のゲート幅が５０００になったとする。本実施形態に係るシフトレジスタにおいてＴＦＴ：Ｔ８のゲート幅を５０００にすると、時間Ｔが経過した時点でＴＦＴ：Ｔ８を流れる電流はＩｃ＝１．６２×１０-3となる。ＴＦＴ：Ｔ８を流れる電流は０．９０×１０-3でよいので、ＴＦＴ：Ｔ８のゲート幅を２８００（＝５０００×０．９０／１．６２）に縮小することができる。したがって、本実施形態に係るシフトレジスタのＴＦＴ：Ｔ８のレイアウト面積は、従来のシフトレジスタの約５６％（＝２８００／５０００）になる。
　以上に示すように、本実施形態に係るシフトレジスタは、複数の単位回路１１を多段接続した構成を有し、複数のクロック信号ＣＫ１～ＣＫ４に基づき動作する。単位回路１１は、一方の導通端子（ドレイン端子）に一のクロック信号（クロック信号ＣＫ１またはＣＫ２）が与えられ、他方の導通端子（ソース端子）が出力端子Ｑに接続された出力トランジスタ（ＴＦＴ：Ｔ２）と、与えられたセット信号Ｓに従い、出力トランジスタの制御端子にオン電位（ハイレベル電位）を印加する入力トランジスタ（ＴＦＴ：Ｔ１）と、与えられた第１リセット信号Ｒ１に従い、出力端子Ｑにオフ電位（ローレベル電位）を印加する出力リセットトランジスタ（ＴＦＴ：Ｔ８）と、制御端子および一方の導通端子（ゲート端子とドレイン端子）が出力トランジスタと同様の形態に接続され、他方の導通端子（ソース端子）が追加出力端子Ｚに接続された追加出力トランジスタ（ＴＦＴ：Ｔ１０）と、追加出力端子Ｚに所定のタイミングで、オフ電位を基準としてオン電位とは逆極性の補償用電位（オーバーシュート電位Ｖｏｓ）を印加する補償回路２１とを含んでいる。出力リセットトランジスタには、第１リセット信号Ｒ１として、次段の単位回路１１から出力された追加出力信号Ｚが与えられる。
　このため、各段の単位回路１１に含まれる出力リセットトランジスタには、所定のタイミングで、次段の単位回路１１から出力され、オフ電位を基準としてオン電位とは逆の極性を有する補償用電位が与えられる。したがって、オン電位を与えたために出力リセットトランジスタの閾値電圧が所定方向に変化（高く変化）した場合でも、オン電位とは逆極性の補償用電位を与えることにより、出力リセットトランジスタの閾値電圧を逆方向に変化（低く変化）させることができる。よって、出力リセットトランジスタの閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止することができる。また、出力リセットトランジスタのレイアウト面積を縮小することもできる。
　また、補償回路２１は、出力信号Ｑに従いノードＮ３にオン電位を印加する第１トランジスタ（ＴＦＴ：Ｔ１１）と、第２リセット信号Ｒ２に従いノードＮ３にオフ電位を印加する第２トランジスタ（ＴＦＴ：Ｔ１２）と、ノードＮ３と追加出力端子Ｚの間に設けられたキャパシタＣａｐ２とを含んでいる。このように追加出力端子ＺとノードＮ３の間にキャパシタＣａｐ２を設け、ノードＮ３にオン電位とオフ電位を切り替えて印加することにより、追加出力端子Ｚにオフ電位を基準としてオン電位とは逆極性の補償用電位を印加することができる。
　また、補償回路２１は、一方の導通端子（ドレイン端子）に第１リセット信号Ｒ１が与えられ、制御端子（ゲート端子）がノードＮ３に接続された第３トランジスタ（ＴＦＴ：Ｔ１３）をさらに含んでいる。このような第３トランジスタを設けることにより、第１リセット信号Ｒ１に従いノードＮ３にオン電位を印加することができる。また、第２トランジスタには、第２リセット信号Ｒ２として、次々段の単位回路から出力された追加出力信号Ｚが与えられる。これにより、次々段の単位回路から出力された追加出力信号に従いノードＮ３にオフ電位を印加し、次々段の単位回路の出力が変化したときに追加出力端子Ｚに補償用電位を印加することができる。
　また、出力信号Ｑは、第１トランジスタの制御端子および一方の導通端子（ＴＦＴ：Ｔ１１のドレイン端子およびゲート端子）に与えられる。これにより、出力信号Ｑが変化したときにノードＮ３にオン電位を印加することができる。また、補償回路２１は、追加出力端子Ｚにオン電位が印加されるたびに、追加出力端子Ｚに補償用電位を印加する。このように追加出力端子Ｚにオン電位とこれとは逆極性の補償用電位とを交互に印加することにより、出力リセットトランジスタの閾値電圧シフトを効果的に抑制することができる。
　また、単位回路１１は、与えられた第１リセット信号Ｒ１に従い、出力トランジスタの制御端子にオフ電位を印加する状態リセットトランジスタ（ＴＦＴ：Ｔ７）をさらに含んでいる。このような状態リセットトランジスタを設けることにより、出力トランジスタをオフ状態に制御することができる。また、単位回路１１は、与えられた他のクロック信号（クロック信号ＣＫ１またはＣＫ２）に従い、出力端子Ｑにオフ電位を印加する出力リセット補助トランジスタ（ＴＦＴ：Ｔ９）をさらに含んでいる。このような出力リセット補助トランジスタを設けることにより、他のクロック信号に従い出力信号を確実にリセットすることができる。
　また、セット信号Ｓは、入力トランジスタの制御端子および一方の導通端子（ＴＦＴ：Ｔ１のゲート端子とドレイン端子）に与えられる。これにより、入力トランジスタを用いて出力トランジスタの制御端子にオン電位を印加することができる。また、入力トランジスタには、セット信号Ｓとして、前段の単位回路１１から出力された信号が与えられる。これにより、入力信号を順にシフトするシフトレジスタを構成することができる。
　また、単位回路１１に含まれるすべてのトランジスタは、同じ導電型（Ｎチャネル型）である。同じ導電型のトランジスタを用いることにより、シフトレジスタの製造コストを削減することができる。また、本実施形態に係るシフトレジスタを含む走査信号線駆動回路４を備えた液晶表示装置によれば、出力リセットトランジスタの閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止したシフトレジスタを用いて、画面を正しく表示できる液晶表示装置を得ることができる。
　（第２の実施形態）
　本発明の第２の実施形態に係るシフトレジスタは、第１の実施形態に係るシフトレジスタと同じ構成（図２）を有し、第１の実施形態に係るシフトレジスタとは異なる単位回路を含んでいる。以下、本実施形態と第１の実施形態の相違点を説明し、第１の実施形態との共通点については説明を省略する。
　図９は、本実施形態に係るシフトレジスタに含まれる単位回路の回路図である。図９に示す単位回路１２は、第１の実施形態に係る単位回路１１において、キャパシタＣａｐ２をＴＦＴ：Ｔ１４に置換したものである。単位回路１２では、ＴＦＴ：Ｔ１１～Ｔ１４が補償回路２２を構成する。ＴＦＴ：Ｔ１４のドレイン端子とソース端子は、トランジスタＴ１０のソース端子と追加出力端子Ｚに接続される。トランジスタＴ１４のゲート端子は、ノードＮ３に接続される。このように接続されたＴＦＴ：Ｔ１４は、キャパシタＣａｐ２と同様の機能を有する。本実施形態に係るシフトレジスタは、第１の実施形態に係るシフトレジスタと同様に動作する。
　したがって、本実施形態に係るシフトレジスタによれば、第１の実施形態と同様に、出力リセットトランジスタの閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止することができる。また、補償回路２２に含まれる容量は、ドレイン端子とソース端子を短絡して一方の電極とし、ゲート端子を他方の電極としたＴＦＴで構成されている。このように補償回路２２に含まれる容量をＴＦＴで構成することにより、シフトレジスタの製造コストを削減することができる。
　（第３の実施形態）
　図１０は、本発明の第３の実施形態に係るシフトレジスタの構成を示すブロック図である。図１０には、１次元状に並べて配置されたｍ個の単位回路１１が記載されている。ｍ個の単位回路１１のうち、奇数番目の単位回路１１を多段接続することにより、第１シフトレジスタが構成される。また、偶数番目の単位回路１１を多段接続することにより、第２シフトレジスタが構成される。以下、本実施形態と第１の実施形態の相違点を説明し、第１の実施形態との共通点については説明を省略する。本実施形態では、ｍは４の倍数であるとする。
　図１０に示す２個のシフトレジスタには、ゲートクロック信号ＧＣＫとして４つのクロック信号ＣＫ１～ＣＫ４が供給され、ゲートスタートパルス信号ＧＳＰとして第１ゲートスタートパルス信号ＧＳＰ１と第２ゲートスタートパルス信号ＧＳＰ２が供給され、ゲートエンドパルス信号ＧＥＰとして第１～第４ゲートエンドパルス信号ＧＥＰ１～ＧＥＰ４が供給される。
　ｋを１以上（ｍ／４）以下の整数としたとき、（４ｋ－３）番目の単位回路ＵＣ（４ｋ－３）には、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤとして、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４がそれぞれ入力される。（４ｋ－２）番目の単位回路ＵＣ（４ｋ－２）には、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤとして、クロック信号ＣＫ４、ＣＫ３、ＣＫ１、ＣＫ２がそれぞれ入力される。（４ｋ－１）番目の単位回路ＵＣ（４ｋ－１）には、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤとして、クロック信号ＣＫ２、ＣＫ１、ＣＫ４、ＣＫ３がそれぞれ入力される。４ｋ番目の単位回路ＵＣ（４ｋ）には、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤとして、クロック信号ＣＫ３、ＣＫ４、ＣＫ２、ＣＫ１がそれぞれ入力される。
　１番目の単位回路ＵＣ（１）には、セット信号Ｓとして、第１ゲートスタートパルス信号ＧＳＰ１が入力される。２番目の単位回路ＵＣ（２）には、セット信号Ｓとして、第２ゲートスタートパルス信号ＧＳＰ２が入力される。１番目および２番目以外の単位回路ＵＣ（ｉ）には、セット信号Ｓとして、２つ前の単位回路ＵＣ（ｉ－２）から出力された出力信号Ｑが入力される。
　（ｍ－３）番目の単位回路ＵＣ（ｍ－３）には、第２リセット信号Ｒ２として、第１ゲートエンドパルス信号ＧＥＰ１が入力される。（ｍ－２）番目の単位回路ＵＣ（ｍ－２）には、第２リセット信号Ｒ２として、第２ゲートエンドパルス信号ＧＥＰ２が入力される。（ｍ－１）番目の単位回路ＵＣ（ｍ－１）には、第１リセット信号Ｒ１として第１ゲートエンドパルス信号ＧＥＰ１が入力され、第２リセット信号Ｒ２として第３ゲートエンドパルス信号ＧＥＰ３が入力される。ｍ番目の単位回路ＵＣ（ｍ）には、第１リセット信号Ｒ１として第２ゲートエンドパルス信号ＧＥＰ２が入力され、第２リセット信号Ｒ２として第４ゲートエンドパルス信号ＧＥＰ４が入力される。（ｍ－１）番目およびｍ番目以外の単位回路ＵＣ（ｉ）には、第１リセット信号Ｒ１として２つ後の単位回路ＵＣ（ｉ＋２）から出力された追加出力信号Ｚが入力される。（ｍ－３）番目～ｍ番目以外の単位回路ＵＣ（ｉ）には、第２リセット信号Ｒ２として、４つ後の単位回路ＵＣ（ｉ＋４）から出力された追加出力信号Ｚが入力される。ｉ番目の走査信号線ＧＬｉは、ｉ番目の単位回路ＵＣ（ｉ）から出力された出力信号Ｑに基づき駆動される。
　奇数番目の単位回路１１で構成された第１シフトレジスタでは、２つ前の単位回路は前段の単位回路に相当し、２つ後の単位回路は次段の単位回路に相当する。偶数番目の単位回路１１で構成された第２シフトレジスタでも、これと同様である。このように図１０に示す２個のシフトレジスタでは、各段の単位回路には、セット信号Ｓとして前段の単位回路から出力された出力信号Ｑが与えられ、第１リセット信号Ｒ１として次段の単位回路から出力された追加出力信号Ｚが与えられ、第２リセット信号Ｒ２として次々段の単位回路から出力された追加出力信号Ｚが与えられる。
　図１１は、クロック信号ＣＫ１～ＣＫ４のタイミングチャートである。図１１に示すように、クロック信号ＣＫ１～ＣＫ４は、いずれも、２水平走査期間おきにハイレベルになる。クロック信号ＣＫ１～ＣＫ４の位相間の関係は、第１の実施形態と同じである。単位回路１１の構成は、第１の実施形態と同じである（図４を参照）。単位回路１１のタイミングチャートは、図５において１水平走査期間を２水平走査期間に変更したものと同じである。
　図１０に示す２個のシフトレジスタに対して図１１に示す４相のクロック信号を与え、第１および第２ゲートスタートパルス信号ＧＳＰ１、ＧＳＰ２、並びに、第１～第４ゲートエンドパルス信号ＧＥＰ１～ＧＥＰ４を所定のタイミングで２水平走査期間だけハイレベルに制御する。これにより、第１シフトレジスタの初段（１番目の単位回路ＵＣ（１））に入力されたパルスは、最終段（（ｍ－１）番目の単位回路ＵＣ（ｍ－１））まで順に転送され、第２シフトレジスタの初段（２番目の単位回路ＵＣ（２））に入力されたパルスは、最終段（ｍ番目の単位回路ＵＣ（ｍ））まで順に転送される。このとき、走査信号線ＧＬ１～ＧＬｍの電位は、１水平走査期間ずつ遅れて２水平走査期間ずつ順にハイレベルになる（図１２を参照）。
　図１２に示すように、ｉ番目の走査信号線ＧＬｉの選択期間は、前半部と後半部に２分割される。前半部では、走査信号線ＧＬｉと共に１つ前の走査信号線ＧＬｉ－１が選択され、走査信号線ＧＬｉに対するプリチャージ（予備的な充電）が行われる。後半部では、走査信号線ＧＬｉと共に１つ後の走査信号線ＧＬｉ＋１が選択され、走査信号線ＧＬｉに対するメインチャージ（主たる充電）が行われる。
　本実施形態に係るシフトレジスタでも、第１の実施形態と同様に、単位回路１１は、追加出力端子Ｚに所定のタイミングで、オフ電位を基準としてオン電位とは逆極性のオーバーシュート電位Ｖｏｓを印加する補償回路２１を含んでいる。したがって、本実施形態に係るシフトレジスタによれば、第１の実施形態と同様に、出力リセットトランジスタの閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止することができる。
　なお、本発明の実施形態に係るシフトレジスタについては、以下の変形例を構成することができる。例えば、図４および図９に示す単位回路１１、１２に代えて、図１３～図１６に示す単位回路１３～１６を多段接続してもよい。単位回路１３～１６は、いずれも、追加出力端子Ｚに所定のタイミングで、オフ電位を基準としてオン電位とは逆極性のオーバーシュート電位Ｖｏｓを印加する補償回路２１を含んでいる。
　単位回路１３（図１３）では、セット信号ＳはＴＦＴ：Ｔ１のゲート端子（入力トランジスタの制御端子）に与えられ、ＴＦＴ：Ｔ１のドレイン端子（入力トランジスタの一方の制御端子）にはハイレベル電位ＶＤＤが固定的に印加される。この回路構成でも、ＴＦＴ：Ｔ１を用いてＴＦＴ：Ｔ２のゲート端子にオン電位を印加することができる。単位回路１４（図１４）では、ＴＦＴ：Ｔ１１のゲート端子は出力端子Ｑに接続され、ＴＦＴ：Ｔ１１のドレイン端子にはハイレベル電位ＶＤＤが固定的に印加される。この回路構成でも、ＴＦＴ：Ｔ１１を用いてノードＮ３にオン電位を印加することができる。単位回路１５（図１５）は、ＴＦＴ：Ｔ７（状態リセットトランジスタ）を含んでいない。単位回路１６（図１６）は、ＴＦＴ：Ｔ９（出力リセット補助トランジスタ）を含んでいない。単位回路１５、１６を用いることにより、回路量を削減することができる。また、単位回路１１～１６の特徴をその性質に反しない限り任意に組み合わせた単位回路を多段接続してもよい。
　また、追加出力信号Ｚを第１リセット信号Ｒ１として前段の単位回路に供給しながら、第２リセット信号Ｒ２として前々段の単位回路に供給するだけでなく、追加出力信号Ｚをセット信号Ｓとして次段の単位回路に供給してもよい。また、単位回路に含まれるすべてのトランジスタは、Ｐチャネル型でもよい。あるいは、単位回路をＰチャネル型トランジスタとＮチャネル型トランジスタで構成してもよい。また、本発明は、液晶表示装置以外の表示装置や撮像装置などに含まれるシフトレジスタにも適用することができる。
　本発明のシフトレジスタは、出力信号のリセット時間が時間の経過と共に遅くなることを防止できるという特徴を有するので、表示装置の駆動回路や撮像装置の駆動回路など、各種の電子回路に利用することができる。
　１…電源
　２…ＤＣ／ＤＣコンバータ
　３…表示制御回路
　４…走査信号線駆動回路
　５…映像信号線駆動回路
　６…共通電極駆動回路
　７…画素領域
　８…液晶パネル
　１１～１６…単位回路
　２１、２２…補償回路

Claims (15)

  1. 　複数の単位回路を多段接続した構成を有し、複数のクロック信号に基づき動作するシフトレジスタであって、
    　前記単位回路は、
    　　一方の導通端子に一のクロック信号が与えられ、他方の導通端子が出力ノードに接続された出力トランジスタと、
    　　与えられたセット信号に従い、前記出力トランジスタの制御端子にオン電位を印加する入力トランジスタと、
    　　与えられた出力リセット信号に従い、前記出力ノードにオフ電位を印加する出力リセットトランジスタと、
    　　制御端子および一方の導通端子が前記出力トランジスタと同様の形態に接続され、他方の導通端子が追加出力ノードに接続された追加出力トランジスタと、
    　　前記追加出力ノードに所定のタイミングで、オフ電位を基準としてオン電位とは逆極性の補償用電位を印加する補償回路とを含み、
    　前記出力リセットトランジスタには、前記出力リセット信号として、次段の単位回路に含まれる追加出力ノードから出力された信号が与えられることを特徴とする、シフトレジスタ。
  2. 　前記補償回路は、
    　　前記出力ノードから出力される信号に従い、内部ノードにオン電位を印加する第１トランジスタと、
    　　与えられた補償制御信号に従い、前記内部ノードにオフ電位を印加する第２トランジスタと、
    　　前記内部ノードと前記追加出力ノードとの間に設けられた容量とを含むことを特徴とする、請求項１に記載のシフトレジスタ。
  3. 　前記補償回路は、一方の導通端子に前記出力リセット信号が与えられ、制御端子が前記内部ノードに接続された第３トランジスタをさらに含むことを特徴とする、請求項２に記載のシフトレジスタ。
  4. 　前記第２トランジスタには、前記補償制御信号として、次々段の単位回路に含まれる追加出力ノードから出力された信号が与えられることを特徴とする、請求項２に記載のシフトレジスタ。
  5. 　前記容量が、２個の導通端子を短絡して一方の電極とし、制御端子を他方の電極とした薄膜トランジスタで構成されていることを特徴とする、請求項２に記載のシフトレジスタ。
  6. 　前記出力ノードから出力される信号は、前記第１トランジスタの制御端子および一方の導通端子に与えられることを特徴とする、請求項２に記載のシフトレジスタ。
  7. 　前記出力ノードから出力される信号は前記第１トランジスタの制御端子に与えられ、前記第１トランジスタの一方の導通端子にはオン電位が固定的に印加されることを特徴とする、請求項２に記載のシフトレジスタ。
  8. 　前記補償回路は、前記追加出力ノードにオン電位が印加されるたびに、前記追加出力ノードに前記補償用電位を印加することを特徴とする、請求項１に記載のシフトレジスタ。
  9. 　前記単位回路は、与えられた状態リセット信号に従い、前記出力トランジスタの制御端子にオフ電位を印加する状態リセットトランジスタをさらに含むことを特徴とする、請求項１に記載のシフトレジスタ。
  10. 　前記単位回路は、与えられた他のクロック信号に従い、前記出力ノードにオフ電位を印加する出力リセット補助トランジスタをさらに含むことを特徴とする、請求項１に記載のシフトレジスタ。
  11. 　前記セット信号は、前記入力トランジスタの制御端子および一方の導通端子に与えられることを特徴とする、請求項１に記載のシフトレジスタ。
  12. 　前記セット信号は前記入力トランジスタの制御端子に与えられ、前記入力トランジスタの一方の導通端子にはオン電位が固定的に印加されることを特徴とする、請求項１に記載のシフトレジスタ。
  13. 　前記入力トランジスタには、前記セット信号として、前段の単位回路から出力された信号が与えられることを特徴とする、請求項１に記載のシフトレジスタ。
  14. 　前記単位回路に含まれるすべてのトランジスタは、同じ導電型であることを特徴とする、請求項１に記載のシフトレジスタ。
  15. 　２次元状に配置された複数の画素回路と、
    　請求項１～１４のいずれかに記載のシフトレジスタを含む駆動回路とを備えた、表示装置。
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