JP2018113454A - 容量素子、半導体装置 - Google Patents

Abstract

【課題】微細化又は高集積化が可能な半導体装置を提供する。
【解決手段】絶縁層に第１のトレンチと第２のトレンチを形成し、第１のトレンチ内に酸
化物半導体層を有するトランジスタを形成し、第２のトレンチと重畳して容量素子を形成
する。第１のトレンチより上層に第１のゲート電極を形成し、第１のトレンチより下層に
第２のゲート電極を形成する。第２のトレンチと重畳して容量素子を形成することにより
、平面視における占有面積を増やすことなく、容量素子の容量値を増やすことができる。
【選択図】図１

Description

本発明の一態様は、半導体装置、または半導体装置の作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置
といえる。

半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集
積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広
く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が
広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物を用いてトラン
ジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。

また、トランジスタのキャリア移動度の向上を目的として、電子親和力（または伝導帯下
端準位）が異なる酸化物半導体層を積層させる技術が開示されている（特許文献３及び特
許文献４参照）。

また、近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積した
集積回路の要求が高まっている。

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報

本発明の一態様は、良好な電気特性を有する半導体装置またはその作製方法を提供するこ
とを課題の一つとする。

本発明の一態様は、微細化又は高集積化が可能な半導体装置またはその作製方法を提供す
ることを課題の一つとする。

本発明の一態様は、新規な半導体装置またはその作製方法を提供することを課題の一つと
する。

本発明の一態様は、トランジスタと、容量素子と、絶縁層と、を有し、絶縁層は第１のト
レンチと第２のトレンチを有し、トランジスタは半導体層を有し、半導体層の少なくとも
一部は第１のトレンチの内側に形成され、容量素子の少なくとも一部は第２のトレンチの
内側に形成されていることを特徴とする半導体装置である。

また、上記トランジスタは、第１の電極乃至第４の電極と、第１の絶縁層乃至第３の絶縁
層と、を有する。また、半導体層は、第１の酸化物半導体層と、第２の酸化物半導体層と
、第３の酸化物半導体層と、を有する。また、第１のトレンチは第１の電極と重畳し、第
１の絶縁層の少なくとも一部は、第１のトレンチの側面および底面に隣接して形成される
。また、第１の酸化物半導体層の少なくとも一部は、第１の絶縁層を介して第１のトレン
チの側面および底面と隣接し、第２の酸化物半導体層の少なくとも一部は、第１の酸化物
半導体層の少なくとも一部と接して第１のトレンチの内側に形成される。また、第２の電
極と、第３の電極は、第２の酸化物半導体層の一部と接して第１の絶縁層上に形成され、
第３の酸化物半導体層は、第２の酸化物半導体層の一部と接して、第２の電極および第３
の電極上に形成され、第２の絶縁層は、第３の酸化物半導体層上に形成され、第４の電極
は、第２の絶縁層上に形成され、第３の絶縁層は、第４の電極上に形成されている。

また、本発明の一態様の半導体装置は、第１の酸化物半導体層の電子親和力と第３の酸化
物半導体層の電子親和力は、第２の酸化物半導体層の電子親和力よりも小さいことを特徴
とする半導体装置である。

第１の酸化物半導体層と、第２の酸化物半導体層と、第３の酸化物半導体層は、Ｉｎ、Ｇ
ａ、またはＺｎを含むことが好ましい。第１の酸化物半導体層と第３の酸化物半導体層は
、第２の酸化物半導体層を構成する金属元素のうち、１種類以上の同じ金属元素を含むこ
とが好ましい。

第１の絶縁層と第３の絶縁層を、不純物に対するバリア性が高い材料で形成することで、
外部から酸化物半導体層への不純物の拡散を防ぐことができる。さらに、トランジスタの
外周部において、第３の絶縁層と第１の絶縁層を接することで、外部から酸化物半導体層
への不純物の拡散を防ぐ効果を高めることができる。不純物に対するバリア性が高い材料
として、例えば酸化アルミニウムを用いることができる。

また、容量素子は、第５の電極を第２のトレンチの側面および底面に沿って形成し、第６
の電極を、第４の絶縁層を介して第５の電極と重畳させて形成することができる。

本発明の一態様によれば、良好な電気特性を有する半導体装置またはその作製方法を提供
することができる。

本発明の一態様によれば、微細化又は高集積化が可能な半導体装置またはその作製方法を
提供することができる。

本発明の一態様によれば、新規な半導体装置またはその作製方法を提供することができる
。

トランジスタの構成例を説明する図。 容量素子の構成例を説明する図。 半導体装置の作製工程を説明する図。 半導体装置の作製工程を説明する図。 半導体装置の作製工程を説明する図。 半導体装置の作製工程を説明する図。 半導体装置の作製工程を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 容量素子の構成例を説明する図。 エネルギーバンド構造を説明する図。 半導体装置の一例を説明する断面図および回路図。 半導体装置の一例を説明する回路図。 半導体装置の一例を説明する断面図および回路図。 半導体装置の一例を説明する上面図、断面図および回路図。 半導体装置の一例を説明する回路図。 半導体装置の一例を説明するブロック図。 記憶装置の一例を説明する回路図。 電気機器の一例を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同
じくし、特に符号を付さない場合がある。

本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、発明を明
瞭化するために誇張または省略されている場合がある。よって、必ずしもそのスケールに
限定されない。

図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため
、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は
、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際
の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減
りすることがあるが、理解を容易とするために省略して示すことがある。

なお、特に上面図（「平面図」ともいう。）において、図面をわかりやすくするために、
一部の構成要素の記載を省略する場合がある。

本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付
すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。

ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作
において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、
いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細
書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとす
る。

本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介
して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、
接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって
、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な
接続部分がなく、配線が延在しているだけの場合もある。

本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定する
ものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆
もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が
一体となって形成されている場合なども含む。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」お
よび「直交」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。従って、８５°以上９５°以下の場合も含まれる。

本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

（実施の形態１）
本実施の形態では、半導体装置の一形態として、トランジスタ１００を例示して説明する
。また、トランジスタ１００と同時に作製可能な容量素子１２０についても説明する。

＜１−１．半導体装置の構成例＞
図１に示すトランジスタ１００は、ゲート電極が、半導体層より上層と半導体層より下層
のそれぞれに形成されるトランジスタである。このような構成を有するトランジスタは、
デュアルゲート型のトランジスタと呼ばれる場合がある。

図１（Ａ）はトランジスタ１００の上面図である。また、図１（Ｂ）は、図１（Ａ）中の
一点鎖線Ａ１−Ａ２で示す部位の断面図であり、図１（Ｃ）は、図１（Ａ）中の一点鎖線
Ｂ１−Ｂ２で示す部位の断面図である。また、図１（Ｄ）は、図１（Ｂ）に示す部位１１
５の拡大図である。

図１に示すトランジスタ１００は、基板１０１上に絶縁層１０２を介して形成されている
。また、トランジスタ１００は、ゲート電極１０３、絶縁層１０４、絶縁層１０５、酸化
物半導体層１０６ａ、酸化物半導体層１０６ｂ、酸化物半導体層１０６ｃ、ソース電極１
０７ａ、ドレイン電極１０７ｂ、ゲート絶縁層１０８、ゲート電極１０９、および絶縁層
１１０を有する。また、図１では、トランジスタ１００上に絶縁層１１１が形成されてい
る。

より具体的には、絶縁層１０２上にゲート電極１０３が形成され、絶縁層１０４のゲート
電極１０３と重畳する位置にトレンチ１１２が形成されている。また、絶縁層１０４上に
絶縁層１０５が形成されている。絶縁層１０５は、トレンチ１１２の側面および底面と隣
接して形成されている。

また、トレンチ１１２の側面および底面と隣接して酸化物半導体層１０６ａが形成されて
いる。また、酸化物半導体層１０６ｂは、酸化物半導体層１０６ａと接し、かつ、酸化物
半導体層１０６ａを介して、トレンチ１１２の側面および底面と隣接して形成されている
。酸化物半導体層１０６ａと、酸化物半導体層１０６ｂは、トレンチ１１２内に形成され
ている。

また、絶縁層１０５上にソース電極１０７ａ、およびドレイン電極１０７ｂが形成されて
いる。ソース電極１０７ａの一部、およびドレイン電極１０７ｂの一部は、酸化物半導体
層１０６ａの一部、および酸化物半導体層１０６ｂの一部と接している。

また、酸化物半導体層１０６ｃが、酸化物半導体層１０６ｂの一部と接し、かつ、ソース
電極１０７ａの一部、およびドレイン電極１０７ｂの一部と重畳して形成されている。

また、ゲート電極１０９が、ゲート絶縁層１０８を介して酸化物半導体層１０６ｃと重畳
して形成されている。また、ゲート電極１０９、ゲート絶縁層１０８、および酸化物半導
体層１０６ｃの側面は概略一致している。

また、ゲート電極１０９、ソース電極１０７ａ、およびドレイン電極１０７ｂ上に絶縁層
１１０が形成され、絶縁層１１０上に絶縁層１１１が形成されている。

なお、本明細書等において、酸化物半導体層１０６と示す場合は、酸化物半導体層１０６
ａ、酸化物半導体層１０６ｂ、および酸化物半導体層１０６ｃを含むものとする。

ゲート電極１０３およびゲート電極１０９のどちらか一方を「第１のゲート電極」といい
、他方を「第２のゲート電極」という場合がある。また、ゲート電極１０３およびゲート
電極１０９のどちらか一方を「ゲート電極」という場合、他方を「バックゲート電極」と
いう場合がある。

一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体
層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電
極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位と
してもよく、ＧＮＤ電位や、任意の電位としてもよい。バックゲート電極の電位を変化さ
せることで、トランジスタのしきい値電圧を変化させることができる。

また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で
生じる電場が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気
に対する静電遮蔽機能）も有する。すなわち、静電気などの外部の電場の影響によりトラ
ンジスタの電気的な特性が変動することを防止することができる。また、バックゲート電
極を設けることで、信頼性試験（例えば、ＢＴ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ス
トレス試験）前後におけるトランジスタのしきい値電圧の変化量を低減することができる
。

また、バックゲート電極側から光が入射する場合に、バックゲート電極を、遮光性を有す
る導電層で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐ
ことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフト
するなどの電気特性の劣化を防ぐことができる。

ここで、「しきい値電圧」について説明しておく。ゲート電極１０９に電圧が印加される
と、該電圧に応じた強さの電界が、ゲート絶縁層１０８と酸化物半導体層１０６ｃを介し
て酸化物半導体層１０６ｂに印加され、酸化物半導体層１０６ｂ中にキャリアが生じ、チ
ャネルが形成される。チャネルが形成されると、ソース電極１０７ａとドレイン電極１０
７ｂが電気的に接続されて導通状態（オン状態）となる。酸化物半導体層１０６ｂ中にチ
ャネルが形成される時のゲート電極１０９の電圧を、「しきい値電圧」という。

例えば、トランジスタ１００がｎチャネル型のトランジスタの場合、ソース電極１０７ａ
の電位を０Ｖとした時に、ゲート電極１０９にしきい値電圧以上の電圧が印加されると、
ソース電極１０７ａから酸化物半導体層１０６ｂ中にキャリアが供給されて、チャネルが
形成される。なお、一般に、半導体層中のチャネルが形成される領域を、「チャネル形成
領域」という。この時、ドレイン電極１０７ｂに正の電圧が印加されると、ソース電極１
０７ａからドレイン電極１０７ｂに向かってキャリアが流れる。換言すると、ドレイン電
極１０７ｂからソース電極１０７ａに向かって電流が流れる。トランジスタがオン状態の
時のソース電極１０７ａとドレイン電極１０７ｂ間に流れる電流を「オン電流」という。

なお、ゲート電極１０３および／またはゲート電極１０９と重畳し、かつ、酸化物半導体
層１０６ｂに接するソース電極１０７ａの端部と酸化物半導体層１０６ｂに接するドレイ
ン電極１０７ｂの端部までの距離を「チャネル長Ｌ」という（図１（Ｄ）参照。）。また
、キャリアが流れる方向と平行な方向を「チャネル長方向」という。また、チャネル長方
向に直交し、基板１０１表面と平行な方向を「チャネル幅方向」という。

また、ゲート電極１０３に電圧が印加されると、該電圧に応じた強さの電界が、絶縁層１
０５と酸化物半導体層１０６ａを介して酸化物半導体層１０６ｂに印加され、酸化物半導
体層１０６ｂ中にキャリアが誘起され、チャネルが形成される。すなわち、絶縁層１０５
はゲート絶縁層として機能する。ゲート電極１０３およびゲート電極１０９の電位を調整
することで、トランジスタ１００のしきい値電圧を変化させることができる。

また、本実施の形態に例示するトランジスタ１００は、酸化物半導体層１０６ｂ中にチャ
ネルが形成される。よって、本実施の形態に例示するトランジスタ１００は、トレンチ１
１２内にチャネル形成領域が形成される。

また、ゲート電極１０９またはゲート電極１０３の一方のみを用いて酸化物半導体層１０
６ｂ中にチャネルを形成するよりも、両方を用いてチャネルを形成した方がより多くのキ
ャリアを酸化物半導体層１０６ｂ中に誘起することができる。よって、ソース電極１０７
ａとドレイン電極１０７ｂ間により多くの電流を流すことができる。

また、基板１０１表面とチャネル長方向に垂直な方向の、酸化物半導体層１０６ｂの断面
積が大きいほど、ソース電極１０７ａとドレイン電極１０７ｂ間に多くの電流を流すこと
ができる。

前述の断面積を大きくするためには、酸化物半導体層１０６ｂの幅および厚さの一方、も
しくは両方を増やす必要がある。しかしながら、酸化物半導体層１０６ｂの幅を増やすと
、平面視におけるトランジスタ１００の占有面積が増加し、半導体装置の微細化および高
精細化がしにくいという問題が生じる。

そこで、本実施の形態に例示するトランジスタ１００では、酸化物半導体層１０６ｂをト
レンチ１１２内に形成し、酸化物半導体層１０６ｂの厚さ増加させる。すなわち、トレン
チ１１２内に酸化物半導体層１０６ｂを形成することで、平面視におけるトランジスタ１
００の占有面積を増加させることなく、前述した酸化物半導体層１０６ｂの断面積を増加
させることができる。

また、本実施の形態に例示するトランジスタ１００では、トレンチ１１２の上層にゲート
電極１０９を形成し、トレンチ１１２の下層にゲート電極１０３を形成し、ゲート電極１
０９およびゲート電極１０３を用いて酸化物半導体層１０６ｂ中にチャネルを形成する。
ゲート電極１０９およびゲート電極１０３を用いて酸化物半導体層１０６ｂ中にチャネル
を形成することにより、酸化物半導体層１０６ｂの厚さを増加させた場合においても、酸
化物半導体層１０６ｂ全体に多くのキャリアを誘起することが可能となる。

本発明の一態様によれば、平面視における占有面積を増加させることなく、良好な電気特
性を有するトランジスタを実現することができる。また、少ない占有面積で良好な電気特
性を有するトランジスタを実現することができる。本発明の一態様によれば、微細化又は
高集積化が可能な半導体装置を実現することができる。

〔１−１−１．基板１０１〕
基板１０１として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる
程度の耐熱性を有していることが必要となる。例えばバリウムホウケイ酸ガラスやアルミ
ノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板など
を用いることができる。

また、基板１０１としてシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板等を用いてもよい。また、ＳＯＩ基
板や、半導体基板上に半導体素子が設けられたものなどを用いることもできる。

なお、基板１０１として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板
を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、
他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置
してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトラン
ジスタや容量素子などとの間に、剥離層を設けるとよい。

また、基板１０１は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成
された基板であってもよい。この場合、トランジスタ１００のゲート電極、ソース電極、
又はドレイン電極の少なくとも一つは、上記他のデバイスと電気的に接続されていてもよ
い。

〔１−１−２．下地層（絶縁層１０２）〕
絶縁層１０２は下地層として機能し、基板１０１側からトランジスタ１００への不純物元
素の拡散を防止または低減することができる。特に、トランジスタ１００が有する酸化物
半導体層への拡散を防止または低減することができる。絶縁層１０２は、窒化アルミニウ
ム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウ
ム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム
、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジ
ム、酸化ハフニウム、または酸化タンタルから選ばれた材料を、単層でまたは積層して形
成することができる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料
のうち、複数の材料を混合した材料を用いてもよい。

なお、本明細書中において、窒化酸化とは、その組成として、酸素よりも窒素の含有量が
多いものであって、酸化窒化とは、その組成として、窒素よりも酸素の含有量が多いもの
を示す。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈ
ｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて
測定することができる。

また、絶縁層１０２は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅ
ｐｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、
パルスレーザー堆積法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ法）
、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、熱酸化法等を適宜用
いて形成することができる。また、絶縁層１０２中の水素の含有量は、好ましくは５×１
０^１９ｃｍ^−３未満、さらに好ましくは５×１０^１８ｃｍ^−３未満とする。

絶縁層１０２を複数層の積層とする場合は、例えば、１層目を窒化シリコン層とし、２層
目を酸化シリコン層としてもよい。この場合、酸化シリコン層は酸化窒化シリコン層でも
構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。

絶縁層１０２の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎ
ｍ以下とすればよい。

なお、基板１０１とトランジスタ１００の間に、絶縁層１０２を設けない構成とすること
もできる。

〔１−１−３．ゲート電極１０３〕
ゲート電極１０３を形成するための導電性材料としては、アルミニウム、クロム、銅、銀
、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム（Ｈ
ｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、マンガン、マグネシウム、ジルコニウム、ベ
リリウム等から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した
金属元素を組み合わせた合金などを用いることができる。また、リン等の不純物元素を含
有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドな
どのシリサイドを用いてもよい。導電層の形成方法は特に限定されず、蒸着法、ＣＶＤ法
、スパッタリング法、スピンコート法などの各種形成方法を用いることができる。

また、ゲート電極１０３は、インジウム錫酸化物（以下、「ＩＴＯ」ともいう。）、酸化
タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、
酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム
亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの酸素を含む導電性材料、窒
化チタン、窒化タンタルなどの窒素を含む導電性材料を適用することもできる。また、前
述した金属元素を含む材料と、酸素を含む導電性材料を組み合わせた積層構造とすること
もできる。また、前述した金属元素を含む材料と、窒素を含む導電性材料を組み合わせた
積層構造とすることもできる。また、前述した金属元素を含む材料、酸素を含む導電性材
料、および窒素を含む導電性材料を組み合わせた積層構造とすることもできる。

ゲート電極１０３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコ
ンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、
窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層
する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そ
のチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造な
どがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロ
ム、ネオジム、スカンジウムから選ばれた元素の層、または複数組み合わせた合金層、も
しくは窒化物層を用いてもよい。

また、ゲート電極１０３と絶縁層１０５との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体層
、Ｉｎ−Ｓｎ系酸窒化物半導体層、Ｉｎ−Ｇａ系酸窒化物半導体層、Ｉｎ−Ｚｎ系酸窒化
物半導体層、Ｓｎ系酸窒化物半導体層、Ｉｎ系酸窒化物半導体層、金属窒化物（ＩｎＮ、
ＺｎＮ等）層等を設けてもよい。これらは５ｅＶ以上の仕事関数を有し、酸化物半導体の
電子親和力よりも大きい値を有するため、チャネルが形成される半導体層に酸化物半導体
を用いたトランジスタのしきい値電圧を正の電圧の方向に変動させることができ、所謂ノ
ーマリーオフ特性のスイッチング素子を実現できる。例えば、ゲート電極１０３と絶縁層
１０５との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体層を設ける場合、少なくとも酸化物
半導体層１０６ｂより高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒
化物半導体層を設ける。

ゲート電極１０３の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上３０
０ｎｍ以下とすればよい。

〔１−１−４．絶縁層１０４〕
絶縁層１０４は絶縁層１０２と同様の材料および方法で形成することができる。また、Ｂ
ＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ
（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、炭素を添加した酸化シリコ
ン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ_２Ｈ_５）_４を
原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃ
ａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（Ｍｅ
ｔｈｙｌ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いてもよい。

絶縁層１０４の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎ
ｍ以下とすればよい。

〔１−１−５．絶縁層１０５〕
絶縁層１０５は絶縁層１０２と同様の材料および方法で形成することができる。絶縁層１
０５の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎｍ以下と
すればよい。

〔１−１−６．酸化物半導体層〕
トランジスタ１００は、酸化物半導体層１０６ａの一部と酸化物半導体層１０６ｂの一部
が接し、酸化物半導体層１０６ｃの一部と酸化物半導体層１０６ｂの一部が接する構成を
有している（図１（Ｂ）参照。）。また、酸化物半導体層１０６ａの一部と酸化物半導体
層１０６ｃの一部が接する構成を有している（図１（Ｃ）参照。）。酸化物半導体層１０
６ａおよび酸化物半導体層１０６ｃは、絶縁性を示す層であってもよいし、半導体特性を
示す層であってもよい。

酸化物半導体層１０６ａ、酸化物半導体層１０６ｂ、および酸化物半導体層１０６ｃに用
いる材料によっては、それぞれが接する境界（界面）を明確に確認できない場合がある。
そこで、本発明の一形態を説明する図面では、それぞれが接する境界を破線で表している
。

酸化物半導体層１０６ａ、酸化物半導体層１０６ｂ、および酸化物半導体層１０６ｃは、
ＩｎもしくはＧａの一方、または両方を含む材料で形成する。代表的には、Ｉｎ−Ｇａ酸
化物（ＩｎとＧａを含む酸化物）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ
−Ｍ−Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ
、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素。）がある。

酸化物半導体層１０６ａおよび酸化物半導体層１０６ｃは、酸化物半導体層１０６ｂを構
成する金属元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好
ましい。このような材料を用いると、酸化物半導体層１０６ａおよび酸化物半導体層１０
６ｂとの界面、ならびに酸化物半導体層１０６ｃおよび酸化物半導体層１０６ｂとの界面
に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲
が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、ト
ランジスタのしきい値電圧のばらつきを低減することが可能となる。よって、良好な電気
特性を有する半導体装置を実現することが可能となる。

例えば、酸化物半導体層１０６ｂにＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、酸化物半導体
層１０６ａまたは酸化物半導体層１０６ｃの少なくとも一方に、Ｇａ酸化物を用いてもよ
い。

また、酸化物半導体層１０６ａおよび酸化物半導体層１０６ｂの形成を、途中で大気に曝
すことなく、不活性ガス雰囲気、酸化性ガス雰囲気、または減圧下に維持し、連続して行
うことにより、酸化物半導体層１０６ａと酸化物半導体層１０６ｂとの界面準位をさらに
生じにくくすることができる。

酸化物半導体層１０６ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５
０ｎｍ以下とする。また、酸化物半導体層１０６ｂの厚さは、３ｎｍ以上２００ｎｍ以下
、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とす
る。また、酸化物半導体層１０６ｃの厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは１
ｎｍ以上５０ｎｍ以下、さらに好ましくは１ｎｍ以上１０ｎｍ以下とする。

また、酸化物半導体層１０６ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、酸化物半導体層１０６ａ
および酸化物半導体層１０６ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層１０
６ａおよび酸化物半導体層１０６ｃをＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、
酸化物半導体層１０６ｂをＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］とすると、ｙ
_１／ｘ_１がｙ_２／ｘ_２よりも大きくなる酸化物半導体層１０６ａ、酸化物半導体層１０６
ｃ、および酸化物半導体層１０６ｂを選択する。なお、元素ＭはＩｎよりも酸素との結合
力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｎｄ
またはＨｆなどが挙げられる。好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも１．５倍以上
大きくなる酸化物半導体層１０６ａ、酸化物半導体層１０６ｃ、および酸化物半導体層１
０６ｂを選択する。さらに好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも２倍以上大きくな
る酸化物半導体層１０６ａ、酸化物半導体層１０６ｃ、および酸化物半導体層１０６ｂを
選択する。より好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも３倍以上大きくなる酸化物半
導体層１０６ａ、酸化物半導体層１０６ｃおよび酸化物半導体層１０６ｂを選択する。こ
のとき、酸化物半導体層１０６ｂにおいて、ｙ_２がｘ_２以上であるとトランジスタに安定
した電気特性を付与できるため好ましい。ただし、ｙ_２がｘ_２の３倍以上になると、トラ
ンジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であると好まし
い。酸化物半導体層１０６ａおよび酸化物半導体層１０６ｃを上記構成とすることにより
、酸化物半導体層１０６ａおよび酸化物半導体層１０６ｃを、酸化物半導体層１０６ｂよ
りも酸素欠損が生じにくい層とすることができる。

なお、酸化物半導体層１０６ａおよび酸化物半導体層１０６ｃがＩｎ−Ｍ−Ｚｎ酸化物で
あるとき、ＺｎおよびＯを除いてのＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏ
ｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ
％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１０６ｂがＩｎ−Ｍ
−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎとＭの原子数比率は好ましくはＩ
ｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３
４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。

例えば、ＩｎまたはＧａを含む酸化物半導体層１０６ａ、およびＩｎまたはＧａを含む酸
化物半導体層１０６ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、
１：６：４、１：９：６、または１：９：０、酸化物半導体層１０６ｂとしてＩｎ：Ｇａ
：Ｚｎ＝１：１：１または３：１：２の原子数比のターゲットを用いて形成したＩｎ−Ｇ
ａ−Ｚｎ酸化物を用いることができる。なお、酸化物半導体層１０６ａ、酸化物半導体層
１０６ｂ、および酸化物半導体層１０６ｃの原子数比はそれぞれ、誤差として上記の原子
数比のプラスマイナス２０％の変動を含む。

酸化物半導体層１０６ｂを用いたトランジスタに安定した電気特性を付与するためには、
酸化物半導体層１０６ｂ中の不純物及び酸素欠損を低減して高純度真性化し、酸化物半導
体層１０６ｂを真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい
。また、少なくとも酸化物半導体層１０６ｂ中のチャネル形成領域が真性または実質的に
真性と見なせる半導体層とすることが好ましい。

なお、実質的に真性と見なせる酸化物半導体層とは、酸化物半導体層中のキャリア密度が
、１×１０^１７／ｃｍ^３未満、１×１０^１５／ｃｍ^３未満、または１×１０^１３／ｃｍ^３
未満である酸化物半導体層をいう。

酸化物半導体層１０６ｂにおいて、水素、窒素、炭素、シリコン、主成分以外の金属元素
は不純物となる。酸化物半導体層１０６ｂ中の不純物を低減するためには、近接する酸化
物半導体層１０６ａ中および酸化物半導体層１０６ｃ中の不純物も酸化物半導体層１０６
ｂと同程度まで低減することが好ましい。

特に、酸化物半導体層１０６ｂにシリコンが高い濃度で含まれることにより、酸化物半導
体層１０６ｂにシリコンに起因する不純物準位が形成される。該不純物準位は、トラップ
となり、トランジスタの電気特性を劣化させることがある。トランジスタの電気特性の劣
化を小さくするためには、酸化物半導体層１０６ｂのシリコン濃度を１×１０^１９ａｔｏ
ｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは
１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とすればよい。また、酸化物半導体層１０６ａと酸
化物半導体層１０６ｂとの界面、および酸化物半導体層１０６ｃと酸化物半導体層１０６
ｂとの界面のシリコン濃度についても、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましく
は５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃ
ｍ^３未満とする。

また、酸化物半導体層１０６ｂ中で水素および窒素は、ドナー準位を形成し、キャリア密
度を増大させてしまう。酸化物半導体層１０６ｂを真性または実質的に真性とするために
は、酸化物半導体層１０６ｂ中の水素濃度は、ＳＩＭＳにおいて、２×１０^２０ａｔｏｍ
ｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×
１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以
下とする。また、窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満
、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏ
ｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

なお、酸化物半導体層１０６ｂにシリコンおよび炭素が高い濃度で含まれることにより、
酸化物半導体層１０６ｂの結晶性を低下させることがある。酸化物半導体層１０６ｂの結
晶性を低下させないためには、酸化物半導体層１０６ｂのシリコン濃度を１×１０^１９ａ
ｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好まし
くは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とすればよい。また、酸化物半導体層１０６ｂ
の結晶性を低下させないためには、酸化物半導体層１０６ｂの炭素濃度を１×１０^１９ａ
ｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好まし
くは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とすればよい。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２
以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部
の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物
が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成され
ることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を
行うと、ハローパターンのような回折像が観測される。一方、ｎｃ−ＯＳ膜に対し、結晶
部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電
子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測
される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リ
ング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビー
ム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、チャネルが形成される半導
体層に酸化物半導体を用いたトランジスタは、トランジスタがオフ状態のときのリーク電
流（「オフ電流」ともいう。）を極めて小さくすることができる。具体的には、チャネル
長が３μｍ、チャネル幅が１０μｍのトランジスタにおいて、オフ電流を１×１０^−２０
Ａ未満、好ましくは１×１０^−２２Ａ未満、さらに好ましくは１×１０^−２４Ａ未満とす
ることができる。即ち、オンオフ比が２０桁以上１５０桁以下とすることができる。

〔１−１−７．ソース電極１０７ａおよびドレイン電極１０７ｂ〕
ソース電極１０７ａおよびドレイン電極１０７ｂは、ゲート電極１０３と同様の材料およ
び方法により形成することができる。

ソース電極１０７ａおよびドレイン電極１０７ｂは、単層構造でも、二層以上の積層構造
としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層とチ
タン層を積層する二層構造、窒化チタン層とチタン層を積層する二層構造、窒化チタン層
とタングステン層を積層する二層構造、窒化タンタル層とタングステン層を積層する二層
構造、タングステン層と銅層を積層する二層構造、チタン層と、そのチタン層上にアルミ
ニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アル
ミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカン
ジウムから選ばれた一または複数の元素を含む合金を用いてもよい。

ソース電極１０７ａおよびドレイン電極１０７ｂの、少なくとも酸化物半導体層１０６ｂ
と接する部分に、酸化物半導体層１０６ｂの一部から酸素を奪い、酸素欠損を生じさせる
ことが可能な材料を用いることが好ましい。酸化物半導体層１０６ｂ中の酸素欠損が生じ
た領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ^＋層）となる。した
がって、当該領域はソース領域およびドレイン領域として作用させることができる。酸化
物半導体層１０６ｂから酸素を奪い、酸素欠損を生じさせることが可能な材料の一例とし
て、タングステン、チタン等を挙げることができる。

また、酸化物半導体層１０６ｂにソース領域およびドレイン領域が形成されることにより
、ソース電極１０７ａおよびドレイン電極１０７ｂと酸化物半導体層１０６ｂの接触抵抗
を低減することができる。よって、電界効果移動度や、しきい値電圧などの、トランジス
タの電気特性を良好なものとすることができる。

なお、ソース電極１０７ａおよびドレイン電極１０７ｂの厚さは、好ましくは１０ｎｍ以
上５００ｎｍ以下、さらに好ましくは５０ｎｍ以上３００ｎｍ以下である。

〔１−１−８．ゲート絶縁層１０８〕
ゲート絶縁層１０８は、絶縁層１０２と同様の材料および方法で形成することができる。
ゲート絶縁層１０８の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０
ｎｍ以下とする。

ゲート絶縁層１０８は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層
とした多層膜としてもよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わな
い。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥
密度の小さい酸化シリコン層を用いると好ましい。具体的には、電子スピン共鳴（ＥＳＲ
：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にてｇ値が２．００１の信号に由
来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０
^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。また、酸化シリコン層は、
過剰酸素を含む酸化シリコン層を用いると好ましい。窒化シリコン層は水素およびアンモ
ニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、ＴＤＳ分
析にて測定すればよい。

また、一般に、容量素子は対向する二つの電極の間に誘電体を挟む構成を有し、誘電体の
厚さが薄いほど（対向する二つの電極間距離が短いほど）、また、誘電体の誘電率が大き
いほど容量値が大きくなる。ただし、容量素子の容量値を増やすために誘電体を薄くする
と、トンネル効果などに起因して、二つの電極間に生じる漏れ電流（以下、「リーク電流
」ともいう）が増加しやすくなり、また、容量素子の絶縁耐圧が低下しやすくなる。

トランジスタのゲート電極、ゲート絶縁層、半導体層が重畳する部分は、前述した容量素
子として機能する（以下、「ゲート容量」ともいう）。なお、半導体層の、ゲート絶縁層
を介してゲート電極と重畳する領域にチャネルが形成される。すなわち、ゲート電極とチ
ャネル形成領域が容量素子の二つの電極として機能し、ゲート絶縁層が容量素子の誘電体
として機能する。ゲート容量の容量値は大きいほうが好ましいが、容量値を大きくするた
めにゲート絶縁層を薄くすると、前述のリーク電流の増加や、絶縁耐圧の低下といった問
題が生じやすい。

そこで、ゲート絶縁層１０８として、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、
ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ
＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ
＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料
を用いると、ゲート絶縁層１０８を厚くしても、ゲート絶縁層１０８と酸化物半導体層１
０６ｂ間の容量値を十分確保することが可能となる。

例えば、ゲート絶縁層１０８として誘電率が大きいｈｉｇｈ−ｋ材料を用いると、ゲート
絶縁層１０８を厚くしても、ゲート絶縁層１０８に酸化シリコンを用いた場合と同等の容
量値を実現できるため、ゲート電極１０９と酸化物半導体層１０６ｂ間に生じるリーク電
流を低減できる。また、ゲート電極１０９と同じ層を用いて形成された配線と、該配線と
重畳する他の配線との間に生じるリーク電流を低減できる。なお、ゲート絶縁層１０８を
ｈｉｇｈ−ｋ材料と、上記材料との積層構造としてもよい。

なお、酸化物半導体層１０６ｃもゲート絶縁層の一部と見なすこともできる。また、酸化
物半導体層１０６ｃとゲート絶縁層１０８を積層することで、ソース電極１０７ａ及びド
レイン電極１０７ｂと、ゲート電極１０９間の絶縁耐電圧を向上させることができる。よ
って、信頼性のよい半導体装置を実現できる。

〔１−１−９．ゲート電極１０９〕
ゲート電極１０９は、ゲート電極１０３と同様の材料および方法で形成することができる
。ゲート電極１０９の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上３
００ｎｍ以下とすればよい。

〔１−１−１０．絶縁層１１０〕
絶縁層１１０は絶縁層１０２と同様の材料および方法で形成することができる。絶縁層１
１０の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎｍ以下と
すればよい。

〔１−１−１１．絶縁層１１１〕
絶縁層１１１は、絶縁層１０４と同様の材料および方法で形成することができる。絶縁層
１１１の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎｍ以下
とすればよい。

＜１−２．容量素子の構成例＞
次に、トランジスタ１００と同時に作製可能な容量素子１２０の構成について説明する。

図２（Ａ）は容量素子１２０の上面図である。また、図２（Ｂ）は、図２（Ａ）中の一点
鎖線Ｃ１−Ｃ２で示す部位の断面図である。基板１０１の上に絶縁層１０２が形成され、
絶縁層１０２の上に電極１２３が形成され、電極１２３の上に絶縁層１０４が形成されて
いる。絶縁層１０４には、電極１２３と重畳する領域にトレンチ１２２が形成されている
。

容量素子１２０は、電極１２１、および電極１２７の間に、絶縁層１０５を挟む構成を有
する。なお、絶縁層１０５は、容量素子１２０を構成する誘電体層として機能する。また
、容量素子１２０は、絶縁層１０４に形成された複数のトレンチ１２２に形成されている
。また、電極１２１は、トレンチ１２２の底面において、電極１２３と接している。また
、容量素子１２０上に絶縁層１１０、絶縁層１１１が形成されている。

絶縁層１０４の、容量素子１２０と重畳する領域に複数のトレンチ１２２を形成すること
で、電極１２１、絶縁層１０５、および電極１２７が重畳する面積を増やすことができる
。すなわち、トレンチ１２２と重畳して容量素子１２０を形成することにより、平面視に
おける占有面積を増やすことなく、容量素子１２０の容量値を増やすことができる。また
、必要な容量値の容量素子１２０を、少ない占有面積で実現することができる。本発明の
一態様によれば、微細化又は高集積化が可能な半導体装置を実現することができる。

また、凹凸表面への被覆性を良好なものとするため、電極１２１はなるべく薄く形成する
ことが好ましい。しかしながら、電極１２１を薄くすると電極１２１の電気抵抗が増加し
、消費電力が増加してしまう。また、容量素子１２０への電荷の蓄積および容量素子１２
０からの電荷の放電に時間がかかるため、当該容量素子を用いた半導体装置の動作速度が
低下しやすくなる。そこで、電極１２１に電極１２３を接して設けることにより、容量素
子１２０に効率よく電荷を供給することができる。

〔１−２−１．電極１２３〕
電極１２３は、ゲート電極１０３を形成するための導電層の一部を用いて、ゲート電極１
０３の形成と同一工程で作製することができる。

〔１−２−２．電極１２１〕
電極１２１は、ゲート電極１０３と同様の材料および方法を用いて作製することができる
。

〔１−２−３．電極１２７〕
電極１２７は、ソース電極１０７ａおよびドレイン電極１０７ｂを形成するための導電層
の一部を用いて、ソース電極１０７ａおよびドレイン電極１０７ｂの形成と同一工程で作
製することができる。

〔１−２−４．容量素子の他の構成〕
図１２（Ａ）に容量素子１３０の断面構成を示す。容量素子１３０のように、容量素子の
大きさによっては、容量素子と重畳するトレンチ１２２が一つであっても構わない。また
、必要に応じて電極１２３を設けない構成とすることも可能である。

図１２（Ｂ）に容量素子１４０の断面構成を示す。容量素子１４０は、電極１２７と電極
１４９の間に、ゲート絶縁層１０８と酸化物半導体層１０６ｃを挟む構成を有する。電極
１４９は、ゲート電極１０９の形成と同一工程で作製することができる。

図１２（Ｃ）に容量素子１５０の断面構成を示す。容量素子１５０は、容量素子１４０の
構成に、電極１２３を加えた構成を有する。絶縁層１０５を介して電極１２３と電極１２
７が重畳する領域を容量素子として機能させることができる。電極１４９と電極１２３を
同電位とすることで、容量素子１４０と同じ占有面積で、容量素子１４０よりも大きい容
量値を実現することができる。

＜１−３．半導体装置の作製方法例＞
半導体装置の作製方法の一例として、図３乃至図７に示す断面図を用いて、トランジスタ
１００と容量素子１２０を同時に形成する作製方法の一例を説明する。

〔１−３−１．絶縁層１０２の形成〕
基板１０１上に絶縁層１０２を形成する（図３（Ａ）参照。）。例えば、基板１０１とし
てガラス基板を用いる。次に、絶縁層１０２を、窒化シリコン層と、第１の酸化シリコン
層と、第２の酸化シリコン層の積層構造とする場合について例示する。

まず、基板１０１上に窒化シリコン層を形成する。窒化シリコン層は、ＣＶＤ法の一種で
あるプラズマＣＶＤ法によって形成することが好ましい。具体的には、基板温度を１８０
℃以上４００℃以下、好ましくは２００℃以上３７０℃以下とし、シリコンを含む堆積性
ガス、窒素ガスおよびアンモニアガスを用いて圧力２０Ｐａ以上２５０Ｐａ以下、好まし
くは４０Ｐａ以上２００Ｐａ以下として、高周波電力を供給することで成膜すればよい。

なお、窒素ガスはアンモニアガスの流量の５倍以上５０倍以下、好ましくは１０倍以上５
０倍以下とする。なお、アンモニアガスを用いることで、シリコンを含む堆積性ガスおよ
び窒素ガスの分解を促すことができる、これは、アンモニアガスがプラズマエネルギーお
よび熱エネルギーによって解離し、解離することで生じるエネルギーが、シリコンを含む
堆積性ガスの結合、および窒素ガスの結合の分解に寄与するためである。

従って、上述の方法によって、水素ガスおよびアンモニアガスの放出量が少ない窒化シリ
コン層を成膜することができる。また、水素の含有量が少ないため、緻密となり、水素、
水および酸素を透過しない、またはほとんど透過しない窒化シリコン層を形成することが
できる。

次に、第１の酸化シリコン層を形成する。第１の酸化シリコン層は、プラズマＣＶＤ法に
よって形成することが好ましい。具体的には、基板温度を１６０℃以上３５０℃以下、好
ましくは１８０℃以上２６０℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガスを
用いて圧力１００Ｐａ以上２５０Ｐａ以下、好ましくは１００Ｐａ以上２００Ｐａ以下と
して、電極に０．１７Ｗ／ｃｍ^２以上０．５Ｗ／ｃｍ^２以下、好ましくは０．２５Ｗ／ｃ
ｍ^２以上０．３５Ｗ／ｃｍ^２以下の高周波電力を供給することで成膜する。

上述の方法によれば、プラズマ中でのガスの分解効率が高まり、酸素ラジカルが増加し、
ガスの酸化が進むため、過剰酸素を含む第１の酸化シリコン層を成膜することができる。

続いて、第２の酸化シリコン層を形成する。第２の酸化シリコン層は、プラズマＣＶＤ法
によって形成することが好ましい。具体的には、基板温度を１８０℃以上４００℃以下、
好ましくは２００℃以上３７０℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガス
を用いて圧力２０Ｐａ以上２５０Ｐａ以下、好ましくは４０Ｐａ以上２００Ｐａ以下とし
て、電極に高周波電力を供給することで形成する。なお、シリコンを含む堆積性ガスの代
表例としては、シラン、ジシラン、トリシラン、フッ化シラン、などがある。酸化性ガス
としては、酸素、オゾン、亜酸化窒素、二酸化窒素などがある。

なお、シリコンを含む堆積性ガスに対する酸化性ガスの流量を１００倍以上とすることで
、第２の酸化シリコン層中の水素含有量を低減し、かつダングリングボンドを低減するこ
とができる。

以上のようにして、第１の酸化シリコン層よりも欠陥密度の小さい第２の酸化シリコン層
を成膜する。即ち、第２の酸化シリコン層は、ＥＳＲにてｇ値が２．００１の信号に由来
するスピンの密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、または５×１０^１６ｓｐｉｎ
ｓ／ｃｍ^３以下とすることができる。

〔１−３−２．ゲート電極１０３、電極１２３の形成〕
続いて、絶縁層１０２上にゲート電極１０３および電極１２３（これと同じ層で形成され
る他の電極または配線を含む）を形成するための導電層を形成する。本実施の形態では、
該導電層を窒化チタンとタングステンの積層とする。具体的には、絶縁層１０２上に、ス
パッタリング法により厚さ１０ｎｍの窒化チタンを形成し、窒化チタン上に厚さ１０ｎｍ
のタングステンを形成する。

次に、レジストマスクを用いて、導電層の一部を選択的にエッチングし、ゲート電極１０
３および電極１２３（これと同じ層で形成される他の電極または配線を含む）を形成する
。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜
用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマスク
を使用しないため、製造コストを低減できる。

導電層のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を
用いてもよい。導電層のエッチング終了後、レジストマスクを除去する（図３（Ａ）参照
。）。

〔１−３−３．絶縁層１０４の形成〕
続いて、ゲート電極１０３および電極１２３上に絶縁層１０４を形成する。ここでは、絶
縁層１０４として、酸化窒化シリコンを形成する。具体的には、プラズマＣＶＤ法により
厚さ１２０ｎｍの酸化窒化シリコンを形成する。

次に、絶縁層１０４の表面凹凸を軽減するため、絶縁層１０４の表面に平坦化処理を行っ
てもよい。本実施の形態では、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰ処理という）により平坦化処理を行う。平
坦化処理により、ゲート電極１０３上の絶縁層１０４の厚さを１００ｎｍとする（図３（
Ａ）参照。）。

なお、平坦化処理としては、ＣＭＰ処理などの研磨処理の他に、エッチング処理などを適
用することも可能である。また、ＣＭＰ処理とエッチング処理を組み合わせた平坦化処理
を行ってもよい。

〔１−３−４．トレンチ１１２、トレンチ１２２の形成〕
次に、レジストマスクを用いて、ゲート電極１０３と重畳する絶縁層１０４の一部を選択
的に除去（エッチング）してトレンチ１１２を形成し、電極１２３と重畳する絶縁層１０
４の一部を選択的に除去してトレンチ１２２を形成する（図３（Ｂ）参照。）。

絶縁層１０４の除去は、ドライエッチング法でもウェットエッチング法でもよく、両方を
用いてもよい。絶縁層１０４の除去は、絶縁層１０４のエッチング速度がゲート電極１０
３および電極１２３のエッチング速度よりも速い条件で行うことが好ましい。このような
条件でエッチングを行うことで、ゲート電極１０３および電極１２３をエッチングストッ
パーとして機能させることができる。

また、ゲート電極１０３および電極１２３を形成しない場合は、絶縁層１０４のエッチン
グ速度が絶縁層１０２のエッチング速度よりも速い条件で行うことが好ましい。このよう
な条件でエッチングを行うことで、絶縁層１０２をエッチングストッパーとして機能させ
ることができる。

エッチングストッパーを設けることで、トレンチ１１２およびトレンチ１２２の深さを制
御しやすくすることができる。

なお、トレンチ１１２およびトレンチ１２２の側面をテーパー形状とすることで、トレン
チ１１２およびトレンチ１２２の側面を被覆する層の被覆性を向上させることができる。
具体的には、側面のテーパー角θを、８０°以下、好ましくは６０°以下、さらに好まし
くは４５°以下とする。なお、「テーパー角」とは、テーパー形状を有する層を、その断
面（基板の表面と直交する面）方向から観察した際に、当該層の側面と底面がなす当該層
内の角度を示す。また、テーパー角が９０°未満である場合を順テーパーといい、テーパ
ー角が９０°以上である場合を逆テーパーという（図３（Ｂ）参照。）。また、トレンチ
１１２およびトレンチ１２２の側面の断面形状を複数段の階段形状とすることで、その上
に被覆する層の被覆性を向上させることもできる。

〔１−３−５．電極１２１の形成〕
続いて、絶縁層１０４およびトレンチ１２２上に電極１２１（これと同じ層で形成される
他の電極または配線を含む）を形成するための導電層を形成する。本実施の形態では、該
導電層として、スパッタリング法により厚さ２０ｎｍのＩＴＯを形成する。

次に、レジストマスクを用いて、導電層の一部を選択的にエッチングし、電極１２１（こ
れと同じ層で形成される他の電極または配線を含む）を形成する。導電層のエッチングは
、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。導電層
のエッチング終了後、レジストマスクを除去する（図３（Ｃ）参照。）。

〔１−３−６．絶縁層１０５の形成〕
次に、絶縁層１０５を形成する。本実施の形態では、絶縁層１０５として、スパッタリン
グ法により、厚さ３０ｎｍの酸化アルミニウムを形成する。

また、絶縁層１０５は、過剰酸素を含む絶縁層を用いることが好ましい。なお、本明細書
等における”過剰酸素”とは、例えば、化学量論的組成を超えて含まれる酸素をいう。ま
たは、過剰酸素とは、例えば、加熱することで放出される酸素をいう。過剰酸素は、例え
ば、膜や層の内部を移動することができる。過剰酸素の移動は、膜や層の原子間を移動す
る場合と、膜や層を構成する酸素と置き換わりながら玉突き的に移動する場合とがある。

すなわち、過剰酸素を含む絶縁層とは、加熱処理によって酸素を放出する機能を有する絶
縁層である。また、過剰酸素を含む酸化シリコン層とは、加熱処理などによって酸素を放
出することができる酸化シリコン層をいう。また、過剰酸素を含む酸化アルミニウム層と
は、加熱処理などによって酸素を放出することができる酸化アルミニウム層をいう。

過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することができる。
酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入装置、イオンドーピン
グ装置またはプラズマ処理装置を用いて行うことができる。また、イオンドーピング装置
として、質量分離機能を有するイオンドーピング装置を用いてもよい。酸素を添加するた
めのガスとしては、^１６Ｏ_２もしくは^１８Ｏ_２などの酸素ガス、亜酸化窒素ガスまたはオ
ゾンガスなどを用いることができる。なお、本明細書では酸素を添加する処理を「酸素ド
ープ処理」ともいう。

また、スパッタリング法により酸化アルミニウムを形成する場合、酸化アルミニウムに酸
化シリコンを添加したスパッタリングターゲットを用いてもよい。

また、絶縁層１０５中の水素濃度は、５×１０^１９ｃｍ^−３未満とすることが好ましく、
５×１０^１８ｃｍ^−３未満とすることがより好ましい。

〔１−３−７．酸化物半導体層１０６ａ、酸化物半導体層１０６ｂの形成〕
次に、絶縁層１０５上に、酸化物半導体層１０６ａおよび酸化物半導体層１０６ｂを形成
する。酸化物半導体層１０６ａおよび酸化物半導体層１０６ｂは、スパッタリング法、塗
布法、パルスレーザー堆積法、レーザーアブレーション法等を用いて形成することができ
る。

スパッタリング法でＩｎ若しくはＧａを含む酸化物半導体層１０６ａおよび酸化物半導体
層１０６ｂを形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、Ａ
Ｃ電源装置、ＤＣ電源装置等を適宜用いることができる。

スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガ
スを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比
を高めることが好ましい。スパッタリングガスは不純物濃度の少ないガスを用いる。具体
的には、露点が−４０℃以下、好ましくは−６０℃以下であるスパッタリングガスを用い
ることが好ましい。

また、ターゲットは、形成する酸化物半導体層１０６ａおよび酸化物半導体層１０６ｂの
組成にあわせて、適宜選択すればよい。

なお、酸化物半導体層１０６ａおよび酸化物半導体層１０６ｂの形成を、基板温度を１０
０℃以上５００℃以下、さらに好ましくは１７０℃以上３５０℃以下として、加熱しなが
ら行ってもよい。

本実施の形態では、スパッタリング法により酸化物半導体層１０６ａおよび酸化物半導体
層１０６ｂを形成する。まず、絶縁層１０５上に、酸化物半導体層１０６ａとしてＩｎ：
Ｇａ：Ｚｎ＝１：３：６の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化
物を２０ｎｍの厚さで形成する。次に、酸化物半導体層１０６ａ上に、酸化物半導体層１
０６ｂとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて形成したＩ
ｎ−Ｇａ−Ｚｎ酸化物を６０ｎｍの厚さで形成する（図４（Ａ）参照。）。

また、本実施の形態では、酸化物半導体層１０６ｂとして、ＣＡＡＣ−ＯＳを用いる。Ｃ
ＡＡＣ−ＯＳの形成方法として、四つの方法を例示する。

第１の方法は、成膜温度を１００℃以上５００℃以下として酸化物半導体を形成すること
で、酸化物半導体に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベ
クトルに平行な方向に揃った結晶部を形成する方法である。

第２の方法は、酸化物半導体を薄く形成した後、２００℃以上７００℃以下の加熱処理を
行うことで、酸化物半導体に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面
の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。

第３の方法は、一層目の酸化物半導体膜を薄く形成した後、２００℃以上７００℃以下の
加熱処理を行い、さらに二層目の酸化物半導体の形成を行うことで、酸化物半導体に含ま
れる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃
った結晶部を形成する方法である。

第４の方法は、高い配向性を有する多結晶酸化物半導体を含むターゲットを用いて、酸化
物半導体に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに
平行な方向に揃った結晶部を形成する方法である。

チャネルが形成される半導体層にＣＡＡＣ−ＯＳを適用したトランジスタは、可視光や紫
外光の照射による電気特性の変動が小さい。よって、チャネルが形成される半導体層にＣ
ＡＡＣ−ＯＳを適用したトランジスタは、良好な信頼性を有する。

また、ＣＡＡＣ−ＯＳを形成するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、スパッタリングガス中の不純物濃度を低減すればよい。具体的に
は、露点が−４０℃以下、好ましくは−６０℃以下であるスパッタリングガスを用いるこ
とが好ましい。

また、成膜時の被成膜面の加熱温度（例えば基板加熱温度）を高めることで、被成膜面に
到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、被成膜面の温度
を１００℃以上７４０℃以下、好ましくは１５０℃以上５００℃以下として成膜する。

また、スパッタリングガス中の酸素割合を高め、電力を最適化することで成膜時のプラズ
マダメージを軽減すると好ましい。スパッタリングガス中の酸素割合は、３０体積％以上
１００体積％以下が好ましい。

スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットに
ついて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数で混合し、加圧処理後、
１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−
Ｚｎ系金属酸化物ターゲットとする。なお、当該加圧処理は、冷却（又は放冷）しながら
行ってもよいし、加熱しながら行ってもよい。なお、Ｘ、Ｙ及びＺは任意の正数である。
ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が
、２：２：１、８：４：３、３：１：１、１：１：１、２：１：４、４：２：３又は３：
１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリ
ング用ターゲットによって適宜変更すればよい。

また、スパッタリング法により成膜される酸化物半導体層中には、水素又は水、水酸基を
含む化合物などが含まれていることがある。水素や水などは、ドナー準位の形成要因とな
りやすいため、酸化物半導体にとっては不純物である。したがって、スパッタリング法を
用いて、酸化物半導体層を成膜する際、できる限り酸化物半導体層に含まれる水素濃度を
低減させることが好ましい。

酸化物半導体層の成膜時に、スパッタリング装置の処理室のリークレートを１×１０^−１
０Ｐａ・ｍ^３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半
導体層中へ、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、
排気系に窒素やアルゴンなどの不活性ガスを僅かに流しておくことで、排気されるガスの
逆流を低減することができる。また、排気系として吸着型の真空ポンプ（例えば、クライ
オポンプなど）を用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水
酸基を含む化合物、または水素化物等の不純物の逆流を低減することができる。

また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体層に混入する
アルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することがで
きる。また、当該ターゲットを用いることで、酸化物半導体層中の、リチウム、ナトリウ
ム、カリウム等のアルカリ金属の濃度を低減することができる。また、ターゲットに含ま
れるシリコンの濃度は、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下とすることが好ましい。

酸化物半導体層１０６ａ、および酸化物半導体層１０６ｂ中の水分又は水素などの不純物
をさらに低減（脱水化または脱水素化）して酸化物半導体層１０６ａ、および酸化物半導
体層１０６ｂを高純度化するために、酸化物半導体層１０６ａ、および酸化物半導体層１
０６ｂに対して、加熱処理を行うことが好ましい。例えば、減圧雰囲気下、窒素や希ガス
などの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリング
ダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点
換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰
囲気下で、酸化物半導体層１０６ａ、および酸化物半導体層１０６ｂに加熱処理を施す。
なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以
上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満
であり、その他、窒素または希ガスで充填された雰囲気をいう。

加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えば
よい。処理時間は３分乃至２４時間とする。２４時間を超える加熱処理は生産性の低下を
招くため好ましくない。

加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導ま
たは熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、
ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇ
ａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンラン
プ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリ
ウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理
物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置であ
る。

加熱処理を行うことによって、酸化物半導体層１０６ａ、および酸化物半導体層１０６ｂ
から水素（水、水酸基を含む化合物）などの不純物を放出させることができる。これによ
り、酸化物半導体層１０６ａ、および酸化物半導体層１０６ｂ中の不純物を低減し、酸化
物半導体層１０６ａ、および酸化物半導体層１０６ｂを高純度化することができる。また
、特に、酸化物半導体層１０６ａ、および酸化物半導体層１０６ｂから不安定なキャリア
源である水素を脱離させることができるため、トランジスタのしきい値電圧がマイナス方
向へ変動することを抑制させることができる。さらに、トランジスタの信頼性を向上させ
ることができる。

また、酸化性ガスを含む雰囲気で加熱処理を行うことにより、不純物の放出と同時に酸化
物半導体層１０６ａ、および酸化物半導体層１０６ｂの酸素欠損を低減することができる
。不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐ
ｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。

〔１−３−８．平坦化処理〕
次に、酸化物半導体層１０６ｂの表面に平坦化処理を行い、酸化物半導体層１０６ｂ、お
よび酸化物半導体層１０６ａの一部を除去して絶縁層１０５の表面を露出させる（図４（
Ｂ）参照。）。本実施の形態では、ＣＭＰ処理により平坦化処理を行う。この時、絶縁層
１０５の一部も除去される。特に電極１２１上の絶縁層１０５は周囲より突出しているた
め、平坦化処理により薄くなりやすい。よって、平坦化処理は、電極１２１表面が露出し
ないように行う。

なお、平坦化処理としては、ＣＭＰ処理などの研磨処理の他に、エッチング処理などを適
用することも可能である。また、ＣＭＰ処理とエッチング処理を組み合わせた平坦化処理
を行ってもよい。

〔１−３−９．トレンチ１２２上の酸化物半導体層１０６ａおよび酸化物半導体層１０６
ｂの除去〕
次に、トレンチ１２２上の酸化物半導体層１０６ａおよび酸化物半導体層１０６ｂの除去
を行う。まず、トレンチ１１２を覆ってレジストマスクを形成する。

トレンチ１２２上の酸化物半導体層１０６ａおよび酸化物半導体層１０６ｂの除去は、ド
ライエッチング法を用いてもウェットエッチング法を用いてもよく、両方を用いて行って
もよい。ウェットエッチング法により、酸化物半導体層１０６ａおよび酸化物半導体層１
０６ｂのエッチングを行う場合は、エッチング液として、燐酸と酢酸と硝酸を混ぜた溶液
や、シュウ酸を含む溶液や、リン酸を含む溶液などを用いることができる。また、ＩＴＯ
−０７Ｎ（関東化学社製）を用いてもよい。

また、ドライエッチング法で酸化物半導体層１０６ａおよび酸化物半導体層１０６ｂのエ
ッチングを行う場合のエッチングガスとして、塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）
、四塩化珪素（ＳｉＣｌ_４）もしくは四塩化炭素（ＣＣｌ_４）などを代表とする塩素系ガ
スを用いることができる。また、ドライエッチング法で酸化物半導体層１０６ａおよび酸
化物半導体層１０６ｂのエッチングを行う場合のプラズマ源として、容量結合型プラズマ
（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、誘導結合プラ
ズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、電子サイク
ロトロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）
プラズマ、ヘリコン波励起プラズマ（ＨＷＰ：Ｈｅｌｉｃｏｎ Ｗａｖｅ Ｐｌａｓｍａ
）、マイクロ波励起表面波プラズマ（ＳＷＰ：Ｓｕｒｆａｃｅ Ｗａｖｅ Ｐｌａｓｍａ
）などを用いることができる。特に、ＩＣＰ、ＥＣＲ、ＨＷＰ、及びＳＷＰは、高密度の
プラズマを生成することができる。ドライエッチング法で行うエッチング（以下、「ドラ
イエッチング処理」ともいう）は、所望の加工形状にエッチングできるように、エッチン
グ条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側
の電極温度等）を適宜調節して行う。

本実施の形態では、リン酸を含む溶液を用いたウェットエッチング法により、トレンチ１
２２上の酸化物半導体層１０６ａおよび酸化物半導体層１０６ｂを除去する（図５（Ａ）
参照。）。

〔１−３−１０．ソース電極１０７ａ、ドレイン電極１０７ｂ、および電極１２７の形成
〕
続いて、絶縁層１０５上にソース電極１０７ａ、ドレイン電極１０７ｂ、および電極１２
７（これと同じ層で形成される他の電極または配線を含む）を形成するための導電層を形
成する。本実施の形態では、該導電層として厚さ３０ｎｍのタングステンをスパッタリン
グ法により形成する。

次に、レジストマスクを用いて、導電層の一部を選択的にエッチングし、ソース電極１０
７ａ、ドレイン電極１０７ｂ、および電極１２７（これと同じ層で形成される他の電極ま
たは配線を含む）を形成する。導電層のエッチングは、ドライエッチング法でもウェット
エッチング法でもよく、両方を用いてもよい。その後、レジストマスクを除去する（図５
（Ｂ）参照。）。

なお、チャネル長Ｌが極めて短いトランジスタを形成する場合は、電子ビーム露光、ＥＵ
Ｖ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）露光、液浸露光などの細線加工に適した
方法を用いてレジストマスクを形成し、エッチング処理を行うことによって、ソース電極
１０７ａおよびドレイン電極１０７ｂを形成すればよい。なお、レジストマスクとしては
、ポジ型レジストを用いれば、露光領域を最小限にすることができ、スループットを向上
させることができる。このような方法を用いれば、チャネル長を３０ｎｍ以下とするトラ
ンジスタを作製することができる。

また、ソース電極１０７ａ、ドレイン電極１０７ｂ、および電極１２７（これと同じ層で
形成される他の電極または配線を含む）は、その端部をテーパー形状とすることが好まし
い。具体的には、端部のテーパー角θを、８０°以下、好ましくは６０°以下、さらに好
ましくは４５°以下とする。

また、ソース電極１０７ａ、ドレイン電極１０７ｂ、および電極１２７（これと同じ層で
形成される他の電極または配線を含む）の端部の断面形状を複数段の階段形状とすること
で、その上に被覆する層の被覆性を向上させることもできる。なお、ソース電極１０７ａ
、ドレイン電極１０７ｂ、および電極１２７に限らず、各層の端部の断面形状を順テーパ
ー形状または階段形状とすることで、該端部を覆って形成する層が、該端部で途切れてし
まう現象（段切れ）を防ぎ、被覆性を良好なものとすることができる。

〔１−３−１１．酸化物半導体層１０６ｃ、ゲート絶縁層１０８の形成〕
続いて、ソース電極１０７ａ、ドレイン電極１０７ｂ、および酸化物半導体層１０６ｂの
一部に接して酸化物半導体層１０６ｃを形成し、酸化物半導体層１０６ｃ上にゲート絶縁
層１０８を形成する。

本実施の形態では、酸化物半導体層１０６ｃとして、酸化物半導体層１０６ａと同様に、
Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚ
ｎ酸化物を１０ｎｍの厚さで形成する。また、ゲート絶縁層１０８として、プラズマＣＶ
Ｄ法により厚さ２０ｎｍの酸化窒化シリコンを形成する（図６（Ａ）参照）。

酸化窒化シリコン層は、欠陥密度の小さい酸化窒化シリコン層を用いることが好ましい。
具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１
０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である
酸化窒化シリコン層を用いることが好ましい。

また、ゲート絶縁層１０８に酸素ドープ処理を行って、ゲート絶縁層１０８を、過剰酸素
を有する絶縁層としてもよい。

〔１−３−１２．ゲート電極１０９の形成〕
続いて、ゲート電極１０９を形成するための導電層を形成する。ここでは、導電層を窒化
チタンとタングステンの積層とする。具体的には、ゲート絶縁層１０８上に、スパッタリ
ング法により厚さ３０ｎｍの窒化チタンを形成し、窒化チタン上に厚さ１３５ｎｍのタン
グステンを形成する。

次に、レジストマスクを用いて、導電層の一部を選択的にエッチングし、ゲート電極１０
９（これと同じ層で形成される他の電極または配線を含む）を形成する。導電層のエッチ
ングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。

続いて、ゲート電極１０９をマスクとして用いて、ゲート絶縁層１０８および酸化物半導
体層１０６ｃの一部を選択的に除去する。よって、ゲート電極１０９と、ゲート絶縁層１
０８と、酸化物半導体層１０６ｃは、それぞれの側面が概略一致する（図６（Ｂ）参照。
）。なお、ゲート絶縁層１０８および酸化物半導体層１０６ｃの選択的な除去は、ゲート
電極１０７の形成後、レジストマスクの除去前に行ってもよい。

なお、ゲート電極１０９を形成するためのエッチング時に、ゲート絶縁層１０８および酸
化物半導体層１０６ｃの選択的な除去を連続して行ってもよい。ゲート電極１０９と重畳
しない領域の、ゲート絶縁層１０８および酸化物半導体層１０６ｃを除去することで、酸
化物半導体層１０６ｃ中に意図せず酸素欠損が形成されて、酸化物半導体層１０６ｃの抵
抗値が低下することに起因する、隣接配線間の漏れ電流の増加を抑制することができる。

なお、漏れ電流の増加が無視できる場合は、作製工程を削減するため、ゲート電極１０９
と重畳しない領域のゲート絶縁層１０８および酸化物半導体層１０６ｃを除去せずに残し
てもよい。

〔１−３−１３．絶縁層１１０、絶縁層１１１の形成〕
続いて、ゲート電極１０９、ソース電極１０７ａ、ドレイン電極１０７ｂ、および電極１
２７上に絶縁層１１０を形成し、絶縁層１１０上に絶縁層１１１を形成する。本実施の形
態では、絶縁層１１０として、スパッタリング法により厚さ２０ｎｍの酸化アルミニウム
を形成する。また、絶縁層１１１として、プラズマＣＶＤ法により厚さ１５０ｎｍの酸化
窒化シリコンを形成する（図７（Ａ）参照。）。

絶縁層１１０および絶縁層１１１は、過剰酸素を有する絶縁層とすることが好ましい。ま
た、絶縁層１１０および絶縁層１１１中の水素濃度は、５×１０^１９ｃｍ^−３未満とする
ことが好ましく、５×１０^１８ｃｍ^−３未満とすることがより好ましい。

よって、絶縁層１１０に酸素ドープ処理を行って、絶縁層１１０を、過剰酸素を有する絶
縁層としてもよい。また、絶縁層１１１に酸素ドープ処理を行って、絶縁層１１１を、過
剰酸素を有する絶縁層としてもよい。

また、絶縁層１１０および絶縁層１１１に開口を形成し、ソース電極１０７ａに電気的に
接続する電極１２７、ドレイン電極１０７ｂに電気的に接続する電極１２８、電極１２７
に電気的に接続する電極１２９を設けてもよい（図７（Ｂ）参照。）。

本実施の形態に示すトランジスタ１００は、ゲート電極１０９上に酸化アルミニウムで形
成された絶縁層１１０が設けられている。また、絶縁層１１０は、トランジスタ１００の
外周部において、酸化アルミニウムで形成された絶縁層１０５と接している。よって、本
実施の形態に示すトランジスタ１００は、酸化物半導体層１０６が酸化アルミニウムで覆
われた構成を有する。

酸化アルミニウムは、酸素に対するバリア性が高い。また、酸化アルミニウムは、水素や
水分などの不純物に対するバリア性が高い。よって、外部から酸化物半導体層１０６への
水素や水分などの不純物の侵入を防ぐことができる。また、酸化物半導体層１０６内の酸
素が外部に拡散することを防ぐことができる。

また、絶縁層１１０に用いる酸化アルミニウムは、過剰酸素を有する酸化アルミニウムと
することが好ましい。また、酸化アルミニウム中の水素濃度は、５×１０^１９ｃｍ^−３未
満とすることが好ましく、５×１０^１８ｃｍ^−３未満とすることがより好ましい。

本発明の一態様によれば、電気特性が良好で、信頼性が高いトランジスタを実現すること
ができる。また、電気特性が良好で、信頼性が高い半導体装置を実現することができる。

なお、本明細書に開示する、金属膜、半導体膜、絶縁膜など様々な膜はスパッタ法やプラ
ズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例
としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法
を使っても良い。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。

熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧ま
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を
成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
金属膜、半導体膜、絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチ
ル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ_３）_３である。ま
た、トリメチルガリウムの化学式は、Ｇａ（ＣＨ_３）_３である。また、ジメチル亜鉛の化
学式は、Ｚｎ（ＣＨ_３）_２である。また、これらの組み合わせに限定されず、トリメチル
ガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ_２Ｈ_５）_３）を用いることもでき
、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもでき
る。

例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキ
スジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオ
ゾン（Ｏ_３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化
学式はＨｆ［Ｎ（ＣＨ_３）_２］_４である。また、他の材料液としては、テトラキス（エチ
ルメチルアミド）ハフニウムなどがある。

例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気
化させた原料ガスと、酸化剤としてＨ_２Ｏの２種類のガスを用いる。なお、トリメチルア
ルミニウムの化学式はＡｌ（ＣＨ_３）_３である。また、他の材料液としては、トリス（ジ
メチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，
２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。

例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ_２
、一酸化二窒素）のラジカルを供給して吸着物と反応させる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガ
スとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６
ガスとＨ_２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代え
てＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体層、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
層を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎ−
Ｏ層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを同時に導入してＧａＯ層を形
成し、更にその後Ｚｎ（ＣＨ_３）_２ガスとＯ_３ガスを同時に導入してＺｎＯ層を形成する
。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ
−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。な
お、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いて
も良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ_３）_３ガスに
かえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｇａ（ＣＨ_３）_３ガスにかえて
、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｉｎ（ＣＨ_３）_３ガスにかえて、Ｉｎ
（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｚｎ（ＣＨ_３）_２ガスを用いても良い。

〔１−４．酸化物半導体層のエネルギーバンド構造〕
ここで、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂ、および酸化物半導体層１０
６ｃの積層により構成される酸化物半導体層１０６の機能およびその効果について、図１
３に示すエネルギーバンド構造図を用いて説明する。図１３は、図１（Ｃ）に示す一点鎖
線Ｄ１−Ｄ２におけるエネルギーバンド構造を示している。よって、図１３は、トランジ
スタ１００のチャネル形成領域のエネルギーバンド構造を示している。

図１３中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６は、そ
れぞれ、絶縁層１０５、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂ、酸化物半導
体層１０６ｃ、ゲート絶縁層１０８の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真
空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネ
ルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（
ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真
空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖ
ｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社
ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ−Ｇ
ａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである
。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ−
Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶであ
る。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ
−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶで
ある。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩ
ｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶ
である。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成した
Ｉｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅ
Ｖである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成
したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．
５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形
成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４
．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて
形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約
５．０ｅＶである。

絶縁層１０５とゲート絶縁層１０８は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅ
ｃ３８３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小
さい）。

また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａ
は、Ｅｃ３８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０
．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真
空準位に近いことが好ましい。

また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃ
は、Ｅｃ３８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０
．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真
空準位に近いことが好ましい。

また、酸化物半導体層１０６ａと酸化物半導体層１０６ｂとの界面近傍、および、酸化物
半導体層１０６ｂと酸化物半導体層１０６ｃとの界面近傍では、混合領域が形成されるた
め、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は
存在しないか、ほとんどない。

従って、当該エネルギーバンド構造を有する積層構造において、電子は酸化物半導体層１
０６ｂを主として移動することになる。そのため、酸化物半導体層１０６ａと絶縁層１０
５との界面、または、酸化物半導体層１０６ｃとゲート絶縁層１０８との界面に準位が存
在したとしても、当該準位は電子の移動にほとんど影響しない。また、酸化物半導体層１
０６ａと酸化物半導体層１０６ｂとの界面、および酸化物半導体層１０６ｃと酸化物半導
体層１０６ｂとの界面に準位が存在しないか、ほとんどないため、当該領域において電子
の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するトランジス
タ１００は、高い電界効果移動度を実現することができる。

なお、図１３に示すように、酸化物半導体層１０６ａと絶縁層１０５の界面、および酸化
物半導体層１０６ｃとゲート絶縁層１０８の界面近傍には、不純物や欠陥に起因したトラ
ップ準位３９０が形成され得るものの、酸化物半導体層１０６ａ、および酸化物半導体層
１０６ｃがあることにより、酸化物半導体層１０６ｂと当該トラップ準位とを遠ざけるこ
とができる。

特に、本実施の形態に例示するトランジスタ１００は、チャネル長方向と直交する方向に
おいて、酸化物半導体層１０６ｂの側面と底面が酸化物半導体層１０６ａと接し、酸化物
半導体層１０６ｂの上面が酸化物半導体層１０６ｃと接して形成されている（図１（Ｃ）
参照。）。このように、酸化物半導体層１０６ｂを酸化物半導体層１０６ａと酸化物半導
体層１０６ｃで覆う構成とすることで、上記トラップ準位の影響をさらに低減することが
できる。

ただし、Ｅｃ３８３ａまたはＥｃ３８３ｃと、Ｅｃ３８３ｂとのエネルギー差が小さい場
合、酸化物半導体層１２３ｂの電子が該エネルギー差を越えてトラップ準位に達すること
がある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生
じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

従って、Ｅｃ３８３ａ、およびＥｃ３８３ｃと、Ｅｃ３８３ｂとのエネルギー差を、それ
ぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電
圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好
ましい。

また、酸化物半導体層１０６ａ、および酸化物半導体層１０６ｃのバンドギャップは、酸
化物半導体層１０６ｂのバンドギャップよりも広いほうが好ましい。

本明細書等で開示するトランジスタの構造は特に限定されず、例えばゲート電極１０３を
設けないトップゲート構造、またはゲート電極１０９を設けないボトムゲート構造とする
ことができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート
構造、二つ形成されるダブルゲート構造、または三つ形成されるトリプルゲート構造であ
っても良い。

本発明の一態様によれば、微細化又は高集積化が可能な半導体装置を実現することができ
る。本発明の一態様によれば、良好な電気特性を有する半導体装置を実現することができ
る。本発明の一態様によれば、信頼性の良い半導体装置を実現することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

（実施の形態２）
本実施の形態では、トランジスタ１００とは異なる構成を有するトランジスタ２００につ
いて例示する。

〔２−１．半導体装置の構成例〕
図８に、半導体装置の一形態であるトランジスタ２００を示す。図８（Ａ）はトランジス
タ２００の上面図である。また、図８（Ｂ）は、図８（Ａ）中の一点鎖線Ａ３−Ａ４で示
す部位の断面図であり、図８（Ｃ）は、図８（Ａ）中の一点鎖線Ｂ３−Ｂ４で示す部位の
断面図である。

トランジスタ２００は、トランジスタ１００とほぼ同様の構成を有しているが、断面構造
において、酸化物半導体層１０６ａと絶縁層１０５の間に絶縁層２０８を有する点が異な
る。

絶縁層２０８は、欠陥密度の小さい酸化シリコン層または酸化窒化シリコン層を用いるこ
とが好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピ
ン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃ
ｍ^３以下である酸化シリコン層または酸化窒化シリコン層を用いることが好ましい。

また、絶縁層２０８として、過剰酸素を有する酸化シリコンまたは過剰酸素を有する酸化
窒化シリコンを用いることが好ましい。酸化物半導体層１０６ａと絶縁層１０５の間に、
過剰酸素を有する絶縁層２０８を設けることで、酸化物半導体層１０６ａ、酸化物半導体
層１０６ｂ、酸化物半導体層１０６ｃ中の酸素欠損を低減する効果を高めることができる
。特に、酸化物半導体層１０６ｂ中の酸素欠損が生じにくくすることができる。本発明の
一態様によれば、電気特性が良好で、信頼性が高いトランジスタを実現することができる
。また、本発明の一態様によれば、電気特性が良好で、信頼性が高い半導体装置を実現す
ることができる。

〔２−２．半導体装置の作製方法例〕
説明の重複を避けるため、実施の形態１で説明したトランジスタ１００の作製方法例と異
なる点について説明する。

絶縁層１０５の形成後、絶縁層１０５上に過剰酸素を有する絶縁層２０８を形成する。絶
縁層２０８は、絶縁層１０２と同様の材料および方法で形成することができる。絶縁層２
０８の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎｍ以下と
すればよい。本実施の形態では、絶縁層１０５として、スパッタリング法により厚さ２０
ｎｍの酸化アルミニウムを形成した後、絶縁層２０８として、プラズマＣＶＤ法により厚
さ１０ｎｍの酸化窒化シリコンを形成する。

絶縁層２０８の形成後、酸素ドープ処理を行って、絶縁層２０８中の過剰酸素を増加させ
てもよい。

続いて、スパッタリング法により酸化物半導体層１０６ａを形成する。以降はトランジス
タ１００の作製方法例と同様の方法を用いてトランジスタ２００を作製することができる
。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

（実施の形態３）
本実施の形態では、トランジスタ１００とは異なる構成を有するトランジスタ３００につ
いて例示する。

〔３−１．半導体装置の構成例〕
図９に、半導体装置の一形態であるトランジスタ３００を示す。図９（Ａ）はトランジス
タ３００の上面図である。また、図９（Ｂ）は、図９（Ａ）中の一点鎖線Ａ５−Ａ６で示
す部位の断面図であり、図９（Ｃ）は、図９（Ａ）中の一点鎖線Ｂ５−Ｂ６で示す部位の
断面図である。

トランジスタ３００は、トランジスタ１００とほぼ同様の構成を有しているが、断面構造
において、電極３０３を有する点が異なる。電極３０３は、トレンチ１１２の側面に沿っ
て形成され、トレンチ１１２の底面において、ゲート電極１０３と電気的に接続している
。また、電極３０３は、絶縁層１０５を介して酸化物半導体層１０６ａおよび酸化物半導
体層１０６ｂと重畳している。

電極３０３はゲート電極として機能する。トランジスタ１００では、ゲート電極１０３の
電位に対応した強さの電界が、トレンチ１１２底面から酸化物半導体層１０６ｂに加えら
れる。しかしながら、トランジスタ３００では、トレンチ１１２の底面のみでなく、電極
３０３を介してトレンチ１１２の側面からも加えられる。よって、トランジスタ３００は
、トランジスタ１００よりも酸化物半導体層１０６ｂのバルク中に多くのキャリアを素早
く誘起させることができる。本発明の一態様によれば、電気特性が良好で、信頼性が高い
トランジスタを実現することができる。また、本発明の一態様によれば、電気特性が良好
で、信頼性が高い半導体装置を実現することができる。

〔３−２．半導体装置の作製方法例〕
説明の重複を避けるため、実施の形態１で説明したトランジスタ１００の作製方法例と異
なる点について説明する。

電極３０３は、電極１２１と同様の材料および方法を用いて、電極１２１の形成時に同時
に作製することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

（実施の形態４）
本実施の形態では、トランジスタ３００とは異なる構成を有する、トランジスタ４００お
よびトランジスタ５００について例示する。

〔４−１．半導体装置の構成例〕
図１０に、半導体装置の一形態であるトランジスタ４００を示す。図１０（Ａ）はトラン
ジスタ４００の上面図である。また、図１０（Ｂ）は、図１０（Ａ）中の一点鎖線Ａ７−
Ａ８で示す部位の断面図であり、図１０（Ｃ）は、図１０（Ａ）中の一点鎖線Ｂ７−Ｂ８
で示す部位の断面図である。

図１１に、半導体装置の一形態であるトランジスタ５００を示す。図１１（Ａ）はトラン
ジスタ５００の上面図である。また、図１１（Ｂ）は、図１１（Ａ）中の一点鎖線Ａ９−
Ａ１０で示す部位の断面図であり、図１１（Ｃ）は、図１１（Ａ）中の一点鎖線Ｂ９−Ｂ
１０で示す部位の断面図である。

トランジスタ４００は、トランジスタ３００とほぼ同様の構成を有しているが、トレンチ
の形状が異なる。トランジスタ４００が有するトレンチ４１２は、その内面が曲面形状を
有している。なお、図１０では、トレンチ４１２が半球状に窪んだ形状である場合を図示
しているが、これに限定されない。

トレンチ４１２内に形成される酸化物半導体層１０６は、トレンチ４１２の形状が反映さ
れるため、酸化物半導体層１０６も曲面形状を有することとなる。曲面形状を有する酸化
物半導体層１０６は、電極３０３の電界が酸化物半導体層１０６のバルク内に均等に届き
やすくなるため、バルク内の電界集中が緩和されトランジスタ４００の信頼性を良好なも
のとすることができる。また、電極３０３の電界が酸化物半導体層１０６のバルク内に均
等に届きやすくなるため、トランジスタ４００をオン状態とした場合のキャリアの生成が
効率よく行われ、トランジスタ４００の電気特性を良好なものとすることができる。

〔４−２．半導体装置の作製方法例〕
トランジスタ４００は、トランジスタ３００と同様に作製することができる。トレンチ４
１２の形成は、トレンチ１１２と同様にドライエッチング法でもウェットエッチング法で
もよく、両方を用いてもよい。なお、トレンチの形状は、トレンチを形成するためのレジ
ストマスクの形状、深さ方向のエッチング速度、および横方向のエッチング速度により、
調整することができる。

また、図１１に示すトランジスタ５００が有するトレンチ５１２のように、チャネル長方
向の断面と、チャネル幅方向の断面でそれぞれの断面形状を構成する曲線の曲率が異なっ
ていてもよい。

また、本実施の形態に示したトレンチ４１２は、チャネル長方向とチャネル幅方向の、ど
ちらの断面においても曲線部分を含んでいる（図１０（Ｂ）、図１０（Ｃ）参照。）。た
だし、トレンチ４１２の形状はこれに限定されず、チャネル長方向とチャネル幅方向の、
どちらか一方の断面において曲線を含む形状としてもよい。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

（実施の形態５）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状
況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装
置）の一例を、図面を用いて説明する。

図１４（Ａ）に半導体装置の断面図、図１４（Ｂ）に半導体装置の回路図を示す。

図１４（Ａ）および図１４（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いた
トランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３３００、
および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形
態１乃至実施の形態４に例示したトランジスタを用いることができる。また、容量素子３
４００としては、実施の形態１に例示した容量素子を用いることができる。なお、回路図
には、トランジスタ３３００が酸化物半導体を用いたトランジスタであることを明示する
ために、「ＯＳ」の記載を付している。

トランジスタ３３００のゲート電極３３０９は、電極３４０３と電気的に接続されている
。また、トランジスタ３３００のゲート電極３３０９は、ゲート電極３３０３と電気的に
接続されている（図示せず）。また、トランジスタ３３００のソース電極３３０７ａは、
トランジスタ３２００のゲート電極３２１０と電気的に接続されている（図示せず）。

また、容量素子３４００を構成する電極３４１０は、電極３４０１を介してトランジスタ
３２００のゲート電極３２１０と電気的に接続されている。また、容量素子３４００を構
成する電極３４２０は、電極３４０２と電気的に接続されている。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第２の半導体材料に酸化物半導体を用いる場合、第１の半導体材料を
酸化物半導体以外の半導体材料を用いることが好ましい。例えば、結晶性シリコンなどの
、酸化物半導体以外の半導体材料を用いたトランジスタは、酸化物半導体を用いたトラン
ジスタよりも高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オ
フ電流が低い電気特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、特段
の説明がない限り、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の
具体的な構成をここで示すものに限定する必要はない。

図１４（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、結晶性シリコンな
ど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むよう
に設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域
上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を有する。
なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜
上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジ
スタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレ
イン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、
ソース領域が含まれうる。

基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１００が設けら
れており、トランジスタ３２００を覆うように絶縁層３１５０が設けられている。なお、
素子分離絶縁層３１００は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉ
ｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの
素子分離技術を用いて形成することができる。

例えば、結晶性シリコン基板を用いた場合、トランジスタ３２００は高速動作が可能とな
る。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報
の読み出しを高速に行うことができる。

図１４（Ａ）に示すトランジスタ３３００は、酸化物半導体層にチャネルが形成されるト
ランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いること
により長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を
必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とするこ
とが可能となるため、消費電力を十分に低減することができる。

図１４（Ａ）に示すように、トランジスタ３２００を形成する基板上にトランジスタ３３
００および容量素子３４００を形成することができるため、半導体装置の集積度を高める
ことができる。

図１４（Ａ）に対応する回路構成の一例を図１４（Ｂ）に示す。

図１４（Ｂ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気
的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接
続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはド
レイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲ
ート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、トラ
ンジスタ３３００のソース電極またはドレイン電極の他方、および容量素子３４００の電
極の一方は、ノードＮＤと電気的に接続され、第５の配線３００５は容量素子３４００の
電極の他方と電気的に接続されている。

チャネルが形成される半導体層に酸化物半導体を用いたトランジスタは、オフ電流を極め
て小さくすることができる。トランジスタ３３００として、チャネルが形成される半導体
層に酸化物半導体を用いたトランジスタを用いることで、ノードＮＤの電荷を長期間保持
することができる。よって、トランジスタ３２００のゲート電極の電荷を長期間保持する
ことができる。

図１４（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極の電荷が保持可
能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、およ
び容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、
所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷
（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとす
る。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位
にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲ
ート電極に与えられた電荷が保持される（保持）。

トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電
極の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジス
タ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位
をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００
のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖ_{ｔｈ
＿Ｈ}は、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の
見かけのしきい値電圧Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、「見かけのしきい値
電圧」とは、トランジスタ３２００をオン状態とするために必要な第５の配線３００５の
電位をいうものとする。したがって、第５の配線３００５の電位をＶ_ｔｈ＿ＨとＶ_{ｔｈ＿
Ｌ}の間の電位Ｖ_０とすることにより、トランジスタ３２００のゲート電極に与えられた電
荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合
には、第５の配線３００５の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３２０
０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３０
０５の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」の
ままである。このため、第２の配線３００２の電位を判別することで、保持されている情
報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態に
かかわらずトランジスタ３２００がオフ状態となるような電位、つまり、Ｖ_ｔｈ＿Ｈより
小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわら
ずトランジスタ３２００がオン状態となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電
位を第５の配線３００５に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを用いることで、極めて長期にわたり記憶内容を保持するこ
とが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作
の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる
。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっ
ても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体
装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。

（実施の形態６）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状
況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について
、実施の形態５に示した構成と異なる半導体装置の説明を行う。

図１５は、半導体装置の回路構成の一例である。当該半導体装置において、第１の配線４
５００とトランジスタ４３００のソース電極とは電気的に接続され、第２の配線４６００
とトランジスタ４３００のゲート電極とは電気的に接続され、トランジスタ４３００のド
レイン電極と容量素子４４００の一方の端子とは電気的に接続されている。なお、当該半
導体装置に含まれるトランジスタ４３００としては、実施の形態１乃至実施の形態４で例
示したトランジスタを用いることができる。また、容量素子４４００としては、実施の形
態１に例示した容量素子を用いることができる。なお、第１の配線４５００はビット線、
第２の配線４６００はワード線としての機能を有することができる。

当該半導体装置（メモリセル４２５０）は、図１４に示すトランジスタ３３００および容
量素子３４００と同様の接続形態とすることができる。したがって、容量素子４４００は
、実施の形態５で説明した容量素子３４００と同様に、トランジスタ４３００の作製工程
にて同時に作製することができる。

次に、図１５に示す半導体装置（メモリセル４２５０）に、情報の書き込みおよび保持を
行う場合について説明する。

まず、第２の配線４６００にトランジスタ４３００がオン状態となる電位を供給し、トラ
ンジスタ４３００をオン状態とする。これにより、第１の配線４５００の電位が、容量素
子４４００の一方の端子に与えられる（書き込み）。その後、第２の配線４６００の電位
を、トランジスタ４３００がオフ状態となる電位として、トランジスタ４３００をオフ状
態とすることにより、容量素子４４００の一方の端子の電位が保持される（保持）。

酸化物半導体を用いたトランジスタ４３００は、オフ電流が極めて小さいという特徴を有
している。このため、トランジスタ４３００をオフ状態とすることで、容量素子４４００
の一方の端子の電位（あるいは、容量素子４４００に蓄積された電荷）を極めて長時間に
わたって保持することが可能である。

次に、情報の読み出しについて説明する。トランジスタ４３００がオン状態となると、浮
遊状態である第１の配線４５００と容量素子４４００とが導通し、第１の配線４５００と
容量素子４４００の間で電荷が再分配される。その結果、第１の配線４５００の電位が変
化する。第１の配線４５００の電位の変化量は、容量素子４４００の一方の端子の電位（
あるいは容量素子４４００に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子４４００の一方の端子の電位をＶ、容量素子４４００の容量をＣ、第１
の配線４５００が有する容量成分をＣＢ、電荷が再分配される前の第１の配線４５００の
電位をＶＢ０とすると、電荷が再分配された後の第１の配線４５００の電位は、（ＣＢ×
ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル４２５０の状態として
、容量素子４４００の一方の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合の第１の配線４５００の電位（＝（ＣＢ×ＶＢ０＋Ｃ
×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第１の配線４５００の電位
（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、第１の配線４５００の電位を所定の電位と比較することで、情報を読み出すこと
ができる。

このように、図１５に示す半導体装置（メモリセル４２５０）は、トランジスタ４３００
のオフ電流が極めて小さいという特徴から、容量素子４４００に蓄積された電荷は長時間
にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、
リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減
することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を
保持することが可能である。

図１５に示したメモリセル４２５０は、メモリセル４２５０を駆動させるための駆動回路
が形成された基板を積層することが好ましい。メモリセル４２５０と駆動回路を積層する
ことで、半導体装置の小型化を図ることができる。なお、積層するメモリセル４２５０お
よび駆動回路の数は限定しない。

駆動回路に含まれるトランジスタは、トランジスタ４３００とは異なる半導体材料を用い
ることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリ
コン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることがより好ま
しい。このような半導体材料を用いたトランジスタは、酸化物半導体を用いたトランジス
タよりも高速動作が可能であり、メモリセル４２５０の駆動回路の構成に用いることが適
している。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体
装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。

（実施の形態７）
本実施の形態では、本発明の一態様のトランジスタを利用した半導体装置の一例について
、図面を参照して説明する。

図１６（Ａ）に半導体装置の回路図を、図１６（Ｃ）、および図１６（Ｄ）に半導体装置
の断面図をそれぞれ示す。図１６（Ｃ）、および図１６（Ｄ）はそれぞれ、左側にトラン
ジスタ１００のチャネル長方向の断面図を示し、右側にチャネル長方向と直交する方向の
断面図を示している。また回路図には、酸化物半導体が適用されたトランジスタであるこ
とを明示するために、「ＯＳ」の記載を付している。

図１６（Ｃ）、および図１６（Ｄ）に示す半導体装置は、下部に第１の半導体材料を用い
たトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタを有する
。ここでは、第２の半導体材料を用いたトランジスタとして、実施の形態１で例示したト
ランジスタ１００を適用した例について説明する。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲル
マニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、第
２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半導
体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である
。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。

ここでは、トランジスタ２２００がｐチャネル型のトランジスタであるものとして説明す
るが、ｎチャネル型のトランジスタを用いて異なる回路を構成できることは言うまでもな
い。また、酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いる他は、
半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここ
で示すものに限定する必要はない。

図１６（Ａ）、図１６（Ｃ）、および図１６（Ｄ）に示す構成は、ｐチャネル型のトラン
ジスタとｎチャネル型のトランジスタを直列に接続し、且つ、それぞれのゲートを接続し
た、いわゆるＣＭＯＳ回路の構成例について示している。

本発明の一態様のトランジスタ１００は、オン電流が高められているため、回路の高速動
作が可能となる。

図１６（Ｃ）に示す構成では、トランジスタ２２００の上部に、絶縁層２２０１を介して
トランジスタ１００が設けられている。また、トランジスタ２２００とトランジスタ１０
０の間には配線２２０２が設けられている。また各種絶縁層に埋め込まれた複数のプラグ
２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている
。また、トランジスタ１００を覆う絶縁層２２０４と、絶縁層２２０４上に配線２２０５
と、トランジスタのソース電極１０７ａ、およびドレイン電極１０７ｂと同一の導電膜を
加工して形成された配線２２０６が設けられている。

このように、２つのトランジスタを積層することにより、回路の占有面積が低減され、よ
り高密度に複数の回路を配置することができる。

図１６（Ｃ）では、トランジスタ１００のドレイン電極１０７ｂと、トランジスタ２２０
０のソースまたはドレインの一方が配線２２０２やプラグ２２０３によって電気的に接続
されている。また、トランジスタ１００のゲートは、配線２２０５、配線２２０６、プラ
グ２２０３および配線２２０２などを経由して、トランジスタ２２００のゲートと電気的
に接続されている。

図１６（Ｄ）に示す構成では、トランジスタ１００のゲート絶縁層にプラグ２２０３を埋
め込むための開口部が設けられ、トランジスタ１００のゲートとプラグ２２０３とが接す
る構成となっている。このような構成とすることで回路の集積化が容易であるのに加え、
図１６（Ｃ）に示す構成と比較して経由する配線やプラグの数や長さを低減できるため、
回路をより高速に動作させることができる。

ここで、図１６（Ｃ）、および図１６（Ｄ）に示す構成において、トランジスタ１００や
トランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成する
ことができる。例えば図１６（Ｂ）に示すように、それぞれのトランジスタのソースとド
レインを接続した回路構成とすることにより、いわゆるアナログスイッチとして機能させ
ることができる。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施すること
ができる。

（実施の形態８）
本実施の形態では、本発明の一態様のトランジスタを利用した半導体装置の一例について
、図面を参照して説明する。

基板上に複数のトランジスタを配置する場合、一つのトランジスタに対して一つのトレン
チを設けるのではなく、複数のトランジスタに対して一つのトレンチを設ける構成とする
ことで、トランジスタをより高密度に集積することができる。

その一例として、図１７では、４つのトランジスタ１００を直列に接続する場合において
、絶縁層１０４に設けられた一つのトレンチの上部に４つのトランジスタ１００を形成す
る場合を示している。図１７（Ａ）は、上面概略図であり、図１７（Ｂ）は図１７（Ａ）
中の一点鎖線Ｅ１−Ｅ２における断面図である。

図１７（Ｂ）に示すように、絶縁層１０４に形成された一つのトレンチ１１３の上部に、
４つのトランジスタ１００が形成されている。また隣接するトランジスタ１００に、共通
の電極１１４を設けることにより、４つのトランジスタ１００が直列に接続されている。
電極１１４は、それぞれのトランジスタ１００のソース電極またはドレイン電極として機
能する。一方、ゲート電極１０９はそれぞれのトランジスタ１００毎に独立に設けられて
いる。また、図１７（Ｂ）では、４つのトランジスタ１００で１つのゲート電極１０３を
共通して用いる例を示している。なお、ゲート電極１０３をそれぞれのトランジスタ１０
０毎に形成してもよい。

絶縁層１０５と絶縁層１１０とは、両端に設けられたトランジスタ１００のソース電極ま
たはドレイン電極よりも外側の領域で接し、４つのトランジスタ１００を囲うように設け
られている。

このような直列接続されたトランジスタ１００を適用な可能な回路構成の一例を、図１７
（Ｃ）に示す。図１７（Ｃ）に示す回路は、４つのトランジスタ１００と３つの容量素子
１１６を有する。隣接する２つのトランジスタにおいて、一方のトランジスタのソースま
たはドレインが、他方のトランジスタのソースまたはドレインと電気的に接続されノード
を形成し、当該ノードに、容量素子１１６の一方の電極が電気的に接続されている。容量
素子１１６は実施の形態１で例示した容量素子を適用することができる。

また、ゲート電極１０３にバイアス電位Ｖｂを供給することで、４つのトランジスタ１０
０のしきい値電圧を変化させることができる。

図１７（Ｃ）に示す回路は、以下に示すような電位を与えることで例えばシフトレジスタ
として機能させることができる。

３つの容量素子１１６のそれぞれの他方の電極には、共通電位が与えられる。また、４つ
のトランジスタ１００のうち、左から１つめと３つめのトランジスタ１００のゲートには
同一のクロック信号（ＣＬＫ１）が与えられ、２つめと４つめのトランジスタ１００のゲ
ートには同一のクロック信号（ＣＬＫ２）が与えられる。また１つめのトランジスタ１０
０のソースまたはドレインの一方を入力電位（ＩＮ）が与えられる入力端子、４つめのト
ランジスタ１００のソースまたはドレインの一方を出力電位（ＯＵＴ）が出力される出力
端子とする。ＣＬＫ１とＣＬＫ２として、それぞれ重複することなく交互にトランジスタ
１００をオン状態とさせる電位（例えばハイレベル電位）となるようなクロック信号を用
いることにより、入力端子に与えられる電位の情報を左から右側にシフトさせることがで
きる。

また、図１７（Ｄ）に示す回路は、図１７（Ｃ）の回路に、直列接続された複数の読み出
し用のトランジスタ１６０を付加した構成である。各々のトランジスタ１６０のゲートは
、容量素子１１６の一方の電極のノードに電気的に接続されている。また、各々の容量素
子１１６の他方の電極には読み出し用の電位が与えられる。このような構成とすることで
、容量素子１１６の一方の電極が接続されたノードに保持された電位の情報を随時読み出
し可能なＮＡＮＤ型の記憶装置として機能させることができる。ここで、例えばトランジ
スタ１６０は、トランジスタ１００と同様に酸化物半導体が適用されたトランジスタを用
いてもよいし、トランジスタ１００とは異なる禁制帯幅を持つ半導体が適用されたトラン
ジスタを用いてもよい。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施すること
ができる。

（実施の形態９）
実施の形態１乃至実施の形態４に例示したトランジスタを用いて、対象物の情報を読み取
るイメージセンサ機能を有する半導体装置を作製することができる。

図１８に、イメージセンサ機能を有する半導体装置の等価回路の一例を示す。

フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他
方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０
は、ソース又はドレインの一方がフォトセンサ基準信号線６７２に、ソース又はドレイン
の他方がトランジスタ６５６のソース又はドレインの一方に電気的に接続されている。ト
ランジスタ６５６は、ゲートがゲート信号線６５９に、ソース又はドレインの他方がフォ
トセンサ出力信号線６７１に電気的に接続されている。

フォトダイオード６０２には、例えば、ｐ型の導電型を有する半導体層と、高抵抗な（ｉ
型の導電型を有する）半導体層と、ｎ型の導電型を有する半導体層を積層するｐｉｎ型の
フォトダイオードを適用することができる。

フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取
ることができる。なお、被検出物の情報を読み取る際に、バックライトなどの光源を用い
ることができる。

なお、トランジスタ６４０及びトランジスタ６５６には、実施の形態１乃至実施の形態４
に例示した、酸化物半導体にチャネルが形成されるトランジスタを用いることができる。
図１８では、トランジスタ６４０及びトランジスタ６５６が、酸化物半導体を含むことを
明確に判明できるよう、トランジスタの記号に「ＯＳ」と付記している。

トランジスタ６４０及びトランジスタ６５６は、上記実施の形態で一例を示したトランジ
スタであり、チャネルが形成される酸化物半導体層を、過剰酸素を含有する酸化アルミニ
ウム膜を含む絶縁層で包み込む構成を有する。さらに、酸化物半導体層をゲート電極層に
よって電気的に囲い込む構成を有することが好ましい。よって、トランジスタ６４０及び
トランジスタ６５６は、電気的特性変動が抑制された電気的に安定なトランジスタである
。該トランジスタを含むことで、図１８で示すイメージセンサ機能を有する半導体装置と
して信頼性の高い半導体装置を提供することができる。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施すること
ができる。

（実施の形態１０）
本実施の形態では、少なくとも実施の形態１乃至４で説明したトランジスタを用いること
ができ、実施の形態５で説明した記憶装置を含むＣＰＵについて説明する。

図１９は、実施の形態１乃至実施の形態４で例示したトランジスタを少なくとも一部に用
いたＣＰＵの一例の構成を示すブロック図である。

図１９に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェ
ース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は
、別チップに設けてもよい。もちろん、図１９に示すＣＰＵは、その構成を簡略化して示
した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例え
ば、図１９に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含
み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算
回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４
ビットなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。

図１９に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができ
る。

図１９に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。

図２０は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶デー
タが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と
、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素
子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子
７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさら
に有していても良い。

ここで、回路７０２には、実施の形態５で説明した記憶装置を用いることができる。記憶
素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲート
には接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける構成
とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成と
する。

スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構
成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトラン
ジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトラン
ジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトラン
ジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３
のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または
非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッ
チ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッ
チ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッ
チ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子
と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオ
フ状態）が選択される。

トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの
一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノ
ードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電位電源を供給す
ることのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の
第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。ス
イッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ
７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続さ
れる。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は
電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第
２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の
端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と
、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部
分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力
される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（Ｖ
ＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他
方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される
。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすること
ができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される
構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電位電源を供
給することのできる配線（例えばＧＮＤ線）と電気的に接続される。

なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極
的に利用することによって省略することも可能である。

トランジスタ７０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される
。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによっ
て第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチ
の第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端
子の間は非導通状態となる。

トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対
応する信号が入力される。図２０では、回路７０１から出力された信号が、トランジスタ
７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子
（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０
６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入
力される。

なお、図２０では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレイ
ンの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１
に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジス
タ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられるこ
となく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力さ
れた信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３
の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当
該ノードに入力することができる。

図２０におけるトランジスタ７０９は、実施の形態１乃至実施の形態４で例示したデュア
ルゲート構造のトランジスタを用いることができる。また、第１のゲート電極には制御信
号ＷＥを入力し、第２のゲート電極には制御信号ＷＥ２を入力することができる。制御信
号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位Ｇ
ＮＤやトランジスタ７０９のソース電位よりも小さい電位などが選ばれる。制御信号ＷＥ
２は、トランジスタ７０９のしきい値電圧を制御するための電位信号であり、トランジス
タ７０９のＩｃｕｔをより低減することができる。なお、トランジスタ７０９としては、
第２のゲート電極を有さないトランジスタを用いることもできる。

また、図２０において、記憶素子７００に用いられるトランジスタのうち、トランジスタ
７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０に
チャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリ
コン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７０
０に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジス
タとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャ
ネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジス
タは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトラ
ンジスタとすることもできる。

図２０における回路７０１には、例えばフリップフロップ回路を用いることができる。ま
た、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いること
ができる。

本発明の一態様における半導体装置では、記憶素子７００に電源電圧が供給されない間は
、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によっ
て保持することができる。

また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。
例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有
するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。その
ため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７０
０に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保た
れる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を
保持することが可能である。

また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作を
行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元のデ
ータを保持しなおすまでの時間を短くすることができる。

また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１
０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後
、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、ま
たはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７
０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出す
ことが可能である。

このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記
憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこと
ができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰す
ることができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または
複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑
えることができる。

本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７０
０は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ
、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−
ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能
である。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。

（実施の形態１１）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型
或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ
Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生す
る画像再生装置、ポータブルＣＤプレイヤー、ラジオ、テープレコーダ、ヘッドホンステ
レオ、ステレオ、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲ
ーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオ
カメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊
飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食
器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ
保存用冷凍庫、放射線測定器、透析装置等の医療機器、災、煙、漏電、ガス漏れなどを検
知する検知装置、近接センサ、赤外線センサ、振動センサ、放射線センサ、人感センサな
どの各種センサなどが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベー
タ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また
、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移
動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自
動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハ
イブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシ
スト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は
大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査
機、宇宙船が挙げられる。電子機器の具体例を図２１に示す。

図２１（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、ＭＣ
Ｕ８１０１を有している。ＭＣＵ８１０１には、上記実施の形態に示したトランジスタを
用いることができる。

図２１（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショ
ナーには、上記実施の形態に示したトランジスタを用いたＣＰＵが含まれる。具体的に、
室内機８２００は、筐体８２０１、送風口８２０２、ＭＣＵ８２０３等を有する。図２１
（Ａ）において、ＭＣＵ８２０３が、室内機８２００に設けられている場合を例示してい
るが、ＭＣＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２０
０と室外機８２０４の両方に、ＭＣＵ８２０３が設けられていてもよい。ＭＣＵ８２０３
に上記実施の形態に示したトランジスタを用いることで、エアコンディショナーを省電力
化できる。

図２１（Ａ）において、電気冷凍冷蔵庫８３００には、上記実施の形態に示したトランジ
スタを用いたＭＣＵが含まれる。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、
冷蔵室用扉８３０２、冷凍室用扉８３０３、ＭＣＵ８３０４等を有する。図２１（Ａ）で
は、ＭＣＵ８３０４が、筐体８３０１の内部に設けられている。ＭＣＵ８３０４に上記実
施の形態に示したトランジスタを用いることで、電気冷凍冷蔵庫８３００を省電力化でき
る。

図２１（Ｂ）において、電気自動車の例を示す。電気自動車９７００には、二次電池９７
０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整
されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡ
Ｍ、ＭＣＵ等を有する処理装置９７０４によって制御される。上記実施の形態に示したト
ランジスタを用いたＭＣＵが含まれることで、電気自動車９７００を省電力化できる。

駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、
を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情
報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる
負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路
９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気
エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場
合は、図示していないが、直流を交流に変換するインバータも内蔵される。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

１００ トランジスタ
１０１ 基板
１０２ 絶縁層
１０３ ゲート電極
１０４ 絶縁層
１０５ 絶縁層
１０６ 酸化物半導体層
１０７ ゲート電極
１０８ ゲート絶縁層
１０９ ゲート電極
１１０ 絶縁層
１１１ 絶縁層
１１２ トレンチ
１１３ トレンチ
１１４ 電極
１１５ 部位
１１６ 容量素子
１２０ 容量素子
１２１ 電極
１２２ トレンチ
１２３ 電極
１２７ 電極
１２８ 電極
１２９ 電極
１３０ 容量素子
１４０ 容量素子
１４９ 電極
１５０ 容量素子
１６０ トランジスタ
２００ トランジスタ
２０８ 絶縁層
３００ トランジスタ
３０３ 電極
３８２ Ｅｃ
３８６ Ｅｃ
３９０ トラップ準位
４００ トランジスタ
４１２ トレンチ
５００ トランジスタ
５１２ トレンチ
６０２ フォトダイオード
６４０ トランジスタ
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
７００ 記憶素子
７０１ 回路
７０２ 回路
７０３ スイッチ
７０４ スイッチ
７０６ 論理素子
７０７ 容量素子
７０８ 容量素子
７０９ トランジスタ
７１０ トランジスタ
７１３ トランジスタ
７１４ トランジスタ
７２０ 回路
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ トランジスタ
２２０１ 絶縁層
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁層
２２０５ 配線
２２０６ 配線
３０００ 基板
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３１００ 素子分離絶縁層
３１５０ 絶縁層
３２００ トランジスタ
３２１０ ゲート電極
３３００ トランジスタ
３３０３ ゲート電極
３３０９ ゲート電極
３４００ 容量素子
３４０１ 電極
３４０２ 電極
３４０３ 電極
３４１０ 電極
３４２０ 電極
４２５０ メモリセル
４３００ トランジスタ
４４００ 容量素子
４５００ 配線
４６００ 配線
８１００ 警報装置
８１０１ ＭＣＵ
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＭＣＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＭＣＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置
１０６ａ 酸化物半導体層
１０６ｂ 酸化物半導体層
１０６ｃ 酸化物半導体層
１０７ａ ソース電極
１０７ｂ ドレイン電極
１２３ｂ 酸化物半導体層
３３０７ａ ソース電極
３８３ａ Ｅｃ
３８３ｂ Ｅｃ
３８３ｃ Ｅｃ

Claims (4)

1. トレンチを有する第１の絶縁層と、
   前記トレンチの底面及び側面を覆う領域を有する第１の電極と、
   前記第１の電極上であって、且つ、前記トレンチ内に位置する領域を有する前記第２の絶縁層と、
   前記第２の絶縁層上であって、且つ、前記第２のトレンチ内に位置する領域を有する第２の電極と、を有する容量素子。
2. 複数のトレンチを有する第１の絶縁層と、
   複数の前記トレンチのそれぞれの底面及び側面を覆う領域を有する第１の電極と、
   前記第１の電極上であって、且つ、複数の前記トレンチ内のそれぞれに位置する領域を有する前記第２の絶縁層と、
   前記第２の絶縁層上であって、且つ、複数の前記トレンチ内のそれぞれに位置する領域を有する第２の電極と、を有する容量素子。
3. 請求項１又は請求項２において、
   前記第１の絶縁層の下に位置する第３の電極を有し、
   前記第３の電極は、前記トレンチと重なり、
   前記第３の電極は、前記トレンチと重なる部分において、前記第１の電極と接する容量素子。
4. 請求項１乃至３のいずれか一の容量素子と、前記容量素子と電気的に接続され、且つ酸化物半導体層を有するトランジスタと、を有する半導体装置。

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