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KR101782176B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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KR101782176B1
KR101782176B1 KR1020127004244A KR20127004244A KR101782176B1 KR 101782176 B1 KR101782176 B1 KR 101782176B1 KR 1020127004244 A KR1020127004244 A KR 1020127004244A KR 20127004244 A KR20127004244 A KR 20127004244A KR 101782176 B1 KR101782176 B1 KR 101782176B1
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šœ뻬이 야마자끼
준이찌로 사까따
히로유끼 미야께
히데아끼 구와바라
히데끼 우오찌
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 목적은 반도체 장치의 개구율을 향상시키는 것이다. 반도체 장치는 동일한 기판 위에 구동 회로부와 표시부(화소부라고도 함)를 포함한다. 구동 회로는 구동 회로용의 채널 에치형 박막 트랜지스터 및 금속을 이용하여 형성된 구동 회로 배선을 포함한다. 구동 회로용의 박막 트랜지스터의 소스 및 드레인 전극은 금속을 이용하여 형성된다. 구동 회로용의 박막 트랜지스터의 채널층은 산화물 반도체를 이용하여 형성된다. 표시부는 화소용의 보텀 컨택트형의 박막 트랜지스터 및 산화물 도전체를 이용하여 형성된 표시부 배선을 포함한다. 화소용의 박막 트랜지스터의 소스 및 드레인 전극층은 산화물 도전체를 이용하여 형성된다. 화소용의 박막 트랜지스터의 반도체층은 산화물 반도체를 이용하여 형성된다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 산화물 반도체를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
본 명세서에 있어서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 모든 장치 전반을 가리키고, 표시 장치 등의 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
투광성을 갖는 금속 산화물이 반도체 장치에 이용된다. 예를 들면, 산화 인듐 주석(ITO) 등의 도전성 금속 산화물(이하, 산화물 도전체라고 함)은, 액정 디스플레이 등의 표시 장치에서 필요한 투명 전극 재료로서 이용된다.
또한, 반도체 특성을 갖는 재료로서도 투광성을 갖는 금속 산화물이 주목받고 있다. 예를 들면, In-Ga-Zn-O 계 산화물 등은, 액정 디스플레이 등의 표시 장치에서 필요한 반도체 재료로서 이용되는 것이 기대된다. 특히, 박막 트랜지스터(이하, TFT 라고 함)의 채널층에 이용되는 것이 기대된다.
반도체 특성을 갖는 금속 산화물(이하, 산화물 반도체라고 함)을 포함하는 TFT는, 저온 프로세스에 의해 형성될 수 있다. 그 때문에, 표시 장치 등에서 이용되는 아몰퍼스 실리콘을 대체하거나 또는 능가하는 재료로서 산화물 반도체에 대한 기대가 높아지고 있다.
또한, 투광성을 갖는 산화물 도전체 및 산화물 반도체를 이용함으로써, 투광성 TFT를 제조할 수 있다(예를 들면, 비특허 문헌 1 참조).
또한, 채널층으로서 산화물 반도체를 포함하는 TFT는 전계 효과 이동도가 높다. 그 때문에, 이 TFT를 이용하여 표시 장치 등의 구동 회로를 형성할 수도 있다(예를 들면, 비특허 문헌 2 참조).
T. Nozawa 저, "Transparent Circuitry", 닛케이 일렉트로닉스, 2007.8.27, No. 959, pp.39-52 T.Osada 등 저, "Development of Driver-Integrated Panel using Amorphous In-Ga-Zn-Oxide TFT", Proc. SID'09 Digest, 2009, pp.184-187
본 발명의 일 실시 형태의 목적은 표시 장치의 제조 코스트를 저감하는 것이다.
본 발명의 일 실시 형태의 목적은 표시 장치의 개구율을 향상하는 것이다.
본 발명의 일 실시 형태의 목적은 표시 장치의 표시부를 고정밀화하는 것이다.
본 발명의 일 실시 형태의 목적은 고속으로 동작시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 일 실시 형태는, 동일 기판 위에 구동 회로부와 표시부를 포함한다. 구동 회로부는, 구동 회로용 TFT 및 구동 회로용 배선을 포함한다. 구동 회로용 TFT의 소스 전극(소스 전극층이라고도 함) 및 드레인 전극(드레인 전극층이라고도 함)은 금속을 이용하여 형성된다. 구동 회로용 TFT의 채널층은 산화물 반도체를 이용하여 형성된다. 구동 회로용 배선은 금속을 이용하여 형성된다. 표시 부는 화소용 TFT와 표시부용 배선을 포함한다. 화소용 TFT의 소스 전극 및 드레인 전극은 산화물 도전체를 이용하여 형성된다. 화소용 TFT의 반도체층은 산화물 반도체를 이용하여 형성된다. 표시부용 배선은 산화물 도전체를 이용하여 형성된다.
또한, 비특허 문헌 1에는, TFT의 구체적인 제조 공정 및 표시 장치에 포함되는 다른 소자(예를 들면, 용량 소자)의 구조 등은 개시되어 있지 않다. 또한, 동일 기판 위에 구동 회로와 투광성을 갖는 TFT를 형성하는 것도 개시되어 있지 않다.
본 발명의 일 실시 형태의 표시 장치에서, 구동 회로용 TFT를 포함하는 구동 회로부 및 화소용 TFT를 포함하는 표시부가 동일 기판 위에 형성된다. 그래서, 표시 장치의 제조 코스트를 저감할 수 있다.
본 발명의 일 실시 형태의 표시 장치에서, 표시부는 화소용 TFT와 표시부용 배선을 포함한다. 화소용 TFT의 소스 전극 및 드레인 전극은 산화물 도전체를 이용하여 형성된다. 화소용 TFT의 반도체층은 산화물 반도체를 이용하여 형성된다. 표시부용 배선은 산화물 도전체를 이용하여 형성된다. 즉, 표시 장치에서는, 화소용 TFT와 표시부용 배선이 형성된 영역을 화소부의 표시 영역으로서 사용할 수 있다. 따라서, 표시 장치의 개구율을 향상시킬 수 있다.
본 발명의 일 실시 형태의 표시 장치에서, 표시부는 화소용 TFT와 표시부용 배선을 포함한다. 화소용 TFT의 소스 전극 및 드레인 전극은 산화물 도전체를 이용하여 형성된다. 화소용 TFT의 반도체층은 산화물 반도체를 이용하여 형성된다. 표시부용 배선은 산화물 도전체를 이용하여 형성된다. 즉, 표시 장치에서는, 화소용 TFT의 사이즈에 제한되지 않고 화소 사이즈를 결정할 수 있다. 따라서, 표시 장치의 표시부를 고정밀화하여 표시할 수 있다.
본 발명의 일 실시 형태의 표시 장치에서는, 구동 회로부가 구동 회로용 TFT와 구동 회로용 배선을 포함한다. 구동 회로용 TFT의 소스 전극 및 드레인 전극은 금속을 이용하여 형성된다. 구동 회로용 TFT의 채널층은 산화물 반도체를 이용하여 형성된다. 구동 회로용 배선은 금속을 이용하여 형성된다. 즉, 표시 장치에서는, 높은 전계 효과 이동도를 갖는 TFT 및 저(低)저항의 배선을 포함한다. 따라서, 표시 장치는 고속으로 구동될 수 있다.
본 명세서에서 이용되는 산화물 반도체로서, InMO3(ZnO) m (m>0)으로 표기되는 박막을 형성하고, 이 박막을 산화물 반도체층으로서 포함하는 박막 트랜지스터를 형성한다. 또한, M은, Ga, Fe, Ni, Mn 또는 Co로부터 선택된 1종 이상의 금속 원소를 나타낸다. 예를 들면, M은 Ga일 수 있고, 또는 Ga 및 Ga 외의 상기 금속 원소일 수 있고, 예를 들면, M은 Ga와 Ni, 또는 Ga와 Fe일 수 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 함유되는 금속 원소 이외에, 불순물 원소로서 Fe 또는 Ni 등의 천이 금속 원소 또는 이 천이 금속의 산화물이 함유되어 있는 경우가 있다. 본 명세서에서는, 조성식이 InMO3(ZnO)m(m>0)으로 표기되는 산화물 반도체층 중, M으로서 Ga를 포함하는 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라 부르고, 이 In-Ga-Zn-O계 산화물 반도체의 박막을 In-Ga-Zn-O계 비단결정막(non-single-crystal film)이라 부른다.
또한, 산화물 반도체층에 사용되는 산화물 반도체로서, 상기 금속 산화물 외에도, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, In-0계 산화물 반도체, Sn-O계 산화물 반도체, 및 Zn-O계 산화물 반도체 중 임의의 산화물 반도체를 사용할 수 있다. 상기 산화물 반도체를 이용하여 형성되는 산화물 반도체층에 산화 규소를 포함시켜도 좋다. 결정화를 방해하는 산화 규소(SiOx(x>O))가 산화물 반도체층에 함유되어 있는 경우, 제조 공정에서 산화물 반도체층의 형성 후에 가열 처리가 행해지는 경우, 산화물 반도체층의 결정화가 억제될 수 있다. 산화물 반도체층은 비정질이지만 부분적으로 결정화될 수 있는 것이 바람직하다.
산화물 반도체는, In을 포함하는 것이 바람직하고, In 및 Ga를 포함하는 것이 더욱 바람직하다. 탈수화 또는 탈수소화는 i형(진성) 산화물 반도체층을 형성하는 데에 있어 효과적이다.
상술한 반도체 장치의 제조 공정에서, 질소 또는 희 가스(예를 들면, 아르곤 또는 헬륨)의 불활성 기체 분위기 하에서 혹은 감압 하에서의 산화물 반도체층의 가열 처리에 의해, 산화물 반도체층을 산소 결핍형 산화물 반도체층으로 변화시켜 저저항 산화물 반도체층(즉, N형(예를 들면, N-형) 산화물 반도체층)이 되게 하고, 그 후, 산화물 반도체층에 접하는 산화물 절연막을 형성함으로써 산화물 반도체층을 산소 과잉 상태로 한다. 따라서, 산화물 반도체층은 고저항 산화물 반도체층, 즉, i형 산화물 반도체층으로 변화된다. 이에 의해, 양호한 전기 특성을 갖는 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치를 제조하는 것이 가능하게 된다.
상술한 가열 처리는, 질소 또는 희 가스(예를 들면, 아르곤 또는 헬륨)의 불활성 기체 분위기 하에서 혹은 감압 하에서 350℃ 이상, 바람직하게는 400℃ 이상, 및 기판의 왜곡점(strain point) 미만의 온도에서 행해진다. 이 가열 처리에서, 산화물 반도체층은 탈수화 또는 탈수소화되고, 그 결과 산화물 반도체층에 함유되어 있는 수분 등의 불순물을 저감하게 된다.
가열 처리 조건 하에서 탈수화 또는 탈수소화를 위한 가열 처리가 행해진 산화물 반도체층은, 탈수화되거나 탈수소화된 산화물 반도체층에 대하여 TDS가 최대 450℃에서 행해지더라도, 물의 2개의 피크 또는 300℃ 부근의 물의 적어도 하나의 피크는 검출되지 않는다. 이러한 탈수화 또는 탈수소화 조건 하에서 얻어진 산화물 반도체층을 포함하는 박막 트랜지스터에 대하여 TDS가 최대 450℃에서 행해져도, 300℃ 부근의 물의 적어도 하나의 피크는 검출되지 않는다.
산화물 반도체층이 물 또는 수소와 접촉하지 않도록 가열 처리 후에 냉각이 행해지며, 이것은, 산화물 반도체층을 대기에 노출시키지 않고 탈수화 또는 탈수소화에서 사용되었던 로에서 냉각을 행함으로써 달성된다. 탈수화 또는 탈수소화에 의해 산화물 반도체층을 저저항 산화물 반도체층, 즉, N형(예를 들면, N-형 또는 N+형)의 산화물 반도체층으로 변화시킨 후, 이 저저항 산화물 반도체층을 고저항 산화물 반도체층으로 변화시켜 i형 산화물 반도체층으로 하여 얻어진 산화물 반도체층을 이용하여 박막 트랜지스터를 제조하면, 이 박막 트랜지스터의 임계 전압이 포지티브 전압이 될 수 있어, 소위 노멀리 오프 스위칭 소자(normally-off switching element)를 실현할 수 있다. 박막 트랜지스터에 있어서, 0V에 될 수 있는 한 가까운 포지티브의 임계 전압에 의해 채널이 형성되는 것이 표시 장치에는 바람직하다. 박막 트랜지스터의 임계 전압이 네거티브인 경우, 박막 트랜지스터는 노멀리 온이 되기 쉬운데, 즉, 게이트 전압이 0V에서도, 소스 전극과 드레인 전극 사이에 전류가 흐른다. 액티브 매트릭스형의 표시 장치에서는, 회로에 포함되는 박막 트랜지스터의 전기 특성이 중요하고, 이 전기 특성이 표시 장치의 성능에 영향을 끼친다. 박막 트랜지스터의 전기 특성들 중, 임계 전압(Vth)이 특히 중요하다. 전계 효과이동도가 높더라도 임계 전압이 높거나 또는 네거티브인 경우에는, 회로를 제어하는 것이 곤란하다. 박막 트랜지스터의 임계 전압이 높고 그 임계 전압의 절대값이 큰 경우에는, TFT가 낮은 전압에서 구동될 때, 박막 트랜지스터는 TFT로서 스위칭 기능을 행할 수 없고 부하가 될 수 있다. n채널형의 박막 트랜지스터의 경우, 게이트 전압으로서 포지티브의 전압을 인가한 후 채널이 형성되고, 드레인 전류가 유출되는 것이 바람직하다. 구동 전압을 높게 하지 않으면 채널이 형성되지 않는 트랜지스터 및 네거티브의 전압이 인가되어도 채널이 형성되고 드레인 전류가 흐르는 트랜지스터는, 회로에 이용되는 박막 트랜지스터로서는 부적합하다.
또한, 가열 처리 후의 냉각은, 가열에 사용된 가스를 다른 가스로 절환한 후에 행해질 수 있다. 예를 들면, 탈수화 또는 탈수소화에 사용된 로를 사용하여 산화물 반도체층을 대기에 노출시키지 않고, 탈수화 또는 탈수소화에 사용된 로를 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃)로 채운 다음 냉각을 행할 수 있다.
탈수화 또는 탈수소화를 위한 가열 처리에 의해 막 내에 함유된 수분을 저감 시킨 후, 수분을 함유하지 않는 분위기(노점이 -40℃ 이하, 바람직하게는 -60℃)하에서 서냉(또는 냉각)한 산화물 반도체막을 이용하여 박막 트랜지스터의 전기 특성을 향상시키고, 양산성을 구비한 고성능의 박막 트랜지스터를 실현한다.
본 명세서에서는, 질소 또는 희 가스(예를 들면, 아르곤 또는 헬륨)의 불활성 기체 분위기 하에서 혹은 감압 하에서의 가열 처리를 탈수화 또는 탈수소화를 위한 가열 처리라 부른다. 본 명세서에서는, 편의상, H2의 이탈뿐만 아니라 H, OH 등이 이탈하는 것도 탈수화 또는 탈수소화라 부른다.
상술한 바와 같이, 탈수화 또는 탈수소화를 위한 가열 처리에 의해, 산화물 반도체층은 산소 결핍 산화물 반도체층으로 변화되어 저저항 산화물 반도체층, 즉, N형(예를 들면, N-형) 산화물 반도체층이 된다. 그러므로, 저저항 산화물 반도체층 위에 드레인 전극층을 형성함으로써, 드레인 전극층 아래의 영역이 산소 결핍 영역인 고저항 드레인 영역(HRD 영역이라고도 함)으로서 형성될 수 있다.
고저항 드레인 영역의 캐리어 농도는, 1×1017/cm3 이상이며, 적어도 채널 형성 영역의 캐리어 농도(1×1017/cm3 미만)보다 높다. 또한, 본 명세서의 캐리어 농도는, 실온에서 홀 효과 측정으로부터 얻어진 캐리어 농도이다.
그리고, 탈수화 또는 탈수소화된 산화물 반도체층의 적어도 일부를 산소 과잉 상태로 하여, 고저항 산화물 반도체층, 즉, i형 산화물 반도체층이 되게 함으로써, 채널 형성 영역을 형성한다. 또한, 탈수화 또는 탈수소화된 산화물 반도체층의 일부를 산소 과잉 상태로 하는 처리로서는, 스퍼터링에 의해 탈수화 또는 탈수소화된 산화물 반도체층 위에 그리고 이에 접하여 산화물 절연막을 성막하는 것, 탈수화 또는 탈수소화된 산화물 반도체층 위에 그리고 이에 접하여 형성된 산화물 절연막을 가열하는 처리, 산소를 포함하는 분위기에서 탈수화 또는 탈수소화된 산화물 반도체층 위에 그리고 이에 접하여 형성된 산화물 절연막을 가열하는 처리, 불활성 가스 분위기하에서 탈수화 또는 탈수소화된 산화물 반도체층 위에 그리고 이에 접하여 형성된 산화물 절연막을 가열 처리한 후 산소 분위기 하에서 냉각하는 처리, 및 불활성 가스 분위기하에서 탈수화 또는 탈수소화된 산화물 반도체층 위에 그리고 이에 접하여 형성된 산화물 절연막을 가열 처리한 후 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)에서 냉각하는 처리 중 임의의 처리가 채용된다.
또한, 탈수화 또는 탈수소화된 산화물 반도체층의 적어도 일부(게이트 전극(게이트 전극층이라고도 함)과 겹치는 부분)를, 선택적으로 산소 과잉인 상태가 되도록 할 수 있으며, 이에 의해 이 일부는 고저항 산화물 반도체층, 즉, i형의 산화물 반도체층이 될 수 있다. 따라서, 채널 형성 영역이 형성될 수 있다. 예를 들면, Ti 등의 금속 전극을 이용하여 형성된 소스 전극층 및 드레인 전극층이 탈수화 또는 탈수소화된 산화물 반도체층 위에 그리고 이에 접해서 형성되고, 소스 전극층 및 드레인 전극층 중 적어도 하나와 겹치지 않는 노출 영역이 선택적으로 산소 과잉인 상태가 되도록 하는 방식으로, 채널 형성 영역이 형성될 수 있다. 노출 영역이 선택적으로 산소 과잉인 상태가 되는 경우, 소스 전극층과 겹치는 제1 고저항 드레인 영역과 드레인 전극층과 겹치는 제2 고저항 드레인 영역이 형성되고, 제1 고저항 드레인 영역과 제2 고저항 드레인 영역 사이에 채널 형성 영역이 형성된다. 즉, 채널 형성 영역은 소스 전극층과 드레인 전극층 사이에 자기 정합적으로 형성된다.
이에 의해, 전기 특성이 양호하고 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치를 제조하는 것이 가능하게 된다.
또한, 드레인 전극층(및 소스 전극층)과 겹치는 산화물 반도체층에 고저항 드레인 영역을 형성하는 것에 의해, 구동 회로의 신뢰성을 향상시킬 수 있다. 구체적으로는, 고저항 드레인 영역을 형성함으로써, 드레인 전극층으로부터 고저항 드레인 영역을 거쳐 채널 형성 영역까지 도전성이 단계적으로 변화하는 구조를 얻을 수 있다. 그러므로, 고전원 전위 VDD를 공급하는 배선에 접속된 드레인 전극층에 의해 박막 트랜지스터가 동작하는 경우, 게이트 전극층과 드레인 전극층 사이에 고전계가 인가되어도 고저항 드레인 영역이 버퍼로서 기능하고 국소적으로 고전계가 인가되지 않으므로, 트랜지스터의 내압을 향상시킬 수 있다.
또한, 드레인 전극층(및 소스 전극층)과 겹치는 산화물 반도체층에 고저항 드레인 영역을 형성함으로써, 구동 회로를 형성했을 때 채널 형성 영역에서의 리크 전류의 저감을 도모할 수 있다. 구체적으로는, 고저항 드레인 영역을 형성함으로써, 드레인 전극층과 소스 전극층 사이에 흐르는 트랜지스터의 리크 전류는, 드레인 전극층, 드레인 전극층 측의 고저항 드레인 영역, 채널 형성 영역, 소스 전극층 측의 고저항 드레인 영역 및 소스 전극층의 순으로 흐른다. 이 경우, 채널 형성 영역에서는, 드레인 전극층 측의 저저항 N형 영역으로부터 채널 영역으로 흐르는 리크 전류는, 트랜지스터가 오프될 때 고저항으로 되는 게이트 절연층과 채널 형성 영역 간의 계면 근방에서 국소화(localized)될 수 있다. 따라서, 백 채널부(게이트 전극층으로부터 떨어져 있는, 채널 형성 영역의 표면의 일부)에서의 리크 전류의 양을 저감할 수 있다.
또한, 소스 전극층과 겹치는 제1 고저항 드레인 영역 및 드레인 전극층과 겹치는 제2 고저항 드레인 영역은, 게이트 전극층의 일부와 겹치도록 형성될 수 있으며, 이에 의해, 드레인 전극층의 단부 근방의 전계 강도를 보다 효과적으로 완화시킬 수 있다.
본 명세서에서 "제1" 및 "제2"와 같은 서수사는 편의상 이용하는 것이며, 공정들 및 층의 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에서의 서수사는 본 명세서를 특정하는 고유한 명칭을 나타내는 것이 아니다.
또한, 구동 회로를 포함하는 표시 장치로서는, 액정 표시 장치의 이외에, 발광 소자를 포함하는 발광 표시 장치 및 전기 영동 표시 소자를 포함하는 전자 페이퍼라고도 불리는 표시 장치가 있다.
발광 소자를 포함하는 발광 표시 장치에서는, 복수의 박막 트랜지스터가 화소부에 포함되어 있다. 화소부는, 박막 트랜지스터의 게이트 전극이 다른 트랜지스터의 소스 배선(소스 배선층이라고도 함) 또는 드레인 배선(드레인 배선층이라고도 함)에 접속되는 영역을 포함한다. 또한, 발광 소자를 포함하는 발광 표시 장치의 구동 회로는, 박막 트랜지스터의 게이트 전극이 그 박막 트랜지스터의 소스 배선 혹은 드레인 배선에 접속되는 영역을 포함한다.
안정적인 전기 특성을 갖는 박막 트랜지스터를 제조할 수 있다. 그러므로, 양호한 전기 특성을 갖고, 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다.
도 1의 (a) 내지 (e)는 반도체 장치의 제조 방법을 설명하는 도면.
도 2의 (a) 내지 (d)는 반도체 장치의 제조 방법을 설명하는 도면.
도 3의 (a) 내지 (c)는 반도체 장치를 설명하는 도면.
도 4의 (a1) 내지 (b2)는 다계조 마스크를 설명하는 도면.
도 5의 (a) 및 (b)는 각각 반도체 장치를 설명하는 도면.
도 6은 반도체 장치를 설명하는 도면.
도 7의 (a) 및 (b)는 각각 반도체 장치를 설명하는 도면.
도 8의 (a) 및 (b)는 각각 반도체 장치를 설명하는 도면.
도 9의 (a) 내지 (e)는 반도체 장치의 제조 방법을 설명하는 도면.
도 10의 (a) 내지 (d)는 반도체 장치의 제조 방법을 설명하는 도면.
도 11의 (a) 내지 (c)는 반도체 장치를 설명하는 도면.
도 12의 (a) 및 (b)는 각각 반도체 장치의 블록도를 설명하는 도면.
도 13의 (a) 및 (b)는 신호선 구동 회로의 회로도 및 타이밍 차트.
도 14의 (a) 내지 (c)는 각각 시프트 레지스터의 구성을 도시하는 회로도.
도 15의 (a) 및 (b)는 시프트 레지스터의 동작을 설명하는 도면.
도 16의 (a1) 내지 (b)는 반도체 장치를 설명하는 도면.
도 17은 반도체 장치를 설명하는 도면.
도 18은 반도체 장치를 설명하는 도면.
도 19는 반도체 장치의 화소 등가 회로를 설명하는 도면.
도 20의 (a) 내지 (c)는 각각 반도체 장치를 설명하는 도면.
도 21의 (a) 및 (b)는 반도체 장치를 설명하는 도면.
도 22는 전자서적 리더의 일례를 나타내는 외관도.
도 23의 (a) 및 (b)는 텔레비전 장치 및 디지털 포토 프레임의 예를 나타내는 외관도.
도 24의 (a) 및 (b)는 게임기의 예를 나타내는 외관도.
도 25의 (a) 및 (b)는 휴대형 컴퓨터의 일례와 휴대 전화기의 일례를 나타내는 외관도.
도 26은 반도체 장치를 설명하는 도면.
도 27은 반도체 장치를 설명하는 도면.
도 28은 반도체 장치를 설명하는 도면.
도 29는 반도체 장치를 설명하는 도면.
도 30은 반도체 장치를 설명하는 도면.
도 31은 반도체 장치를 설명하는 도면.
도 32는 반도체 장치를 설명하는 도면.
도 33은 반도체 장치를 설명하는 도면.
도 34는 반도체 장치를 설명하는 도면.
도 35는 반도체 장치를 설명하는 도면.
도 36는 반도체 장치를 설명하는 도면.
도 37은 반도체 장치를 설명하는 도면.
도 38은 반도체 장치를 설명하는 도면.
도 39는 반도체 장치를 설명하는 도면.
이하에서는, 본 발명의 실시 형태에 대해서 도면을 참조해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 당업자들이 본 발명에 개시된 형태 및 상세 사항을 각종 방식으로 변경할 수 있는 것은 용이하게 이해될 것이다. 따라서, 본 발명은 실시 형태의 설명에 한정하는 것으로 해석되지 않는다.
(실시 형태 1)
반도체 장치 및 반도체 장치의 제조 방법을 도 1의 (a) 내지 (e), 도 2의 (a) 내지 (d), 도 3의 (a) 내지 (c), 도 4의 (a1) 내지 (b2)를 참조하여 설명한다. 도 3의 (a)에는 동일 기판 위에 형성된, 상이한 구조의 2개의 박막 트랜지스터의 단면 구조의 일례를 나타낸다. 도 3의 (a)에서, 박막 트랜지스터(470)는 채널 에치형 구조라 불리는 보텀 게이트 구조를 갖고, 박막 트랜지스터(460)는 보텀 컨택트 구조(역 코플래너 구조라고도 함)라 불리는 보텀 게이트 구조를 갖는다.
도 3의 (b1)은 구동 회로에 설치된 박막 트랜지스터(470)의 평면도이다. 도 3의 (a)는 도 3의 (b1)의 C1-C2선을 따른 단면도를 포함한다. 도 3의 (c)는 도 3의 (b1)의 C3-C4선을 따른 단면도를 포함한다. 도 3의 (b2)는 화소에 설치된 박막 트랜지스터(460)의 평면도이다. 도 3의 (a)는 도 3의 (b2)의 D1-D2선을 따른 단면도를 포함한다. 도 3의 (c)는 도 3의 (b2)의 D3-D4선을 따른 단면도를 포함한다.
구동 회로에 설치된 박막 트랜지스터(470)는 채널 에치형의 박막 트랜지스터이며, 절연 표면을 갖는 기판(400) 위에, 게이트 전극층(401), 제1 게이트 절연층(402a), 제2 게이트 절연층(402b), 적어도 채널 형성 영역(434), 제1 고저항 드레인 영역(431) 및 제2 고저항 드레인 영역(432)을 포함하는 산화물 반도체층, 소스 전극층(405a) 및 드레인 전극층(405b)을 포함한다. 또한, 박막 트랜지스터(470)를 덮고, 채널 형성 영역(434)에 접하는 산화물 절연막(407)이 설치되어 있다.
소스 전극층(405a)의 하면에 접해서 제1 고저항 드레인 영역(431)이 자기 정합적으로 형성되어 있다. 또한, 드레인 전극층(405b)의 하면에 접해서 제2 고저항 드레인 영역(432)이 자기 정합적으로 형성되어 있다. 채널 형성 영역(434)은 산화물 절연막(407)과 접하고, 제1 고저항 드레인 영역(431) 및 제2 고저항 드레인 영역(432)보다 두께가 얇다. 또한, 채널 형성 영역(434)은 제1 고저항 드레인 영역(431) 및 제2 고저항 드레인 영역(432)보다 저항이 높은 영역(i형 영역)이다.
박막 트랜지스터(470)에서는, 배선을 저저항화하기 위해, 소스 전극층(405a) 및 드레인 전극층(405b)에 대해 금속 재료를 이용하는 것이 바람직하다.
채널 형성 영역(434)과 겹치도록 채널 형성 영역(434) 위에 도전층(406)을 설치한다. 도전층(406)이 게이트 전극층(401)과 전기적으로 접속하고, 게이트 전극층(401)과 동일한 전위를 갖는 경우, 게이트 전극층(401)과 도전층(406) 사이에 설치된 산화물 반도체층의 상하측으로부터 게이트 전압이 인가될 수 있다. 또한, 게이트 전극층(401)과 도전층(406)이 상이한 전위, 예를 들면 도전층(406)의 전위가 고정 전위, GND, 0V이면, TFT의 전기 특성, 예를 들면 임계 전압 등을 제어할 수 있다. 즉, 게이트 전극층(401)이 제1 게이트 전극층으로서 기능하고 도전층(406)이 제2 게이트 전극층으로서 기능하는 경우, 박막 트랜지스터(470)는 4개의 단자를 갖는 박막 트랜지스터로서 이용될 수 있다.
도전층(406)과 산화물 절연막(407) 사이에는 보호 절연층(408)과 평탄화 절연층(409)이 적층되어 있다.
기판의 단부 근방으로부터 수분, 수소 이온 또는 OH- 등의 불순물이 침입하는 것을 차단하기 위해, 보호 절연층(408)은, 보호 절연층(408)의 아래에 설치된 제1 게이트 절연층(402a)과 접하여 또는 기초가 되는 절연막과 접하여 형성되는 것이 바람직하다. 특히, 보호 절연층(408)과 접하는 제1 게이트 절연층(402a) 또는 기초가 되는 절연막을 질화 규소막을 사용하여 형성하는 것이 효과적이다.
화소에 설치된 박막 트랜지스터(460)는 보텀 컨택트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판(400) 위로, 게이트 전극층(451), 제1 게이트 절연층(402a), 제2 게이트 절연층(402b), 채널 형성 영역을 포함하는 산화물 반도체층(454), 소스 전극층(455a) 및 드레인 전극층(455b)을 포함한다. 또한, 박막 트랜지스터(460)를 덮고, 산화물 반도체층(454)의 상면 및 측면에 접하는 산화물 절연막(407)이 설치되어 있다.
또한, 산화물 반도체막이 형성된 후 수분과 같은 불순물을 저감하는 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)가 행해진다. 탈수화 또는 탈수소화를 위한 가열 처리 및 서냉시킨 후, 산화물 반도체층에 접하여 산화물 절연막의 형성을 행함으로써 산화물 반도체층의 캐리어 농도를 저감하고, 이는 박막 트랜지스터(460)의 전기 특성의 향상 및 신뢰성의 향상에 연결된다.
산화물 반도체층(454)은, 소스 전극층(455a) 및 드레인 전극층(455b)과 일부 겹치도록, 소스 전극층(455a) 및 드레인 전극층(455b) 위에 형성된다. 또한, 산화물 반도체층(454)은, 제1 게이트 절연층(402a) 및 제2 게이트 절연층(402b)을 개재하여 게이트 전극층(451)과 겹치고 있다. 화소에 설치된 박막 트랜지스터(460)의 채널 형성 영역은, 산화물 반도체층(454) 중, 소스 전극층(455a)의 측면과, 이 소스 전극층(455a)의 측면과 대향(face)하는 드레인 전극층(455b)의 측면에 의해 둘러싸여 있는 영역, 즉, 제2 게이트 절연층(402b)과 접하고, 또한 게이트 전극층(451)과 겹치는 영역이다.
투광성을 갖는 박막 트랜지스터가 박막 트랜지스터(460)로서 사용되는, 고개구율을 갖는 표시 장치를 실현하기 위해서, 소스 전극층(455a) 및 드레인 전극층(455b)에는 투광성을 갖는 도전막을 이용한다.
또한, 박막 트랜지스터(460)의 게이트 전극층(451)에도 투광성을 갖는 도전막을 이용한다.
박막 트랜지스터(460)가 설치되는 화소에서는, 가시광에 대하여 투광성을 갖는 도전막이 화소 전극층(456), 그 밖의 전극층(예를 들면, 용량 전극층) 또는 그 밖의 배선층(예를 들면, 용량 배선층)에 이용되어, 고개구율을 갖는 표시 장치가 실현된다. 물론, 가시광에 대하여 투광성을 갖는 막을 제1 게이트 절연층(402a), 제2 게이트 절연층(402b) 및 산화물 절연막(407)에도 이용하는 것이 바람직하다.
본 명세서에 있어서, 가시광에 대하여 투광성을 갖는 막이란, 가시광의 투과율이 75 내지 100%인 막을 가리킨다. 이러한 막이 도전성을 가질 경우에는, 투명한 도전막이라고도 한다. 또한, 게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 그 밖의 전극층 또는 그 밖의 배선층에 사용되는 금속 산화물로서, 가시광에 대하여 반투명한 도전막을 이용해도 된다. 가시광에 대하여 반투명이란 투과율이 50 내지 75%인 것을 가리킨다.
이하, 도 1의 (a) 내지 (e), 도 2의 (a) 내지 (d), 도 3의 (a) 내지 (c), 및 도 4의 (a1) 내지 (b2)를 참조하여, 동일 기판 위에 박막 트랜지스터(470) 및 박막 트랜지스터(460)를 제조하는 공정을 이하에 설명한다.
우선, 절연 표면을 갖는 기판(400) 위에 투광성을 갖는 도전막을 형성한다. 이후, 제1 포토리소그래피 공정에 의해 게이트 전극층(401, 451)을 형성한다. 또한, 화소부에는 게이트 전극층(401, 451)과 동일한 투광성 재료를 이용하여, 제1 포토리소그래피 공정에 의해 용량 배선(용량 배선층이라고도 함)을 형성한다. 또한, 화소부 뿐만 아니라 구동 회로에도 용량이 필요할 경우에는, 구동 회로에도 용량 배선을 형성한다. 또한, 레지스트 마스크를 잉크젯법에 의해 형성해도 좋다. 레지스트 마스크를 잉크젯법에 의해 형성하면 포토마스크를 사용하지 않으므로, 제조 코스트를 저감할 수 있다.
절연 표면을 갖는 기판(400)으로서 사용될 수 있는 기판에 특별한 제한은 없지만, 적어도, 기판이 후에 행해질 가열 처리를 견딜 수 있는 정도의 내열성을 갖는 것이 요구된다. 절연 표면을 갖는 기판(400)으로는, 바륨 붕소 규소산 글래스, 알루미노 붕소 규소산 글래스 등을 이용하여 형성된 글래스 기판을 이용할 수 있다.
또한, 기판(400)으로서는, 후에 행해질 가열 처리의 온도가 높을 경우에는, 왜곡점이 730℃ 이상인 기판을 이용하는 것이 바람직하다. 기판(400)으로서는, 예를 들면, 알루미노 실리케이트 글라스, 알루미노 붕소 규소산 글래스, 바륨 붕소 규소산 글래스 등의 글래스 재료가 이용된다. 또한, 붕산보다 산화 바륨(BaO)을 더 많이 함유시키면, 보다 실용적인 내열 글래스 기판을 얻을 수 있다. 그러므로, 이 때문에, B203보다 BaO를 많이 함유하는 글래스 기판을 이용하는 것이 바람직하다.
또한, 기판(400)으로서, 글래스 기판 대신에, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등의 절연체를 이용하여 형성되는 기판을 이용해도 된다. 대안으로, 결정화 글래스 등을 이용할 수 있다.
또한, 기초막으로서 기능하는 절연막을 기판(400)과 게이트 전극층(401, 451) 사이에 설치해도 된다. 기초막은, 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖고, 질화 규소막, 산화 규소막, 질화 산화 규소막, 및 산화 질화 규소막의 단일층 구조 또는 하나 이상의 적층 구조를 갖도록 형성될 수 있다. 또한, 기초막에 불소 또는 염소 등의 할로겐 원소를 추가하여, 나트륨 등의 가동 이온을 고정화시킬 수 있다. 기초막에 함유되는 할로겐 원소의 농도의 피크는, 2차 이온 질량 분석계(secondary ion mass spectrometer:SIMS)를 이용하여 측정되며, 1×1015cm-3 내지 1×1020cm-3 범위인 것이 바람직하다.
게이트 전극층(401, 451)의 재료로서, 가시광에 대하여 투광성을 갖는 도전 재료, 예를 들면, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물 또는 Zn-O계의 금속 산화물을 사용할 수 있다. 게이트 전극층(401, 451)의 막 두께는 50㎚ 내지 300㎚ 범위 내에서 적절히 선택한다. 게이트 전극층(401, 451)에 이용되는 금속 산화물의 성막 방법은, 스퍼터링법, 진공 증착법(예를 들면, 전자 빔(electron beam) 증착법), 아크 방전 이온 플래팅법(arc discharge ion plating) 또는 스프레이법을 이용한다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2중량% 내지 10중량% 함유하는 타깃을 이용해서 성막을 행하고, 투광성을 갖는 도전막에 결정화를 저해하는 SiOx(x>0)을 함유시켜, 탈수화 또는 탈수소화를 위한 가열 처리가 후의 공정에서 행해질 때 결정화를 억제하는 것이 바람직하다.
게이트 전극층(401) 및 전극층(451) 위에는 반도체막 및 배선이 형성되므로, 단 끊김을 방지하기 위해 단부를 테이퍼(taper) 형상 혹은 계단 형상이 되도록 게이트 전극층(401) 및 게이트 전극층(451)을 가공하는 것이 바람직하다
다음으로, 게이트 전극층(401, 451) 위에 게이트 절연층을 형성한다.
게이트 절연층은, 플라즈마 인핸스드(plasma-enhanced) CVD법 또는 스퍼터 링 등을 이용하여, 산화 규소층, 질화 규소층, 산화 질화 규소층 및 질화 산화 규소층의 단층 구조 또는 하나 이상의 적층 구조를 갖도록 형성될 수 있다. 예를 들면, 산화 질화 규소층은, SiH4, 산소 및 질소를 함유하는 성막 가스를 이용하여 플라즈마 인핸스드 CVD법에 의해 형성될 수 있다.
본 실시 형태에서는, 막 두께 50㎚ 내지 200㎚의 제1 게이트 절연층(402a)과 막 두께 50㎚ 내지 300㎚의 제2 게이트 절연층(402b)이 적층된 게이트 절연층을 사용한다. 제1 게이트 절연층(402a)으로서는 막 두께 100㎚의 질화 규소막 또는 질화 산화 규소막을 이용한다. 또한, 제2 게이트 절연층(402b)으로서는, 막 두께 100㎚의 산화 규소막을 이용한다(도 1의 (a) 참조).
다음으로, 제2 게이트 절연층(402b) 위에 투광성을 갖는 도전막을 형성한 후, 제2 포토리소그래피 공정에 의해 소스 전극층(455a) 및 드레인 전극층(455b)을 형성한다. 투광성을 갖는 도전막의 성막 방법으로는, 스퍼터링법, 진공 증착법(예를 들면, 전자 빔 증착법)이나, 아크 방전 이온 플래팅법 또는 스프레이법이 이용된다. 도전막의 재료로서는, 가시광에 대하여 투광성을 갖는 도전 재료, 예를 들면, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물 또는 Zn-O계 금속 산화물을 이용할 수 있다. 도전막의 막 두께는 50㎚ 내지 300㎚ 범위 내에서 적절히 선택된다. 또한, 스퍼터링법을 이용할 경우, SiO2를 2중량% 내지 10중량% 함유하는 타깃을 이용해서 성막을 행하고, 투광성을 갖는 도전막에 결정화를 저해하는 SiOx(x>0)을 함유시켜, 탈수화 또는 탈수소화를 위한 가열 처리가 후의 공정에서 행해질 때 결정화를 억제하는 것이 바람직하다.
또한, 소스 전극층(455a) 및 드레인 전극층(455b)을 형성하기 위한 레지스트 마스크를 잉크젯법에 의해 형성해도 좋다. 레지스트 마스크를 잉크젯법에 의해 형성하면, 포토마스크를 사용하지 않기 때문에, 제조 코스트를 저감할 수 있다.
다음으로, 제2 게이트 절연층(402b), 소스 전극층(455a) 및 드레인 전극층(455b) 위에 막 두께 2㎚ 내지 200㎚의 산화물 반도체막(413)을 형성한다(도 1의 (b) 참조). 산화물 반도체막(413)의 형성 후에 탈수화 또는 탈수소화를 위한 가열 처리를 행하더라도 산화물 반도체층을 비정질 상태로 하기 위해, 산화물 반도체막(413)의 두께는 50㎚ 이하인 것이 바람직하다. 산화물 반도체층의 막 두께를 얇게 하면, 산화물 반도체층의 형성 후에 가열 처리가 행해졌을 경우에, 결정화를 억제할 수 있다.
또한, 산화물 반도체막(413)을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링법에 의해, 제2 게이트 절연층(402b)의 표면의 먼지를 제거하는 것이 바람직하다. 역 스퍼터링법이란, 타깃측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판 측에 RF 전원을 이용하여 전압을 인가해서, 기판 주위에 플라즈마를 형성해서 기판 표면을 개질하는 방법을 말한다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 된다.
산화물 반도체막(413)으로서는, In-Ga-Zn-O계 비단결정막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, 또는 Zn-O계 산화물 반도체막이 이용된다. 본 실시 형태에서는, In-Ga-Zn-O계 산화물 반도체 타깃을 이용해서 스퍼터링법에 의해 산화물 반도체막(413)을 성막한다. 또한, 스퍼터링법은, 희 가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희 가스(대표적으로는 아르곤) 및 산소를 포함하는 분위기 하에서 행해질 수 있다. 또한, 스퍼터링법을 이용할 경우, SiO2를 2중량% 내지 10중량% 함유하는 타깃을 이용해서 성막을 행하여, 산화물 반도체막(413)에 결정화를 저해하는 SiOx(x>0)을 함유시켜, 탈수화 또는 탈수소화를 위한 가열 처리가 후의 공정에서 행해질 때 결정화가 억제되는 것이 바람직하다.
다음으로, 산화물 반도체막(413)에 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 위한 제1 가열 처리의 온도는 350℃ 이상이도록 설정되고, 400℃ 이상인 것이 바람직하며, 기판의 왜곡점 미만이다. 여기에서는, 가열 처리 장치들 중 하나인 전기로에 기판을 도입하고, 산화물 반도체막(413)에 대하여 질소 분위기 하에서 가열 처리를 행한다(도 1의 (b) 참조). 본 실시 형태에서는, 산화물 반도체층의 탈수화 또는 탈수소화를 행하는 가열 온도 T로부터, 수분이 다시 들어가는 것을 방지할 만큼 충분히 낮은 온도까지 동일한 로를 이용한다. 구체적으로는, 온도가 가열 온도 T로부터 100℃ 이상 내려갈 때까지 질소 분위기하에서 서냉을 행한다. 또한, 질소 분위기에 한정되지 않고, 헬륨, 네온, 아르곤 등의 희 가스 분위기 하에서 또는 감압 하에서 탈수화 또는 탈수소화를 행할 수 있다.
또한, 제1 가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스가 수분, 수소 등을 포함하지 않는 것이 바람직하다. 예를 들면, 가열 처리 장치에 도입되는 질소, 또는 헬륨, 네온 또는 아르곤의 희 가스가, 6N(99.9999%) 이상의 순도를 갖는 것이 바람직하며, 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하인 것이 바람직하고, 0.1ppm 이하인 것이 더 바람직함)의 순도를 갖는 것이 더욱 바람직하다.
일부 경우, 산화물 반도체층은 제1 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라, 결정화되어 미결정막 또는 다결정막으로 된다.
또한, 산화물 반도체막의 성막 전에, 불활성 가스 분위기(예를 들면, 질소, 헬륨, 네온 또는 아르곤) 하에서, 산소 분위기 하에서 혹은 감압 하에서, (400℃ 이상이고 기판의 왜곡점 미만의 온도에서) 가열 처리가 행해져서, 게이트 절연층 내에 함유된 수소 및 물 등의 불순물이 제거될 수 있다.
다음으로, 산화물 반도체막(413) 위에 금속 도전막(404)을 형성한다. 금속 도전막(404)의 재료로는, Al, Cr, Cu, Ta, Ti, Mo 또는 W로부터 선택된 원소, 상기 원소들 중 임의의 원소를 성분으로서 포함하는 합금막, 상기 원소들의 (그 합금을 포함하는) 적층막 등이 사용된다(도 1의 (c) 참조).
금속 도전막(404)으로서는, 티타늄 층 위에 알루미늄층이 적층되고 상기 알루미늄층 위에 티타늄층이 적층된 3층 구조, 또는 몰리브덴층 위에 알루미늄층이 적층되고 상기 알루미늄층 위에 몰리브덴층을 적층한 3층 구조가 사용되는 것이 바람직하다. 물론, 금속 도전막(404)은, 단층 구조, 2층 구조, 또는 4층 이상의 층을 포함하는 적층 구조를 가질 수도 있다. 본 실시 형태에서는, 금속 도전막(404)으로서, 티타늄막, 알루미늄막 및 티타늄막의 적층 도전막을 이용한다.
다음으로, 제3 포토리소그래피 공정에 의해, 금속 도전막(404) 위에 레지스트 마스크(410) 및 레지스트 마스크(411)를 형성한다(도 1의 (d) 참조). 본 실시 형태의 레지스트 마스크(410)는 오목부 또는 볼록부를 갖는 레지스트 마스크이다. 환언하면, 레지스트 마스크(410)는, 두께가 상이한 복수의 영역(여기서는, 2개의 영역)을 포함하는 레지스트 마스크라고도 할 수 있다. 더 두꺼운 레지스트 마스크(410)의 영역을 레지스트 마스크(410)의 볼록부라 한다. 더 얇은 레지스트 마스크(410)의 영역을 레지스트 마스크(410)의 오목부라 한다.
레지스트 마스크(410)에 있어서, 소스 전극층(405a) 및 드레인 전극층(405b)이 형성될 영역 위에는 볼록부가 형성되고, 소스 전극층(405a) 및 드레인 전극층(405b) 사이에 형성되는, 채널 형성 영역으로 되는 영역 위에는 오목부가 형성된다.
레지스트 마스크(410)는 다계조 마스크를 이용하여 형성될 수 있다. 여기서, 다계조 마스크는 도 4의 (a1) 내지 (b2)를 참조하여 설명한다.
다계조 마스크는, 다단계의 광 강도를 이용하여 노광을 행하는 것이 가능한 마스크이며, 통상, 노광 영역, 반 노광 영역 및 미 노광 영역을 제공하는 3단계의 광 강도를 이용하여 노광을 행하는 것을 말한다. 다계조 마스크를 이용하여, 1회의 노광 및 현상 공정에 의해, 복수(통상, 2 종류의 두께)의 두께를 갖는 레지스트 마스크를 형성할 수 있다. 그 때문에, 다계조 마스크를 이용하는 것에 의해, 포토마스크의 매수를 삭감할 수 있다.
도 4의 (a1) 및 도 4의 (b1)은, 대표적인 다계조 마스크의 단면도를 나타낸다. 도 4의 (a1)에는 그레이톤 마스크(900)를 나타내고, 도 4의 (b1)에는 하프톤 마스크(910)를 나타낸다.
도 4의 (a1)에 도시하는 그레이톤 마스크(900)는, 투광성을 갖는 기판(901) 위에 형성되는, 차광막 및 이 차광막의 패턴이 설치된 회절 격자부(903)를 이용하여 형성된 차광부(902)를 포함한다.
회절 격자부(903)는, 노광에 이용되는 광의 해상도 한계 이하의 간격으로 설치된 슬릿, 도트 또는 메쉬 등을 가지며, 이에 의해 회절 결자부(903)를 투과하는 광의 투과율을 제어한다. 또한, 회절 격자부(903)에 설치되는 슬릿, 도트 또는 메쉬는 주기적으로 설치되어도 좋고, 비주기적으로 설치되어도 좋다.
투광성을 갖는 기판(901)으로서는, 석영 등이 이용될 수 있다. 차광부(902) 및 회절 격자부(903)를 구성하는 차광막은, 금속 재료를 이용하여 형성될 수 있으며, 크롬, 산화 크롬 등이 이용되는 것이 바람직하다.
그레이톤 마스크(900)에 노광하기 위한 광을 조사했을 경우, 도 4의 (a2)에 도시한 바와 같이, 차광부(902)와 겹치는 영역에 있어서의 투광율은 0%이고, 차광부(902)와 회절 격자부(903)가 둘 다 설치되어 있지 않은 영역에 있어서의 투광율은 100%이다. 또한, 회절 격자부(903)에 있어서의 투광율은, 대략 10 내지 70%의 범위이며, 이는 회절 격자의 슬릿, 도트 또는 메쉬 등의 간격에 의해 조정될 수 있다.
도 4의 (b1)에 도시하는 하프톤 마스크(910)는, 투광성을 갖는 기판(911) 위에 형성된, 차광막을 이용하여 형성된 차광부(912) 및 반투광막을 이용하여 형성된 반투광부(913)를 포함한다.
반투광부(913)는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등의 막을 이용하여 형성될 수 있다. 차광부(912)는, 그레이톤 마스크의 차광막의 재료와 마찬가지의 금속 재료를 이용하여 형성될 수 있으며, 크롬, 산화 크롬 등이 이용되는 것이 바람직하다.
하프톤 마스크(910)에 노광하기 위한 광을 조사했을 경우, 도 4의 (b2)에 도시한 바와 같이, 차광부(912)와 겹치는 영역에 있어서의 투광율은 0%이고, 차광부(912)와 반투광부(913)가 둘 다 설치되어 있지 않은 영역에 있어서의 투광율은 100%이다. 또한, 반투광부(913)에 있어서의 투광율은, 대략 10 내지 70%의 범위이며, 이는 형성될 재료의 종류, 두께 등에 의해 조정될 수 있다.
다계조 마스크를 이용해서 노광 및 현상을 행함으로써, 두께가 다른 영역을 갖는 레지스트 마스크(410)를 형성할 수 있다. 단, 이것에 한정되지 않고, 다계조 마스크를 이용하지 않고 레지스트 마스크(410)가 형성될 수도 있다.
다음으로, 레지스트 마스크(410) 및 레지스트 마스크(411)를 이용하여, 금속도전막(404)과 산화물 반도체막(413)을 선택적으로 동시에 에칭을 행하여, 섬 형상의 산화물 반도체층인 산화물 반도체층(430) 및 산화물 반도체층(453), 도전층(405) 및 도전층(415)을 형성한다(도 1의 (e)참조). 금속 도전막(404)으로서 티타늄막, 알루미늄막 및 티타늄막의 적층 도전막이 이용되는 경우에는, 염소 가스가 이용되는 드라이 에칭법에 의해 금속 도전막(404)과 산화물 반도체막(413)을 에칭할 수 있다.
다음으로, 레지스트 마스크(410) 및 레지스트 마스크(411)를 후퇴(축소)시킴으로써, 레지스트 마스크(410a), 레지스트 마스크(410b) 및 레지스트 마스크(411a)를 형성한다. 레지스트 마스크를 후퇴(축소)시키기 위해서는, 산소 플라즈마가 사용되는 애싱 등이 행해질 수 있다. 레지스트 마스크(410)를 후퇴(축소)시킴으로써, 레지스트 마스크(410a)와 레지스트 마스크(410b) 사이에 있는, 도전층(405)의 부분이 노출된다.
다음으로, 레지스트 마스크(410a)와 레지스트 마스크(410b) 사이에 있는 도전층(405)의 부분이, 레지스트 마스크(410a) 및 레지스트 마스크(410b)를 이용하여 선택적으로 에칭되는 것에 의해, 소스 전극층(405a) 및 드레인 전극층(405b)이 형성된다. 또한, 이때, 소스 전극층(405a)과 드레인 전극층(405b) 사이에 있는 산화물 반도체층(430)의 영역이 일부 에칭되어, 홈부(오목부)가 산화물 반도체층(430)에 형성된다.
또한, 레지스트 마스크(410) 및 레지스트 마스크(411)의 후퇴(축소)량에 따라 도전층(405) 및 도전층(415)의 외연부도 에칭되기 때문에, 산화물 반도체층(430) 및 산화물 반도체층(453)의 외연부는 각각 소스 전극층(405a) 및 드레인 전극층(405b), 및 도전층(415)의 에지 외부로 돌출하고, 산화물 반도체층(430) 및 산화물 반도체층(453)의 돌출하는 외연부는 막 두께가 더 얇다(도 2의 (a) 참조).
다음으로, 레지스트 마스크(410a, 410b, 411a)를 제거하고, 제4 포토리소그래피 공정에 의해 레지스트 마스크(412)를 형성한다. 레지스트 마스크(412)를 이용하여 도전층(415)을 에칭하여, 산화물 반도체층(453)을 노출시킨다(도 2의 (b) 참조).
도전층(415)의 에칭 시에, 산화물 반도체층(453), 소스 전극층(455a), 및 드레인 전극층(455b)이 제거되지 않도록, 산화물 반도체층(453), 소스 전극층(455a), 및 드레인 전극층(455b)의 재료 및 에칭 조건을 적절히 조절한다. 또한, 레지스트 마스크를 잉크젯법에 의해 형성해도 좋다. 레지스트 마스크를 잉크젯법에 의해 형성하면 포토마스크가 필요하지 않기 때문에, 제조 코스트를 저감할 수 있다.
다음으로, 레지스트 마스크(412)를 제거하고, 산화물 반도체층(453)의 상면 및 측면에 접하고, 산화물 반도체층(430)의 홈부(오목부), 돌출 영역(438), 및 돌출 영역(439)에 접하는, 보호 절연막으로서 기능하는 산화물 절연막(407)을 형성한다.
산화물 절연막(407)은, 적어도 1㎚ 이상의 막 두께를 갖고, 스퍼터링법과 같은, 산화물 절연막(407)에 물 및 수소 등의 불순물을 혼입시키지 않는 방법에 의해 적절하게 형성될 수 있다. 본 실시 형태에서는, 산화물 절연막(407)으로서 막 두께 300㎚의 산화 규소막을 스퍼터링법을 이용해서 성막한다. 성막 시의 기판 온도는, 실온 내지 300℃의 범위이고, 본 실시 형태에서는 100℃이다. 산화 규소막은, 희 가스(대표적으로는 아르곤) 분위기 하, 산소 분위기하, 또는 희 가스(대표적으로는 아르곤) 및 산소를 포함하는 분위기 하에서 스퍼터링법에 의해 성막될 수 있다. 또한, 타깃으로서 산화 규소 타깃 또는 규소 타깃을 이용할 수 있다. 예를 들면, 규소 타깃을 이용하여, 산소 및 질소를 포함하는 분위기 하에서 스퍼터링법에 의해 산화 규소막을 성막할 수 있다. 탈수화 또는 탈수소화에 의해 저항이 낮아진 산화물 반도체층에 접하여 형성되는 산화물 절연막(407)은, 수분, 수소 이온 또는 OH- 와 같은 불순물을 함유하지 않고, 이러한 불순물이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하여 형성된다. 대표적으로는, 산화 규소막, 질화 산화 규소막, 산화 알루미늄막 또는 산화 질화 알루미늄막이 이용된다.
다음으로, 제2 가열 처리(바람직하게는 200 내지 400℃, 예를 들면, 250 내지 350℃)를 행한다. 예를 들면, 질소 분위기 하에서 250℃에서 1시간 동안 제2 가열 처리를 행한다. 제2 가열 처리를 행하면, 산화물 반도체층(430)의 홈부 및 산화물 반도체층(453)의 상면 및 측면이 산화물 절연막(407)과 접한 상태에서 가열된다.
이상의 공정을 거치는 것에 의해, 성막 후의 산화물 반도체막에 대하여 탈수화 또는 탈수소화를 위한 가열 처리를 행하여 저저항화한 후, 산화물 반도체막의 일부를 선택적으로 산소 과잉 상태가 되게 한다. 그 결과, 게이트 전극층(401)과 겹치는 채널 형성 영역(434) 및 돌출 영역(438 및 439)이 진성이 되고, 소스 전극층(405a)과 겹치는 제1 고저항 드레인 영역(431)과 드레인 전극층(405b)과 겹치는 제2 고저항 드레인 영역(432)이 자기 정합적으로 형성된다. 또한, 산화물 반도체층(453) 전체가 진성으로 되고 되고, 채널 형성 영역을 포함하는 산화물 반도체층(454)으로서 기능한다(도 2의 (c) 참조).
또한, 드레인 전극층(405b)(및 소스 전극층(405a))과 겹치는 산화물 반도체층에 제2 고저항 드레인 영역(432)(및 제1 고저항 드레인 영역(431))을 형성하는 것에 의해, 구동 회로의 신뢰성을 향상시킬 수 있다. 구체적으로는, 제2 고저항 드레인 영역(432)을 형성함으로써, 드레인 전극층으로부터 제2 고저항 드레인 영역(432)을 거쳐 채널 형성 영역까지 도전성을 단계적으로 변화시킬 수 있는 구조를 채용할 수 있다. 그 때문에, 고전원 전위 VDD를 공급하는 배선에 접속된 드레인 전극층(405b)으로 박막 트랜지스터를 동작시킬 경우, 게이트 전극층(401)과 드레인 전극층(405b) 사이에 고전계가 인가되더라도 고저항 드레인 영역이 버퍼로서 기능하여 고전계가 국소적으로 인가되지 않아, 트랜지스터의 내압을 향상시킬 수 있다.
또한, 드레인 전극층(405b)(및 소스 전극층(405a))과 겹치는 산화물 반도체층에 제2 고저항 드레인 영역(432)(및 제1 고저항 드레인 영역(431))을 형성함으로써, 채널 형성 영역(434)에서의 리크 전류의 양을 저감할 수 있다.
다음으로, 산화물 절연막(407) 위에 보호 절연층(408)을 형성한다(도 2의 (d) 참조). 본 실시 형태에서는, RF 스퍼터링법을 이용해서 질화 규소막을 형성한다. RF 스퍼터링법은 양산성이 좋기 때문에, 보호 절연층(408)의 성막 방법으로서 사용되는 것이 바람직하다. 보호 절연층(408)은, 수분, 수소 이온 또는 OH- 등의 불순물을 함유하지 않고, 이 불순물들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하여 형성된다. 통상적으로, 질화 규소막, 질화 알루미늄막, 질화 산화 규소막, 또는 산화 질화 알루미늄막이 이용된다. 물론, 보호 절연층(408)은 투광성을 갖는 절연막을 이용하여 형성된다.
또한, 보호 절연층(408)은, 보호 절연층(408)의 아래에 설치되는 제1 게이트 절연층(402a)과 접하거나 기초로서 기능하는 절연막과 접하여, 기판의 에지부 근방으로부터 수분, 수소 이온 또는 OH- 등의 불순물이 침입하는 것을 방지할 수 있는 것이 바람직하다. 특히, 보호 절연층(408)과 접하는 제1 게이트 절연층(402a) 또는 기초로서 기능하는 절연막을 질화 규소막을 이용하여 형성하는 것이 효과적이다. 즉, 산화물 반도체층의 하면, 상면 및 측면을 둘러싸도록 질화 규소막을 설치하면, 표시 장치의 신뢰성이 향상된다.
다음으로, 보호 절연층(408) 위에 평탄화 절연층(409)을 형성한다. 평탄화 절연층(409)은, 폴리이미드, 아크릴 수지, 벤조시클로부틴계 수지, 폴리아미드, 또는 에폭시 수지 등의 내열성을 갖는 유기 재료를 이용하여 형성될 수 있다. 이러한 유기 재료 이외에, 저유전율 재료(저-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용할 수 있다. 또한, 이들 재료를 이용하여 형성되는 복수의 절연막을 적층시킴으로써 평탄화 절연층(409)을 형성할 수 있다.
또한, 실록산계 수지는 실록산계 재료를 출발 재료로서 사용하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서 유기기(예를 들면, 알킬기 또는 아릴기)를 포함할 수 있다. 또한, 유기기는 플루오로기를 포함할 수 있다.
평탄화 절연층(409)의 형성법에 대해서는 특별한 제한은 없다. 평탄화 절연층(409)은, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코팅법, 디핑법(dipping method), 스프레이 도포법 또는 액적 토출법(예를 들면, 잉크젯법, 스크린 인쇄 또는 오프셋 인쇄), 또는 닥터 나이프(doctor knife), 롤 코터(roll coater), 커튼 코터(curtain coater), 또는 나이프 코터(knife coater) 등의 도구를 이용하여 형성될 수 있다.
다음으로, 제5 포토리소그래피 공정에 의해 레지스크 마스크를 형성하고, 평탄화 절연층(409), 보호 절연층(408) 및 산화물 절연막(407)을 에칭함으로써 드레인 전극층(455b)에 도달하는 컨택트 홀(452)을 형성한다. 또한, 이 에칭에 의해 게이트 전극층(401 및 451)에 도달하는 컨택트 홀(미도시)이 형성된다. 또한, 드레인 전극층(455b)에 도달하는 컨택트 홀을 형성하기 위한 레지스트 마스크를 잉크젯법에 의해 형성할 수 있다. 레지스트 마스크를 잉크젯법을 이용하여 형성하면, 포토마스크를 사용하지 않기 때문에, 제조 코스트를 저감할 수 있다.
다음으로, 레지스트 마스크를 제거한 후, 투광성을 갖는 도전막을 성막한다. 투광성을 갖는 도전막은, 산화 인듐, 산화 인듐 및 산화 주석의 합금(ITO로 약기함) 등을 스퍼터링법, 진공 증착법 등을 이용해서 형성된다. 또는, 투광성을 갖는 도전막의 재료로서, 질소를 함유하는 Al-Zn-O계 비단결정막(즉, Al-Zn-O-N계 비단결정막), 질소를 함유하는 Zn-O계 비단결정막(즉, Zn-O-N계 비단결정막), 또는 질소를 함유하는 Sn-Zn-O계 비단결정막(즉, Sn-Zn-O-N계 비단결정막)을 이용할 수 있다. Al-Zn-O-N계 비단결정막의 아연의 조성비(원자%)는 47원자% 이하이고, 비단결정막 내의 알루미늄의 조성비보다 크고, Al-Zn-O-N계 비단결정막 내의 알루미늄의 조성비(원자%)는, 비단결정막 내의 질소의 조성비보다 크다. 이러한 재료는 염산계의 용액에 의해 에칭된다. 그러나, 특히 ITO의 에칭에서는 특히 기판 위에 잔여물이 발생하기 쉬우므로, 에칭 가공성을 개선하기 위해 산화 인듐 및 산화 아연의 합금을 이용해도 된다.
또한, 투광성을 갖는 도전막의 조성비의 단위는 원자%이고, 조성비는 EPMA(electron probe X-ray microanalyzer)를 이용하는 분석에 의해 평가된다.
다음으로, 제6 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 화소 전극층(456) 및 도전층(406)을 형성한다(도 2의 (d) 참조).
이상의 공정에 의해, 6매의 마스크를 이용하여, 동일 기판 위에, 박막 트랜지스터(470) 및 박막 트랜지스터(460)를 각각 구동 회로 및 화소부에 분리하여 형성할 수 있다. 또한, 제1 게이트 절연층(402a) 및 제2 게이트 절연층(402b)을 유전체로서 사용하여 용량 배선층과 용량 전극(용량 전극층이라고도 함)을 포함하는 축적 용량도 동일 기판 위에 형성할 수 있다. 박막 트랜지스터(460)와 축적 용량은 개개의 화소에 대응하도록 매트릭스 형상으로 배치되어 화소부를 형성하고, 화소부의 주변에 박막 트랜지스터(470)를 포함하는 구동 회로가 설치된다. 이에 의해, 액티브 매트릭스형의 표시 장치를 제조하기 위한 기판들 중 하나가 얻어질 수 있다. 본 명세서에서는, 이러한 기판을 편의상 액티브 매트릭스 기판이라 한다.
또한, 화소 전극층(456)은, 평탄화 절연층(409), 보호 절연층(408) 및 산화물 절연막(407)에 형성된 컨택트 홀(452)을 통해서 용량 전극층과 전기적으로 접속된다. 또한, 용량 전극층은, 소스 전극측(455a) 및 드레인 전극층(455b)과 동일한 공정에 의해 동일한 투광성을 갖는 재료를 사용하여 형성될 수 있다.
도전층(406)이 산화물 반도체층의 채널 형성 영역(434)과 겹치도록 설치됨으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT 시험(bias-temperature stress test)이라고 함)에 있어서, BT 시험 전후에 있어서의 박막 트랜지스터(470)의 임계값 전압의 변화량을 저감할 수 있다. 또한, 도전층(406)의 전위는 게이트 전극층(401)의 전위와 같아도 좋고 상이해도 좋다. 도전층(406)은 또한 제2 게이트 전극층으로서 기능할 수도 있다. 또는, 도전층(406)의 전위는 GND 또는 0V일 수 있고, 또는 도전층(406)은 플로팅 상태일 수 있다.
또한, 화소 전극층(456)을 형성하기 위한 레지스트 마스크를 잉크젯법에 의해 형성할 수 있다. 레지스트 마스크를 잉크젯법에 의해 형성하면, 포토마스크를 사용하지 않기 때문에, 제조 코스트를 저감할 수 있다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 자유롭게 조합될 수 있다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1에서 설명한 액티브 매트릭스 기판을 이용하여 액티브 매트릭스형의 액정 표시 장치를 제조하는 일례를 설명한다.
도 5의 (a)는 액티브 매트릭스 기판의 단면 구조의 일례를 도시한다. 또한, 도 6은 화소부의 상면도의 일부를 나타낸다. 도 6의 쇄선 A1-A2을 따른 단면은 도 5의 (a)의 A1-A2선을 따른 단면에 대응한다. 도 6의 쇄선 B1-B2을 따른 단면은 도 5의 (a)의 B1-B2선을 따른 단면에 대응한다. 도 6에 나타내는 화소의 레이아웃에서는, 산화물 반도체층과 겹치는 소스 전극층의 상면 형상이 U자 형상 또는 C자 형상이며, 이는 실시 형태 1과 상이하지만, 본 실시 형태는 특별히 이에 한정되지 않는다.
실시 형태 1에서는, 동일 기판 위에 형성된 구동 회로의 박막 트랜지스터와 화소부의 박막 트랜지스터를 도시했지만, 본 실시 형태에서는, 이들 박막 트랜지스터 외에, 축적 용량, 게이트 배선(게이트 배선층이라고도 함), 소스 배선의 단자부도 도시된다. 용량, 게이트 배선 및 소스 배선의 단자부는, 실시 형태 1과 동일한 제조 공정으로 형성될 수 있고, 포토마스크 매수를 증가시키지 않고 공정 수를 증가시키지 않고 제조될 수 있다. 또한, 화소부의 표시 영역으로서 기능하는 부분에서는, 게이트 배선, 소스 배선 및 용량 배선층은 투광성을 갖는 도전막을 이용하여 형성되고 있어, 높은 개구율을 실현하고 있다. 또한, 표시 영역이 아닌 부분의 소스 배선층에는, 배선 저항을 저감하기 위해 금속 배선이 이용될 수 있다.
도 5의 (a)에 있어서, 박막 트랜지스터(210)는 구동 회로에 설치되는 채널에치형의 박막 트랜지스터이며, 화소 전극층(227)과 전기적으로 접속되는 박막 트랜지스터(220)는 화소부에 설치되는 보텀 컨택트형의 박막 트랜지스터이다.
본 실시 형태에서는, 기판(200) 위에 형성되는 박막 트랜지스터(220)가 실시 형태 1의 박막 트랜지스터(460)와 동일한 구조를 갖는다.
박막 트랜지스터(220)의 게이트 전극층과 동일한 공정으로 동일한 투광성을 갖는 재료를 이용하여 형성되는 용량 배선층(230)은, 유전체로서 기능하는 제1 게이트 절연층(202a)과 제2 게이트 절연층(202b)을 개재하여 용량 전극(231)과 겹쳐서, 축적 용량을 형성한다. 또한, 용량 전극(231)은, 박막 트랜지스터(220)의 소스 전극층 및 드레인 전극층과 동일한 공정으로 동일한 투광성을 갖는 재료를 이용하여 형성된다. 따라서, 박막 트랜지스터(220) 뿐만 아니라 축적 용량도 투광성을 갖기 때문에, 개구율을 향상시킬 수 있다.
축적 용량이 투광성을 갖는 것은 개구율을 향상시키는 것에 있어서 중요하다. 특히, 10인치 이하의 소형의 액정 표시 패널에 있어서, 예를 들면, 게이트 배선의 개수를 늘임으로써 표시 화상의 고정밀화를 도모하기 위해 화소 치수를 미세화하더라도, 높은 개구율을 실현할 수 있다. 또한, 박막 트랜지스터(220) 및 축적 용량의 재료로서 투광성을 갖는 막을 이용함으로써, 넓은 시야각을 실현하기 위해 하나의 화소를 복수의 서브픽셀로 분할하더라도 높은 개구율을 실현할 수 있다. 즉, 박막 트랜지스터를 조밀하게 배치하더라도 높은 개구율을 달성할 수 있고, 표시 영역의 면적을 충분히 확보할 수 있다. 예를 들면, 하나의 화소가 2 내지 4개의 서브픽셀 및 축적 용량을 포함하는 경우, 박막 트랜지스터뿐만 아니라 축적 용량도 투광성을 가지므로, 개구율을 향상시킬 수 있다.
또한, 축적 용량은 화소 전극층(227)의 아래에 설치되고, 용량 전극(231)은 화소 전극층(227)과 전기적으로 접속된다.
본 실시 형태에서는, 용량 전극(231) 및 용량 배선층(230)을 이용해서 축적 용량을 형성하는 예를 나타냈지만, 축적 용량의 구조에 대해서는 특별히 한정되지 않는다. 예를 들면, 용량 배선층을 설치하지 않고, 화소 전극이, 평탄화 절연층, 보호 절연층, 제1 게이트 절연층 및 제2 게이트 절연층을 개재하여 인접하는 화소의 게이트 배선과 겹치도록, 축적 용량을 형성해도 좋다.
도 6에는, 용량 전극(231)이 화소 전극층(227)과 서로 전기적으로 접속하기 위한 컨택트 홀(224)을 도시하고 있다. 컨택트 홀(224)은, 박막 트랜지스터(220)의 드레인 전극층과 화소 전극층(227)을 서로 전기적으로 접속하기 위한 컨택트 홀(225)을 형성하는 데 사용되었던 것과 동일한 포토마스크를 이용하여 형성될 수 있다. 따라서, 공정 수가 증가하지 않으면서 컨택트 홀(224)을 형성할 수 있다.
또한, 게이트 배선, 소스 배선 및 용량 배선층은 화소 밀도에 따라 복수 설치될 수 있다. 또한, 단자부에서는, 게이트 배선과 동일한 전위를 각각 갖는 복수의 제1 단자 전극, 소스 배선과 동일한 전위를 각각 갖는 복수의 제2 단자 전극, 용량 배선층과 동일한 전위를 각각 갖는 복수의 제3 단자 전극 등이 배치된다. 각각의 단자 전극의 수는 특별히 제한되지 않고, 단자의 수는 적절하게 실시자가 결정하면 된다.
단자부에 있어서, 게이트 배선과 동일한 전위를 갖는 제1 단자 전극은, 화소 전극층(227)과 동일한 투광성을 갖는 재료를 이용하여 형성될 수 있다. 제1 단자 전극은, 게이트 배선에 도달하는 컨택트 홀을 통해서 게이트 배선과 전기적으로 접속된다. 게이트 배선에 도달하는 컨택트 홀은, 박막 트랜지스터(220)의 드레인 전극층과 화소 전극층(227)을 전기적으로 접속하기 위한 컨택트 홀(225)을 형성하는 데 사용되었던 것과 동일한 포토마스크를 이용하고, 평탄화 절연층(204), 보호 절연층(203), 산화물 절연층(216), 제2 게이트 절연층(202b) 및 제1 게이트 절연층(202a)을 선택적으로 에칭함으로써 형성된다.
또한, 구동 회로에 설치된 박막 트랜지스터(210)의 게이트 전극층은, 산화물 반도체층 위에 설치된 도전층(217)과 전기적으로 접속될 수 있다. 이 경우, 박막 트랜지스터(220)의 드레인 전극층과 화소 전극층(227)을 서로 전기적으로 접속하기 위한 컨택트 홀(225)을 형성하는 데 사용된 것과 동일한 포토마스크를 이용하고, 평탄화 절연층(204), 보호 절연층(203), 산화물 절연층(216), 제2 게이트 절연층(202b) 및 제1 게이트 절연층(202a)를 선택적으로 에칭함으로써 컨택트 홀이 형성된다. 이 컨택트 홀을 통해서 도전층(217)과 구동 회로에 설치된 박막 트랜지스터(210)의 게이트 전극층이 전기적으로 접속된다.
구동 회로의 소스 배선(234)과 동일한 전위를 갖는 제2 단자 전극(235)은, 화소 전극층(227)과 동일한 투광성을 갖는 재료를 이용하여 형성될 수 있다. 제2 단자 전극(235)은, 소스 배선(234)에 도달하는 컨택트 홀을 통해서 소스 배선과 전기적으로 접속된다. 소스 배선(234)은 금속 배선이며, 박막 트랜지스터(210)의 소스 전극층과 동일한 공정으로 동일한 재료를 이용하여 형성되며, 박막 트랜지스터(210)의 소스 전극층과 동일한 전위를 갖는다.
또한, 실시 형태 1에서는, 다계조 마스크를 이용한 포토리소그래피 공정에 의해 구동 회로의 소스 배선(234)을 형성하기 때문에, 소스 배선(234) 아래에 산화물 반도체층(233)이 존재한다.
또한, 용량 배선층(230)과 동일한 전위를 갖는 제3 단자 전극은, 화소 전극층(227)과 동일한 투광성을 갖는 재료를 이용하여 형성될 수 있다. 또한, 용량 배선층(230)에 도달하는 컨택트 홀은, 용량 전극(231)이 화소 전극층(227)과 전기적으로 접속하기 위한 컨택트 홀(224)을 형성하는 것과 동일한 공정으로 동일한 포토마스크를 이용하여 형성될 수 있다.
또한, 액티브 매트릭스형의 액정 표시 장치를 제조하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 설치된 대향 기판 사이에 액정층을 설치하고, 액티브 매트릭스 기판과 대향 기판을 고정한다. 또한, 대향 기판에 설치된 대향 전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 설치하고, 공통 전극과 전기적으로 접속하는 제4 단자 전극을 단자부에 설치한다. 이 제4 단자 전극은, 공통 전극을 GND 또는 0V 등의 고정 전위로 설정하는 데 사용된다. 제4 단자 전극은, 화소 전극층(227)과 동일한 투광성을 갖는 재료를 사용하여 형성될 수 있다.
박막 트랜지스터(220)의 소스 전극층과 박막 트랜지스터(210)의 소스 전극층을 전기적으로 서로 접속하는 구성은 특별히 한정되지 않는다. 예를 들면, 박막 트랜지스터(220)의 소스 전극층과 박막 트랜지스터(210)의 소스 전극층을 접속하는 접속 전극은 화소 전극층(227)과 동일한 공정으로 형성될 수 있다. 또한, 표시 영역이 아닌 부분에 있어서, 박막 트랜지스터(220)의 소스 전극층과 박막 트랜지스터(210)의 소스 전극층은 서로 겹치도록 서로 접할 수 있다.
또한, 도 5의 (a)는 구동 회로의 게이트 배선(232)의 단면 구조를 도시하고 있다. 본 실시 형태에서는, 10인치 이하의 소형의 액정 표시 패널의 예가 설명되므로, 구동 회로의 게이트 배선층(232)은, 박막 트랜지스터(220)의 게이트 전극층과 동일한 투광성을 갖는 재료를 이용하여 형성된다.
또한, 게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 그 밖의 전극층 및 그 밖의 배선층에 동일한 재료를 이용하면, 공통의 스퍼터링 타깃 및 공통의 제조 장치를 이용할 수 있어, 재료 코스트 및 에칭시에 사용되는 에천트(또는 에칭 가스)의 코스트를 저감할 수 있다. 따라서, 제조 코스트를 삭감할 수 있다.
또한, 도 5의 (a)의 구조에 있어서, 평탄화 절연층(204)으로서 감광성의 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 도 5의 (b)는 그 일부가 도 5의 (a)의 구조와는 상이한 단면 구조를 나타낸다. 도 5의 (b)는, 평탄화 절연층(204)이 설치되지 않은 점 이외에는 도 5의 (a)와 동일하기 때문에, 동일한 개소에는 동일한 부호를 이용하고, 동일한 개소의 상세한 설명은 생략한다. 도 5의 (b)에서는, 화소 전극층(227), 도전층(217) 및 제2 단자 전극(235)이 보호 절연층(203) 위에 그리고 보호 절연층(203)과 접하여 형성된다.
도 5의 (b)의 구조에 의해, 평탄화 절연층(204)의 형성 공정을 생략할 수 있다.
본 실시 형태는 다른 실시 형태들 중 임의의 실시 형태와 자유롭게 조합될 수 있다.
(실시 형태 3)
본 실시 형태에서는, 액정 표시 패널의 사이즈가 10인치를 초과하고, 60인치에 달하고 심지어 120인치에 달하는 경우에는 투광성을 갖는 배선의 저항이 문제가 될 가능성이 있다. 그러므로, 게이트 배선의 일부를 금속 배선을 이용하여 형성하여 배선 저항을 저감하는 예를 나타낸다.
도 7의 (a)에서는, 도 5의 (a)와 동일한 개소에는 동일한 부호를 이용하고, 동일한 개소의 상세한 설명은 생략한다.
도 7의 (a)는, 구동 회로의 게이트 배선의 일부를 금속 배선을 이용하여 형성하고, 박막 트랜지스터(210)의 게이트 전극층과 동일한 투광성을 갖는 배선과 접하여 형성하는 예를 나타낸다. 또한, 금속 배선이 형성되기 때문에, 실시 형태 1보다 포토마스크의 수는 증가한다.
우선, 탈수화 또는 탈수소화를 위한 제1 가열 처리를 견딜 수 있는 (막 두께 100㎚ 내지 500㎚의) 내열성 도전성 재료막을 기판(200) 위에 형성한다.
본 실시 형태에서는, 막 두께 370㎚의 텅스텐막과 막 두께 50㎚의 질화 탄탈 막을 형성한다. 여기에서는 도전막으로서 질화 탄탈막과 텅스텐막의 적층을 사용하지만, 특별한 제한은 없고, 도전막은 Ta, W, Ti, Mo, Al 또는 Cu로부터 선택된 원소, 이들 원소를 그 성분으로서 함유하는 합금, 이들 원소 중 임의의 조합을 함유하는 합금막, 또는 이들 원소들 중 임의의 것을 그 성분으로서 함유하는 질화물을 이용하여 형성될 수 있다. 내열성 도전성 재료막은, 상술한 원소를 함유하는 단층에 한정되지 않고, 2층 이상의 적층일 수 있다.
제1 포토리소그래피 공정에 의해 금속 배선을 형성하고, 제1 금속 배선층(236)과 제2 금속 배선층(237)을 형성한다. 텅스텐막 및 질화 탄탈막의 에칭에는 ICP(inductively coupled plasma:유도 결합형 플라즈마) 에칭법을 이용하는 것이 바람직하다. ICP 에칭법을 이용하고, 에칭 조건(예를 들면, 코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 및 기판 측의 전극 온도)을 적절히 조절함으로써 원하는 테이퍼(taper) 형상으로 막을 에칭할 수 있다. 제1 금속 배선층(236)과 제2 금속 배선층(237)을 테이퍼(taper) 형상으로 함으로써, 제1 금속 배선층(236) 및 제2 금속 배선층(237) 위에 투광성을 갖는 도전막을 성막하는 데 있어서의 불량을 저감할 수 있다.
다음으로, 투광성을 갖는 도전막을 형성한 후, 제2 포토리소그래피 공정에 의해 게이트 배선층(238), 박막 트랜지스터(210)의 게이트 전극층 및 박막 트랜지스터(220)의 게이트 전극층을 형성한다. 투광성을 갖는 도전막은, 실시 형태 1에 기재된 가시광에 대하여 투광성을 갖는 도전 재료들 중 임의의 것을 이용하여 형성한다.
또한, 투광성을 갖는 도전막의 일부 재료는, 게이트 배선층(238)과 접하는 제1 금속 배선층(236) 또는 제2 금속 배선층(237)의 표면에 후의 열처리 등에 의해 산화막을 형성하게 하여, 그 결과 접촉 저항이 높아지게 된다. 따라서, 제2 금속 배선층(237)은 제1 금속 배선층(236)의 산화를 방지하는 질화 금속막을 이용하여 형성되는 것이 바람직하다.
다음으로, 실시 형태 1과 동일한 공정으로 게이트 절연층, 산화물 반도체층 등을 형성한다. 이후의 공정은, 실시 형태 1에서 설명한 대로 행해져서 액티브 매트릭스 기판을 완성한다.
또한, 본 실시 형태에서는, 평탄화 절연층(204)을 형성한 후, 포토마스크를 이용해서 단자부의 평탄화 절연층을 선택적으로 제거하는 예를 나타낸다. 평탄화 절연층은, 단자부가 FPC(flexible printed circuit)와 양호하게 접속될 수 있도록 단자부에 존재하지 않는 쪽이 바람직하다.
도 7의 (a)에서는, 제2 단자 전극(235)이 보호 절연층(203) 위에 형성된다. 또한, 도 7의 (a)에서는, 제2 금속 배선층(237)의 일부와 겹치는 게이트 배선층(238)을 나타냈지만, 대안으로는, 게이트 배선층이 제1 금속 배선층(236) 및 제2 금속 배선층(237)의 전부를 덮을 수도 있다. 즉, 제1 금속 배선층(236) 및 제2 금속 배선층(237)은, 게이트 배선층(238)을 저저항화하기 위한 보조 배선이라 할 수 있다.
또한, 단자부에 있어서, 게이트 배선과 동일한 전위를 갖는 제1 단자 전극이 보호 절연층(203) 위에 형성되고, 제2 금속 배선층(237)과 전기적으로 접속된다. 단자부로부터 인출되는 배선도 금속 배선을 이용하여 형성된다.
또한, 배선 저항을 저감하기 위해, 금속 배선(즉, 제1 금속 배선층(236) 및 제2 금속 배선층(237))을, 표시 영역에 위치하지 않는 부분의 게이트 배선층 및 용량 배선층의 보조 배선으로서 이용할 수도 있다.
도 7의 (b)는 그 일부가 도 7의 (a)과는 상이한 단면 구조를 나타낸다. 도 7의 (b)은, 구동 회로의 박막 트랜지스터의 게이트 전극층의 재료를 제외하고는 도 7의 (a)와 동일하므로, 동일한 개소에는 동일한 부호를 이용하고, 동일한 개소의 상세한 설명은 생략한다.
도 7의 (b)은, 구동 회로의 박막 트랜지스터의 게이트 전극층을 금속 배선을 이용하여 형성한 예를 도시한다. 구동 회로에서는, 게이트 전극층의 재료가 투광성을 갖는 재료에 한정되지 않는다.
도 7의 (b)에 있어서, 구동 회로에 설치된 박막 트랜지스터(240)는 제1 금속 배선층(242) 위에 제2 금속 배선층(241)이 적층된 게이트 전극층을 포함한다. 또한, 제1 금속 배선층(242)은, 제1 금속 배선층(236)과 동일한 공정으로 동일한 재료를 이용하여 형성될 수 있다. 또한, 제2 금속 배선층(241)은, 제2 금속 배선층(237)과 동일한 공정으로 동일한 재료를 이용하여 형성될 수 있다.
박막 트랜지스터(240)의 게이트 전극층이 도전층(217)과 전기적으로 접속되는 경우, 제1 금속 배선층(242)의 산화를 방지하기 위한 제2 금속 배선층(241)은 질화 금속막을 사용하는 것이 바람직하다.
본 실시 형태에서는, 구동 회로의 일부 배선에 금속 배선을 이용하여 배선 저항을 저감하고, 액정 표시 패널의 사이즈가 10인치를 초과하여, 60인치 심지어 120인치에 달하는 경우에도 표시 화상의 고정밀화를 도모하고, 높은 개구율을 실현할 수 있다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 자유롭게 조합될 수 있다.
(실시 형태 4)
본 실시 형태에서는, 실시 형태 2와 축적 용량의 구성이 상이한 예를 도 8의 (a) 및 도 8의 (b)를 참조하여 설명한다. 도 8의 (a)는, 축적 용량의 구성을 제외하고는 도 5의 (a)와 동일하므로, 동일한 개소에는 동일한 부호를 이용하고, 동일한 개소의 상세한 설명은 생략한다. 또한, 도 8의 (a)는 화소에 설치된 박막 트랜지스터(220)와 축적 용량의 단면 구조를 나타낸다.
도 8의 (a)는, 산화물 절연층(216), 보호 절연층(203), 및 평탄화 절연층(204)을 유전체로서 기능시키고, 화소 전극층(227) 및 상기 화소 전극층(227)과 겹치는 용량 배선층(250)을 이용하여 축적 용량을 형성하는 예를 도시한다. 용량 배선층(250)은, 화소에 설치된 박막 트랜지스터(220)의 소스 전극층과 동일한 공정으로 동일한 투광성을 갖는 재료를 이용하여 형성되기 때문에, 박막 트랜지스터(220)의 소스 배선층과 겹치지 않도록 용량 배선층(250)이 배치된다.
도 8의 (a)에 도시하는 축적 용량은, 한 쌍의 전극 및 유전체가 투광성을 갖고 있어, 축적 용량 전체적으로 투광성을 갖는다.
도 8의 (b)는 도 8의 (a)와는 상이한 축적 용량의 구성의 예를 나타낸다. 도 8의 (b)도, 축적 용량의 구성을 제외하고는 도 5의 (a)와 동일하므로, 동일한 개소에는 동일한 부호를 이용하고, 동일한 개소의 상세한 설명은 생략한다.
도 8의 (b)는, 제1 게이트 절연층(202a) 및 제2 게이트 절연층(202b)을 유전체로 하고, 용량 배선층(230) 및 이 용량 배선층(230)과 겹치는 산화물 반도체층(252)과 용량 전극(231)의 적층을 이용하여 축적 용량을 형성하는 예를 도시한다. 또한, 용량 전극(231) 위로 그리고 용량 전극(231)과 접하여 산화물 반도체층(252)이 적층되며, 축적 용량의 한쪽의 전극으로서 기능한다. 또한, 용량 전극(231)은, 박막 트랜지스터(220)의 소스 전극층 및 드레인 전극층과 동일한 공정으로 동일한 투광성을 갖는 재료를 이용하여 형성된다. 또한, 용량 배선층(230)은, 박막 트랜지스터(220)의 게이트 전극층과 동일한 공정으로 동일한 투광성을 갖는 재료를 이용하여 형성되기 때문에, 용량 배선층(230)은 박막 트랜지스터(220)의 게이트 배선층과 겹치지 않도록 배치된다.
또한, 용량 전극층(231)은 화소 전극층(227)에 전기적으로 접속되어 있다.
도 8의 (b)에 도시된 축적 용량에서도, 한 쌍의 전극 및 유전체가 투광성을 갖고 있으므로, 축적 용량 전체가 투광성을 갖는다.
도 8의 (a) 및 도 8의 (b)에 도시된 각각의 축적 용량은 투광성을 갖고 있으므로, 예를 들면 게이트 배선의 개수를 늘임으로써 표시 화상의 고정밀화를 도모하기 위해 화소 치수를 줄이더라도, 충분한 용량을 얻을 수 있고, 또한, 높은 개구율을 실현할 수 있다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 자유롭게 조합할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 도 9의 (a) 내지 (e), 도 10의 (a) 내지 (d), 도 11의 (a) 내지 (c)를 참조하여, 제1 가열 처리가 실시 형태 1과 상이한 예를 설명한다. 도 9의 (a) 내지 (e), 도 10의 (a) 내지 (d), 도 11의 (a) 내지 (c)는 공정 중 일부를 제외하고는 도 1의 (a) 내지 (e), 도 2의 (a) 내지 (d), 도 3의 (a) 내지 (c)와 동일하기 때문에, 동일한 개소에는 동일한 부호를 이용하고, 동일한 개소의 상세한 설명은 생략한다.
우선, 실시 형태 1에서 설명한 바와 같이, 절연 표면을 갖는 기판(400) 위에 투광성을 갖는 도전막을 형성한 후, 제1 포토리소그래피 공정에 의해 게이트 전극층(401, 451)을 형성한다.
다음으로, 게이트 전극층(401) 위에 제1 게이트 절연층(402a)과 제2 게이트 절연층(402b)을 적층한다(도 9의 (a) 참조).
다음으로, 제2 게이트 절연층(402b) 위에, 투광성을 갖는 도전막을 형성한 후, 제2 포토리소그래피 공정에 의해 소스 전극층(455a) 및 드레인 전극층(455b)을 형성한다. 도 9의 (a)는 도 1의 (a)와 동일하다.
다음으로, 제2 게이트 절연층(402b), 소스 전극층(455a) 및 드레인 전극층(455b) 위에, 막 두께 2㎚ 내지 200㎚의 산화물 반도체막(413)을 형성한다. 또한, 여기까지의 공정은 실시 형태 1의 공정과 동일하다.
다음으로, 불활성 가스 분위기 하 또는 감압 하에서 산화물 반도체막의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 위한 제1 가열 처리의 온도는 350℃ 이상, 바람직하게는 400℃ 이상, 및 기판의 왜곡점 미만으로 설정된다. 여기에서는, 가열 처리 장치 중 하나인 전기로에 기판을 도입하고, 산화물 반도체막에 대하여 질소 분위기 하에서 가열 처리를 행한다. 이후, 대기에 노출시키지 않고, 산화물 반도체막으로 수분, 수소가 재혼입하는 것을 방지하고, 산화물 반도체막을 산소 결핍형으로서 저저항화, 즉, N형화(N-형, N+형 등)시킨다. 그 후, 동일한 로에 고순도의 산소 가스 또는 고순도의 N2O 가스를 도입해서 냉각을 행한다. 산소 가스 또는 N2O 가스에는, 물, 수소 등이 함유되지 않는 것이 바람직하다. 예를 들면, 가열 처리 장치에 도입되는 산소 가스 또는 N2O 가스는, 6N(99.9999%) 이상의 순도를 갖는 것이 바람직하고, 7N(99.99999%) 이상의 순도를 갖는 것이 더욱 바람직하다. 즉, 산소 가스 또는 N2O 가스 중의 불순물 농도가 1ppm 이하인 것이 바람직하며, 0.1ppm 이하인 것이 더욱 바람직하다.
또한, 탈수화 또는 탈수소화를 위한 제1 가열 처리 후에, 가열 처리는 산소 가스 또는 N2O 가스 분위기하에서, 200℃ 이상 및 400℃ 이하에서 행해지고, 200℃ 이상 및 300℃ 이하인 것이 바람직하다.
이상의 공정을 거쳐 산화물 반도체층 전체를 산소 과잉 상태가 되게 하여, 산화물 반도체막이 고저항화, 즉, 산화물 반도체막이 진성이 된다(도 9의 (b) 참조).
그 결과, 완성될 박막 트랜지스터의 신뢰성을 높일 수 있다.
다음으로, 산화물 반도체막(413) 위에 금속 도전막(404)을 형성한다(도 9의 (c) 참조).
다음으로, 제3 포토리소그래피 공정에 의해, 실시 형태 1과 마찬가지로, 다계조 마스크를 이용하여, 금속 도전막(404) 위에 볼록부와 오목부를 갖는 레지스트 마스크(410) 및 레지스트 마스크(411)를 형성한다(도 9의 (d)참조).
다음으로, 실시 형태 1에서 설명했던 것과 마찬가지인 공정을 거쳐, 소스 전극층(405a), 드레인 전극층(405b), 도전층(415), 산화물 반도체층(458) 및 홈부(오목부)를 갖는 산화물 반도체층(459)을 형성한다. 또한, 산화물 반도체층(459) 및 산화물 반도체층(458)의 외연부는, 각각, 소스 전극층(405a), 드레인 전극층(405b), 도전층(415)의 에지 외부로 돌출하고, 산화물 반도체층(430) 및 산화물 반도체층(453)의 돌출하는 외연부는 두께가 더 얇다(도 9의 (e) 및 도 10의 (a) 참조).
다음으로, 레지스트 마스크(410a, 410b, 411a)를 제거하고, 제4 포토리소그래피 공정에 의해, 레지스트 마스크(412)를 형성한다. 레지스트 마스크(412)를 이용하여, 도전층(415)을 에칭하여, 산화물 반도체층(458)을 노출시킨다(도 10의 (b) 참조).
또한, 산화물 반도체막의 성막 전에, 불활성 가스 분위기(예를 들면, 질소, 헬륨, 네온 또는 아르곤)에서, 산소 분위기에서 혹은 감압 하에서 (400℃ 이상 및 기판의 왜곡점 미만에서) 가열 처리를 행하고, 게이트 절연층 내에 포함되는 수소 또는 물 등의 불순물을 제거한다.
다음으로, 레지스트 마스크(412)를 제거하고, 산화물 반도체층(458)의 상면 및 측면에 접하고, 산화물 반도체층(459)의 홈부(오목부), 돌출 영역(438) 및 돌출 영역(439)에 접하는, 보호 절연막으로서 기능하는 산화물 절연막(407)을 형성한다.
다음으로, 불활성 가스 분위기 하에서 또는 산소 가스 분위기하에서 제2 가열 처리(바람직하게는 200℃ 이상 및 400℃ 이하, 예를 들면 250℃ 이상 및 350℃ 이하)를 행한다(도 10의 (c) 참조). 예를 들면, 질소 분위기 하에서 250℃에서 1시간 동안 제2 가열 처리를 행한다.
다음으로, 산화물 절연막(407) 위에 보호 절연층(408)을 형성한다.
다음으로, 보호 절연층(408) 위에 평탄화 절연층(409)을 형성한다.
다음으로, 제5 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 평탄화 절연층(409), 보호 절연층(408) 및 산화물 절연막(407)을 에칭하여, 드레인 전극층(455b)에 도달하는 컨택트 홀(452)을 형성한다.
다음으로, 레지스트 마스크를 제거한 후, 투광성을 갖는 도전막을 성막한다.
다음으로, 제6 포토리소그래피 공정에 의해, 레지스트 마스크를 형성한다. 에칭으로 불필요한 부분을 제거해서 화소 전극층(456) 및 도전층(406)을 형성한다(도 10의 (d) 참조).
이상의 공정에 의해, 6매의 마스크를 이용하여, 동일한 기판 위에 박막 트랜지스터(471) 및 박막 트랜지스터(461)를 각각 구동 회로 또는 화소부에 구별하여 형성할 수 있다. 또한, 제1 게이트 절연층(402a) 및 제2 게이트 절연층(402b)을 유전체로서 사용하여 용량 배선층과 용량 전극(capacitor electrode)으로 형성되는 축적 용량도 동일한 기판 위에 형성할 수 있다. 박막 트랜지스터(461)와 축적 용량을 개개의 화소에 대응하도록 매트릭스 형상으로 배치하여 화소부를 형성하고, 화소부의 주변에 박막 트랜지스터(471)를 포함하는 구동 회로를 배치한다. 이에 의해, 액티브 매트릭스형의 표시 장치를 제작하기 위한 한쪽의 기판이 얻어질 수 있다. 본 명세서에서는, 이러한 기판을 편의상, 액티브 매트릭스형 기판으로 부른다.
도전층(406)을 산화물 반도체층(459)의 채널 형성 영역과 겹치도록 설치함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-온도 스트레스 시험(이하, BT 시험이라고 한다)에서, BT 시험 전후의 박막 트랜지스터(471)의 임계 전압의 변화량을 저감시킬 수 있다. 또한, 도전층(406)의 전위는, 게이트 전극층(401)의 전위와 같아서도 좋고, 상이해도 좋다. 도전층(406)은 제2 게이트 전극층으로서도 기능할 수 있다. 대안으로서, 도전층(406)의 전위는 GND이거나 0V일 수 있고, 또는 도전층(406)은 플로팅 상태에 있어도 좋다.
도 11의 (b1)은 구동 회로에 배치되는 채널 에치형의 박막 트랜지스터(471)의 평면도이다. 도 11의 (a)는 도 11의 (b1)의 선 C1-C2를 따라 취해진 단면도이다. 도 11의 (c)는 도 11의 (b1)의 선 C3-C4를 따라 취해진 단면도이다. 도 11의 (b2)는 화소에 설치된 박막 트랜지스터(461)의 평면도이다. 도 11의 (a)는 도 11의 (b2)의 선 D1-D2를 따라 취해진 단면도이다. 도 11의 (c)는 도 11의 (b2)의 선 D3-D4를 따라 취해진 단면도를 포함한다.
본 실시 형태는 다른 실시 형태와 자유롭게 조합할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 동일한 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 형성하는 예에 대해서 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는 실시 형태 1 내지 5를 따라 형성된다. 실시 형태 1 내지 5에 나타내는 박막 트랜지스터는 n채널형 TFT이므로, n채널형 TFT를 이용하여 형성될 수 있는 구동 회로 중 일부는 화소부의 박막 트랜지스터와 동일한 기판 위에 형성된다.
도 12의 (a)는 액티브 매트릭스형 표시 장치의 블록도의 일례를 도시한다. 표시 장치는, 기판(5300) 위에, 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303) 및 신호선 구동 회로(5304)를 포함한다. 화소부(5301)에는, 신호선 구동 회로(5304)로부터 연장되어 있는 복수의 신호선 및 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)로부터 연장되어 있는 복수의 주사선이 배치되어 있다. 주사선과 신호선의 교차 영역에는, 표시 소자를 갖는 화소가 매트릭스 형상으로 배치되어 있다는 점에 주목한다. 또한, 표시 장치의 기판(5300)은 FPC 등의 접속부를 통하여 타이밍 제어 회로(5305)(컨트롤러 또는 제어 IC라고도 함)에 접속된다.
도 12의 (a)에서, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 신호선 구동 회로(5304)는 화소부(5301)와 동일한 기판(5300) 위에 형성된다. 따라서, 외부에 설치하는 구동 회로 등의 부품의 수가 감소하므로, 코스트 저감을 도모할 수 있다. 또한, 기판(5300) 외부에 구동 회로를 설치하는 경우, 배선을 연장시킴으로써 접속부에서의 접속 수를 저감시킬 수 있어, 신뢰성의 향상 또는 수율의 향상을 도모할 수 있다.
타이밍 제어 회로(5305)는, 제1 주사선 구동 회로(5302)에, 일례로서, 제1 주사선 구동 회로용 스타트 신호(GSP1), 주사선 구동 회로용 클럭 신호(GCK1)를 공급한다. 타이밍 제어 회로(5305)는, 제2 주사선 구동 회로(5303)에, 일례로서, 제2 주사선 구동 회로용 스타트 신호(GSP2, 스타트 펄스라고도 함) 및 주사선 구동 회로용 클럭 신호(GCK2)를 공급한다. 타이밍 제어 회로(5305)는, 신호선 구동 회로(5304)에, 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클럭 신호(SCK), 비디오 신호용 데이터(DATA, 간단히 비디오 신호라고도 함) 및 래치 신호(LAT)를 공급한다. 각 클럭 신호는 주기(phase)가 어긋난 복수의 클럭 신호일 수도 있고 또는 클럭 신호를 반전시켜 얻어지는 반전 클럭 신호(CKB)와 함께 공급될 수도 있다는 점에 주목한다. 제1 주사선 구동 회로(5302)와 제2 주사선 구동 회로(5303) 중 하나를 생략할 수 있다는 점에 주목한다.
도 12의 (b)는 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)를 화소부(5301)와 동일한 기판(5300) 위에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)와 상이한 기판 위에 형성하는 구성에 대하여 도시한다.
실시 형태 1 내지 5에 나타내는 박막 트랜지스터는 n채널형 TFT이다. 도 13의 (a) 및 도 13의 (b)는 n채널형 TFT를 이용하여 형성되는 신호선 구동 회로의 구성 및 동작에 대한 예를 도시한다.
신호선 구동 회로는 시프트 레지스터(5601) 및 스위칭 회로부(5602)를 포함한다. 스위칭 회로(5602)는 복수의 스위칭 회로(5602_1 내지 5602_N)(N은 자연수)를 포함한다. 스위칭 회로(5602_1 내지 5602_N)는 각각, 복수의 박막 트랜지스터(5603_1 내지 5603_k)(k는 자연수)를 포함한다. 박막 트랜지스터(5603_1 내지 5603_k)가 n채널형 TFT인 예를 설명한다.
신호선 구동 회로의 접속 관계에 대하여, 스위칭 회로(5602_1)를 예로 하여 설명한다. 박막 트랜지스터(5603_1 내지 5603_k)의 제1 단자는 각각, 배선(5604_1 내지 5604_k)과 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 제2 단자는 각각, 신호선 S1 내지 Sk와 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 게이트는 배선(5605_1)과 접속된다.
시프트 레지스터(5601)는 배선(5605_1 내지 5605_N)에 순서대로 H 레벨의 신호(H 신호 또는 고전원 전위 레벨이라고도 함)를 출력하고, 스위칭 회로(5602_1 내지 5602_N)를 순서대로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는 배선(5604_1)과 신호선 S1 간의 도통 상태(제1 단자와 제2 단자 간의 전기 지속성)를 제어하는 기능, 즉 배선(5604_1)의 전위를 신호선 S1에 공급하는지의 여부를 제어하는 기능을 갖는다. 상술한 바와 같이, 스위칭 회로(5602_1)는 셀렉터로서 기능한다. 유사한 방식으로, 박막 트랜지스터(5603_2 내지 5603_k)는 각각, 배선(5604_1 내지 5604_k)과 신호선 S2 내지 Sk 간의 도통 상태를 제어하는 기능, 즉, 배선(5604_2 내지 5604_k)의 전위를 신호선 S2 내지 Sk에 공급하는 기능을 갖는다. 이러한 방식으로, 박막 트랜지스터(5603_1 내지 5603_k) 각각은 스위치로서 기능한다.
배선(5604_1 내지 5604_k) 각각에는, 비디오 신호용 데이터(DATA)가 입력된다는 점에 주목한다. 비디오 신호용 데이터(DATA)는 화상 정보 또는 화상 신호에 대응하는 아날로그 신호일 경우가 많다.
다음으로, 도 13의 (a)의 신호선 구동 회로의 동작에 대하여, 도 13의 (b)의 타이밍 차트를 참조하여 설명한다. 도 13의 (b)는 신호 Sout_1 내지 Sout_N, 및 신호 Vdata_1 내지 Vdata_k의 일례를 나타낸다. 신호 Sout_1 내지 Sout_N은 시프트 레지스터(5601)의 출력 신호의 일례이며, 신호 Vdata_1 내지 Vdata_k는 배선(5604_1 내지 5604_k)에 입력되는 신호의 일례이다. 신호선 구동 회로의 1 동작 기간은 표시 장치에서의 1 게이트 선택 기간에 대응한다는 점에 주목한다. 예를 들어, 1 게이트 선택 기간은 기간 T1 내지 TN으로 분할된다. 기간 T1 내지 TN 각각은, 선택된 행에서의 화소에 비디오 신호용 데이터(DATA)를 기입하는 동안의 기간이다.
본 실시 형태의 도면 등에 도시한 구성에 대하여, 신호 파형의 왜곡(distortion) 등은, 단순화를 위해 과장하여 표기하는 경우가 있다는 점에 주목한다. 따라서, 반드시 그 도시된 스케일(scale)에 한정되는 것은 아니다.
기간 T1 내지 TN에서, 시프트 레지스터(5601)는 H 레벨의 신호를 배선(5605_1 내지 5605_N)에 순서대로 출력한다. 예를 들면, 기간 T1에서, 시프트 레지스터(5601)는 H 레벨의 신호를 배선(5605_1)에 출력한다. 그 후, 박막 트랜지스터(5603_1 내지 5603_k)는 온이 되어, 배선(5604_1 내지 5604_k)과 신호선 S1 내지 Sk가 도통 상태로 된다. 이 경우, 배선(5604_1 내지 5604_k)에는 각각 Data(S1) 내지 Data(Sk)가 입력된다. Data(S1) 내지 Data(Sk)는 각각, 박막 트랜지스터(5603_1 내지 5603_k)를 통하여, 선택되는 행에 있는 1열째 내지 k열째의 화소에 기입된다. 따라서, 기간 T1 내지 TN에서, 선택된 행에 있는 화소에, k열씩 순서대로 비디오 신호용 데이터(DATA)가 기입된다.
상술한 바와 같이, 비디오 신호용 데이터(DATA)를 복수의 열씩 화소에 기입함으로써, 비디오 신호용 데이터(DATA)의 수, 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로와의 접속 수를 줄일 수 있다. 비디오 신호를 복수의 열씩 화소에 기입함으로써, 기입 시간을 길게 할 수 있고, 비디오 신호의 기입 부족을 방지할 수 있다.
시프트 레지스터(5601) 및 스위칭 회로부(5602)로서는, 실시 형태 1 내지 5에 나타내는 박막 트랜지스터를 포함하는 회로를 이용하는 것이 가능하다는 점에 주목한다.
주사선 구동 회로 및/또는 신호선 구동 회로의 일부에 이용되는 시프트 레지스터의 한 형태에 대하여, 도 14의 (a) 내지 도 14의 (c) 및 도 15의 (a) 및 도 15의 (b)를 참조하여 설명한다.
주사선 구동 회로는, 시프트 레지스터를 포함한다. 주사선 구동 회로는 일부의 경우에, 레벨 시프터, 버퍼 등을 포함할 수도 있다. 주사선 구동 회로에서는, 시프트 레지스터에 클럭 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에서 버퍼링 후 증폭되고, 결과적으로 얻어진 신호는 대응하는 주사선에 공급된다. 주사선에는, 1라인 분의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 1라인 분의 화소의 트랜지스터를 일제히 온으로 해야하기 때문에, 다량의 전류를 공급하는 것이 가능한 버퍼가 이용된다.
시프트 레지스터는, 제1 펄스 출력 회로(10_1) 내지 제N의 펄스 출력 회로(10_N)(N은 3 이상의 자연수)를 포함한다(도 14의 (a) 참조). 도 14의 (a)에 도시하는 시프트 레지스터의 제1 펄스 출력 회로(10_1) 내지 제N의 펄스 출력 회로(10_N)에는, 제1 배선(11)으로부터의 제1 클럭 신호 CK1, 제2 배선(12)으로부터의 제2 클럭 신호 CK2, 제3 배선(13)으로부터의 제3 클럭 신호 CK3, 제4 배선(14)으로부터의 제4 클럭 신호 CK4가 공급된다. 또한, 제1 펄스 출력 회로(10_1)에는, 제5 배선(15)으로부터의 스타트 펄스 SP1(제1 스타트 펄스)이 입력된다. 또한, 2단계째 이후의 제n 펄스 출력 회로(10_n)(n은, 2 이상 N 이하의 자연수)에는, 전단(previous stage)의 펄스 출력 회로(10_(n-1))로부터의 신호(전단 신호 OUT(n-l)이라고 함)가 입력된다. 제1 펄스 출력 회로(10_1)에는, 제1 펄스 출력 회로(10_1)의 2단 후단의 제3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 마찬가지로, 2단째 이후의 제n 펄스 출력 회로(10_n)에는, 제n 펄스 출력 회로(10_n)의 2단 후단의 제(n+2)의 펄스 출력 회로(10_n+2)로부터의 신호(후단 신호 OUT(n+2)이라고 함)가 입력된다. 따라서, 각 단의 펄스 출력 회로는, 전단 및/또는 후단의 펄스 출력 회로에 입력되는 제1 출력 신호 (OUT(1)(SR) 내지 OUT(N)(SR)), 및 다른 배선 등에 입력되는 제2 출력 신호(OUT(1) 내지 OUT(N))를 출력한다. 도 14의 (a)에 도시한 바와 같이, 시프트 레지스터의 최종 2개의 단에는, 후단 신호 OUT(n+2)가 입력되지 않기 때문에, 일례로서는, 제2 스타트 펄스 SP2 및 제3 스타트 펄스 SP3을 개별적으로 시프트 레지스터의 최종 2개의 단에 입력할 수도 있다는 점에 주목한다.
클럭 신호(CK)는 일정한 간격으로 H 레벨과 L 레벨(L 신호 또는 저전원 전위 레벨이라고 함) 사이를 진동하는 신호이다. 여기에서, 제1 클럭 신호 CK1 내지 제4의 클럭 신호 CK4는 연속하여 1/4주기분 지연된다(즉, 그들은 서로 90°위상이 상이함). 본 실시 형태에서는, 제1 클럭 신호 CK1 내지 제4 클럭 신호 CK4를 이용함으로써, 펄스 출력 회로의 구동의 제어 등을 행한다. 또한, 클럭 신호는, 신호가 입력되는 구동 회로에 따라, GCK 또는 SCK로도 불리지만, 여기에서는 CK를 클럭 신호로서 이용하여 설명을 행한다
도 14의 (b)는 도 14의 (a)에 도시한 펄스 출력 회로(10_n) 중 하나이다. 제1 입력 단자(21), 제2 입력 단자(22) 및 제3 입력 단자(23)는 제1 배선(11) 내지 제4 배선(14) 중 어느 하나와 전기적으로 접속되어 있다. 예를 들면, 도 14의 (a)에서, 제1 펄스 출력 회로(10_1)의 제1 입력 단자(21)는 제1 배선(11)과 전기적으로 접속되고, 제1 펄스 출력 회로(10_1)의 제2 입력 단자(22)는 제2 배선(12)과 전기적으로 접속되며, 제1 펄스 출력 회로(10_1)의 제3 입력 단자(23)는 제3 배선(13)과 전기적으로 접속되어 있다. 또한, 제2 펄스 출력 회로(10_2)의 제1 입력 단자(21)는 제2 배선(12)과 전기적으로 접속되고, 제2 펄스 출력 회로(10_2)의 제2 입력 단자(22)는 제3 배선(13)과 전기적으로 접속되며, 제2 펄스 출력 회로(10_2)의 제3 입력 단자(23)는 제4 배선(14)과 전기적으로 접속되어 있다.
제1 펄스 출력 회로(10_1) 내지 제N의 펄스 출력 회로(10_N) 각각은, 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26) 및 제2 출력 단자(27)를 포함한다(도 14의 (b) 참조). 제1 펄스 출력 회로(10_1)에서, 제1 입력 단자(21)에는 제1 클럭 신호 CK1이 입력되고, 제2 입력 단자(22)에는 제2 클럭 신호 CK2가 입력되고, 제3 입력 단자(23)에는 제3 클럭 신호 CK3이 입력되고, 제4 입력 단자(24)에는 스타트 펄스가 입력되고, 제5 입력 단자(25)에는 후단 신호 OUT(3)이 입력되고, 제1 출력 단자(26)로부터 제1 출력 신호 OUT(1)(SR)이 출력되며, 제2 출력 단자(27)로부터 제2 출력 신호OUT(1)이 출력된다.
제1 펄스 출력 회로(10_1) 내지 제N의 펄스 출력 회로(10_N)에는, 3 단자를 갖는 박막 트랜지스터(TFT)의 이외에, 상기 실시 형태에서 설명한 4개의 단자를 갖는 박막 트랜지스터를 이용할 수 있다. 본 명세서에서는, 박막 트랜지스터가 반도체층을 개재하여 두 개의 게이트 전극을 포함하는 경우, 반도체층보다 아래에 위치하는 게이트 전극을 하방 게이트 전극, 반도체층 위에 위치하는 게이트 전극을 상방 게이트 전극이라고도 한다는 점에 주목한다.
박막 트랜지스터의 채널 형성 영역을 포함하는 반도체층에 산화물 반도체가 이용되는 경우, 제조 공정에 따라 임계 전압이 음의 방향 또는 양의 방향으로 시프트하는 경우가 있다. 따라서, 채널 형성 영역을 포함하는 반도체층에 산화물 반도체를 이용한 박막 트랜지스터는, 임계 전압을 제어할 수 있는 구성이 적절하다. 4개의 단자를 갖는 박막 트랜지스터의 임계 전압은 상방 게이트 전극 및/또는 하방 게이트 전극의 전위를 제어함으로써 원하는 전압이 되도록 제어할 수 있다.
다음으로, 도 14의 (b)에 나타낸 펄스 출력 회로의 구체적인 회로 구성의 일례에 대하여 도 14의 (c)를 참조하여 설명한다.
도 14의 (c)에 나타낸 펄스 출력 회로는 제1 트랜지스터(31) 내지 제13 트랜지스터(43)를 포함한다. 또한, 제1 입력 단자(21) 내지 제5 입력 단자(25) 외에, 제1 고전원 전위 VDD가 공급되는 전원선(51), 제2 고전원 전위 VCC가 공급되는 전원선(52), 저전원 전위 VSS가 공급되는 전원선(53)로부터, 제1 트랜지스터(31) 내지 제13 트랜지스터(43)에 신호 또는 전원 전위가 공급된다. 제1 출력 단자(26) 및 제2 출력 단자(27)를 거쳐 신호 등이 출력된다. 여기에서, 도 14의 (c)의 전원선들의 전원 전위는, 제1 전원 전위 VDD가 제2 전원 전위 VCC 이상이고, 제2 전원 전위 VCC가 제3 전원 전위 VSS를 초과하도록 설정된다. 제1 클럭 신호 CK1 내지 제4 클럭 신호 CK4는 일정한 간격으로 H 레벨과 L 레벨 사이를 진동하는 신호이지만, 클럭 신호가 H 레벨인 경우에 전위는 VDD이고, 클럭 신호가 L 레벨인 경우에 전위는 VSS이다. 전원선(51)의 전위 VDD를 전원선(52)의 전위 VCC보다 높게 설정하는 경우, 동작에 악영향을 주지 않고, 트랜지스터의 게이트 전극에 인가되는 전위를 낮게할 수 있어, 트랜지스터의 임계 전압의 시프트를 저감하고, 열화를 억제할 수 있다. 제1 트랜지스터(31) 내지 제13 트랜지스터(43) 중, 제1 트랜지스터(31), 및 제6 트랜지스터(36) 내지 제9 트랜지스터(39)에는, 4개의 단자를 갖는 박막 트랜지스터를 이용하는 것이 바람직하다는 점에 주목한다. 제1 트랜지스터(31), 및 제6 트랜지스터(36) 내지 제9 트랜지스터(39)는 소스 또는 드레인이 되는 전극들 중 하나에 접속된 각 노드의 전위를, 게이트 전극의 제어 신호에 의해 전환시킬 것이 요청된다. 제1 트랜지스터(31), 및 제6 트랜지스터(36) 내지 제9 트랜지스터(39)는 또한, 게이트 전극에 입력되는 제어 신호에 대한 빠른 응답(온 전류의 급준성)에 의해 펄스 출력 회로의 오동작을 저감시킬 수 있다. 따라서, 4개의 단자를 갖는 박막 트랜지스터를 이용하는 경우, 임계 전압을 제어할 수 있고, 펄스 출력 회로의 오동작을 보다 저감시킬 수 있다.
도 14의 (c)에서, 제1 트랜지스터(31)의 제1 단자는 전원선(51)에 전기적으로 접속되고, 제1 트랜지스터(31)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되며, 제1 트랜지스터(31)의 게이트 전극(하방 게이트 전극 및 상방 게이트 전극)은 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제2 트랜지스터(32)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제2 트랜지스터(32)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되며, 제2 트랜지스터(32)의 게이트 전극은 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제3 트랜지스터(33)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제3 트랜지스터(33)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제4 트랜지스터(34)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제4 트랜지스터(34)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제5 트랜지스터(35)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제5 트랜지스터(35)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제5 트랜지스터(35)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제6 트랜지스터(36)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제6 트랜지스터(36)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제6 트랜지스터(36)의 게이트 전극(하방 게이트 전극 및 상방 게이트 전극)은 제5 입력 단자(25)에 전기적으로 접속되어 있다. 제7 트랜지스터(37)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제7 트랜지스터(37)의 제2 단자는 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되며, 제7 트랜지스터(37)의 게이트 전극(하방 게이트 전극 및 상방 게이트 전극)은 제3 입력 단자(23)에 전기적으로 접속되어 있다. 제8 트랜지스터(38)의 제1 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제8 트랜지스터(38)의 게이트 전극(하방 게이트 전극 및 상방 게이트 전극)은 제2 입력 단자(22)에 전기적으로 접속되어 있다. 제9 트랜지스터(39)의 제1 단자는 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되고, 제9 트랜지스터(39)의 제2 단자는 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되며, 제9 트랜지스터(39)의 게이트 전극(하방 게이트 전극 및 상방 게이트 전극)은 전원선(52)에 전기적으로 접속되어 있다. 제10 트랜지스터(40)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제10 트랜지스터(40)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제10 트랜지스터(40)의 게이트 전극은 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속되어 있다. 제11 트랜지스터(41)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제11 트랜지스터(41)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제11 트랜지스터(41)의 게이트 전극은 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제12 트랜지스터(42)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제12 트랜지스터(42)의제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제12 트랜지스터(42)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극(하방 게이트 전극 및 상방 게이트 전극)에 전기적으로 접속되어 있다. 제13 트랜지스터(43)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제13 트랜지스터(43)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되며, 제13 트랜지스터(43)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극(하방 게이트 전극 및 상방 게이트 전극)에 전기적으로 접속되어 있다.
도 14의 (c)에서, 제3 트랜지스터(33)의 게이트 전극, 제10 트랜지스터(40)의 게이트 전극, 및 제9 트랜지스터(39)의 제2 단자의 접속 개소를 노드 A라고 한다. 또한, 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자, 및 제11 트랜지스터(41)의 접속 개소를 노드 B라고 한다.
도 15의 (a)는 도 14의 (c)에 나타낸 펄스 출력 회로가 제1 펄스 출력 회로(10_1)로서 이용되는 경우의, 제1 입력 단자(21) 내지 제5 입력 단자(25)에 입력되는 신호 및 제1 출력 단자(26) 및 제2 출력 단자(27)로부터 출력되는 신호를 도시한다.
구체적으로, 제1 클럭 신호 CK1은 제1 입력 단자(21)에 입력되고, 제2 클럭 신호 CK2는 제2 입력 단자(22)에 입력되고, 제3 클럭 신호 CK3은 제3 입력 단자(23)에 입력되고, 스타트 펄스(SP1)는 제4 입력 단자(24)에 입력되고, 후단 신호 OUT(3)는 제5 입력 단자(25)에 입력되고, 제1 출력 신호 OUT(1)(SR)는 제1 출력 단자(26)로부터 출력되며, 제2 출력 신호 OUT(1)는 제2 출력 단자(27)로부터 출력된다.
박막 트랜지스터는, 게이트, 드레인 및 소스의 적어도 세 개의 단자를 갖는 소자인 점에 주목한다. 또한, 박막 트랜지스터는, 게이트와 겹치는 영역에 채널 영역이 형성되어 있는 반도체를 포함하고, 그 채널 영역을 통해 드레인과 소스 사이에 흐르는 전류량은 게이트의 전위를 제어함으로써 제어될 수 있다. 여기에서, 박막 트랜지스터의 소스와 드레인은 트랜지스터의 구조, 조건 등에 따라 변화할 수 있기 때문에, 어느 것이 소스인지 또는 드레인인지를 규정하는 것은 곤란하다. 따라서, 일부의 경우에, 소스 도는 드레인으로서 기능하는 영역이 소스 또는 드레인으로 불리지 않는 경우가 있다. 그 경우, 일례로서, 소스 및 드레인 중 하나를 제1 단자로 지칭할 수 있고, 다른 하나를 제2 단자로 지칭할 수 있다.
도 14의 (c) 및 도 15의 (a)에서는, 노드 A를 플로팅 상태로 설정함으로써 부트스트랩 동작을 행하는 용량 소자를 추가 설치할 수 있다는 점에 주목한다. 또한, 노드 B의 전위를 유지하기 위해, 한쪽의 전극을 노드 B에 전기적으로 접속한 용량 소자를 추가 설치하여도 된다.
여기에서, 도 15의 (b)는 도 15의 (a)에 나타낸 복수의 펄스 출력 회로를 포함하는 시프트 레지스터의 타이밍 차트를 도시한다. 시프트 레지스터가 주사선 구동 회로인 경우, 도 15의 (b)의 기간(61)은 수직 귀선 기간에 대응하고, 도 15의 (b)의 기간(62)은 게이트 선택 기간에 대응한다는 점에 주목한다.
도 15의 (a)에 도시한 바와 같이, 게이트에 제2 전원 전위 VCC가 공급되는 제9 트랜지스터(39)에 의해, 부트스트랩 동작의 전후에는, 이하와 같은 이점이 있다.
게이트 전극에 제2 전위 VCC가 공급되는 제9 트랜지스터(39)가 없을 경우, 부트스트랩 동작에 의해 노드 A의 전위가 상승하면, 제1 트랜지스터(31)의 제2 단자인 소스의 전위가 제1 전원 전위 VDD보다 큰 값으로 증가한다. 그 후, 제1 트랜지스터(31)의 제1 단자, 즉 전원선(51) 측의 단자는 제1 트랜지스터(31)의 소스로 기능하게 된다. 따라서, 제1 트랜지스터(31)에서는, 게이트와 소스 사이, 게이트와 드레인 사이에, 큰 바이어스 전압이 인가되어 큰 스트레스가 걸려, 트랜지스터의 열화의 요인이 될 수 있다. 따라서, 게이트 전극에 제2 전원 전위 VCC가 인가되는 제9 트랜지스터(39)에 의해, 노드 A의 전위는 부트스트랩 동작에 의해 상승하지만, 동시에 제1 트랜지스터(31)의 제2 단자의 전위의 상승을 방지할 수 있다. 즉, 제9 트랜지스터(39)에 의해, 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 부(negative) 바이어스 전압의 레벨을 작게 할 수 있다. 따라서, 본 실시 형태의 회로 구성에 의해, 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 부 바이어스 전압도 작게 할 수 있어, 스트레스로 인한 제1 트랜지스터(31)의 열화를 또한 억제할 수 있다.
제9 트랜지스터(39)의 제1 단자 및 제2 단자가 제1 트랜지스터(31)의 제2 단자와 제3 트랜지스터(33)의 게이트 사이에 접속되도록 제9 트랜지스터(39)를 설치한다는 점에 주목한다. 시프트 레지스터가 본 실시 형태의 복수의 펄스 출력 회로를 포함하는 경우, 주사선 구동 회로보다 단수가 많은 신호선 구동 회로에서는, 제9 트랜지스터(39)를 제거할 수 있어, 트랜지스터의 수를 삭감하는 데 이점이 있다.
제1 트랜지스터(31) 내지 제13 트랜지스터(43)의 반도체층 각각에 산화물 반도체를 이용하는 경우, 박막 트랜지스터의 오프 전류량이 저감될 수 있고, 온 전류량 및 전계 효과 이동도가 증가될 수 있으며, 열화의 정도가 저감될 수 있기 때문에, 회로 내의 오동작이 저감될 수 있다. 또한, 산화물 반도체를 포함하는 트랜지스터는, 아몰퍼스 실리콘을 포함하는 트랜지스터에 비하여, 게이트 전극에 고전위가 인가되는 것으로 인한 트랜지스터의 열화의 정도가 작다. 따라서, 제2 전원 전위 VCC가 공급되는 전원선에, 제1 전원 전위 VDD를 공급하는 경우에도 마찬가지 동작이 행해질 수 있어, 회로 간에 제공되는 전원선의 수가 저감될 수 있으므로, 회로의 소형화를 도모할 수 있다.
제3 입력 단자(23)를 통해 제7 트랜지스터(37)의 게이트 전극(하방 게이트 전극 및 상방 게이트 전극)에 공급되는 클럭 신호가, 제2 입력 단자(22)를 통해 제7 트랜지스터(37)의 게이트 전극(하방 게이트 전극 및 상방 게이트 전극)에 공급되는 클럭 신호가 되고, 제2 입력 단자(22)를 통해 제8 트랜지스터(38)의 게이트 전극(하방 게이트 전극 및 상방 게이트 전극)에 공급되는 클럭 신호가 제3 입력 단자(23)를 통해 제8 트랜지스터(38)의 게이트 전극(하방 게이트 전극 및 상방 게이트 전극)에 공급되는 클럭 신호가 되도록, 결선 관계가 변화되는 경우에도 마찬가지 효과가 얻어진다는 점에 주목한다. 도 15의 (a)에 도시하는 시프트 레지스터에서, 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 모두 온 되고, 제7 트랜지스터(37)는 오프되고 제8 트랜지스터(38)는 온이 유지된 후, 제7 트랜지스터(37)가 오프 상태로 유지되고 제8 트랜지스터(38)가 오프됨으로써, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위의 저하에 의해 초래되는 노드 B의 전위의 저하가, 제7 트랜지스터(37)의 게이트 전극의 전위의 저하, 및 제8 트랜지스터(38)의 게이트 전극의 전위의 저하로 인해 2회 발생된다는 점에 주목한다. 한편, 도 15의 (a)에 도시하는 시프트 레지스터에서, 도 15의 (b)의 기간에서와 같이, 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 모두 온 되고, 제7 트랜지스터(37)가 온이 유지되고 제8 트랜지스터(38)가 오프된 후, 제7 트랜지스터(37)가 오프되고 제8 트랜지스터(38)가 오프로 유지됨으로써, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위의 저하에 의해 초래되는 노드 B의 전위의 저하가, 제8 트랜지스터(38)의 게이트 전극의 전위의 저하로 인해 1회로 저감될 수 있다. 따라서, 클럭 신호가 제3 입력 단자(23)를 통해 제7 트랜지스터(37)의 게이트 전극(하방 게이트 전극 및 상방 게이트 전극)에 공급되고 클럭 신호가 제2 입력 단자(22)를 통해 제8 트랜지스터(38)의 게이트 전극(하방 게이트 전극 및 상방 게이트 전극)에 공급되는 결선 관계가 바람직하다. 이는, 노드 B의 전위의 변동 횟수를 작게 함으로써, 노이즈를 저감할 수 있기 때문이다.
이러한 방식으로, 제1 출력 단자(26)의 전위 및 제2 출력 단자(27)의 전위를 L 레벨로 유지하는 기간에는, 노드 B에 정기적으로 H 레벨의 신호가 공급되므로, 펄스 출력 회로의 오동작을 억제할 수 있다.
(실시 형태 7)
박막 트랜지스터를 제작하고, 해당 박막 트랜지스터를 화소부, 또한 구동 회로에도 이용하여, 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 박막 트랜지스터를 이용하는 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 형성하는 경우, 시스템-온-패널을 얻을 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함) 또는 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범위에 포함하고 있고, 구체적으로는 무기 EL(electroluminescent) 소자, 유기 EL 소자 등을 포함한다. 또한, 전자 잉크 등의, 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체를 이용할 수도 있다.
표시 장치는, 표시 소자가 밀봉된 패널, 및 해당 패널에 컨트롤러를 포함하는 IC 등을 실장한 모듈을 포함한다. 또한, 해당 표시 장치를 제작하는 과정에서, 표시 소자가 완성되기 전의 일 실시 형태에 대응하는 소자 기판에, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극(화소 전극층이라고도 함)만이 구비된 상태이어도 좋고, 화소 전극으로서 기능하는 도전막을 성막한 후이며 도전막을 에칭하여 화소 전극을 형성하기 전의 상태, 또는 임의의 다른 상태이어도 좋다.
본 명세서 내의 표시 장치는 화상 표시, 표시 장치 또는 광원(조명 장치를 포함함)을 의미한다는 점에 주목한다. 또한, 표시 장치는, 다음의 모듈들, FPC, TAB(tape automated bonding) 테이프(tape), 또는 TCP(tape carrier package) 등의 커넥터가 부착되어 있는 모듈, TAB 테이프나 단부에 프린트 배선판이 설치된 TCP를 갖는 모듈, 및 표시 소자에 COG(chip on glass) 방식에 의해 IC(집적 회로)가 직접 실장된 모듈을 그 범위 내에 포함한다.
반도체 장치의 일 실시 형태인 액정 표시 패널의 외관 및 단면에 대하여, 도 16의 (a1), (a2) 및 (b)를 이용하여 설명한다. 도 16의 (a1) 및 (a2)는, 박막 트랜지스터(4010 및 4011)와 액정 소자(4013)가 밀봉재(4005)를 이용하여 제1 기판(4001)과 제2 기판(4006) 사이에 밀봉되어 있는, 각각의 패널의 평면도이다. 도 16의 (b)는 도 16의 (a1) 및 (a2)의 라인 M-N을 따른 단면도이다.
제1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록, 밀봉재(4005)가 제공되고 있다. 화소부(4002)와 주사선 구동 회로(4004) 위에, 제2 기판(4006)이 제공되고 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는, 제1 기판(4001)과 밀봉재(4005)와 제2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. 단결정 반도체막 또는 다결정 반도체막을 이용하여 별도 준비된 기판 위에 형성된 신호선 구동 회로(4003)가, 제1 기판(4001) 위의 밀봉재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에 실장되어 있다.
별도 형성된 구동 회로의 접속 방법은, 특별히 제한되는 것은 아니고, COG 방법, 와이어 본딩 방법, TAB 방법 등을 이용할 수 있다는 점에 주목한다. 도 16의 (a1)은, COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 나타내며, 도 16의 (a2)는, TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 나타낸다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)는 복수의 박막 트랜지스터를 포함한다. 도 16의 (b)는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 나타낸다. 박막 트랜지스터(4010 및 4011) 위에는 보호 절연층(4020) 및 보호 절연층(4021)이 설치되어 있다.
실시 형태 1 내지 5에 나타낸 산화물 반도체층을 포함하는 신뢰성의 높은 박막 트랜지스터 중 임의의 박막 트랜지스터를 박막 트랜지스터(4010 및 4011)로서 이용할 수 있다. 구동 회로용의 박막 트랜지스터(4011)로서는, 실시 형태 1 내지 5에 나타낸 박막 트랜지스터(210, 240, 470 및 471) 중 임의의 박막 트랜지스터를 이용할 수 있다. 화소용의 박막 트랜지스터(4010)로서는, 실시 형태 1 내지 5에 나타낸 박막 트랜지스터(220, 460 및 461) 중 임의의 박막 트랜지스터를 이용할 수 있다. 본 실시 형태에서, 박막 트랜지스터(4010 및 4011)는 n채널형 박막 트랜지스터이다.
보호 절연층(4021) 위에, 구동 회로용의 박막 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 겹치도록 도전층(4040)이 설치되어 있다. 산화물 반도체층의 채널 형성 영역과 겹치도록 도전층(4040)을 설치함으로써, BT 시험 전후에서의 박막 트랜지스터(4011)의 임계 전압의 변화량을 저감시킬 수 있다. 또한, 도전층(4040)의 전위는 박막 트랜지스터(4011)의 게이트 전극층의 전위와 같아도 좋고, 상이해도 좋다. 도전층(4040)은 제2 게이트 전극층으로서 기능할 수도 있다. 대안으로서, 도전층(4040)의 전위는 GND 또는 0V, 또는 플로팅 상태이어도 된다.
액정 소자(4013)에 포함되는 화소 전극층(4030)은 박막 트랜지스터(4010)에 전기적으로 접속되어 있다. 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 형성되어 있다. 화소 전극층(4030), 대향 전극층(4031) 및 액정층(4008)이 서로 겹치는 부분은 액정 소자(4013)에 대응한다. 화소 전극층(4030) 및 대향 전극층(4031)에는, 각각이 배향막으로서 기능하는 절연층(4032) 및 절연층(4033)이 각각 설치되어 있고, 화소 전극층(4030)과 대향 전극층(4031) 사이에서는 절연층(4032 및 4033)을 개재하여 액정층(4008)을 협지하고 있다는 점에 주목한다.
제1 기판(4001) 및 제2 기판(4006)으로서는, 투광성을 갖는 글래스, 세라믹스 또는 플라스틱 등을 이용할 수 있다는 점에 주목한다. 플라스틱으로서는, FRP(fiberglass-reinforced plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴수지(acrylic resin) 필름을 이용할 수 있다.
스페이서(4035)는 절연막을 선택적으로 에칭하여 얻어지는 기둥 형상(columnar)의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031) 간의 거리(셀 갭)를 제어하기 위해 설치된다. 대안으로서, 구형의 스페이서를 이용해도 좋다. 또한, 대향 전극층(4031)은 박막 트랜지스터(4010)와 동일한 기판 위에 형성되는 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하여, 한쌍의 기판 사이에 배치되는 도전성 입자에 의해 대향 전극층(4031)과 공통 전위선은 서로 전기적으로 접속될 수 있다. 도전성 입자는 밀봉재(4005) 내에 포함된다는 점에 주목한다.
대안으로서, 배향막이 필요없는 블루상(blue phase)을 나타내는 액정을 이용해도 된다. 블루상은, 콜레스테릭 액정의 온도가 상승되는 동안, 콜레스테릭 상이 등방상으로 전이하기 직전에 발현되는 액정 상 중 하나이다. 블루상은 좁은 온도 범위 내에서만 발현되기 때문에, 온도 범위를 개선하기 위해 5중량% 이상의 키랄제를 함유한 액정 조성물을 액정층(4008)에 이용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 1msec 이하로 짧고 광학적 등방성이기 때문에 배향 처리가 불필요하여, 시야각 의존성이 작게 된다.
투과형 액정 표시 장치의 이외에, 반사형 액정 표시 장치 또는 반투과형 액정 표시 장치에도 본 발명의 실시 형태를 적용할 수 있다.
기판의 외측(뷰어(viewer) 측)에 편광판이 설치되어 있고, 기판의 내측에, 착색층(컬러 필터), 및 표시 소자에 이용되는 전극층이 설치되어 있는 액정 표시 장치의 예를 나타내지만, 편광판은 기판의 내측에 설치하여도 된다. 편광판과 착색층의 적층 구조는 본 실시 형태에 한정되지 않고, 편광판 및 착색층의 재료나 제조 공정 조건에 따라 적절히 설정하면 된다. 또한, 블랙 매트릭스로서 기능하는 차광막을 표시부 이외의 부분에 형성하여도 된다.
또한, 박막 트랜지스터(4010 및 4011) 위에는 보호 절연층(4020)을 형성한다. 보호 절연층(4020)은 실시 형태 1에 나타낸 평탄화 절연층(408)과 마찬가지의 재료 및 방법을 이용하여 형성될 수 있다. 여기에서는, 보호 절연층(4020)으로서, PCVD법에 의해 질화 규소막을 형성한다.
평탄화 절연막으로서 보호 절연층(4021)을 형성한다. 보호 절연층(4021)은, 실시 형태 1에 나타낸 평탄화 절연층(409)과 마찬가지인 재료 및 방법을 이용하여 형성할 수 있고, 폴리이미드, 아크릴 수지, 벤조시클로부텐계 수지, 폴리아미드 또는 에폭시 수지 등의, 내열성을 갖는 유기 재료를 이용할 수 있다. 상기 유기 재료 이외에, 저유전율 재료(로우-k(low-k) 재료), 실록산계 수지, PSG(phosphosilicate glass)), BPSG(borophosphosilicate glass) 등을 이용할 수 있다. 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써, 보호 절연층(4021)을 형성할 수 있다는 점에 주목한다.
실록산계 수지는 실록산계 재료를 시작 재료(starting material)로서 이용하여 형성된 Si-O-Si 결합을 포함하는 수지에 대응한다는 점에 주목한다. 실록산계 수지는 치환기로서 유기기(예를 들면, 알킬기나 아릴기)를 포함할 수 있다. 또한, 유기기는 플루오르기를 포함할 수도 있다.
절연층(4021)의 형성 방법은 특별히 한정되지 않고, 그 재료에 따라 다음의 방법: 스퍼터링법, SOG법, 스핀 코팅법, 디핑법, 스프레이 도포법 또는 액적 토출법(예를 들어, 잉크젯법, 스크린 인쇄, 오프셋 인쇄)을 이용할 수 있다. 대안으로서, 절연층(4021)은 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 도구(기구)를 이용하여 형성될 수 있다. 보호 절연층(4021)의 소성 단계는 산화물 반도체층의 어닐링으로서도 기능하므로, 효율적으로 반도체 장치를 제조하는 것이 가능하게 된다.
화소 전극층(4030)과 대향 전극층(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 함), 인듐 아연 산화물, 및 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성 도전성 재료를 이용하여 형성될 수 있다.
화소 전극층(4030)과 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용할 수 있다. 도전성 조성물을 이용하여 형성한 화소 전극은, 시트 저항이 단위 제곱 당 10000Ω 이하, 파장 550㎚에서의 투광율이 70% 이상인 것이 바람직하다. 시트 저항은 낮은 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·㎝ 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π-전자 공액계 도전성 고분자가 이용될 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 이들 도전성 고분자 중 2종 이상의 공중합체 등을 들 수 있다.
각종 신호 및 전위는, FPC(4018)로부터, 별도 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004) 또는 화소부(4002)에 공급된다.
본 실시 형태에서는, 접속 단자 전극(4015)은 액정 소자(4013)에 포함된 화소 전극층(4030)과 동일한 도전막을 이용하여 형성되고, 단자 전극(4016)은 박막 트랜지스터(4011)의 소스 전극층 및 드레인 전극층과 동일한 도전막을 이용하여 형성된다.
접속 단자 전극(4015)은, 이방성 도전막(4019)을 통해 FPC(4018)에 포함된 단자에 전기적으로 접속된다.
도 16의 (a1), (a2) 및 (b)는 신호선 구동 회로(4003)를 별도로 형성하여 제1 기판(4001) 위에 실장하고 있는 예를 나타내지만, 본 발명은 이 구성에 한정되지 않는다. 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부를 별도로 형성한 후 실장해도 된다.
도 17은 본 명세서에 개시하는 제작 방법에 의해 제작되는 TFT 기판(2600)을 이용하여 반도체 장치로서 액정 표시 모듈을 형성하는 예를 나타낸다.
도 17은 액정 표시 모듈의 일례이다. TFT 기판(2600)과 대향 기판(2601)은 밀봉재(2602)에 의해 서로 고정되고, 그 기판들 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 및 착색층(2605)이 설치되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행하는 데 필요하다. RGB 방식에서는, 적, 녹 및 청의 색들에 대응하는 각 착색층이 각 화소마다 설치되어 있다. TFT 기판(2600)의 외측에는 편광판(2607) 및 확산판(2613)이 설치되고, 대향 기판(2601)의 외측에는 편광판(2606)이 설치된다. 광원은 냉음극관(2610)과 반사판(2611)을 포함하고, 회로 기판(2612)은 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원 회로 등의 외부 회로를 포함한다. 편광판과 액정층은 그 사이에 위상차판을 개재하여 적층되어도 좋다.
액정 표시 모듈은, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Algnment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferro electric Liquid Crystal) 등을 이용할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제조할 수 있다.
본 실시 형태는 다른 실시 형태에 기재한 구성과 적절히 조합하여 구현하는 것이 가능하다.
(실시 형태 8)
본 실시 형태에서는, 반도체 장치의 일 형태로서 전자 페이퍼(paper)의 예에 대하여 설명한다.
반도체 장치는 스위칭 소자에 전기적으로 접속되는 소자에 의해 전자 잉크를 구동시키는 전자 페이퍼에 이용될 수 있다. 전자 페이퍼는 전기영동 표시 장치(전기영동 디스플레이)라고도 불리며, 일반 용지와 동일한 레벨의 가독성을 갖고, 다른 표시 장치보다 저소비 전력이고, 얇고 가볍다는 점에서 이점이 있다.
전기영동 디스플레이는 다양한 형태를 가질 수 있다. 전기영동 디스플레이는 용매 또는 용질에 분산되어 있는 복수의 마이크로 캡슐을 포함한다. 각각의 마이크로 캡슐은, 양으로 대전된 제1 입자와, 음으로 대전된 제2 입자를 포함하는 복수의 마이크로 캡슐을 포함한다. 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 내의 입자를 서로 반대 방향으로 이동시켜 한 측으로 집합한 입자의 색만을 표시한다. 제1 입자 및 제2 입자는 각각 색소를 포함하고, 전계 없이는 이동하지 않는다는 점에 주목한다. 또한, 제1 입자와 제2 입자는 색(무채색일 수도 있음)이 상이하다.
따라서, 전기영동 디스플레이는, 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전영동 효과를 이용하는 디스플레이이다. 전기영동 디스플레이는 액정 표시 장치에서 요구되는 편광판을 이용할 필요가 없다.
상기 마이크로 캡슐이 용매 내에 분산되어 있는 용질은 전자 잉크라고도 불린다. 이 전자 잉크는 글래스, 플라스틱, 천, 페이퍼 등의 표면에 인쇄될 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 이용함으로써 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 적절히, 두 개의 전극 사이에 개재되도록 복수의 마이크로 캡슐을 배치하면, 액티브 매트릭스형의 표시 장치가 완성될 수 있고, 마이크로 캡슐에 전계를 인가함으로써 표시를 행할 수 있다. 예를 들어, 실시 형태 1 내지 5 중 임의의 실시 형태의 박막 트랜지스터를 이용하여 얻어지는 액티브 매트릭스 기판을 이용할 수 있다.
마이크로 캡슐 내의 제1 입자 및 제2 입자는 각각, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네센트 재료, 일렉트로 크로믹 재료, 자기영동 재료로부터 선택된 단일 재료, 또는 이들 중 임의의 복합 재료로 형성될 수 있다는 점에 주목한다
도 18은 반도체 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 반도체 장치에 이용되는 박막 트랜지스터(581)는, 실시 형태 1에 나타낸 박막 트랜지스터와 마찬가지로 형성될 수 있고, 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터이다. 실시 형태 2 내지 실시 형태 5에 나타낸 박막 트랜지스터 중 임의의 박막 트랜지스터도 본 실시 형태의 박막 트랜지스터(581)로서 이용될 수 있다.
도 18의 전자 페이퍼는 트위스트 볼 표시 방식을 이용한 표시 장치의 예이다. 트위스트 볼 표시 방식은, 각각이 백색과 흑색으로 된 구형 입자를 표시 소자에 이용된 전극층들인 제1 전극층과 제2 전극층 사이에 배치하고, 제1 전극층과 제2 전극층 사이에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법을 지칭한다.
기판(580) 위에 형성된 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 산화물 반도체층과 접하는 절연막(583)으로 덮여 있다. 박막 트랜지스터(581)의 소스 전극층 또는 드레인 전극층은 절연층(583), 절연층(584) 및 절연층(585)에 형성된 개구부에서 제1 전극층(587과 접해 있고, 따라서, 박막 트랜지스터(581)는 제1 전극층(587)에 전기적으로 접속된다. 기판(596) 위에 형성된 제1 전극층(587)과 제2 전극층(588) 사이에는 구형 입자(589)가 설치되어 있다. 각각의 구형 입자(589)는 흑색 영역(590a)과 백색 영역(590b), 및 흑색 영역(590a)과 백색 영역(590b) 주위에 액체로 채워져 있는 캐비티(594)를 포함한다. 구형 입자(589)의 둘레는 수지 등의 충전재(595)로 둘러싸여 있다. 본 실시 형태에서, 제1 전극층(587)은 화소 전극에 대응하고, 제2 전극층(588)은 공통 전극에 대응한다. 제2 전극층(588)은 박막 트랜지스터(581)와 동일한 기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 제2 전극층(588)은, 공통 접속부를 이용하여, 기판 쌍 사이에 배치되는 도전성 입자를 통해 공통 전위선과 전기적으로 접속될 수 있다.
또한, 트위스트 볼 대신에, 전기영동 소자를 이용하는 것도 가능하다. 투명한 액체, 양으로 대전된 백색 미립자 및 음으로 대전된 흑색 미립자를 봉입한 직경 10㎛ 내지 200㎛ 정도의 마이크로 캡슐을 이용한다. 제1 전극층과 제2 전극층 사이에 설치되는 마이크로 캡슐에서는, 제1 전극층과 제2 전극층에 의해 전계가 인가되면, 백색 미립자와 흑색 미립자가 서로 반대 방향으로 이동하여, 백색 또는 흑색을 표시할 수 있다. 이러한 원리를 이용하는 표시 소자는, 전기영동 표시 소자이며, 일반적으로 "전자 페이퍼"로 불린다. 전기영동 표시 소자는 액정 표시 소자보다 반사율이 높기 때문에, 보조광이 불필요해서, 소비 전력이 낮고, 어두운 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한번 표시한 상을 유지하는 것이 가능하다. 따라서, 표시 기능을 갖는 반도체 장치(간단히 표시 장치, 또는 표시 장치를 구비한 반도체 장치라고도 함)를 전원으로부터 분리한 경우에도, 표시된 상을 보존해 두는 것이 가능하게 된다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제조할 수 있다.
본 실시 형태는 다른 실시 형태에 기재한 구성과 적절히 조합하여 구현하는 것이 가능하다.
(실시 형태 9)
반도체 장치로서 발광 표시 장치의 예를 나타낸다. 표시 장치에 포함되는 표시 소자로서, 여기에서는 일렉트로 루미네센스를 이용하는 발광 소자에 대하여 설명한다. 일렉트로 루미네센스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 구별된다. 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 부른다.
유기 EL 소자에서는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각, 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 이들 캐리어(전자 및 정공)가 재결합하여, 발광성의 유기 화합물이 여기된다. 발광성의 유기 화합물이 여기 상태에서 기저 상태로 되돌아감에 따라 발광한다. 이러한 메카니즘으로 인해, 이러한 발광 소자는 전류 여기형 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자가 바인더 내에 분산되어 있는 발광층을 갖고, 발광 메카니즘은 도너(donor) 준위와 억셉터(acceptor) 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층 사이에 협지하고, 이를 또한 전극들 사이에도 협지하는 구조를 가지며, 그 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국부형 발광이다. 여기서는, 발광 소자로서 유기 EL 소자의 예를 설명한다는 점에 주목한다.
도 19는 반도체 장치의 예로서 디지털 시간 계조 구동이 적용가능한 화소 구성의 일례를 도시한다.
디지털 시간 계조 구동이 적용가능한 화소의 구성 및 동작에 대하여 설명한다. 여기에서, 1개의 화소는, 각각이 채널 형성 영역에 산화물 반도체층을 포함하는 2개의 n채널형의 트랜지스터를 포함한다.
화소(6400)는 스위칭용 트랜지스터(6401), 발광 소자 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 포함한다. 스위칭용 트랜지스터(6401)의 게이트는 주사선(6406)에 접속되고, 스위칭용 트랜지스터(6401)의 제1 전극(소스 전극 및 드레인 전극 중 하나)은 신호선(6405)에 접속되고, 스위칭용 트랜지스터(6401)의 제2 전극(소스 전극 및 드레인 전극 중 다른 하나)은 발광 소자 구동용 트랜지스터(6402)의 게이트에 접속된다. 발광 소자 구동용 트랜지스터(6402)의 게이트는 용량 소자(6403)를 통해 전원선(6407)에 접속되고, 발광 소자 구동용 트랜지스터(6402)의 제1 전극은 전원선(6407)에 접속되며, 발광 소자 구동용 트랜지스터(6402)의 제2 전극은 발광 소자(6404)의 제1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 대응한다. 공통 전극(6408)은 동일한 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
발광 소자(6404)의 제2 전극(공통 전극(6408))에는 저전원 전위가 설정된다. 저전원 전위는 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위의 관계를 만족하는 전위라는 점에 주목한다. 저전원 전위로서는, 예를 들어, GND, 0V 등이 이용될 수 있다. 고전원 전위와 저전원 전위와의 전위차를 발광 소자(6404)에 인가하고, 발광 소자(6404)에 전류를 흘려 발광 소자(6404)를 발광시킨다. 따라서, 고전원 전위와 저전원 전위와의 전위차가 발광 소자(6404)의 순방향(forward) 임계 전압 이상이 되도록 각각의 전위를 설정한다.
발광 소자 구동용 트랜지스터(6402)의 게이트 용량은 용량 소자(6403)를 대체하여 이용될 수 있으므로, 용량 소자(6403)를 생략하는 것도 가능하다. 발광 소자 구동용 트랜지스터(6402)의 게이트 용량은 채널 영역과 게이트 전극 사이에 형성될 수 있다.
전압 입력 전압 구동 방식의 경우, 발광 소자 구동용 트랜지스터(6402)의 게이트에는, 발광 소자 구동용 트랜지스터(6402)가 완전히 온 되거나 오프되도록 비디오 신호를 입력한다. 즉, 발광 소자 구동용 트랜지스터(6402)는, 선형 영역에서 동작하고; 따라서, 발광 소자 구동용 트랜지스터(6402)의 게이트에는 전원선(6407)의 전압보다 높은 전압이 인가된다. 신호선(6405)에는, (전원선 전압 + 발광 소자 구동용 트랜지스터(6402)의 Vth) 이상의 전압이 인가된다는 점에 주목한다.
디지털 시간 계조 구동 대신에 아날로그 계조 구동을 행할 경우, 신호의 입력을 변화시킴으로써, 도 19와 동일한 화소 구성을 이용할 수 있다.
아날로그 계조 구동을 행할 경우, 발광 소자 구동용 트랜지스터(6402)의 게이트에는, 발광 소자(6404)의 순방향 전압 + 발광 소자 구동용 트랜지스터(6402)의 Vth 이상의 전압이 인가된다. 발광 소자(6404)의 순방향 전압은, 원하는 휘도가 얻어지는 경우의 전압을 가리키며, 적어도 순방향 임계 전압보다 크다. 구동용 트랜지스터(6402)가 포화 영역에서 동작하도록 하는 비디오 신호를 입력하여, 발광 소자(6404)에 전류를 공급할 수 있다. 발광 소자 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는 발광 소자 구동용 트랜지스터(6402)의 게이트 전위보다 높게 설정한다. 아날로그 비디오 신호를 이용하는 경우에는, 발광 소자(6404)에 비디오 신호에 따른 전류를 공급하여, 아날로그 계조 구동을 행할 수 있다.
도 19에 나타내는 화소 구성은 이에 한정되지 않는다. 예를 들면, 도 19에 나타내는 화소에, 스위치, 저항 소자, 용량 소자, 트랜지스터, 논리 회로 등을 추가해도 좋다.
다음으로, 발광 소자의 구성에 대해서, 도 20의 (a) 내지 도 20의 (c)를 참조하여 설명한다. 여기에서는, n채널형의 발광 소자 구동용 TFT의 경우의 화소의 단면 구조를 예로서 설명한다. 도 20의 (a), 도 20의 (b) 및 도 20의 (c)에 나타낸 반도체 장치에 이용되는 발광 소자 구동용 TFT(7001, 7011 및 7021)는 각각, 화소 내에 제공되고 실시 형태 1에 나타낸 박막 트랜지스터와 마찬가지 방식으로 형성될 수 있고, 각각이 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터이다. 대안으로서, 화소 내에 제공되고 실시 형태 2 내지 실시 형태 5 중 임의의 실시 형태에 나타낸 박막 트랜지스터를 TFT(7001, 7011 및 7021)로서 이용할 수도 있다.
발광 소자의 발광을 취출하기 위해서는, 양극 및 음극 중 적어도 하나가 광을 투과시킬 필요가 있다. 기판 위에 박막 트랜지스터 및 발광 소자를 형성한다. 기판의 반대측의 면으로부터 광이 취출되는 전면 발광(top emission) 구조; 기판측의 면으로부터 광이 취출되는 배면 발광(bottom emission) 구조; 또는 기판의 반대측의 면과 기판측의 면으로부터 광이 취출되는 양면 발광 구조를 가질 수 있다. 화소 구성은 이들 발광 구조 중 어떠한 발광 구조를 갖는 발광 소자에도 적용할 수 있다.
전면 발광 구조의 발광 소자에 대해서 도 20의 (a)를 이용하여 설명한다.
도 20의 (a)는 발광 소자 구동용 TFT인 TFT(7001)가 n채널형의 TFT이고, 발광 소자(7002)로부터 양극(7005) 측으로 광이 발광되는 경우의 화소의 단면도이다. 도 20의 (a)에서는, 발광 소자(7002)의 음극(7003)이 발광 소자 구동용 TFT로서 기능하는 TFT(7001)에 전기적으로 접속되고, 음극(7003) 위에 발광층(7004) 및 양극(7005)이 순서대로 적층되어 있다. 음극(7003)은, 일함수가 작고, 광을 반사하는 도전 재료라면 다양한 도전 재료를 이용하여 형성될 수 있다. 예를 들면, Ca, Al, MgAg, AlLi 등을 이용하는 것이 바람직하다. 발광층(7004)은, 단일 층을 이용하거나 적층되어 있는 복수의 층을 이용하여 형성될 수도 있다. 복수의 층을 이용하여 발광층(7004)을 형성하는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층을 순서대로 적층하여 발광층(7004)을 형성한다. 그러나, 이들 층을 모두 설치할 필요는 없다. 양극(7005)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석산화물, 인듐 주석산화물(이하 ITO라고 함), 인듐 아연산화물 또는 산화 규소를 첨가한 인듐 주석산화물 등의 광 투광성 도전성 필름을 이용하여 형성된다.
인접 화소의 음극(7003)과 양극(7008) 사이에는, 음극(7003) 및 음극(7008)의 단부를 덮도록 격벽(7009)이 제공된다. 격벽(7009)은 폴리이미드, 아크릴 수지, 폴리아미드 또는 에폭시 수지 등의 유기 수지막, 무기 절연막 또는 폴리실록산을 이용하여 형성된다. 특히, 격벽(7009)은 감광성 수지 재료를 이용하여 형성되고, 격벽(7009)의 측벽은 연속한 곡률을 갖고 경사면으로서 형성되는 것이 바람직하다. 격벽(7009)이 감광성 수지 재료를 이용하여 형성되는 경우, 레지스트 마스크를 형성하는 단계는 생략할 수 있다.
발광 소자(7002)는, 음극(7003)과 양극(7005) 사이에 발광층(7004)을 협지하고 있는 영역에 대응한다. 도 20의 (a)에 도시한 화소의 경우, 광은, 화살표로 나타낸 바와 같이 발광 소자(7002)로부터 양극(7005)측으로 발광된다.
다음으로, 배면 발광 구조를 갖는 발광 소자에 대해서 도 20의 (b)를 이용하여 설명한다. 도 20의 (b)는 발광 소자 구동용 TFT(7011)가 n채널형의 TFT이고, 발광 소자(7012)에서 음극(7013)측으로 광이 발광되는 경우의 화소의 단면도이다. 도 20의 (b)에서는, 발광 소자 구동용 TFT(7011)에 전기적으로 접속된 투광성 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 형성되고, 음극(7013) 위에 발광층(7014) 및 양극(7015)이 순서대로 적층되어 있다. 양극(7015)이 투광성을 갖는 경우, 양극을 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 형성된다. 음극(7013)으로는, 도 20의 (a)의 경우와 마찬가지로, 음극(7013)이 일함수가 작은 도전성 재료를 이용하여 형성되는 한, 다양한 재료를 이용할 수 있다. 음극(7013)은 광을 투과할 수 있는 두께(바람직하게는, 5㎚ 내지 30㎚ 정도)를 갖도록 형성된다. 예를 들면, 20㎚의 두께를 갖는 알루미늄 막을 음극(7013)으로서 이용할 수 있다. 발광층(7014)은, 도 20의 (a)와 마찬가지로, 단일 층을 이용하거나 적층되어 있는 복수 층을 이용하여 형성될 수 있다. 양극(7015)은 광을 투과시킬 필요는 없지만, 도 20의 (a)의 경우와 마찬가지로, 투광성을 갖는 도전성 재료를 이용해서 형성될 수 있다. 차폐막(7016)으로서는, 예를 들면, 광을 반사하는 금속 등을 이용할 수 있지만, 금속막으로 한정되지는 않는다. 예를 들면, 흑색의 색소를 첨가한 수지 등을 이용할 수도 있다.
인접 화소의 도전막(7017)과 도전막(7018) 사이에는, 도전막(7017)과 도전막(7018)의 단부를 덮도록 격벽(7019)이 제공된다. 격벽(7019)은 폴리이미드, 아크릴 수지, 폴리아미드 또는 에폭시 수지 등의 유기 수지막, 무기 절연막 또는 폴리실록산을 이용하여 형성된다. 특히 격벽(7019)은, 감광성 수지 재료를 이용하여 형성되고, 격벽(7019)의 측벽은 연속한 곡률을 갖고 경사면으로서 형성되는 것이 바람직하다. 격벽(7019)이 감광성 수지 재료를 이용하여 형성하는 경우, 레지스트 마스크를 형성하는 단계는 생략할 수 있다.
발광 소자(7012)는 음극(7013) 및 양극(7015) 사이에 발광층(7014)이 협지되어 있는 영역에 대응한다. 도 20의 (b)에 도시한 화소의 경우, 광은, 화살표로 나타낸 바와 같이 발광 소자(7012)로부터 음극(7013) 측으로 발광된다.
다음으로, 양면 발광 구조를 갖는 발광 소자에 대해서 도 20의 (c)를 이용하여 설명한다. 도 20의 (c)에서는, 발광 소자 구동용 TFT(7021)에 전기적으로 접속된 투광성 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 형성되고, 음극(7023) 위에 발광층(7024) 및 양극(7025)이 순서대로 적층된다. 도 20의 (a)의 경우와 마찬가지로, 일함수가 작은 도전성 재료를 이용하여 음극(7023)이 형성되는 한, 음극(7023)은 임의의 다양한 재료를 이용하여 형성될 수 있다. 음극(7023)은 광을 투과시킬 수 있는 두께를 갖도록 형성된다. 예를 들면, 20㎚의 두께를 갖는 Al막을, 음극(7023)으로서 이용할 수 있다. 또한, 발광층(7024)은, 도 20의 (a)의 경우와 마찬가지로, 단일 층 또는 적층되어 있는 복수 층으로 형성될 수 있다. 양극(7025)은, 도 20의 (a)의 경우와 마찬가지로, 투광성 도전성 재료를 이용하여 형성될 수 있다.
인접 화소의 도전막(7027)과 도전막(7028) 사이에는, 도전막(7027)과 도전막(7028)의 단부를 덮도록 격벽(7029)이 제공된다. 격벽(7029)은 폴리이미드, 아크릴 수지, 폴리아미드 또는 에폭시 수지 등의 유기 수지막, 무기 절연막 또는 폴리실록산을 이용하여 형성된다. 특히 격벽(7029)은, 감광성 수지 재료를 이용하여 형성되고, 격벽(7029)의 측벽은 연속한 곡률을 갖고 경사면으로서 형성되는 것이 바람직하다. 격벽(7029)이 감광성 수지 재료를 이용하여 형성되는 경우, 레지스트 마스크를 형성하는 단계는 생략할 수 있다.
발광 소자(7022)는 음극(7023), 발광층(7024) 및 양극(7025)이 서로 겹치는 영역에 대응한다. 도 20의 (c)에 도시한 화소의 경우, 광은, 화살표로 나타낸 바와 같이 발광 소자(7022)로부터 양극(7025)측과 음극(7023)측 양측으로 발광된다.
여기서는, 발광 소자로서 유기 EL 소자에 대해서 설명했지만, 발광 소자로서 무기 EL 소자를 설치하는 것도 가능하다는 점에 주목한다.
발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)가 발광 소자와 접속되어 있는 예를 나타냈지만, 발광 소자 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되어 있는 구성을 이용할 수도 있다는 점에 주목한다.
반도체 장치의 구성은, 도 20의 (a) 내지 (c)에 나타낸 구성으로 한정되는 것이 아니라, 본 명세서에 개시하는 기술적 사상에 기초하여 다양한 방식으로 변형이 가능하다는 점에 주목한다.
다음으로, 반도체 장치의 일 실시 형태인 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대해서, 도 21의 (a) 및 도 21의 (b)를 이용하여 설명한다. 도 21의 (a)는, 제1 기판 위에 형성된 박막 트랜지스터 및 발광 소자가 제1 기판과 제2 기판 사이에서 밀봉재로 밀봉되어 있는 패널의 평면도이다. 도 21의 (b)는 도 21의 (a)의 H-I 라인을 따라 취해진 단면도이다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)를 둘러싸도록, 밀봉재(4505)가 제공된다. 또한, 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b) 위에 제2 기판(4506)이 설치된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는, 제1 기판(4501), 밀봉재(4505) 및 제2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉된다. 패널이 외기에 노출되지 않도록, 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름 또는 자외선 경화 수지 필름 등)이나 커버 재료로, 패널을 패키징(밀봉)하는 것이 바람직하다.
제1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는 각각, 복수의 박막 트랜지스터를 포함하며, 도 21의 (b)에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510) 및 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예로서 나타낸다.
박막 트랜지스터(4509 및 4510)로서는, 실시 형태 1 내지 5에 나타낸 산화물 반도체층을 포함하는 신뢰성이 높은 임의의 박막 트랜지스터를 이용할 수 있다. 구동 회로에 제공된 박막 트랜지스터(4509)로서, 실시 형태 1 내지 5에 나타낸 박막 트랜지스터(210, 240, 470 및 471) 중 임의의 박막 트랜지스터를 이용할 수 있다. 화소에 제공된 박막 트랜지스터(4510)로서, 실시 형태 1 내지 5에 나타낸 박막 트랜지스터(220, 460 및 461) 중 임의의 박막 트랜지스터를 이용할 수 있다. 본 실시 형태에서, 박막 트랜지스터(4509 및 4510)는 n채널형 박막 트랜지스터이다.
절연층(4544) 위에, 구동 회로용의 박막 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 겹치도록 도전층(4540)이 설치되어 있다. 도전층(4540)을 산화물 반도체층의 채널 형성 영역과 겹치도록 설치함으로써, BT 시험 전후에서의 박막 트랜지스터(4509)의 임계 전압의 변화량을 저감시킬 수 있다. 또한, 도전층(4540)의 전위는 박막 트랜지스터(4509)의 게이트 전극층의 전위와 동일해도 된다. 도전층(4540)은 제2 게이트 전극층과 마찬가지로 기능할 수도 있다. 대안으로서, 도전층(4540)의 전위는 GND 또는 0V이어도 되고, 도전층(4540)은 플로팅 상태에 있어도 된다.
또한, 박막 트랜지스터(4509 및 4510) 위에는 보호 절연층(4543)을 형성한다. 보호 절연층(4543)은 실시 형태 1에 나타낸 보호 절연층(408)과 마찬가지의 재료 및 방법을 이용하여 형성될 수 있다. 여기에서는, 보호 절연층(4543)으로서, PCVD법에 의해 질화 규소막을 형성한다.
평탄화 절연막으로서 절연층(4544)을 형성한다. 절연층(4544)은 실시 형태 1에 나타낸 평탄화 절연층(409)과 마찬가지 재료 및 방법을 이용하여 형성하면 된다. 여기에서는, 아크릴을 이용하여 절연층(4544)을 형성한다.
또한, 참조 부호(4511)는 발광 소자를 지칭한다. 발광 소자(4511)에 포함되는 화소 전극인 제1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속된다. 발광 소자(4511)의 구조는, 제1 전극층(4517), 발광층(4512), 및 제2 전극층(4513)을 포함하는 적층 구조이지만, 본 실시 형태에 나타낸 구조에 한정되지 않는다는 점에 주목한다. 발광 소자(4511)로부터 취출되는 광 방향 등에 따라, 발광 소자(4511)의 구조는 적절히 변화시킬 수 있다.
격벽(4520)은 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성된다. 특히, 격벽(4520)은 감광성의 재료를 이용하여 형성되고, 개구부가 제1 전극층(4517) 위에 형성되어, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되도록 하는 것이 바람직하다.
발광층(4512)은 단일 층 또는 적층되어 있는 복수 층을 이용하여 형성될 수 있다.
발광 소자(4511)에, 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화 규소막, 질화 산화 규소막, DLC막 등이 형성될 수 있다.
또한, 각종 신호 및 전위는, FPC(4518a 및 4518b)으로부터 신호선 구동 회로(4503a 및 4503b), 주사선 구동 회로(4504a 및 4504b) 또는 화소부(4502)에 공급된다.
접속 단자 전극(4515)은 발광 소자(4511)에 포함되는 제1 전극층(4517)과 동일한 도전막으로부터 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509)에 포함되는 소스 전극층 및 드레인 전극층과 동일한 도전막을 이용하여 형성된다.
접속 단자 전극(4515)은 이방성 도전막(4519)을 통해 FPC(4518a)의 단자에 전기적으로 접속된다.
발광 소자(4511)로부터의 광 취출 방향에 위치하는 제2 기판은 투광성을 가질 필요가 있다. 그 경우에는, 글래스판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름 등의 투광성 재료를 이용한다.
충전재(4507)로서는 질소나 아르곤 등의 불활성 가스 이외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있다. 예를 들어, PVC(폴리(비닐 클로라이드)), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리(비닐 부티랄)) 또는 EVA(비닐 아세테이트를 갖는 에틸렌의 공중합체)를 이용할 수 있다. 예를 들어, 충전재로서 질소를 이용한다.
필요하다면, 발광 소자의 발광면에, 편광판, 원 편광판(타원 편광판을 포함함), 위상차판(1/4판 또는 1/2판) 또는 컬러 필터 등의 광학 필름을 적절히 설치하여도 된다. 또한, 편광판 또는 원 편광판에 반사 방지막을 설치하여도 된다. 예를 들면, 섬광(glare)을 저감시키도록 표면의 요철에 의해 반사광을 확산시키는 안티 글래어 처리를 실시할 수 있다.
신호선 구동 회로만 또는 그 일부, 또는 주사선 구동 회로 또는 그 일부를 별도로 형성하여 실장해도 된다는 점에 주목한다. 본 실시 형태는 도 21의 (a) 및 도 21의 (b)에 나타낸 구성에 한정되지는 않는다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제조할 수 있다.
본 실시 형태는 다른 실시 형태에 기재한 구성과 적절히 조합하여 구현하는 것이 가능하다.
(실시 형태 10)
본 명세서에 개시된 반도체 장치는 전자 페이퍼에 적용될 수 있다. 전자 페이퍼는 데이터를 표시하는 것이라면 모든 분야의 전자 기기에 이용하는 것이 가능하다. 예를 들면, 전자 페이퍼는, 전자서적(e-book reader)(전자 북), 포스터(poster), 전철 등의 운송 수단 내의 광고, 또는 신용 카드 등의 각종 카드의 표시 등에 적용될 수 있다. 전자 기기의 일례를 도 22에 나타낸다.
도 22는 전자 서적(2700)의 일례를 나타낸다. 예를 들면, 전자 서적(2700)은 2개의 하우징, 하우징(2701)과 하우징(2703)을 포함한다. 하우징(2701)과 하우징(2703)은 힌지(hinge)(2711)에 의해 결합되어, 힌지(2711)를 축으로 하여 전자 서적(2700)이 개폐될 수 있다. 이러한 구성에 의해, 전자 서적(2700)은 페이퍼 북과 같은 동작을 행하는 것이 가능하게 된다.
하우징(2701) 및 하우징(2703)에는 표시부(2705) 및 표시부(2707)가 각각 포함되어 있다. 표시부(2705) 및 표시부(2707)는, 하나의 화상을 표시하여도 되고 서로 다른 화상을 표시하여도 된다. 표시부(2705) 및 표시부(2707)가 서로 다른 화상을 표시하는 경우에, 예를 들면 우측의 표시부(도 22에서는 표시부(2705))에는 텍스트를 표시하고, 좌측의 표시부(도 22에서는 표시부(2707))에는 그래픽을 표시할 수 있다.
도 22는 하우징(2701)이 조작부 등을 구비한 예를 나타낸다. 예를 들면, 하우징(2701)은 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 넘길 수 있다. 하우징의 표시부와 동일한 면에 키보드, 포인팅 디바이스 등을 구비하여도 된다는 점에 주목한다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하여도 된다. 또한, 전자 서적(2700)은 전자 사전의 기능을 가질 수 있다.
또한, 전자 서적(2700)은 무선으로 데이터를 송수신할 수 있는 구성을 가질 수 있다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고 다운로드하는 것도 가능하다.
(실시 형태 11)
본 명세서에 개시하는 반도체 장치는 여러 가지 전자 기기(게임 기기도 포함함)에 적용될 수 있다. 전자 기기의 예로는, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화 또는 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 빠찡꼬 기기 등의 대형 게임기 등을 들 수 있다.
도 23의 (a)는 텔레비전 장치(9600)를 나타낸다. 텔레비전 장치(9600)에서는, 하우징(9601)에 표시부(9603)가 포함되어 있다. 표시부(9603)는 영상을 표시하는 것이 가능하다. 여기서는, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비전 장치(9600)는 하우징(9601)의 조작 스위치나, 별개의 리모콘 제어기(9610)에 의해 동작될 수 있다. 리모콘 제어기(9610)의 조작 키(9609)에 의해, 채널을 전환하고 음량을 제어할 수 있어, 표시부(9603)에 표시되는 영상을 제어할 수 있다. 또한, 리모콘 제어기(9610)에, 리모콘 제어기(9610)로부터 출력되는 데이터를 표시하는 표시부(9607)를 설치하여도 된다.
텔레비전 장치(9600)가 수신기, 모뎀 등을 구비하고 있다는 점에 주목한다. 수신기를 이용함으로써 일반 TV 방송을 수신할 수 있다. 또한, 표시 장치가 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속하는 경우, 한 방향(송신자로부터 수신자에게) 또는 쌍방향(송신자와 수신자 사이 또는 수신자 끼리) 정보 통신을 행하는 것도 가능하다.
도 23의 (b)는 디지털 포토 프레임(9700)을 나타낸다. 예를 들면, 디지털 포토 프레임(9700)에서는, 하우징(9701)에 표시부(9703)가 포함되어 있다. 표시부(9703)는 각종 화상을 표시하는 것이 가능하다. 예를 들면, 표시부(9703)는 디지털 카메라 등으로 촬영한 화상 데이터를 표시하여, 통상적인 포토 프레임으로서 기능시킬 수 있다.
디지털 포토 프레임(9700)은 조작부, 외부 접속부(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하고 있다는 점에 주목한다. 이들 구성은 표시부와 동일한 면에 제공될 수 있지만, 측면이나 이면에 구비하는 것이 디자인 심미성을 위해 바람직하다. 예를 들면, 디지털 포토 프레임(9700)의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 저장한 메모리를 삽입하여, 화상을 표시부(9703)에 표시시킬 수 있다.
디지털 포토 프레임(9700)은 무선으로 데이터를 송수신할 수 있다. 무선 통신을 통해, 원하는 화상 데이터가 로딩되어 표시될 수 있다.
도 24의 (a)는 휴대형 게임 기기이며, 휴대형 게임 기기가 개폐 가능하도록 연결부(9893)에 의해 접속되어 있는 하우징(9881)과 하우징(9891)의 2개의 하우징으로 이루어져 있다. 하우징(9881) 및 하우징(9891)에는 표시부(9882) 및 표시부(9883)가 각각 포함되어 있다. 또한, 도 24의 (a)의 휴대형 게임 기기는, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새나 적외선을 측정하는 기능을 포함함) 및 마이크로폰(9889)) 등을 구비하고 있다. 휴대형 게임 기기의 구성은 상기 구성에 한정되지 않고, 적어도 본 명세서에 개시되어 있는 반도체 장치를 구비한 다른 구성을 적용할 수 있다는 것은 두말할 나위 없다. 휴대형 게임 기기는 기타 부속 설비를 적절히 포함할 수 있다. 도 24의 (a)에 도시하는 휴대형 게임 기기는, 기록 매체에 저장된 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 및 다른 휴대형 게임 기기와 무선 통신으로 데이터를 공유하는 기능을 갖는다. 도 24의 (a)에 나타낸 휴대형 게임 기기의 기능은 상술된 것들에 한정되지 않고, 휴대형 게임 기기는 다양한 기능을 가질 수 있다는 점에 주목한다.
도 24의 (b)는 대형 게임 기기인 슬롯 머신(slot machine)(9900)을 나타낸다. 슬롯 머신(9900)에는, 하우징(9901)에 표시부(9903)가 포함되어 있다. 또한, 슬롯 머신(9900)은, 스타트 레버(lever)나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 포함한다. 슬롯 머신(9900)의 구성은 상기에 한정되지 않고, 적어도 본 명세서에 개시된 반도체 장치를 구비한 다른 구성을 적용할 수도 있다. 슬롯 머신(9900)은 기타 부속 설비를 적절히 포함할 수 있다.
도 25의 (a)는 휴대형 컴퓨터를 나타내는 사시도이다.
도 25의 (a)의 휴대형 컴퓨터에서는, 상부 하우징(9301)과 하부 하우징(9302)을 접속시키는 힌지부를 닫음으로써, 표시부(9303)를 갖는 상부 하우징(9301)과 키보드(9304)를 갖는 하부 하우징(9302)을 서로 겹칠 수 있다. 도 25의 (a)에 나타낸 휴대형 컴퓨터는 운반이 편리할 수 있다. 또한, 키보드를 이용하여 데이터를 입력하는 경우에는, 힌지부를 개방하여 사용자가 표시부(9303)를 보면서 데이터를 입력할 수 있다.
하부 하우징(9302)은 키보드(9304) 이외에도, 입력을 행할 수 있는 포인팅 디바이스(9306)를 포함한다. 표시부(9303)가 터치 입력 패널인 경우에는, 사용자는 표시부의 일부를 터치함으로써 데이터를 입력할 수 있다. 하부 하우징(9302)은 CPU나 하드 디스크 등의 연산 기능부를 포함한다. 또한, 하부 하우징(9302)은 다른 기기, 예를 들면, USB의 통신 규격에 준거한 통신 케이블이 삽입되는 외부 접속 포트(9305)를 포함한다.
상부 하우징(9301)은, 표시부(9307)를 포함하고, 상부 하우징(9301) 내부를 향해 슬라이드시켜 내부에 표시부(9307)를 수납할 수 있어, 넓은 표시 화면을 실현할 수 있다. 또한, 사용자는, 상부 하우징(9301) 내에 수납할 수 있는 표시부(9307)의 화면의 각도를 조절할 수 있다. 상부 하우징(9301) 내에 수납할 수 있는 표시부(9307)가 터치 패널이라면, 사용자는 표시부의 일부를 터치함으로써 데이터를 입력할 수 있다.
표시부(9303) 또는 수납가능한(stowable) 표시부(9307)는, 액정 표시 패널 또는 유기 발광 소자, 무기 발광 소자 등을 이용하는 발광 표시 패널 등의 영상 표시 장치를 이용하여 형성된다.
또한, 도 25의 (a)의 휴대형 컴퓨터는, 수신기 등을 구비하고 있고, TV 방송을 수신하여 영상을 표시부에 표시할 수 있다. 상부 하우징(9301)과 하부 하우징(9302)을 접속시키는 힌지부가 닫혀있는 동안, 표시부(9307)를 슬라이드시켜 표시부(9307)의 전체 화면을 노출시키면, 사용자가 TV 방송을 볼 수도 있다. 이 경우에는, 힌지부를 개방하지 않으며 표시부(9303)에 표시를 행하지 않는다. 또한, TV 방송을 표시하는 회로만을 기동한다. 따라서, 최소한으로 전력이 소모될 수 있어, 배터리 용량이 한정된 휴대형 컴퓨터에 유용하다.
도 25의 (b)는 손목 시계와 같이 사용자의 팔에 착용 가능한 휴대 전화의 일례의 사시도이다.
이 휴대 전화는, 적어도 전화 기능을 포함하는 통신 장치 및 배터리를 포함하는 본체; 본체를 팔에 착용하기 위한 밴드부(9204); 팔에 고정하기 위해 밴드부(9204)를 조절하는 조절부(9205); 표시부(9201); 스피커(9207); 및 마이크(9208)로 형성된다.
또한, 본체는 조작 스위치(9203)를 포함한다. 조작 스위치(9203)는, 예를 들어, 전원 스위치, 표시 전환 스위치, 촬상 개시 지시용 스위치로서 기능하는 것 외에도, 누르면 인터넷용 프로그램을 기동시키는 스위치 등으로서 기능할 수 있고, 각 기능을 가질 수도 있다.
손가락이나 입력 펜으로 표시부(9201)를 터치, 조작 스위치(9203)의 조작, 또는 마이크(9208)에의 음성 입력에 의해 사용자는 이 휴대 전화에 데이터를 입력할 수 있다. 도 25의 (b)에서는, 표시부(9201)에 표시 버튼(9202)이 표시되어 있다. 사용자는 손가락 등으로 표시 버튼(9202)을 터치함으로써 데이터를 입력할 수 있다.
또한, 본체는, 카메라 렌즈를 통해 결상되는 피사체상을 전자 화상 신호로 변환하는 기능을 갖는 촬상 수단을 포함하는 카메라부(9206)를 포함한다. 카메라부는 반드시 설치할 필요는 없다는 점에 주목한다.
또한, 도 25의 (b)에 도시하는 휴대 전화는, TV 방송의 수신기 등을 구비하고, TV 방송을 수신하여 영상을 표시부(9201)에 표시할 수 있다. 또한, 휴대 전화는 메모리 등의 기억 장치 등을 구비하고, TV 방송을 메모리에 녹화할 수 있다. 도 25의 (b)에 도시하는 휴대 전화는, GPS 등의 위치 정보를 수집하는 기능을 갖고 있어도 좋다.
액정 표시 패널, 유기 발광 소자, 무기 발광 소자 등을 이용하는 발광 표시 패널 등의 영상 표시 장치가 표시부(9201)로서 이용된다. 도 25의 (b)에 도시하는 휴대 전화는, 소형이고 경량이기 때문에, 배터리 용량이 한정되어 있다. 상기 이유로, 표시부(9201)용 표시 장치로서, 저소비 전력으로 구동할 수 있는 패널을 이용하는 것이 바람직하다.
또한, 도 25의 (b)는 팔에 착용하는 전자 기기를 도시했지만, 이 실시 형태는 전자 기기가 휴대할 수 있는 것이면 그에 한정되지 않는다.
(실시 형태 12)
본 실시 형태에서는, 반도체 장치의 일 형태로서, 실시 형태 1 내지 5 중 임의의 실시 형태에 나타내는 박막 트랜지스터를 각각 포함하는 표시 장치의 예를 도 26 내지도 39를 이용하여 설명한다. 본 실시 형태에서는, 각각 표시 소자로서 액정 소자를 이용한 액정 표시 장치의 예를 도 26 내지 도 39를 참조하여 설명한다. 실시 형태 1 내지 5 중 임의의 실시 형태에 나타낸 박막 트랜지스터는 TFT(628 및 629)로서 이용될 수 있다. TFT(628 및 629)는, 실시 형태 1 내지 5 중 임의의 실시 형태에 나타낸 것과 마찬가지의 공정을 통해 제조될 수 있고, 전기 특성이 우수하며 신뢰성이 높다.
우선, VA(Vertical Alignment)형의 액정 표시 장치에 대해서 설명한다. VA는 액정 디스플레이의 액정 분자의 배향을 제어하는 방법이다. VA형의 액정 표시 장치에서는, 전압이 인가되지 않은 경우에 패널면에 대하여 액정 분자가 수직 방향으로 배향된다. 본 실시 형태에서는, 특히, 화소가 몇개의 영역(서브 픽셀)으로 분할되고, 액정 분자는 각 영역에서 상이한 방향으로 배향된다. 이것을 멀티 도메인 또는 멀티 도메인 설계라고 한다. 이하의 설명에서는, 멀티 도메인 설계의 액정 표시 장치에 대해서 설명한다.
도 27 및 도 28은 각각 화소 전극 및 대향 전극을 나타낸다. 도 27은 화소 전극이 형성되는 기판측의 평면도이다. 도 26은 도 27의 단면선 E-F를 따라 취해진 단면 구조를 나타낸다. 또한, 도 28은 대향 전극이 형성되는 기판측의 평면도이다. 이하의 설명에서는 이들 도면을 참조하여 설명한다.
도 26에서는, TFT(628), 그 TFT(628)에 접속하는 화소 전극층(624), 및 축적용량부(630)가 형성된 기판(600)과, 대향 전극층(640) 등이 제공되는 대향 기판(601)이 서로 겹치고 있고, 기판(600)과 대향 기판(601) 사이에 액정이 주입된다.
대향 기판(601)에는 착색막(636) 및 대향 전극층(640)이 제공되고, 대향 전극층(640)에는 돌기(644)가 형성된다. 화소 전극층(624) 위에는 배향막(648)이 형성되고, 대향 전극층(640) 및 돌기(644) 위에는 마찬가지로 배향막(646)이 형성된다. 기판(600)과 대향 기판(601) 사이에는 액정층(650)이 형성된다.
기판(600) 위에는, TFT(628), 그 TFT(628)에 접속되는 화소 전극층(624), 및 축적용량부(630)가 형성된다. 화소 전극층(624)은, TFT(628), 배선(616), 및 축적용량부(630)를 덮는 절연막(620) 및 절연막(621)을 관통하고, 또한 절연막(620) 및 절연막(621)을 덮는 절연막(622)을 관통하는 컨택트 홀(623)을 통해, 배선(618)과 접속한다. TFT(628)로서 실시 형태 1 내지 5 중 임의의 실시 형태에 나타내는 박막 트랜지스터를 적절히 이용할 수 있다. 또한, 축적용량부(630)는, TFT(628)의 게이트 배선(602)과 동시에 형성된 제1 용량 배선(604), 제1 게이트 절연막(606a), 제2 게이트 절연막(606b), 배선(616 및 618)과 동시에 형성된 제2 용량 배선(617)을 포함한다.
화소 전극층(624), 액정층(650) 및 대향 전극(640)이 서로 중첩함으로써, 액정 소자가 형성된다.
도 27은 기판(600) 위의 평면 구조를 나타낸다. 화소 전극층(624)은 실시 형태 1에 나타낸 재료를 이용해서 형성된다. 화소 전극층(624)에는 슬릿(625)을 설치한다. 슬릿(625)은 액정의 배향을 제어하기 위해 설치된다.
도 27에 나타내는 TFT(629), 그 TFT(629) 접속되는 화소 전극(626) 및 축적용량부(631)는 각각, TFT(628), 화소 전극층(624) 및 축적용량부(630)와 마찬가지 방식으로 형성할 수 있다. TFT(628)와 TFT(629) 모두는 배선(616)과 접속하고 있다. 액정 표시 패널의 1 화소는 화소 전극층(624 및 626)을 포함한다. 화소 전극층(624 및 626)은 서브 픽셀을 구성한다.
도 28은 대향 기판측의 구조를 나타낸다. 대향 전극층(640)은 화소 전극층(624)과 마찬가지의 재료를 이용해서 형성하는 것이 바람직하다. 대향 전극(640) 위에는 액정의 배향을 제어하는 돌기(644)가 형성되어 있다. 도 28에서는, 기판(600) 위에 형성된 화소 전극층(624 및 626)을 쇄선으로 나타내고, 대향 전극층(640) 및 화소 전극층(624 및 626)은 서로 겹쳐 있다는 점에 주목한다.
도 29는 화소 구조의 등가 회로를 나타낸다. TFT(628 및 629)는 모두 게이트 배선(602) 및 배선(616)과 접속하고 있다. 이 경우, 용량 배선(604)과 용량 배선(605)의 전위를 서로 다르게 하는 경우, 액정 소자(651 및 652)의 동작을 상이하게 할 수 있다. 즉, 용량 배선(604 및 605)의 전위를 개별로 제어함으로써 액정의 배향을 정밀하게 제어해서 시야각을 넓힌다.
슬릿(625)을 설치한 화소 전극층(624)에 전압을 인가하면, 슬릿(625)의 근방에는 전계의 왜곡(경사 전계)이 발생한다. 슬릿(625)과 대향 기판(601)측의 돌기(644)를 교대로 배열하여, 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어함으로써, 액정의 배향 방향이 장소에 따라 변화한다. 즉, 멀티 도메인에 의해 액정 표시 패널의 시야각이 넓어진다.
다음으로, 상술한 장치와 다른 VA형의 액정 표시 장치에 대해서 도 30 내지 도 33을 이용하여 설명한다.
도 30과 도 31은 VA형 액정 표시 패널의 화소 구조를 나타낸다. 도 31은 기판(600)의 평면도이다. 도 30은 도 31의 단면선 Y-Z를 따라 취해진 단면도를 나타낸다.
이러한 화소 구조에서는, 1 화소에 복수의 화소 전극이 설치되고, 각각의 화소 전극에 TFT가 접속된다. 복수의 TFT는 상이한 게이트 신호에 의해 구동된다. 즉, 멀티 도메인 화소의 개개의 화소 전극에 인가되는 신호를 서로 독립적으로 제어할 수 있다.
화소 전극층(624)은 절연막(620, 621 및 622)을 관통하는 컨택트 홀(623)에서, 배선(618)을 통해 TFT(628)와 접속하고 있다. 화소 전극(626)은 절연막(620, 621 및 622)을 관통하는 컨택트 홀(627)에서, 배선(619)을 통해 TFT(629)와 접속하고 있다. TFT(628)의 게이트 배선(602)은 TFT(629)의 게이트 배선(603)과 구별되어, 서로 다른 게이트 신호가 공급될 수 있다. 한편, 데이터선으로서 기능하는 배선(616)은 TFT(628 및 629)에 의해 공유된다. TFT(628 및 629)로서 실시 형태 1 내지 5 중 임의의 실시 형태에 나타내는 박막 트랜지스터를 적절히 이용할 수 있다. 게이트 배선(602), 게이트 배선(603) 및 용량 배선(690) 위에는 제1 게이트 절연막(606a) 및 제2 게이트 절연막(606b)이 형성된다는 점에 주목한다.
화소 전극층(624)의 형상은 화소 전극(626)의 형상과는 서로 다르다. 화소 전극층(624)은 V자형으로 넓어지는 화소 전극층(624)의 외측을 둘러싸도록 형성된다. 화소 전극층(624 및 626)에 인가되는 전압을 TFT(628 및 629)와는 다르게 함으로써 액정의 배향을 제어한다. 도 33은 화소 구조의 등가 회로를 나타낸다. TFT(628)는 게이트 배선(602)과 접속하고, TFT(629)는 게이트 배선(603)과 접속하고 있다. TFT(628 및 629) 모두는 배선(616)과 접속하고 있다. 배선(602 및 603)에 상이한 게이트 신호를 공급하는 경우, 액정 소자(651 및 652)의 동작이 변화할 수 있다. 즉, TFT(628 및 629)의 동작은 액정 소자(651 및 652)의 액정의 배향을 정밀하게 제어하도록 개별적으로 제어되어 시야각이 넓어진다.
대향 기판(601)에는 착색막(636) 및 대향 전극층(640)이 설치된다. 또한, 착색막(636)과 대향 전극층 (640) 사이에는 평탄화막(637)이 형성되어, 액정의 배향 흐트러짐을 방지하고 있다. 도 32는 대향 기판측의 구조를 나타낸다. 대향 전극(640)은 다른 화소에 의해 공유되어 있는 전극이고, 슬릿(641)이 형성되어 있다. 슬릿(641)과, 화소 전극층(624 및 626)측의 슬릿(625)을 교대로 배열하여, 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어할 수 있다. 따라서, 액정의 배향은 상이한 장소에서 서로 다를 수 있어, 시야각이 넓어진다. 도 32에서, 기판(600) 위에 형성되는 화소 전극층(624 및 626)은 쇄선으로 나타내고, 대향 전극층(640)과 화소 전극층(624 및 626)은 서로 겹쳐 있다는 점에 주목한다.
화소 전극층(624) 및 화소 전극층(626) 위에는 배향막(648)이 형성되고, 대향 전극층(640)에는 배향막(646)이 마찬가지로 설치되어 있다. 기판(600)과 대향 기판(601) 사이에는 액정층(650)이 형성된다. 화소 전극층(624), 액정층(650) 및 대향 전극층(640)은 서로 겹쳐 제1 액정 소자를 형성한다. 화소 전극층(626), 액정층(650) 및 대향 전극층(640)은 서로 겹쳐 제2 액정 소자를 형성한다. 도 30 내지 도 33에 나타낸 표시 패널의 화소 구조는, 제1 액정 소자와 제2 액정 소자가 1 화소 내에 제공되어 있는 멀티 도메인 구조이다.
다음으로, 횡전계 방식의 액정 표시 장치에 대해서 설명한다. 횡전계 방식에서는, 셀내의 액정 분자에 대하여 수평 방향으로 전계를 인가함으로써, 액정을 구동시켜 계조를 표현한다. 이 방식에 따르면, 시야각을 약 180도까지 넓힐 수 있다. 이하의 설명에서는, 횡전계 방식의 액정 표시 장치에 대해서 설명한다.
도 34에서는, 전극층(607), TFT(628) 및 그 TFT(628)에 접속되는 화소 전극(624)이 형성된 기판(600)이 대향 기판(601)과 겹쳐 있고, 기판(600)과 대향 기판(601) 사이에 액정이 주입된다. 대향 기판(601)에는 착색층(636), 평탄화막(637) 등이 제공된다. 대향 기판(601)측에는 대향 전극이 제공되어 있지 않다는 점에 주목한다. 또한, 기판(600)과 대향 기판(601) 사이에 배향막(646 및 648)을 사이에 두고 액정층(650)이 형성된다.
기판(600) 위에는, 전극층(607) 및 그 전극층(607)에 접속되는 용량 배선(604) 및 TFT(628)가 형성된다. 용량 배선(604)은 TFT(628)의 게이트 배선(602)과 동시에 형성될 수 있다. TFT(628)로서 실시 형태 1 내지 5 중 임의의 실시 형태에 나타낸 박막 트랜지스터를 이용할 수 있다. 전극층(607)은 실시 형태 1 내지 5 중 임의의 실시 형태에 나타낸 화소 전극층과 마찬가지의 재료를 이용하여 형성된다. 전극층(607)은 거의 화소 형태로 구획된다. 전극층(607) 및 용량 배선(604) 위에는 제1 게이트 절연막(606a) 및 제2 게이트 절연막(606b)이 형성된다는 점에 주목한다.
TFT(628)의 배선(616 및 618)은 제1 게이트 절연막(606a) 및 제2 게이트 절연막(606b) 위에 형성된다. 배선(616)은 비디오 신호를 이동시키는 데이터선이고, 액정 표시 패널에서 한 방향으로 연장되며, TFT(628)의 소스 영역 또는 드레인 영역과 접속하고, 소스 및 드레인 전극 중 하나로서도 기능한다. 배선(618)은 소스 및 드레인 전극 중 다른 하나로서 기능하고, 화소 전극층(624)과 접속한다.
배선(616 및 618) 위에 절연막(620) 및 절연막(621)이 형성된다. 절연막(621) 위에는, 절연막(620) 및 절연막(621)에 형성되는 컨택트 홀(623)을 통해 배선(618)에 접속되도록 화소 전극층(624)이 형성된다. 화소 전극층(624)은 실시 형태 1 내지 5 중 임의의 실시 형태에 나타낸 화소 전극과 마찬가지의 재료를 이용해서 형성된다.
이러한 방식으로, 기판(600) 위에, TFT(628)와, 그 TFT(628에 접속되는 화소 전극층(624)이 형성된다. 축적 용량은 전극층(607)과 화소 전극층(624)에 의해 형성된다는 점에 주목한다.
도 35는 화소 전극의 구성을 나타내는 평면도이다. 도 34는 도 35의 단면선 O-P를 따라 취해진 단면 구조를 나타낸다. 화소 전극층(624)에는 슬릿(625)이 설치된다. 슬릿(625)은 액정의 배향을 제어하기 위해 설치된다. 이 경우, 전극층(607)과 화소 전극층(624) 사이에서 전계가 발생된다. 전극층(607)과 화소 전극층(624) 사이에 형성된 제1 게이트 절연막(606a) 및 제2 게이트 절연막(606b)의 두께는 50㎚ 내지 200㎚로서, 2㎛ 내지 10㎛인 액정층의 두께보다 충분히 얇다. 따라서, 실질적으로 기판(600)에 평행(수평 방향)하게 전계가 발생된다. 이 전계에 의해 액정의 배향이 제어된다. 기판과 대략 평행한 방향의 전계를 이용해서 액정 분자를 수평으로 회전시킨다. 이 경우, 액정 분자는 어느 상태에서도 수평으로 배열되기 때문에, 시야각에 의한 콘트라스트 등의 영향이 적고, 시야각이 넓어진다. 또한, 전극층(607)과 화소 전극층(624)은 모두 투광성의 전극이므로, 개구율을 향상시킬 수 있다.
다음으로, 횡전계 방식의 액정 표시 장치의 다른 일례에 대해서 설명한다.
도 36과 도 37은 IPS형의 액정 표시 장치의 화소 구조를 나타낸다. 도 37은 평면도이다. 도 36은 도 37의 단면선 V-W를 따라 취해진 단면 구조를 나타낸다. 이하의 설명에서는 이 양 도면을 참조하여 설명한다.
도 36에서는, TFT(628) 및 그 TFT(628)에 접속되는 화소 전극층(624)이 형성된 기판(600)이, 대향 기판(601)과 겹쳐 있고, 기판(600)과 대향 기판(601) 사이에는 액정이 주입되어 있다. 대향 기판(601)은 착색막(636), 평탄화막(637) 등이 형성되어 있다. 대향 적극은 대향 기판(601)측에는 설치되어 있지 않다는 점에 주목한다. 기판(600)과 대향 기판(601) 사이에, 배향막(646 및 648)을 사이에 두고 액정층(650)이 형성된다.
기판(600) 위에는, 공통 전위선(609) 및 TFT(628)가 형성된다. 공통 전위선(609)은 TFT(628)의 게이트 배선(602)과 동시에 형성될 수 있다. TFT(628)로서, 실시 형태 1 내지 5 중 임의의 실시 형태에 나타낸 박막 트랜지스터를 이용할 수 있다.
제1 게이트 절연막(606a) 및 제2 게이트 절연막(606b) 위에는 TFT(628)의 배선(616 및 618)이 형성된다. 배선(616)은 비디오 신호를 이동시키는 데이터선이고, 액정 표시 패널에서 한 방향으로 연장되고, TFT(628)의 소스 영역 또는 드레인 영역과 접속하고, 소스 및 드레인 전극 중 하나로서 기능한다. 배선(618)은 소스 및 드레인 전극 중 다른 하나로서도 기능하고, 화소 전극층(624)과 접속한다.
배선(616 및 618) 위에는 절연막(620) 및 절연막(621)이 형성된다. 절연막(620) 및 절연막(621) 위에는, 절연막(620) 및 절연막(621)에 형성되는 컨택트 홀(623)을 통해 배선(618)에 접속되도록 화소 전극층(624)이 형성된다. 화소 전극층(624)은 실시 형태 1 내지 5 중 임의의 실시 형태에 나타낸 화소 전극과 마찬가지의 재료를 이용해서 형성된다. 도 37에 도시한 바와 같이, 화소 전극층(624)은, 화소 전극층(624)과, 공통 전위선(609)과 동시에 형성된 빗형(comb-like) 전극이 횡전계를 발생시킬 수 있도록 형성된다는 점에 주목한다. 또한, 화소 전극층(624)은, 화소 전극층(624)의 빗살 무늬(comb-teeth)의 부분과, 공통 전위선(609)과 동시에 형성된 빗형 전극이 교대로 배열되도록 형성된다.
화소 전극층(624)에 인가되는 전위와 공통 전위선(609)의 전위 사이에 발생된 전계에 의해 액정의 배향이 제어된다. 이 기판과 대략 평행한 방향의 전계를 이용해서 액정 분자를 수평으로 회전시킨다. 이 경우, 액정 분자는 어느 상태에서도 수평으로 배열되기 때문에, 시야각에 의한 콘트라스트 등의 영향이 적어, 시야각이 넓어진다.
이러한 방식으로, 기판(600) 위에는, TFT(628) 및 그 TFT(628)에 접속되는 화소 전극층(624)이 형성된다. 축적 용량은 제1 게이트 절연막(606a), 제2 게이트 절연막(606b), 공통 전위선(609) 및 용량 전극(615)으로 형성된다. 용량 전극(615)과 화소 전극층(624)은 컨택트 홀(633)을 통해 서로 접속되어 있다.
다음으로, TN형의 액정 표시 장치의 형태에 대해서 설명한다.
도 38과 도 39는 TN형의 액정 표시 장치의 화소 구조를 나타낸다. 도 39는 평면도이다. 도 38은 도 39의 단면선 K-L을 따라 취해진 단면 구조를 나타낸다. 이하의 설명에서는 이 양 도면을 참조하여 설명한다.
화소 전극층(624)은 절연막(620) 및 절연막(621)에 형성된 컨택트 홀(623)에 의해, 배선(618)을 통해 TFT(628)와 접속되어 있다. 데이터선으로서 기능하는 배선(616)은 TFT(628)와 접속되어 있다. TFT(628)로서 실시 형태 1 내지 5 중 임의의 실시 형태에 나타낸 TFT를 이용할 수 있다.
화소 전극층(624)은 실시 형태 1 내지 5 중 임의의 실시 형태에 나타내는 화소 전극을 이용해서 형성되어 있다. TFT(628)의 게이트 배선(602)과 동시에 용량 배선(604)이 형성될 수 있다. 게이트 배선(602)과 용량 배선(604) 위에는 제1 게이트 절연막(606a) 및 제2 게이트 절연막(606b)이 형성된다. 축적 용량은 제1 게이트 절연막(606a), 제2 게이트 절연막(606b), 용량 배선(604) 및 용량 전극(615)으로 형성된다. 용량 전극(615) 및 화소 전극층(624)은 컨택트 홀(633)을 통해 서로 접속되어 있다.
대향 기판(601)에는, 착색막(636) 및 대향 전극층(640)이 형성되어 있다. 착색막(636)과 대향 전극층(640) 사이에는 평탄화막(637)이 형성되어, 액정의 배향 흐트러짐을 방지하고 있다. 화소 전극층(624)과 대향 전극층(640) 사이에 배향막(646 및 648)을 사이에 두고 액정층(650)이 형성되어 있다.
화소 전극층(624), 액정층(650) 및 대향 전극층(640)이 서로 겹침으로써, 액정 소자가 형성된다.
기판(600)측에 착색막(636)을 형성해도 된다. 기판(600)의 박막 트랜지스터가 형성되어 있는 면과는 반대 면에 편광판을 부착하고, 대향 기판(601)의 대향 전극층(640)이 형성되어 있는 면과 반대 면에, 편광판을 부착할 수 있다.
이상의 공정에 의해, 표시 장치로서 액정 표시 장치를 제작할 수 있다. 본 실시 형태의 액정 표시 장치 각각은 개구율이 높다.
본 명세서는 2009년 7월 18일에 일본 특허청에 출원된 일본 특허 출원 번호 제2009-169602호에 기초하며, 그 전체 내용은 본원에 참조로서 원용된다.
10: 펄스 출력 회로
11, 12, 13, 14, 15: 배선
21, 22, 23, 24, 25: 입력 단자
26, 27: 출력 단자
31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41, 42, 43: 트랜지스터
51, 52, 53: 전원선
61, 62: 기간
90: 차광부
101: 게이트 전극층
105: 도전막
106: 레지스트 마스크
111: 게이트 전극층
200: 기판
203: 보호 절연층
204: 평탄화 절연층
210: 박막 트랜지스터
216: 산화물 절연층
217: 도전층
220: 박막 트랜지스터
224: 컨택트 홀
227: 화소 전극층
230: 용량 배선층
231: 용량 전극
232: 게이트 배선층
233: 산화물 반도체층
234: 소스 배선
235: 단자 전극
236, 237: 금속 배선층
238: 게이트 배선층
240: 박막 트랜지스터
241, 242: 금속 배선층
250: 용량 배선층
252: 산화물 반도체층
400: 기판
401: 게이트 전극층
404: 금속 도전막
405, 406: 도전층
407: 산화물 절연막
408: 보호 절연층
409: 평탄화 절연층
410, 411, 412: 레지스트 마스크
413: 산화물 반도체막
415: 도전층
430: 산화물 반도체층
431, 432: 고저항 드레인 영역
433: 산화물 반도체층
434: 채널 형성 영역
438, 439: 돌출 영역
451: 게이트 전극층
452: 컨택트 홀
453, 454: 산화물 반도체층
456: 화소 전극층
458, 459: 산화물 반도체층
460, 461, 470, 471: 박막 트랜지스터
580: 기판
581: 박막 트랜지스터
583 : 절연막
585: 절연층
587, 588: 전극층
589: 구형 입자
594: 캐비티
595: 충전재
596, 600: 기판
601: 대향 기판
602, 603: 게이트 배선
604, 605: 용량 배선
607: 전극층
609: 공통 전위선
615: 용량 전극
616: 배선
617: 용량 배선
618, 619: 배선
620, 621, 622: 절연막
623: 컨택트 홀
624: 화소 전극층
625: 슬릿
626: 화소 전극층
627: 컨택트 홀
628, 629: TFT
630, 631: 축적 용량부
633: 컨택트 홀
636: 착색막
637: 평탄화막
640: 대향 전극층
641: 슬릿
644: 돌기
646, 648: 배향막
650: 액정층
651, 652: 액정 소자
690: 용량 배선
900: 그레이톤 마스크
901: 기판
902: 차광부
903: 회절 격자부
910: 하프톤 마스크
911: 기판
912: 차광부
913: 반투광부
2600: TFT 기판
2601: 대향 기판
2602: 밀봉재
2603: 화소부
2604: 표시 소자
2605: 착색층
2606, 2607: 편광판
2608: 배선 회로부
2609: 플렉시블 배선 기판
2610: 냉음극관
2611: 반사판
2612: 회로 기판
2613: 확산판
2700: 전자 서적
2701, 2703: 하우징
2705, 2707: 표시부
2711: 힌지
2721: 전원 스위치
2723: 조작키
2725: 스피커
4001: 기판
4002: 화소부
4003: 신호선 구동 회로
4004: 주사선 구동 회로
4005: 밀봉재
4006: 기판
4008: 액정층
4010, 4011: 박막 트랜지스터
4013: 액정 소자
4015: 접속 단자 전극
4016: 단자 전극
4018: FPC
4019: 이방성 도전막
4020: 보호 절연층
4021: 절연층
4030: 화소 전극층
4031: 대향 전극층
4032: 절연층
4035: 스페이서
4040: 도전층
4501: 기판
4502: 화소부
4505: 밀봉재
4506: 기판
4507: 충전재
4509, 4510: 박막 트랜지스터
4511 : 발광 소자
4512: 전계 발광층
4513: 전극층
4515: 접속 단자 전극
4516: 단자 전극
4517: 전극층
4519: 이방성 도전막
4520: 격벽
4540: 도전층
4543: 보호 절연층
4544: 절연층
5300: 기판
5301: 화소부
5302, 5303 : 주사선 구동 회로
5304 : 신호선 구동 회로
5305: 타이밍 제어 회로
5601: 시프터 레지스터
5602: 스위칭 회로
5603: 박막 트랜지스터
5604, 5605: 배선
6400: 화소
6401: 스위칭용 트랜지스터
6402: 발광 소자 구동용 트랜지스터
6403: 용량
6404: 발광 소자
6405: 신호선
6406: 주사선
6407: 전원선
6408: 공통 전극
7001: TFT
7002: 발광 소자
7003: 음극
7004: 발광층
7005: 양극
7008: 음극
7009: 격벽
7011: 발광 소자 구동용 TFT
7012: 발광 소자
7013: 음극
7014: 발광층
7015: 양극
7016: 차폐막
7017, 7018: 도전막
7019: 격벽
7021: 발광 소자 구동용 TFT
7022: 발광 소자
7023: 음극
7024: 발광층
7025: 양극
7027, 7028: 도전막
7029: 격벽
9201: 표시부
9202: 표시 버튼
9203: 조작 스위치
9204: 밴드부
9205: 조절부
9206: 카메라부
9207: 스피커
9208: 마이크
9301: 상부 하우징
9302: 하부 하우징
9303: 표시부
9304: 키보드
9305: 외부 접속 포트
9306: 포인팅 디바이스
9307: 표시부
9600: 텔레비전 장치
9601: 하우징
9603: 표시부
9605: 스탠드
9607: 표시부
9609: 조작 키
9610: 리모콘 제어기
9700: 디지털 포토 프레임
9701: 하우징
9703: 표시부
9881: 하우징
9882, 9883: 표시부
9884: 스피커부
9885: 조작 키
9886: 기록 매체 삽입부
9887: 접속 단자
9888: 센서
9889: 마이크
9890: LED 램프
9891: 하우징
9893: 연결부
9900: 슬롯 머신
9901: 하우징
9903: 표시부
202a, 202b, 401a, 401b, 402a, 402b: 게이트 절연층
405a: 소스 전극층
405b: 드레인 전극층
410a, 410b, 411a: 레지스트 마스크
4503a: 신호선 구동 회로
4504a: 주사선 구동 회로
4518a: FPC
455a: 소스 전극층
455b: 드레인 전극층
590a: 흑색 영역
590b: 백색 영역
606a, 606b: 게이트 절연막

Claims (33)

  1. 반도체 장치로서,
    기판 위에 형성된 제1 트랜지스터를 포함하는 화소부, 및
    상기 기판 위의 제2 트랜지스터를 포함하는 구동 회로
    를 포함하고,
    상기 제1 트랜지스터는,
    상기 기판 위의 제1 게이트 전극층,
    상기 제1 게이트 전극층 위의 게이트 절연층,
    상기 게이트 절연층 위의 제1 소스 전극층 및 제1 드레인 전극층,
    상기 제1 소스 전극층의 일부, 상기 제1 드레인 전극층의 일부, 및 상기 게이트 절연층 위에 접하며, 외연부의 두께가 상기 외연부 외의 다른 부분의 두께보다 얇은 제1 산화물 반도체층,
    상기 제1 산화물 반도체층 위에 접하는 산화물 절연층, 및
    상기 산화물 절연층 위의 화소 전극층
    을 포함하며,
    상기 제2 트랜지스터는,
    상기 기판 위의 제2 게이트 전극층,
    상기 제2 게이트 전극층 위의 상기 게이트 절연층,
    상기 게이트 절연층 위의 제2 산화물 반도체층,
    상기 제2 산화물 반도체층 위의 제2 소스 전극층 및 제2 드레인 전극층, 및
    상기 제2 소스 전극층 및 상기 제2 드레인 전극층 위에 있고, 상기 제2 산화물 반도체층의 일부와 접하는 상기 산화물 절연층
    을 포함하고,
    상기 제1 게이트 전극층, 상기 게이트 절연층, 상기 제1 산화물 반도체층, 상기 제1 소스 전극층, 상기 제1 드레인 전극층, 상기 산화물 절연층, 및 상기 화소 전극층 각각은 투광성을 가지며,
    상기 제2 소스 전극층 및 상기 제2 드레인 전극층의 재료는 상기 제1 소스 전극층 및 상기 제1 드레인 전극층의 재료와 상이한, 반도체 장치.
  2. 제1항에 있어서, 상기 제2 산화물 반도체층은, 상기 제2 소스 전극층 및 상기 제2 드레인 전극층 중 하나와 겹치는 영역보다 두께가 얇은 채널 형성 영역을 포함하는, 반도체 장치.
  3. 제1항에 있어서, 상기 산화물 절연층 위에 있고, 상기 제2 산화물 반도체층과 겹치는 도전층을 더 포함하는, 반도체 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 반도체 장치로서,
    기판 위에 형성된 제1 트랜지스터를 포함하는 화소부, 및
    상기 기판 위의 제2 트랜지스터를 포함하는 구동 회로
    를 포함하고,
    상기 제1 트랜지스터는,
    상기 기판 위의 제1 게이트 전극층,
    상기 제1 게이트 전극층 위의 게이트 절연층,
    상기 게이트 절연층 위의 제1 소스 전극층 및 제1 드레인 전극층,
    상기 제1 소스 전극층의 일부, 상기 제1 드레인 전극층의 일부, 및 상기 게이트 절연층 위에 접하며, 외연부의 두께가 상기 외연부 외의 다른 부분의 두께보다 얇은 제1 산화물 반도체층,
    상기 제1 산화물 반도체층 위에 접하는 산화물 절연층, 및
    상기 산화물 절연층 위의 화소 전극층
    을 포함하며,
    상기 제2 트랜지스터는,
    상기 기판 위의 제2 게이트 전극층,
    상기 제2 게이트 전극층 위의 상기 게이트 절연층,
    상기 게이트 절연층 위의 제2 산화물 반도체층,
    상기 제2 산화물 반도체층 위의 제2 소스 전극층 및 제2 드레인 전극층, 및
    상기 제2 소스 전극층 및 상기 제2 드레인 전극층 위에 있고, 상기 제2 산화물 반도체층의 일부와 접하는 상기 산화물 절연층
    을 포함하고,
    상기 제1 게이트 전극층, 상기 게이트 절연층, 상기 제1 산화물 반도체층, 상기 제1 소스 전극층, 상기 제1 드레인 전극층, 상기 산화물 절연층, 및 상기 화소 전극층 각각은 투광성을 가지며,
    상기 제2 소스 전극층 및 상기 제2 드레인 전극층의 재료는 상기 제1 소스 전극층 및 상기 제1 드레인 전극층의 재료와 상이하고,
    상기 제2 산화물 반도체층은 상기 제2 소스 전극층 및 상기 제2 드레인 전극층의 에지 외부로 돌출하는 외연부를 가지며,
    상기 제2 산화물 반도체층의 상기 외연부의 두께는, 상기 제2 소스 전극층 및 상기 제2 드레인 전극층 중 하나와 겹치는 영역의 두께보다 얇은, 반도체 장치.
  10. 제9항에 있어서, 상기 제2 산화물 반도체층은, 상기 제2 소스 전극층 및 상기 제2 드레인 전극층 중 하나와 겹치는 영역보다 두께가 얇은 채널 형성 영역을 포함하는, 반도체 장치.
  11. 제10항에 있어서, 적어도 상기 산화물 절연층을 개재하여 상기 채널 형성 영역 위에 제공되는 도전층을 더 포함하는, 반도체 장치.
  12. 제1항 또는 제9항에 있어서, 상기 제2 소스 전극층 및 상기 제2 드레인 전극층의 상기 재료는, 상기 제1 소스 전극층 및 상기 제1 드레인 전극층의 상기 재료보다 낮은 저항의 도전 재료인, 반도체 장치.
  13. 제1항 또는 제9항에 있어서, 상기 제2 소스 전극층 및 상기 제2 드레인 전극층의 상기 재료는, Al, Cr, Cu, Ta, Ti, Mo 및 W로부터 선택된 원소를 포함하는, 반도체 장치.
  14. 제1항 또는 제9항에 있어서, 상기 제1 소스 전극층, 상기 제1 드레인 전극층 및 상기 화소 전극층 각각은, 산화 인듐, 산화 인듐 및 산화 주석의 합금, 산화 인듐 및 산화 아연의 합금, 또는 산화 아연을 포함하는, 반도체 장치.
  15. 제1항 또는 제9항에 있어서, 상기 기판 위에 용량부를 더 포함하고,
    상기 용량부는 용량 배선 및 상기 용량 배선과 겹치는 용량 전극을 포함하고,
    상기 용량 배선 및 상기 용량 전극 각각은 투광성을 갖는, 반도체 장치.
  16. 제1항 또는 제9항에 있어서, 상기 제2 산화물 반도체층은, 상기 제2 소스 전극층 및 상기 제2 드레인 전극층 중 하나와 겹치는 고저항 드레인 영역을 포함하고,
    상기 고저항 드레인 영역은 상기 제2 산화물 반도체층의 채널 형성 영역보다 낮은 저항을 갖는, 반도체 장치.
  17. 반도체 장치의 제조 방법으로서,
    기판 위에, 화소부에 위치하는 제1 게이트 전극층 및 구동 회로부에 위치하는 제2 게이트 전극층을 형성하는 단계,
    상기 제1 게이트 전극층 및 상기 제2 게이트 전극층 위에 게이트 절연층을 형성하는 단계,
    제1 소스 전극층의 일부 및 제1 드레인 전극층의 일부가 상기 제1 게이트 전극층과 겹치도록, 상기 게이트 절연층 위에 상기 제1 소스 전극층과 상기 제1 드레인 전극층을 형성하는 단계,
    상기 게이트 절연층, 상기 제1 소스 전극층 및 상기 제1 드레인 전극층 위에 산화물 반도체층을 형성하는 단계,
    상기 산화물 반도체층에 대해 탈수화(dehydration) 또는 탈수소화(dehydrogenation)를 위한 제1 가열 처리를 행하는 단계,
    상기 제1 가열 처리를 행한 후 상기 산화물 반도체층을 대기에 노출시키지 않고 상기 산화물 반도체층 위에 금속막을 형성하는 단계,
    제1 레지스트 마스크가 상기 제1 게이트 전극층 위에 위치하고, 제2 레지스트 마스크가 상이한 두께의 영역들을 가지며 상기 제2 게이트 전극층 위에 위치하도록, 상기 금속막 위에, 상기 제1 레지스트 마스크 및 상기 제2 레지스트 마스크를 형성하는 단계,
    상기 제1 레지스트 마스크와 상기 제2 레지스트 마스크를 이용하여 상기 산화물 반도체층과 상기 금속막을 에칭함으로써, 상기 제1 게이트 전극층과 겹치는 제1 산화물 반도체층 및 제1 금속막, 상기 제2 게이트 전극층과 겹치는 제2 산화물 반도체층, 제2 소스 전극층 및 제2 드레인 전극층을 형성하는 단계,
    상기 제1 산화물 반도체층이 노출되도록 상기 제1 금속막을 에칭하는 단계,
    상기 제2 산화물 반도체층의 일부, 및 상기 제1 산화물 반도체층의 상면 및 측면과 접하여 산화물 절연층을 형성하는 단계,
    상기 산화물 절연층을 형성한 후 제2 가열 처리를 행하는 단계, 및
    상기 산화물 절연층 위에, 상기 제1 드레인 전극층 및 상기 제1 소스 전극층 중 하나에 전기적으로 접속된 화소 전극층, 및 상기 제2 산화물 반도체층과 겹치는 도전층을 형성하는 단계
    를 포함하는, 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제2 소스 전극층 및 상기 제2 드레인 전극층은, Al, Cr, Cu, Ta, Ti, Mo 및 W로부터 선택된 원소를 함유하는 막을 포함하는, 반도체 장치의 제조 방법.
  19. 제17항에 있어서, 상기 제1 소스 전극층, 상기 제1 드레인 전극층 및 상기 화소 전극층 각각은, 산화 인듐, 산화 인듐 및 산화 주석의 합금, 산화 인듐 및 산화 아연의 합금, 또는 산화 아연을 포함하는, 반도체 장치의 제조 방법.
  20. 반도체 장치로서,
    기판 위의, 제1 트랜지스터를 포함하는 화소부 및 제2 트랜지스터를 포함하는 구동 회로
    를 포함하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은,
    게이트 전극층,
    상기 게이트 전극층에 인접하는 게이트 절연층,
    상기 게이트 절연층을 개재하여 상기 게이트 전극층에 인접하며, 제1 영역 및 제2 영역을 포함하는 산화물 반도체층, 및
    상기 산화물 반도체층과 접하는 산화물 절연층
    을 포함하며,
    상기 산화물 반도체층은 상기 게이트 절연층과 상기 산화물 절연층 사이에 위치되고,
    상기 제2 영역은 상기 산화물 반도체층의 에지부를 포함하고,
    상기 제2 영역의 두께는 상기 제1 영역의 두께보다 얇은, 반도체 장치.
  21. 제20항에 있어서,
    상기 제1 트랜지스터의 제1 소스 전극층 및 제1 드레인 전극층, 및
    상기 제2 트랜지스터의 제2 소스 전극층 및 제2 드레인 전극층을 더 포함하고,
    상기 제1 소스 전극층 및 상기 제1 드레인 전극층은 상기 게이트 절연층 위에 형성되고, 상기 제1 트랜지스터의 상기 산화물 반도체층은 상기 게이트 절연층, 상기 제1 소스 전극층 및 상기 제1 드레인 전극층 위에 형성되고,
    상기 제2 트랜지스터의 상기 산화물 반도체층은 상기 게이트 절연층 위에 형성되고, 상기 제2 소스 전극층 및 상기 제2 드레인 전극층은 상기 제2 트랜지스터의 상기 산화물 반도체층 위에 형성되는, 반도체 장치.
  22. 제20항에 있어서, 상기 산화물 반도체층은 갈륨, 철, 니켈 알루미늄, 망간, 코발트 및 주석 중에서 선택된 하나 이상의 금속 원소, 및 인듐과 아연을 포함하는, 반도체 장치.
  23. 제20항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 투광성을 갖는, 반도체 장치.
  24. 제21항에 있어서, 상기 제2 트랜지스터에 있어서의 상기 산화물 반도체층의 상기 에지부는 상기 제2 소스 전극층 및 상기 제2 드레인 전극층의 에지 외부로 돌출하는, 반도체 장치.
  25. 제21항에 있어서, 상기 제2 트랜지스터에 있어서의 채널 영역의 두께는, 상기 제2 소스 전극층 및 상기 제2 드레인 전극층 중 하나와 겹치는 영역의 두께보다 얇은, 반도체 장치.
  26. 반도체 장치로서,
    기판 위의, 제1 트랜지스터를 포함하는 화소부 및 제2 트랜지스터를 포함하는 구동 회로
    를 포함하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은,
    게이트 전극층,
    상기 게이트 전극층에 인접하는 게이트 절연층,
    상기 게이트 절연층을 개재하여 상기 게이트 전극층에 인접하며, 제1 영역 및 제2 영역을 포함하는 산화물 반도체층, 및
    상기 산화물 반도체층과 접하는 산화물 절연층
    을 포함하며,
    상기 산화물 반도체층은 상기 게이트 절연층과 상기 산화물 절연층 사이에 위치되고,
    상기 제2 영역은 상기 산화물 반도체층의 에지부를 포함하고,
    상기 제2 영역의 두께는 상기 제1 영역의 두께보다 얇고,
    상기 산화물 반도체층은 결정을 포함하는, 반도체 장치.
  27. 제26항에 있어서,
    상기 제1 트랜지스터의 제1 소스 전극층 및 제1 드레인 전극층, 및
    상기 제2 트랜지스터의 제2 소스 전극층 및 제2 드레인 전극층을 더 포함하고,
    상기 제1 소스 전극층 및 상기 제1 드레인 전극층은 상기 게이트 절연층 위에 형성되고, 상기 제1 트랜지스터의 상기 산화물 반도체층은 상기 게이트 절연층, 상기 제1 소스 전극층 및 상기 제1 드레인 전극층 위에 형성되고,
    상기 제2 트랜지스터의 상기 산화물 반도체층은 상기 게이트 절연층 위에 형성되고, 상기 제2 소스 전극층 및 상기 제2 드레인 전극층은 상기 제2 트랜지스터의 상기 산화물 반도체층 위에 형성되는, 반도체 장치.
  28. 제26항에 있어서, 상기 산화물 반도체층은 갈륨, 철, 니켈 알루미늄, 망간, 코발트 및 주석 중에서 선택된 하나 이상의 금속 원소, 및 인듐과 아연을 포함하는, 반도체 장치.
  29. 제26항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 투광성을 갖는, 반도체 장치.
  30. 제27항에 있어서, 상기 제2 트랜지스터에 있어서의 상기 산화물 반도체층의 상기 에지부는 상기 제2 소스 전극층 및 상기 제2 드레인 전극층의 에지 외부로 돌출하는, 반도체 장치.
  31. 제27항에 있어서, 상기 제2 트랜지스터에 있어서의 채널 영역의 두께는, 상기 제2 소스 전극층 및 상기 제2 드레인 전극층 중 하나와 겹치는 영역의 두께보다 얇은, 반도체 장치.
  32. 반도체 장치로서,
    기판 위의, 제1 트랜지스터를 포함하는 화소부 및 제2 트랜지스터를 포함하는 구동 회로
    를 포함하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은,
    게이트 전극층,
    상기 게이트 전극층에 인접하는 게이트 절연층,
    상기 게이트 절연층을 개재하여 상기 게이트 전극층에 인접하며, 제1 영역 및 제2 영역을 포함하는 산화물 반도체층,
    상기 산화물 반도체층과 접하는 산화물 절연층, 및
    상기 산화물 절연층 위에 있고, 상기 게이트 전극층과 적어도 겹치는 도전층
    을 포함하며,
    상기 산화물 반도체층은 상기 게이트 절연층과 상기 산화물 절연층 사이에 위치되고,
    상기 제2 영역은 상기 산화물 반도체층의 에지부를 포함하고,
    상기 제2 영역의 두께는 상기 제1 영역의 두께보다 얇은, 반도체 장치.
  33. 제32항에 있어서, 상기 산화물 반도체층은 결정을 포함하는, 반도체 장치.
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