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CN113270547A - 一种pip电容及其制作方法 - Google Patents

一种pip电容及其制作方法 Download PDF

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CN113270547A
CN113270547A CN202110547519.1A CN202110547519A CN113270547A CN 113270547 A CN113270547 A CN 113270547A CN 202110547519 A CN202110547519 A CN 202110547519A CN 113270547 A CN113270547 A CN 113270547A
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pip capacitor
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polar plate
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plate
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汤志林
王卉
付永琴
曹子贵
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Shanghai Huahong Grace Semiconductor Manufacturing Corp
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Abstract

本发明提供了一种PIP电容的制作方法，包括：提供一衬底，所述衬底分为存储区、逻辑区和PIP电容区，在PIP电容区的所述衬底上形成有沟槽隔离结构；形成第一多晶硅层，所述第一多晶硅层覆盖所述衬底的存储区、逻辑区和PIP电容区的所述沟槽隔离结构；刻蚀所述逻辑区和PIP电容区的第一多晶硅层，在所述PIP电容区形成条状的下极板或者台阶状的下极板；形成绝缘介质层，所述绝缘介质层覆盖所述条状的下极板或者台阶状的下极板；形成第二多晶硅层，所述第二多晶硅层覆盖所述绝缘介质层，在所述PIP电容区形成上极板，所述下极板与所述绝缘介质层、所述上极板形成PIP电容。增大了上极板、下极板和绝缘介质层的电容面积，从而提高了PIP的电容容量。

Description

一种PIP电容及其制作方法
技术领域
本发明涉及半导体技术领域，特别涉及一种PIP电容及其制作方法。
背景技术
PIP(poly-insulator-poly，多晶硅-绝缘层-多晶硅，即M-Poly/HV Oxide/GT-Poly)电容器是一种广泛用于防止模拟电路发射噪音和频率调制的器件。PIP电容常用于具有多层多晶硅的嵌入式闪存工艺，因其单位面积电容较大，可以有效降低芯片面积。
M-Poly/HVOxide/GT-Poly的PIP电容是一种上下结构，浅槽隔离结构STI上是一层M-Poly(Memory Poly，存储器存储管多晶硅)作为PIP电容的下极板，M-Poly上为高压氧化层(HV Oxide)作为电容极板之间的绝缘绝缘介质层，上极板为沟槽栅多晶硅(GT-Poly，Gate Poly)构成，形成PIP结构。上下极板通过接触孔引出。
现有工艺中，如果需要增大电容容量，往往采用加大上下极板面积和减薄介电质层的厚度，由于介电质层的在一定厚度下，均匀性变差，所以一般采用增加极板面积的方法。增加极板面积，会显著地增加集成电路的面积从而制约了半导体器件的小型化。因此提升PIP电容单位面积的电容容量的问题变得迫在眉睫。
发明内容
本发明的目的在于提供一种PIP电容及其制作方法，以解决PIP电容容量小的问题。
为解决上述技术问题，本发明提供一种PIP电容的制作方法，包括：
提供一衬底，所述衬底分为存储区、逻辑区和PIP电容区，在PIP电容区的所述衬底上形成有沟槽隔离结构；
形成第一多晶硅层，所述第一多晶硅层覆盖所述衬底的存储区、逻辑区和PIP电容区的所述沟槽隔离结构；
刻蚀所述逻辑区和PIP电容区的第一多晶硅层，在所述PIP电容区形成条状的下极板或者台阶状的下极板；
形成绝缘介质层，所述绝缘介质层覆盖所述条状的下极板或者台阶状的下极板；
形成第二多晶硅层，所述第二多晶硅层覆盖所述绝缘介质层，在所述PIP电容区形成上极板，所述下极板与所述绝缘介质层、所述上极板形成PIP电容。
可选的，所述第一多晶硅层的厚度为1710埃-2090埃。
可选的，刻蚀所述逻辑区和PIP电容区的第一多晶硅层采用干法刻蚀工艺。
可选的，所述条状的下极板的厚度为1710埃-2090埃。
可选的，相邻所述条状的下极板的间距为450埃-550埃。
可选的，所述绝缘介质层为高压氧化层。
可选的，所述第二多晶硅层的厚度为1800埃-2200埃。
可选的，在所述PIP电容区形成上极板之后，在所述下极板上和所述上极板上均形成接触孔。
可选的，所述第一多晶硅层在所述存储区的形成栅极。
基于同一发明构思，本发明还提供一种PIP电容，用于分栅快闪存储器，包括：
下极板，所述下极板为条状的存储器存储管多晶硅或者台阶状的存储器存储管多晶硅；
绝缘介质层，所述绝缘介质层位于下极板和上极板之间，用于隔离所述下极板和上极板；
下极板，位于所述绝缘介质层上，与所述下极板对应设置。
与现有技术相比，本发明的有益效果如下：
在本发明提供的一种PIP电容及其制作方法，提供一衬底，所述衬底分为存储区、逻辑区和PIP电容区，所述PIP电容包括上极板、绝缘介质层和下极板，所述下极板的形状为条状或者台阶状，通过将所述下极板的形状从块状改成条状或者台阶状，增大了上极板、下极板和绝缘介质层的电容面积，从而提高了PIP电容的容量，由于将块状下极板刻蚀成条状下极板的刻蚀工艺在原来去除逻辑区的第一多晶硅层时可以同时进行，因此，在不增加工艺成本以及上极板和下极板投影面积的情况下，增大了PIP电容的容量。而将块状下极板刻蚀成台状下极板，可以进一步提高PIP电容的容量。
附图说明
图1是本发明实施例一的PIP电容的制作方法流程图；
图2至图8是本发明实施例一的PIP电容的制作方法中形成的结构示意图；
图4a是本发明实施例一的PIP电容的下极板的俯视图；
图9是本发明实施例二的PIP电容的制作方法流程图；
图10至图14是本发明实施例二的PIP电容的制作方法中形成的结构示意图；
图中，
10-衬底；11-浅沟槽隔离结构；12-第一多晶硅层；12a-下极板；12b-下极板；13-绝缘介质层；14-第二多晶硅层；14a-上极板；15-接触孔。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种PIP电容及其制作方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
【实施例一】
具体的，请参考图1，其为本发明实施例一的PIP电容的制作方法流程图。如图1所示，本实施例提供一种PIP电容的制作方法，包括：
步骤S10，提供一衬底，所述衬底分为存储区、逻辑区和PIP电容区，在PIP电容区的所述衬底上形成有沟槽隔离结构。
步骤S11，形成第一多晶硅层，所述第一多晶硅层覆盖所述衬底的存储区、逻辑区和PIP电容区的所述沟槽隔离结构。
步骤S12，刻蚀所述逻辑区和PIP电容区的第一多晶硅层，在所述PIP电容区形成条状的下极板。
步骤S13，形成绝缘介质层，所述绝缘介质层覆盖所述条状的下极板。
步骤S14，形成第二多晶硅层，所述第二多晶硅层覆盖所述绝缘介质层，在所述PIP电容区形成上极板，所述下极板与所述绝缘介质层、所述上极板形成PIP电容。
图2-图8是本发明实施例一的PIP电容的制作方法中形成的结构示意图；下面结合附图2～8对本发明的具体实施例做详细的说明。
首先，如图2所示，提供一衬底10，所述衬底10可以为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或其他III-V族化合物衬底，本实施例对所述衬底10的材料以及结构不做限制。此外，所述衬底10中还可以形成有器件结构(图未示)，所述器件结构可以为半导体前段工艺中形成的器件结构，例如MOS晶体管等。
接着，如图2所示，所述衬底10分为存储区(图中未示出)、逻辑区(图中未示出)和PIP电容区，在所述PIP电容区的所述衬底10上形成有沟槽隔离结构11。所述沟槽隔离结构11例如是氧化硅，可以通过热氧化或者化学气相沉积的方式形成。
接着，如图3所示，形成第一多晶硅层12，所述第一多晶硅层12覆盖所述衬底10的存储区、逻辑区和PIP电容区的所述沟槽隔离结构11。所述第一多晶硅层12的厚度例如是1710埃-2090埃。所述第一多晶硅层12可以利用炉管(Furnace)工艺形成。
接着，如图4所示，刻蚀所述逻辑区和PIP电容区的第一多晶硅层12，在所述PIP电容区形成条状的下极板12a。刻蚀所述逻辑区和PIP电容区的第一多晶硅层例如是采用干法刻蚀工艺。所述干法刻蚀工艺的刻蚀气体为HBr和O2，所述条状的下极板的厚度和宽度例如是1710埃-2090埃。相邻所述条状的下极板的间距例如是450埃-550埃。所述存储区的第一多晶硅层12和所述PIP电容区的第一多晶硅层12均保留，所述存储区的第一多晶硅层12和所述PIP电容区的第一多晶硅层12也被称作存储器存储管多晶硅(Memory Poly，M-Poly或者MPL),所述存储区的第一多晶硅层12形成存储区的栅极，所述PIP电容区的第一多晶硅层12形成PIP电容的下极板12a，所述逻辑区的第一多晶硅层12需要去除。因此，本实施例无需增加刻蚀步骤，在去除所述逻辑区的第一多晶硅层12时同时刻蚀所述PIP电容区的第一多晶硅层12，将所述PIP电容区的第一多晶硅层12刻蚀为条状的下极板12a。
在刻蚀所述逻辑区的第一多晶硅层12和所述PIP电容区的第一多晶硅层12之前，在所述逻辑区的第一多晶硅层12和所述PIP电容区的第一多晶硅层12上形成图形化的光刻胶层，以图形化的光刻胶层为掩膜，执行干法刻蚀工艺，在所述PIP电容区形成暴露所述浅沟槽隔离结构11的条状的下极板12a，同时去除所述逻辑区的第一多晶硅层12。
接着，如图4a所示，图4a是本发明实施例一的PIP电容的下极板的俯视图；从图4a中可以看出，所述PIP电容的下极板12a呈长方形条状排列。
接着，如图5所示，形成绝缘介质层13，所述绝缘介质层13覆盖所述条状的下极板12a。所述绝缘介质层13例如是高压氧化层，可以通过化学气相沉积或者热氧化的方式形成。所述绝缘介质层13的厚度例如是100埃-200埃。
接着，如图6所示，形成第二多晶硅层14，所述第二多晶硅层14覆盖所述绝缘介质层13。所述第二多晶硅层的厚度为1800埃-2200埃。所述第二多晶硅层14可以利用炉管(Furnace)工艺形成。
接着，如图7所示，在形成第二多晶硅层14之后，对所述第二多晶硅层14进行回刻，在所述PIP电容区形成上极板14a，所述下极板12a与所述绝缘介质层13、所述上极板14a形成PIP电容。
回刻所述存储区和PIP电容区边缘的第二多晶硅层14例如是采用干法刻蚀工艺。所述干法刻蚀工艺的刻蚀气体为HBr和O2。所述逻辑区栅极处的第二多晶硅层14和所述PIP电容区的第二多晶硅层14均保留，所述逻辑区的第二多晶硅层14和所述PIP电容区的第二多晶硅层14也被称作沟槽栅多晶硅(Gate Poly，GT-Poly或者GPL)，所述逻辑区的第二多晶硅层14形成逻辑区的栅极，所述PIP电容区的第二多晶硅层14形成PIP电容的上极板14a，所述存储区的第二多晶硅层14需要去除。因此，在去除所述存储区的第二多晶硅层14时同时刻蚀所述PIP电容区边缘的第二多晶硅层14，将所述PIP电容区的第二多晶硅层14刻蚀为上极板14a。
在回刻所述存储区的第二多晶硅层14和所述PIP电容区边缘的第二多晶硅层14之前，在所述存储区的第二多晶硅层14和所述PIP电容区的第二多晶硅层14上形成图形化的光刻胶层，以图形化的光刻胶层为掩膜，执行回刻刻蚀工艺，在所述PIP电容区形成上极板14a，同时去除所述存储区的第二多晶硅层14。
接着，如图8所示，在所述PIP电容区形成上极板14a之后，在所述下极板12a上和所述上极板14a上均形成接触孔15。由于图8是PIP电容的剖面结构示意图，图中未显示所述下极板12a上的接触孔15。
接着，如图8所示，基于同一发明构思，本发明还提供一种PIP电容，用于分栅快闪存储器，包括：
下极板12a，所述下极板12a为条状的存储器存储管多晶硅或者台阶状的存储器存储管多晶硅；
绝缘介质层13，所述绝缘介质层13位于下极板12a和上极板14a之间，用于隔离所述下极板12a和上极板14a；
下极板14a，位于所述绝缘介质层13上，与所述下极板12a对应设置。
在分栅快闪存储器结构的制程中，PIP电容值由GPL与MPL组成。所述PIP电容值C的计算为：
C＝E*S/d (1)
其中，E为介电常数，S为PIP电容上极板和下极板的正对面积，d为PIP电容上极板和下极板的距离，也即绝缘介质层的厚度。
本实施例通过在原有的PIP电容区域加入条状的下极板,可以使PIP电容值增加，增加了GPL与MPL之间的电容值。在本实施例中，所述下极板的厚度是1710埃-2090埃。相邻所述条状的下极板的间距例如是450埃-550埃，可见，将下极板做成条状，每个条状的下极板会多出两个条状下极板的厚度对应的面积，而仅仅损失相邻所述条状的下极板的间距对应的面积，由于两个条状下极板的厚度远大于相邻所述条状的下极板的间距，因此，本实施例中的PIP电容的电容值有很大的提升。本实施例中的PIP电容即没有增加生产成本，也没有增加PIP电容上极板和下极板的投影面积，即没有增加集成电路的面积，不影响半导体器件的小型化。因此，在不增加生产成本和器件大小的情况下，提高了PIP电容值。
【实施例二】
具体的，请参考图9，其为本发明实施例二的PIP电容的制作方法流程图。如图9所示，本实施例提供一种PIP电容的制作方法，包括：
步骤S20，提供一衬底，所述衬底分为存储区、逻辑区和PIP电容区，在PIP电容区的所述衬底上形成有沟槽隔离结构。
步骤S21，形成第一多晶硅层，所述第一多晶硅层覆盖所述衬底的存储区、逻辑区和PIP电容区的所述沟槽隔离结构。
步骤S22，刻蚀所述逻辑区和PIP电容区的第一多晶硅层，在所述PIP电容区形成台阶状的下极板。
步骤S23，形成绝缘介质层，所述绝缘介质层覆盖所述台阶状的下极板。
步骤S24，形成第二多晶硅层，所述第二多晶硅层覆盖所述绝缘介质层，在所述PIP电容区形成上极板，所述下极板与所述绝缘介质层、所述上极板形成PIP电容。
与实施例一的不同之处在于，本实施中所述PIP电容的下极板为台阶状的，所述PIP电容的下极板与上极板的正对面积更大，进一步提高了所述PIP电容的电容值。
图9-图14是本发明实施例二的PIP电容的制作方法中形成的结构示意图；
图9-图14是与实施例一中不同的结构示意图，下面结合附图9～14对本发明的具体实施例做详细的说明。
实施例二中的步骤S20和步骤S21和实施例一中的步骤S10和步骤S11形成的结构相同，在此不再赘述。
接着，如图9所示，刻蚀所述逻辑区和PIP电容区的第一多晶硅层12，在所述PIP电容区形成台阶状的下极板12b。刻蚀所述逻辑区和PIP电容区的第一多晶硅层例如是采用干法刻蚀工艺。所述干法刻蚀工艺的刻蚀气体为HBr和O2，所述台阶状的下极板12b的宽度例如是1710埃-2090埃。所述台阶状的下极板12b包括第一台阶下极板和第二台阶下极板，所述第二台阶下极板的厚度大于所述第一台阶下极板的厚度，所述第二台阶下极板的厚度例如是1710埃-2090埃，所述第一台阶下极板的厚度例如是100埃-300埃。相邻所述第二台阶的下极板的间距例如是450埃-550埃。所述存储区的第一多晶硅层12和所述PIP电容区的第一多晶硅层12均保留，所述存储区的第一多晶硅层12和所述PIP电容区的第一多晶硅层12也被称作存储器存储管多晶硅(Memory Poly，M-Poly或者MPL),所述存储区的第一多晶硅层12形成存储区的栅极，所述PIP电容区的第一多晶硅层12形成PIP电容的下极板12b，所述逻辑区的第一多晶硅层12需要去除。因此，在去除所述逻辑区的第一多晶硅层12时同时刻蚀所述PIP电容区的第一多晶硅层12，将所述PIP电容区的第一多晶硅层12刻蚀为台阶状的下极板12b。
在刻蚀所述逻辑区的第一多晶硅层12和所述PIP电容区的第一多晶硅层12之前，在所述逻辑区的第一多晶硅层12和所述PIP电容区的第一多晶硅层12上形成图形化的光刻胶层，以图形化的光刻胶层为掩膜，执行干法刻蚀工艺，在所述PIP电容区形成台阶状的下极板12b，同时去除所述逻辑区的第一多晶硅层12。
在本实施例中，由于需要保留所述第一台阶的上极板的厚度，因此需要将刻蚀所述逻辑区的第一多晶硅层12和所述PIP电容区的第一多晶硅层12分为第一刻蚀工艺和第二刻蚀工艺，所述第一刻蚀工艺和第二刻蚀工艺的工艺条件相同。可以是在执行第一刻蚀时，所述逻辑区的第一多晶硅层12和所述PIP电容区的第一多晶硅层12均执行刻蚀工艺，当所述PIP电容区的第一多晶硅层12达到第一台阶上极板的厚度时，将所述PIP电容区切换无图形的掩膜板，不在对所述PIP电容区执行第二刻蚀工艺，所述逻辑区的第一多晶硅层12继续执行第二刻蚀工艺，以完全去除所述逻辑区的第一多晶硅层12。还可以，先将无图形的掩膜板放置到所述PIP电容区，先对所述逻辑区的第一多晶硅层12进行部分刻蚀，再将所述PIP电容区切换图形化的掩膜板，对所述逻辑区的第一多晶硅层12和所述PIP电容区的第一多晶硅层12同时执行第二刻蚀工艺，本实施例对此不予限制。
实施例二中的步骤S23和步骤S24和实施例一中的步骤S13和步骤S14形成的结构相同，在此不再赘述。
接着，如图14所示，基于同一发明构思，本发明还提供一种PIP电容，用于分栅快闪存储器，包括：
下极板12b，所述下极板12b为台阶状的存储器存储管多晶硅；
绝缘介质层13，所述绝缘介质层13位于下极板12b和上极板14a之间，用于隔离所述下极板12b和上极板14a；
下极板14a，位于所述绝缘介质层13上，与所述下极板12b对应设置。
综上可见，在本发明提供的一种PIP电容及其制作方法，提供一衬底，所述衬底分为存储区、逻辑区和PIP电容区，所述PIP电容包括上极板、绝缘介质层和下极板，所述下极板的形状为条状或者台阶状，通过将所述下极板的形状从块状改成条状或者台阶状，增大了上极板、下极板和绝缘介质层的接触面积，从而提高了PIP电容的容量，由于将块状下极板刻蚀成条状下极板的刻蚀工艺在原来去除逻辑区的第一多晶硅层时可以同时进行，因此，在不增加工艺成本以及上极板和下极板投影面积的情况下，增大了PIP电容的容量。而将块状下极板刻蚀成台状下极板，可以进一步提高PIP电容的容量。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可，此外，各个实施例之间不同的部分也可互相组合使用，本发明对此不作限定。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种PIP电容的制作方法，其特征在于，包括：
提供一衬底，所述衬底分为存储区、逻辑区和PIP电容区，在PIP电容区的所述衬底上形成有沟槽隔离结构；
形成第一多晶硅层，所述第一多晶硅层覆盖所述衬底的存储区、逻辑区和PIP电容区的所述沟槽隔离结构；
刻蚀所述逻辑区和PIP电容区的第一多晶硅层，在所述PIP电容区形成条状的下极板或者台阶状的下极板；
形成绝缘介质层，所述绝缘介质层覆盖所述条状的下极板或者台阶状的下极板；
形成第二多晶硅层，所述第二多晶硅层覆盖所述绝缘介质层，在所述PIP电容区形成上极板，所述下极板与所述绝缘介质层、所述上极板形成PIP电容。
2.如权利要求1所述的PIP电容的制作方法，其特征在于，所述第一多晶硅层的厚度为1710埃-2090埃。
3.如权利要求1所述的PIP电容的制作方法，其特征在于，刻蚀所述逻辑区和PIP电容区的第一多晶硅层采用干法刻蚀工艺。
4.如权利要求1所述的PIP电容的制作方法，其特征在于，所述条状的下极板的厚度为1710埃-2090埃。
5.如权利要求1所述的PIP电容的制作方法，其特征在于，相邻所述条状的下极板的间距为450埃-550埃。
6.如权利要求1所述的PIP电容的制作方法，其特征在于，所述绝缘介质层为高压氧化层。
7.如权利要求1所述的PIP电容的制作方法，其特征在于，所述第二多晶硅层的厚度为1800埃-2200埃。
8.如权利要求1所述的PIP电容的制作方法，其特征在于，在在所述PIP电容区形成上极板之后，在所述下极板上和所述上极板上均形成接触孔。
9.如权利要求1所述的PIP电容的制作方法，其特征在于，所述第一多晶硅层在所述存储区的形成栅极。
10.一种PIP电容，用于分栅快闪存储器，其特征在于，包括：
下极板，所述下极板为条状的存储器存储管多晶硅或者台阶状的存储器存储管多晶硅；
绝缘介质层，所述绝缘介质层位于下极板和上极板之间，用于隔离所述下极板和上极板；
下极板，位于所述绝缘介质层上，与所述下极板对应设置。
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