JP2003152086A

JP2003152086A - 半導体装置

Info

Publication number: JP2003152086A
Application number: JP2001349599A
Authority: JP
Inventors: Akira Ishikawa; 明石川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2001-11-15
Filing date: 2001-11-15
Publication date: 2003-05-23

Abstract

(57)【要約】【課題】開口率を下げることなく、必要な容量値を確
保できる素子構造を提供する。【解決手段】基板に溝またはトレンチ凹部を設け、溝
の中に容量素子を作製する。基板に設けた溝が多ければ
多いほど、容量値は増大する。また溝の深さによっても
容量は増加する。すなわち溝の数を調整することによっ
て容量値を調整でき、溝の深さを調整することによって
も容量値を調整できる。またこの容量素子は、半導体膜
の下部に設けられるため、当該半導体膜への下部からの
光の入射を防止する遮光膜の役割も担う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置および当該電気光学装
置を部品として搭載した電子機器に関する。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。本発明は、薄膜トランジスタ（以
下、ＴＦＴという）を有する半導体装置に係り、特に前
記半導体装置における保持容量素子の構造に関する。

【０００３】

【従来の技術】半導体装置の一つとして、ＴＦＴ駆動方
式の液晶表示装置が知られている。このＴＦＴ駆動方式
の液晶表示装置は、ガラス等の透明基板上に形成された
ＴＦＴにより１画素ごとに液晶への印加電圧を制御する
ため、画像が鮮明であり、ＯＡ機器やＴＶ等に広く用い
られている。また、文字や図形をより鮮明に表示するた
め、１画素のサイズを小さくして、単位面積あたりの画
素数を増やすこと、いわゆる精細度を高くすることが要
求されている。

【０００４】図１７に、ＴＦＴ駆動方式の液晶表示装置
の１画素の等価回路図を示す。ゲート信号線１０００と
ソース信号線１００１との交差部にＴＦＴ１００２が配
置され、このＴＦＴ１００２の負荷として液晶容量１０
０３と並列に保持容量１００４が接続されている。この
ため、ゲート信号線１０００の信号に応じてＴＦＴ１０
０２がＯＮ状態になると、ソース信号線１００１の電位
は画素電極部１００５に書き込まれ、液晶容量１００３
と保持容量１００４とに電荷が蓄積される。また、ＴＦ
Ｔ１００２がＯＦＦ状態になると、液晶容量１００３に
蓄積された電荷は保持されるが、保持容量１００４を並
列に配置することにより、保持特性を向上することがで
きる。

【０００５】また、保持容量１００４は、ＴＦＴ１００
２の動作時に生じる表示電極電圧のシフトを抑制する作
用がある。即ち、ゲート信号線１０００とソース信号線
１００１との重なり合う部分において、ＴＦＴ１００２
のＯＮ／ＯＦＦに従って寄生容量１００７の変化が生じ
る。またＴＦＴ１００２がＯＦＦである間もＴＦＴ１０
０２のリーク電流により液晶容量１００３に蓄えた電荷
が失われる。そのため、保持容量１００４を並列に配置
し全容量を増大させることにより、寄生容量１００７に
よる直流成分の画素電極部１００５の電位への影響を緩
和している。

【０００６】このような利点があることから、保持容量
１００４はＴＦＴ駆動方式の液晶表示装置の画素に必須
の回路要素となっている。

【０００７】しかしながら保持容量は、スイッチング素
子となるＴＦＴのチャネル幅とチャネル長との比率、寄
生容量およびＯＦＦリーク電流等により１画素当たりに
必要な値が決まり、誘電体の単位面積当たりの容量値か
ら容量素子の面積が決定される。従って、実質的には必
要な容量値に応じて、誘電体の面積を制御することで必
要な容量値を満たしている。

【０００８】従来技術では通常、保持容量は画素ＴＦＴ
領域の外部、即ち表示領域に形成されていた。このた
め、容量値の十分な確保のために容量素子が占める面積
が画素部で増大し、画素の開口率の減少、光透過率の低
下及びコントラストの低下を引き起こし、鮮明な画面表
示ができなくなるという問題があった。特に、高精細度
の表示装置を実現しようとすると、この欠点が顕著にな
る。

【０００９】またＴＦＴ素子のチャネル形成領域やＬＤ
Ｄ領域に光が入射すると、光励起による電流が流れてし
まう。このような電流がオフリーク電流の増加の原因と
なるため、ＴＦＴ素子への光の入射は、当該ＴＦＴ素子
の保持特性を劣化させる。近年、特にプロジェクター用
途の透過型液晶素子構造の場合、ＴＦＴ素子の上下に遮
光膜を設けることが必須となってきた。これはランプの
輝度向上が著しいため、ランプから直接ＴＦＴ素子に入
射する光だけでなく、液晶素子構造を透過した後に反射
されて戻る光までもが無視できない強度を持つに至った
からである。以上のような理由で、ＴＦＴ素子の上部及
び下部からの入射光に対する遮光対策が十分な保持容量
の確保と同様に重要課題となっている。

【００１０】これらの課題を克服するために本発明者
は、特開２００１−２４９３６２号公報にて容量素子を
ＴＦＴ素子の下部に形成することを発明した。また、こ
の容量素子は、遮光性を有する材質を用いることによ
り、活性層（半導体膜）への光の入射による保持特性の
劣化を低減することができるという特徴を有している。

【００１１】

【発明が解決しようとする課題】しかし特開２００１−
２４９３６２号公報の構造では、容量素子の電極が平行
平板型であり、電極面は、容量素子上部の半導体膜と平
行である。したがって電極面積を広げると開口率が低下
してしまう。よって開口率を下げずに必要な容量値を確
保するには限界があった。

【００１２】

【課題を解決するための手段】上記課題を解決するため
には、容量素子の電極面の少なくとも一部を容量素子上
部に形成される半導体膜とを垂直構造にすることが重要
である。またこの容量素子は、半導体膜の下部に設けら
れるため、当該半導体膜への下部からの光の入射を防止
する遮光膜の役割も担うこととなる。

【００１３】具体的には基板に溝またはトレンチ凹部を
設け、溝の中に容量素子を作製する。基板に設けた溝が
多ければ多いほど、容量値は増大する。また溝の深さに
よっても容量値は増加する。すなわち溝の数を調整する
ことによって容量値を調整でき、溝の深さを調整するこ
とによっても容量値を調整できる。

【００１４】基板に溝またはトレンチ凹部を設け、当該
溝またはトレンチ凹部の中に容量素子を作製することに
よって、開口率を広げずに必要な容量を確保できる。ま
た上記したように本発明の容量素子は、遮光膜の役割も
担うこととなる。したがって遮光に必要な最小面積で、
十分な容量を確保でき、開口率を低下させずにすむとい
う大きな効果を有する。

【００１５】

【発明の実施の形態】１．半導体装置の構成図１は、本発明の実施形態の一例を示した断面図の概略
である。図１において、１０１は基板、１０２は溝また
はトレンチ凹部、１０３は第１の導電膜、１０４は第１
の絶縁膜、１０５は第２の導電膜、１０６は第３の導電
膜、１０７は第２の絶縁膜、１０８は半導体膜、１０８
ａはチャネル形成領域、１０８ｂはソース領域またはド
レイン領域、１０８ｃはＬＤＤ領域、１０９はゲート絶
縁膜、１１０はゲート電極、１１１、１１２はソース電
極、ドレイン電極、１１３は第３の絶縁膜である。第３
の導電膜１０６、ＬＤＤ領域１０８ｃは、必須の構成要
件ではなく、必要に応じて設けることができる。

【００１６】基板１０１に設けられた溝またはトレンチ
凹部１０２に第１の導電膜１０３、第１の絶縁膜１０
４、第２の導電膜１０５、第３の導電膜１０６によって
形成される容量素子が設けられている。この構造によっ
て開口率を低下させることなく、容量を増加させること
ができる。また第１の導電膜１０３、第２の導電膜１０
５、第３の導電膜１０６のいずれかを遮光性を有する材
料で形成することによって当該容量素子は、遮光膜にも
なる。

【００１７】図１では、溝またはトレンチ凹部は２個設
けられているが、その個数は２個に限定されない。スイ
ッチング素子となるＴＦＴのチャネル幅とチャネル長と
の比率および寄生容量、ＯＦＦリーク電流などにより１
画素当たりに必要な保持容量の値が決定され、それに応
じて必要な個数が決まる。

【００１８】また図１１（Ａ）〜（Ｃ）に示すように溝
またはトレンチ凹部１１０１、１１０３、１１０５は、
一列型、升目状、井形状または十字型に形成してもよ
い。また当該容量素子の上部に設けられる半導体膜１１
０２、１１０４のチャネル長方向１１０７、１１０８に
対して、平行方向（図１１（Ａ））または垂直方向（図
１１（Ｂ））に設けることができる。さらにチャネル長
方向１１０９に対して平行方向および垂直方向に設けて
もよい（図１１（Ｃ））。こうすることにより開口率を
低下させることなく、容量素子の容量値を増加させるこ
とが半導体膜１１０２、１１０４、１１０６への遮光効
果を向上させることができる。

【００１９】図１２に本発明の実施形態の一例を示した
上面図を示す。図１２では、説明を容易にするために一
部の電極線、半導体膜の上部に設けられた遮光膜などは
省略した。容量素子１２０１は、半導体膜１２０３のチ
ャネル長方向と平行方向１２０８に設けた。このように
画素部のＴＦＴの下部に容量素子１２０１を設けること
により、開口率を低下させることなく、必要な保持容量
と下部からの入射光に対する遮光効果を得ることができ
る。しかしこの形態では、半導体膜への下部からの入射
光１２０４に対する遮光が不十分である。下部からの入
射光１２０４は投影レンズ等で反射されて戻ってきた光
であり、基板の法線方向と平行になるとは限らない。近
年のランプの輝度向上に伴い、入射経路が数画素に渡る
ような浅い角度で下部から入射する光についても遮光を
考える必要がある。

【００２０】図１３に本発明の実施形態の一例を示した
上面図を示す。図１３では、説明を容易にするために一
部の電極線、半導体膜の上部に設けられた遮光膜などは
省略した。上記問題を解決するために容量素子１３０１
は、半導体膜１３０３のチャネル長方向と平行方向１３
０８および垂直方向１３０９に設けた。すなわち容量素
子１３０１は、図１３に示すように画素毎に独立したＬ
字パターンに形成してもよい。またＬ字の角の部分で分
割した形に形成してもよい。さらに図１３にて点線の○
印で示した箇所、すなわちＬ字の角部１３１０は、溝を
形成せず、半導体膜と平行に第１の導電膜、第１の絶縁
膜、第２の導電膜、第３の導電膜を成膜して平行平板型
の容量素子を形成してもよい。このように容量素子を形
成することで開口率を低下させることなく、十分な容量
値を得ることが可能である。さらに半導体膜下部への様
々な角度からの入射光を遮光することが可能となる。す
なわち図１３に示した半導体膜への下部からの入射光１
３０４は、容量素子１３０１によって遮光される。保持
容量素子をＬ字型に設け、溝またはトレンチ凹部の深さ
を適切に設定することで下部からの入射光の入射経路を
制限でき、遮光効果の向上を図ることができる。

【００２１】２．半導体装置の構成要素（１）基板本発明においては、シリコンウェハのような半導体基
板、ガラス基板、石英基板、金属基板、ステンレス基板
またはフィルム基板のような可撓性基板を用いることが
できる。フィルム基板はＰＥＴ（ポリエチレンテレフタ
レート）、ＰＣ（ポリカーボネート）、ＰＥＳ（ポリエ
ーテルスルホン）、ＰＡＲ（ポリアリレート）、ＰＥＣ
Ｎ（ポリエーテルニトリル）、ステンレスなどのフィル
ムを用いることができる。フィルム基板の場合は、表面
にガスバリア層として無機層または有機層を設ける。な
おフィルム基板の作製時のゴミ等によってフィルム基板
に突起が発生している場合は、ＣＭＰなどを用いてフィ
ルム基板を研磨し、平坦化させた後に使用してもよい。

【００２２】（２）溝、トレンチ凹部ガラス基板、石英基板を用いる場合は、直接溝を設けて
よい。または絶縁膜を形成し、当該絶縁膜に溝を設けて
もよい。作製方法は、フォトレジストによりマスクを形
成し、異方性エッチング処理により形成できる。もちろ
ん溝の設計寸法によっては等方性エッチング処理でも構
わない。異方性エッチング処理は、代表的にはＲＩＥ、
ＩＣＰなどの方法で行うことができる。スイッチング素
子となるＴＦＴのチャネル幅とチャネル長との比率およ
び寄生容量、ＯＦＦリーク電流などにより１画素当たり
に必要な保持容量の値が決定され、さらに必要な遮光効
果を考慮して、必要な溝の個数、溝の深さを決定するこ
とができる。

【００２３】溝の幅は、容量素子を構成する導電膜、絶
縁膜（誘電体）の成膜によって埋め込まれるように設計
しておくことが、当該溝を埋め込んだ後の平坦性におい
て好ましい。

【００２４】フィルム基板、金属基板またはステンレス
基板を用いる場合は、当該基板表面に絶縁膜を形成した
ものを基板として用い、当該絶縁膜中に溝を形成する。
絶縁膜としてはＳｉＯ₂膜、ＳｉＮ_x膜、ＳｉＯＮ膜、Ｓ
ｉＮＯ膜またはこれらの積層膜を用いることができる。
成膜方法としてはＣＶＤ法、スパッタ法などを用いるこ
とができる。膜厚は、１００ｎｍ〜２０００ｎｍ程度で
よい。

【００２５】（３）容量素子を構成する導電膜容量素子を構成する導電膜は、ＷＳｉ₂、ＭｏＳｉ₂、Ｔ
ｉＳｉ₂などのシリサイド膜、ｐ型またはｎ型の不純物
を添加されたシリコン膜、Ａｌ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ
などの導電性材料およびこれらの窒化膜、Ａｌ−Ｓｉ、
Ａｌ−ＣｕなどのＡｌ合金膜、Ｃｕ−Ａｇ−Ｐｄなどの
Ｃｕ合金膜またはこれらの積層膜が用いることができ
る。成膜方法としては、ＣＶＤ法、スパッタ法を用いる
ことができる。ただし溝に接する第１の導電膜は、段差
被覆性の優れた（ステップカバレッジが良好な）膜でな
ければならない。また第２の導電膜によって溝を埋め込
む必要があり、さらに第２の導電膜または第３の導電膜
には表面平坦性が必要とされる。これに伴って成膜条件
（温度、圧力、ガス流量など）を調整する必要が生じる
場合がある。もちろん第２の導電膜または第３の導電膜
を成膜後に、化学的機械的に表面を研磨する方法（代表
的にはＣＭＰ技術）を用いて平坦性を向上させても良
い。さらに導電膜は、画素毎に独立した容量素子を形成
するためにエッチングしてパターン形成する必要があ
る。

【００２６】（４）容量素子を構成する絶縁膜（誘電
体）容量素子を構成する絶縁膜は、ＳｉＯ₂膜、ＳｉＮ_x膜、
ＳｉＯＮ膜、ＳｉＮＯ膜、Ｔａ₂Ｏ₅膜、ＢａＳｒＴｉＯ
膜またはこれらの積層膜を用いることができる。成膜方
法としてはＣＶＤ法、スパッタ法などを用いることがで
きる。ただし絶縁膜は、導電膜と同様に段差被覆性の優
れた（ステップカバレッジが良好な）膜でなければなら
ない。これに伴って成膜条件（温度、圧力、ガス流量な
ど）を調整する必要が生じる場合がある。また容量素子
を構成する絶縁膜は、少なくとも容量素子部に設けられ
て居ることが必要である。

【００２７】（５）絶縁膜（容量素子とＴＦＴとの間の
絶縁膜）本発明に用いられる絶縁膜は、酸化珪素膜、窒化珪素
膜、酸化窒化珪素膜（ＳｉＮＯ膜、ＳｉＯＮ膜等）また
はこれらの積層膜を用いることができる。成膜方法とし
てはＣＶＤ法、スパッタ法などを用いることができる。

【００２８】（６）半導体膜本発明に用いられる半導体膜は、Ｓｉ膜、Ｇｅ膜などの
単体の半導体膜、ＧａＡｓ膜、ＧａＮ膜などの化合物半
導体膜またはＳｉＣ膜、ＳｉＧｅ膜、Ａｌ_xＧａ_1-xＡｓ
膜などの混晶半導体膜を用いることができる。また半導
体膜は、単結晶半導体膜、結晶性半導体膜を用いること
ができる。結晶性半導体膜の場合、ＴＦＴのチャネル形
成領域におけるキャリアの移動方向と結晶成長方向が平
行またはＴＦＴのチャネル形成領域におけるキャリアの
移動方向に対して結晶粒界が平行に発生するように結晶
成長させることが好ましい。この場合、キャリアの移動
方向は、チャネル長方向（ソース−ドレイン領域方向）
であり、結晶成長方向とチャネル長方向は平行となる。

【００２９】単結晶半導体膜、結晶性半導体膜の形成
は、ＣＶＤ法、スパッタ法等で非晶質半導体膜を成膜し
た後、レーザー光を照射して結晶化する方法または熱結
晶化する方法が考えられる。また非晶質半導体膜に結晶
化を助長する金属元素を添加し、熱結晶化し、その後レ
ーザー光を照射して再結晶化してもよい。

【００３０】レーザーは、連続発振またはパルス発振の
気体レーザーもしくは固体レーザーを用いる。気体レー
ザーとして、エキシマレーザー、Ａｒレーザー、Ｋｒレ
ーザーなどがあり、固体レーザーとして、ＹＡＧレーザ
ー、ＹＶＯ₄レーザー、ＹＬＦレーザー、ＹＡｌＯ₃レー
ザー、ガラスレーザー、ルビーレーザー、アレキサンド
ライドレーザー、Ｔｉ：サファイアレーザーなどが挙げ
られる。

【００３１】固体レーザーとしては、Ｃｒ、Ｎｄ、Ｅ
ｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされ
たＹＡＧ、ＹＶＯ₄、ＹＬＦ、ＹＡｌＯ₃などの結晶を使
ったレーザーが適用される。当該レーザーの基本波はド
ーピングする材料によって異なり、１μｍ前後の基本波
を有するレーザー光が得られる。基本波に対する高調波
は、非線形光学素子を用いることで得ることができる。

【００３２】非晶質半導体膜の結晶化に際し、本発明に
ついては、連続発振が可能な固体レーザーを用い、基本
波の第２高調波〜第４高調波を適用するのが好ましい。
代表的には、Ｎｄ:ＹＶＯ₄レーザー（基本波１０６４ｎ
ｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５
ｎｍ）を適用する。

【００３３】出力１０Ｗの連続発振のＹＶＯ₄レーザー
から射出されたレーザー光を非線形光学素子により高調
波に変換する。また、共振器の中にＹＶＯ₄結晶と非線
形光学素子を入れて、高調波を射出する方法もある。そ
して、好ましくは光学系により照射面にて矩形状または
楕円形状のレーザー光に成形して、被処理体に照射す
る。このときのエネルギー密度は０．０１〜１００ＭＷ
／ｃｍ²程度（好ましくは０．１〜１０ＭＷ／ｃｍ²）が
必要である。そして、１０〜２０００ｃｍ／ｓ程度の速
度でレーザー光に対して相対的に半導体膜、すなわち半
導体膜が設けられた基板を移動させて照射する。なお、
半導体膜の厚みは、３０〜３００ｎｍ程度でよい。

【００３４】半導体膜には、少なくともチャネル形成領
域、ソース領域およびドレイン領域が設けられている必
要がある。必要に応じてＬＤＤ領域、オフセット領域を
設けても良い。また必要に応じてＬＤＤ領域、オフセッ
ト領域を一部または全ての領域がゲート絶縁膜を介して
ゲート電極と重なるように設けてもよい。

【００３５】（７）ゲート絶縁膜本発明に用いられるゲート絶縁膜は、半導体膜の熱酸化
膜、ＳｉＯ₂膜、ＳｉＮ_x膜、ＳｉＯＮ膜、ＳｉＮＯ膜を
用いることができる。またはこれらの膜の積層膜を用い
てもよい。成膜方法としてはＣＶＤ法、スパッタ法など
を用いることができる。ゲート絶縁膜の厚みは、３０〜
３００ｎｍ程度でよい。

【００３６】（８）ゲート電極、ソース電極、ドレイン
電極本発明に用いられるゲート電極、ソース電極、ドレイン
電極は、ＷＳｉ₂、ＭｏＳｉ₂、ＴｉＳｉ₂などのシリサ
イド膜、ｐ型またはｎ型の不純物を添加されたシリコン
膜、Ａｌ、Ｔａ、Ｗ、Ｃｕ、Ｍｏなどの導電性材料およ
びこれらの窒化膜、Ａｌ−Ｓｉ、Ａｌ−ＣｕなどのＡｌ
合金膜、Ｃｕ−Ａｇ−ＰｄなどのＣｕ合金膜またはこれ
らの積層膜が用いられる。

【００３７】（９）層間絶縁膜本発明に用いられる層間絶縁膜は、ＳｉＯ₂膜、ＳｉＮ_x
膜、ＳｉＯＮ膜、ＳｉＮＯ膜、ＳＯＧ（ｓｐｉｎ−ｏｎ
−ｇｌａｓｓ）膜、アクリルなどの有機樹脂膜またはこ
れらの積層膜を用いることができる。ＣＶＤ法、スパッ
タ法、スピンコート法の後に加熱するなどで成膜するこ
とができる。第２の絶縁層の厚みは、３００〜３０００
ｎｍ程度でよい。

【００３８】

【実施例】以下、実施例により本発明を具体的に説明す
る。しかし本発明は、これらの実施例のみに限定される
ものではない。

【００３９】［実施例１］以下、本実施例の溝またはト
レンチ凹部の形成および容量素子の作製工程を簡略に示
す。本実施例では溝の個数を３個にしたものについて図
示しているが、もちろん３個に限定されない。

【００４０】ここでは基板３００としてガラス基板を用
いた。ガラス基板の他に石英基板、シリコンウェハのよ
うな半導体基板、金属基板またはステンレス基板の表面
に絶縁膜を形成したものを基板として用いることができ
る。ガラス基板を用いるときは、ガラス歪み点よりも１
０〜２０℃程度低い温度であらかじめ熱処理しておいて
も良い。

【００４１】ガラス基板３００の表面にフォトレジスト
膜を塗布して、露光現像処理を行い、レジストからなる
マスク３０１を形成した後、異方性エッチングを行い、
溝３０２を形成した（図２（Ａ））。もちろん溝３０２
の設計寸法によっては等方性エッチングだけでもよい。
エッチングにはＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏ
ｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッ
チング法を用いると良い。ＩＣＰエッチング法を用い、
エッチング条件（コイル型の電極に印加される電力量、
基板側の電極に印加される電力量、基板側の電極温度
等）を適宜調節することによって所望の形状に膜をエッ
チングすることができた。テーパー状にエッチングする
ことも可能である。なお、エッチング用ガスとしては、
Ｃｌ₂、ＢＣｌ₃、ＳｉＣｌ₄、ＣＣｌ₄などを代表とする
塩素系ガスまたはＣＦ₄、ＳＦ₆、ＮＦ₃などを代表とす
るフッ素系ガス、またＯ₂を適宜添加することができ
る。

【００４２】また図１４に示すように溝１４０１を形成
した。ここでは作製される容量素子がＬ字パターンとな
るように形成した。１４０２は、その後に形成される半
導体膜である。ここでは点線の○印で示したＬ字パター
ンの角部１４０３に溝を形成しなかった。図１４では、
簡略化のために溝の数、幅を強調して記載してある。実
際は溝の数はさらに多く、幅も小さいものであることに
注意されたい。

【００４３】またここでは図１１（Ａ）に示すように溝
を配置したが、もちろんこれに限定されるものでなく、
図１１（Ｂ）や（Ｃ）に示すように溝を配置しても構わ
ない。

【００４４】スイッチング素子となるＴＦＴのチャネル
幅とチャネル長との比率及び寄生容量、ＯＦＦリーク電
流等により１画素当たりに必要な保持容量の値が決ま
り、誘電体の単位面積当たりの容量値から容量素子の面
積が決定される。よって必要な容量値が確保できるよう
に、かつ遮光効果が確保できるように溝３０２の深さや
個数を決定すればよい。溝と溝の間の隔壁は微細加工の
限界まで狭くすることが望ましい。これによって容量を
大きくすることができるからである。また溝の幅は、こ
の後に成膜する第１の導電膜、第１の絶縁膜および第２
の導電膜の成膜によって埋め込まれるように設計してお
くことが、平坦化の都合上望ましい。具体的には、第１
の導電膜、第１の絶縁膜および第２の導電膜の成膜がコ
ンフォーマルな形状が得られたとして、第１の導電膜
（膜厚をｔ１とする）、第１の絶縁膜（膜厚をｔ２とす
る）および第２の導電膜（膜厚をｔ３とする）の膜厚の
総和（ｔ１＋ｔ２＋ｔ３）の２倍の幅であればよい。

【００４５】次に第１の導電膜３０３を形成する。第１
の導電膜３０３は、ドレイン電極と同電位となる容量配
線の役割を担う。ここではリン（Ｐ）を添加したｐｏｌ
ｙ−Ｓｉ膜をＬＰＣＶＤ法にて０．２μｍ成膜した。シ
ラン（ＳｉＨ₄）ガスにホスフィン（ＰＨ₃）の混合ガス
を原料ガスとし、成膜温度は６００℃とした。添加する
不純物元素は、リンに限定されるものでなく、ボロン
（Ｂ）、ヒ素（Ａｓ）でも構わない。ボロンを添加する
場合は、ジボラン（Ｂ₂Ｈ₆）をシランに混合させ、ヒ素
を添加する場合は、アルシン（ＡｓＨ₃）をシランに混
合させて原料ガスとすればよい。

【００４６】ここでは不純物を添加したｐｏｌｙ−Ｓｉ
膜を用いたが、勿論これに限定されない。例えばタング
ステン（Ｗ）膜、ＴｉＮ膜をＣＶＤ法にて形成しても良
い。

【００４７】なお、第１の導電膜３０３は、段差被覆性
（ステップカバレッジ）の優れた膜、コンフォーマル形
状を有する膜を成膜することが必要である。ここでは、
ＬＰＣＶＤ法にて第１の導電膜を成膜したので、段差被
覆性の優れた膜を容易に得ることができた。スパッタ
法、プラズマＣＶＤ法にて第１の導電膜３０３を形成し
ても良い。段差被覆性の優れた膜を得るために成膜条件
（温度、圧力、ガス流量など）を調整する必要性が生じ
る場合がある。

【００４８】次に画素毎に独立した容量素子とするため
に第１の導電膜３０３をパターニングし、エッチングし
た。ここでは、容量素子がＬ字パターンを形成するよう
にした。

【００４９】次に第１の絶縁膜３０４を形成する。第１
の絶縁膜は、誘電体の役割を担うこととなる。ここでは
テトラエトキシシラン（Ｓｉ（ＯＣ₂Ｈ₅）₄）と酸素
（Ｏ₂）を用いてＬＰＣＶＤ法にてＳｉＯ₂膜を０．１μ
ｍ成膜した。プラズマＣＶＤ法にて成膜しても構わな
い。ここでも第１の導電膜３０３と同様に段差被覆性
（ステップカバレッジ）の優れた膜、コンフォーマル形
状を有する膜を成膜することが必要である。本実施で
は、ＳｉＯ₂膜を形成したが、ＳｉＮ_x膜、ＳｉＯＮ膜、
ＳｉＮＯ膜などの無機膜またはこれらの積層膜でもよ
い。

【００５０】第２の導電膜３０５を形成する。第２の導
電膜は、接地された容量配線の役割を担うこととなる。
ここではリン（Ｐ）を添加したｐｏｌｙ−Ｓｉ膜をＬＰ
ＣＶＤ法にて成膜して、溝３０２の埋め込みを行った。
シラン（ＳｉＨ₄）ガスにホスフィン（ＰＨ₃）の混合ガ
スを原料ガスとし、成膜温度は６００℃とした。添加す
る不純物元素は、リンに限定されるものでなく、ボロン
（Ｂ）、ヒ素（Ａｓ）でも構わない。ボロンを添加する
場合は、ジボラン（Ｂ₂Ｈ₆）をシランに混合させ、ヒ素
を添加する場合は、アルシン（ＡｓＨ₃）をシランに混
合させて原料ガスとする。

【００５１】ここでは不純物を添加したｐｏｌｙ−Ｓｉ
膜を用いたが、勿論これに限定されない。例えばＷ膜、
タングステンシリサイド（ＷＳｉ₂）膜、モリブデンシ
リサイド（ＭｏＳｉ₂）膜、チタンシリサイド（ＴｉＳ
ｉ₂）膜などのシリサイド膜、Ａｌ、Ｔａ、Ｗ、Ｃｕ、
Ｍｏなどの導電性材料を形成しても良い。

【００５２】第２の導電膜３０５の上に第３の導電膜３
０６としてＷＳｉ₂膜をスパッタ法にて成膜した。第３
の導電膜３０６は、遮光膜として役割を担うが、第１の
導電膜、または第２の導電膜３０５にて遮光性の導電膜
（例えばＷ膜）を成膜した場合は、遮光膜として十分用
いることができるため、第３の導電膜３０６を形成する
必要はない。第３の導電膜３０６は必要に応じて設ける
ことができる。第３の導電膜３０６を形成した場合は、
第２の導電膜３０５と第３の導電膜３０６が容量配線の
役割を担うこととなる。第３の導電膜３０６は、ＷＳｉ
₂膜の他に、ＭｏＳｉ₂、ＴｉＳｉ₂などのシリサイド
膜、シリコン膜、Ａｌ、Ｔａ、Ｗ、Ｃｕ、Ｍｏなどの導
電性材料またはこれらの積層膜を用いることができる。

【００５３】次に開口率を低下させないため、またその
後に作製されるＴＦＴへの光の入射を遮光するために第
２の導電膜３０５、第３の導電膜３０６をパターニング
し、エッチング処理し、その一部を除去した。これらは
接地された容量配線１５０３として用いるため画素毎に
分割しない（図１５）。このとき第１の導電膜とドレイ
ン電極がコンタクトできるようにコンタクトホールが形
成される領域を確保することは言うまでもない。

【００５４】次いで、第２の絶縁膜３０７を膜厚１００
〜１０００ｎｍで形成する（図２（Ｂ））。ここではＣ
ＶＤ法にてＳｉＯＮ膜とＳｉＮＯ膜の積層膜を用いた。

【００５５】また、第２の絶縁膜３０７を形成した後、
絶縁膜表面を化学的及び機械的に研磨する処理（代表的
にはＣＭＰ技術等）により平坦化してもよい。例えば、
絶縁膜表面の最大高さ（Ｒｍａｘ）が０．５μｍ以下、
好ましくは０．３μｍ以下となるようにする。これによ
り溝の中に容量素子を有する構造を得ることができる
（図２（Ｂ））。

【００５６】［実施例２］本実施例は、実施例１の基板
４００をフィルム基板とした例を示す。

【００５７】フィルム基板４００として市販のＰＥＴ
（ポリエチレンテレフタレート）を用いた。もちろんＰ
ＥＳ（ポリエーテルスルホン）、ＰＣ（ポリカーボネー
ト）、ＰＡＲ（ポリアリレート）、ＰＥＣＮ（ポリエー
テルニトリル）、ＰＩ（ポリイミド）などの透明フィル
ム基板を用いることもできる。フィルム基板表面を化学
的及び機械的に研磨する処理（代表的にはＣＭＰ技術）
等）により平坦化してもよい。またフィルム基板に１０
０〜１３０℃程度で熱処理しておいても良い。フィルム
基板には、下地膜４０１として表面にＳｉＯ₂膜、Ｓｉ
Ｎ_x膜、ＡｌＯ膜、ＡｌＯＮ膜、ＡｌＮ膜、炭素膜、Ｄ
ＬＣ（ダイヤモンドライクカーボン）膜やこれらの積層
膜を設けた。成膜方法は、スパッタ法を用いた。成膜温
度が基板の耐熱温度よりも低ければプラズマＣＶＤ法、
常圧ＣＶＤ法、ＬＰＣＶＤ法にて形成しても構わない。

【００５８】次いで、第１の絶縁膜４０２を膜厚１００
ｎｍ〜２０００ｎｍで形成する（図３（Ａ））。ここで
はスパッタ法を用いてＳｉＯＮ膜とＳｉＮＯ膜の積層膜
を形成した。成膜温度が基板の耐熱温度よりも低ければ
プラズマＣＶＤ法、常圧ＣＶＤ法、ＬＰＣＶＤ法にて形
成しても構わない。

【００５９】第１の絶縁膜４０２の表面にフォトレジス
ト膜を塗布して、露光現像処理を行い、レジスタからな
るマスク４０３を形成した後、異方性エッチングを行
い、溝４０４を形成した（図３（Ａ））。エッチングに
はＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄ
Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用
いると良い。ＩＣＰエッチング法を用い、エッチング条
件（コイル型の電極に印加される電力量、基板側の電極
に印加される電力量、基板側の電極温度等）を適宜調節
することによって所望の形状に膜をエッチングすること
ができた。テーパー状にエッチングすることも可能であ
る。なお、エッチング用ガスとしては、Ｃｌ₂、ＢＣ
ｌ₃、ＳｉＣｌ₄、ＣＣｌ₄などを代表とする塩素系ガス
またはＣＦ₄、ＳＦ₆、ＮＦ₃などを代表とするフッ素系
ガス、またＯ₂を適宜添加することができる。また本実
施例では図１６のように溝１６０１を形成した。図１６
では、簡略化のために溝の数、幅を強調して記載してあ
る。実際は溝の数はさらに多く、幅も小さいものである
ことに注意されたい。

【００６０】またここでは図１１（Ｂ）に示すように溝
を配置したが、もちろんこれに限定されるものでなく、
図１１（Ａ）や（Ｃ）に示すように溝を配置しても構わ
ない。

【００６１】スイッチング素子となるＴＦＴのチャネル
幅とチャネル長との比率及び寄生容量、ＯＦＦリーク電
流等により１画素当たりに必要な保持容量の値が決ま
り、誘電体の単位面積当たりの容量値から容量素子の面
積が決定される。よって必要な容量値が確保できるよう
に、かつ遮光効果が確保できるように溝４０２の深さや
個数を決定すればよい。溝と溝の間の隔壁は微細加工の
限界まで狭くすることが望ましい。これによって容量を
大きくすることができるからである。また溝の幅は、こ
の後に成膜する第１の導電膜、第２の絶縁膜および第２
の導電膜の成膜によって埋め込まれるように設計してお
くことが、平坦化の都合上望ましい。具体的には、第１
の導電膜、第２の絶縁膜および第２の導電膜の成膜がコ
ンフォーマルな形状が得られたとして、第１の導電膜
（膜厚をｔ１とする）、第２の絶縁膜（膜厚をｔ２とす
る）および第２の導電膜（膜厚をｔ３とする）の膜厚の
総和（ｔ１＋ｔ２＋ｔ３）の２倍の幅であればよい。

【００６２】次に第１の導電膜４０５を形成する。第１
の導電膜４０５は、ドレイン電極と同電位となる容量配
線の役割を担う。ここではタングステン（Ｗ）膜をスパ
ッタ法にて形成した。ＴｉＮ膜をスパッタ法にて形成し
ても良い。成膜温度が基板の耐熱温度よりも低ければプ
ラズマＣＶＤ法、常圧ＣＶＤ法、ＬＰＣＶＤ法にて形成
しても構わない。

【００６３】なお、第１の導電膜４０５は、段差被覆性
（ステップカバレッジ）の優れた膜、コンフォーマル形
状を有する膜を成膜することが必要である。段差被覆性
の優れた膜を得るために成膜条件（温度、圧力、ガス流
量など）を調整して所望の形状を得ることができる。

【００６４】次に画素毎に独立した容量素子とするため
に第１の導電膜４０５をパターニングし、エッチングし
た。

【００６５】次に第２の絶縁膜４０６を形成する。第２
の絶縁膜４０６は、誘電体の役割を担うこととなる。こ
こではＳｉＯ₂膜をスパッタ法にて０．１μｍ成膜す
る。成膜温度が基板の耐熱温度よりも低ければプラズマ
ＣＶＤ法、常圧ＣＶＤ法、ＬＰＣＶＤ法にて形成しても
構わない。ここでも第１の導電膜４０５と同様に段差被
覆性（ステップカバレッジ）の優れた膜、コンフォーマ
ル形状を有する膜を成膜することが必要である。本実施
では、ＳｉＯ₂膜を形成したが、ＳｉＮ_x膜、ＳｉＯＮ
膜、ＳｉＮＯ膜などの無機膜またはこれらの積層膜でも
よい。

【００６６】第２の導電膜４０７を形成する。第２の導
電膜４０７は、接地された容量配線の役割を担うことと
なる。ここではＷ膜をスパッタ法にて形成した。Ｗ膜の
他には、Ａｌ、Ｔａ、Ｗ、Ｃｕ、Ｍｏなどの導電性材料
を形成しても良い。ここでは第２の導電膜により溝３０
２の埋め込んだ。

【００６７】第２の導電膜４０７の上に第３の導電膜４
０８としてＷＳｉ₂膜をスパッタ法にて成膜した。第３
の導電膜４０８は、遮光膜として役割を担うが、第１の
導電膜、または第２の導電膜４０７にて遮光性を持つ導
電膜（例えばＷ膜）を成膜した場合は、遮光膜として十
分用いることができるため、第３の導電膜４０８を形成
する必要はない。第３の導電膜４０８は必要に応じて設
けることができる。第３の導電膜４０８を形成した場合
は、第２の導電膜４０７と第３の導電膜４０８が容量配
線の役割を担うこととなる。第３の導電膜４０８は、Ｗ
Ｓｉ₂膜の他に、ＭｏＳｉ₂、ＴｉＳｉ₂などのシリサイ
ド膜、シリコン膜、Ａｌ、Ｔａ、Ｗ、Ｃｕ、Ｍｏなどの
導電性材料またはこれらの積層膜を用いることができ
る。

【００６８】次に実施例１の同様に開口率を低下させな
いために第２の導電膜４０７、第３の導電膜４０８をパ
ターニングし、エッチング処理して一部を除去した。こ
うすることによって開口率が低下しない上に、その後に
作製されるＴＦＴへの光の入射を遮光することができ
る。

【００６９】次いで、第３の絶縁膜４０９を膜厚１００
〜１０００ｎｍで形成する（図３（Ｂ））。ここではス
パッタ法を用いてＳｉＯＮ膜とＳｉＮＯ膜の積層膜を形
成した。成膜温度が基板や容量素子の耐熱温度よりも低
ければプラズマＣＶＤ法、常圧ＣＶＤ法、ＬＰＣＶＤ法
にて形成しても構わない。

【００７０】また、第３の絶縁膜４０９を形成した後、
絶縁膜表面を化学的及び機械的に研磨する処理（代表的
にはＣＭＰ技術）等）により平坦化してもよい。例え
ば、絶縁膜表面の最大高さ（Ｒｍａｘ）が０．５μｍ以
下、好ましくは０．３μｍ以下となるようにする。これ
により溝の中に容量素子を有する構造を得ることができ
る（図３（Ｂ））。

【００７１】［実施例３］本実施例では実施例１にて作
製した容量素子構造を有する基板を用いてアクティブマ
トリクス基板を作製する方法について図４〜８を用いて
説明する。本明細書では駆動回路部と、画素ＴＦＴ、保
持容量とを有する画素部を同一基板上に形成された基板
を、便宜上アクティブマトリクス基板と呼ぶ。なお符号
については同一の符号を用いる。また図４〜８において
は、簡略化のために中央の鎖線の左側を駆動回路部、中
央の鎖線の右側を画素部としていることに注意された
い。

【００７２】第２の絶縁膜３０７上に半導体膜３０８〜
３１０を形成する。半導体膜３０８〜３１０は、公知の
手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶ
Ｄ法等）により２５〜８０ｎｍ（好ましくは３０〜６０
ｎｍ）の厚さで半導体膜を成膜し、公知の結晶化法（レ
ーザー結晶化法、ＲＴＡやファーネスアニール炉を用い
た熱結晶化法、結晶化を助長する金属元素を用いた熱結
晶化法等）により結晶化させる。そして、得られた結晶
質半導体膜を所望の形状にパターニングして半導体膜３
０８〜３１０を形成する。前記半導体膜としては、非晶
質半導体膜や微結晶半導体膜、結晶質半導体膜などがあ
り、非晶質珪素ゲルマニウム膜などの非晶質構造を有す
る化合物半導体膜を適用しても良い。本実施例では、プ
ラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜
する。そして、ニッケルを含む溶液を非晶質珪素膜上に
保持させ、この非晶質珪素膜に脱水素化（５００℃、１
時間）を行なった後、熱結晶化（５５０℃、４時間）を
行なって結晶質珪素膜を形成する。そして、フォトリソ
グラフィ法を用いたパターニング処理によって半導体膜
３０８〜３１０を形成する。

【００７３】また、レーザー結晶化法で結晶質半導体膜
を作製する場合には、パルス発振型または連続発光型の
エキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザ
ー、ＹＬＦレーザー、ＹＡｌＯ₃レーザー、ガラスレー
ザー、ルビーレーザー、Ｔｉ：サファイアレーザー等を
用いることができる。これらのレーザーを用いる場合に
は、レーザー発振器から放射されたレーザービームを光
学系で線状に集光し半導体膜に照射する方法を用いると
良い。結晶化の条件は実施者が適宣選択するものである
が、エキシマレーザーを用いる場合はパルス発振周波数
３００Ｈｚとし、レーザーエネルギー密度を１００〜７
００ｍＪ／ｃｍ²(代表的には２００〜３００ｍＪ／ｃｍ
²)とする。また、ＹＡＧレーザーを用いる場合にはその
第２高調波を用いパルス発振周波数１〜３００Ｈｚと
し、レーザーエネルギー密度を３００〜１０００ｍＪ／
ｃｍ²(代表的には３５０〜５００ｍＪ／ｃｍ²)とすると
良い。そして幅１００〜１０００μｍ、例えば４００μ
ｍで線状に集光したレーザー光を基板全面に渡って照射
し、この時の線状ビームの重ね合わせ率（オーバーラッ
プ率）を５０〜９９％として行なってもよい。

【００７４】しかしながら、本実施例では、結晶化を助
長する金属元素を用いて非晶質珪素膜の結晶化を行なっ
たため、前記金属元素が結晶質珪素膜中に残留してい
る。そのため、前記結晶質珪素膜上に５０〜１００ｎｍ
の非晶質珪素膜を形成し、加熱処理（ＲＴＡ法やファー
ネスアニール炉を用いた熱アニール等）を行なって、該
非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質
珪素膜は加熱処理後にエッチングを行なって除去する。
このようにすることにより、前記結晶質珪素膜中の金属
元素の含有量を低減または除去することができる。

【００７５】また、半導体膜３０８〜３１０を形成した
後、ＴＦＴのしきい値を制御するために微量な不純物元
素（ボロンまたはリン）のドーピングを行なってもよ
い。

【００７６】次いで、半導体膜３０８〜３１０を覆うゲ
ート絶縁膜３１１を形成する。ゲート絶縁膜３１１はプ
ラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜
１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施
例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸
化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝
７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸
化窒化珪素膜に限定されるものでなく、他の珪素を含む
絶縁膜を単層または積層構造として用いても良い。

【００７７】また、酸化珪素膜を用いる場合には、プラ
ズマＣＶＤ法でＴＥＯＳ（ＴｅｔｒａｅｔｈｙｌＯｒ
ｔｈｏｓｉｌｉｃａｔｅ）とＯ₂とを混合し、反応圧力
４０Ｐａ、基板温度３００〜４００℃とし、高周波（１
３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ²で
放電させて形成することができる。このようにして作製
される酸化珪素膜は、その後４００〜５００℃の熱アニ
ールによりゲート絶縁膜として良好な特性を得ることが
できる。

【００７８】次いで、ゲート絶縁膜３１１上に膜厚２０
〜１００ｎｍの第４の導電膜３１２と、膜厚１００〜４
００ｎｍの第５の導電膜３１３とを積層形成する。本実
施例では、膜厚３０ｎｍのＴａＮ膜からなる第４の導電
膜３１２と、膜厚３７０ｎｍのＷ膜からなる第５の導電
膜３１３を積層形成した。ＴａＮ膜はスパッタ法で形成
し、Ｔａのターゲットを用い、窒素を含む雰囲気内でス
パッタした。また、Ｗ膜は、Ｗのターゲットを用いたス
パッタ法で形成した。その他に６フッ化タングステン
（ＷＦ₆）を用いる熱ＣＶＤ法で形成することもでき
る。いずれにしてもゲート電極として使用するためには
低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃ
ｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくす
ることで低抵抗率化を図ることができるが、Ｗ膜中に酸
素などの不純物元素が多い場合には結晶化が阻害され高
抵抗化する。従って、本実施例では、高純度のＷ（純度
９９．９９９９％）のターゲットを用いたスパッタ法
で、さらに成膜時に気相中からの不純物の混入がないよ
うに十分配慮してＷ膜を形成することにより、抵抗率９
〜２０μΩｃｍを実現することができた。

【００７９】なお、本実施例では、第４の導電膜３１２
をＴａＮ、第５の導電膜３１３をＷとしたが、特に限定
されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、
Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分
とする合金材料若しくは化合物材料で形成してもよい。
また、リン等の不純物元素をドーピングした多結晶珪素
膜に代表される半導体膜を用いてもよい。また、ＡｇＰ
ｄＣｕ合金を用いてもよい。また、第４の導電膜をタン
タル（Ｔａ）膜で形成し、第４の導電膜をＷ膜とする組
み合わせ、第４の導電膜を窒化チタン（ＴｉＮ）膜で形
成し、第５の導電膜をＷ膜とする組み合わせ、第４の導
電膜を窒化タンタル（ＴａＮ）膜で形成し、第５の導電
膜をＡｌ膜とする組み合わせ、第４の導電膜を窒化タン
タル（ＴａＮ）膜で形成し、第５の導電膜をＣｕ膜とす
る組み合わせとしてもよい。

【００８０】次に、フォトリソグラフィ法を用いてレジ
ストからなるマスク３１４〜３１７を形成し、電極及び
配線を形成するための第１のエッチング処理を行なう。
第１のエッチング処理では第１及び第２のエッチング条
件で行なう。（図５（Ａ））本実施例では第１のエッチ
ング条件として、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣ
ｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エ
ッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂と
Ｏ₂とを用い、それぞれのガス流量比を２５：２５：１
０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に
５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプ
ラズマを生成してエッチングを行った。基板側（試料ス
テージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力
を投入し、実質的に負の自己バイアス電圧を印加する。
この第１のエッチング条件によりＷ膜をエッチングして
第４の導電膜の端部をテーパー形状とする。

【００８１】この後、レジストからなるマスク３１４〜
３１７を除去せずに第２のエッチング条件に変え、エッ
チング用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス
流量比を３０：３０（ｓｃｃｍ）とし、１Ｐａの圧力で
コイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）
電力を投入してプラズマを生成して約３０秒程度のエッ
チングを行った。基板側（試料ステージ）にも２０Ｗの
ＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の
自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した
第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度
にエッチングされる。なお、ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０％程度
の割合でエッチング時間を増加させると良い。

【００８２】上記第１のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第４の導電
膜及び第５の導電膜の端部がテーパー形状となる。この
テーパー部の角度は１５〜４５°となる。こうして、第
１のエッチング処理により第４の導電膜と第５の導電膜
から成る第１の形状の導電膜３１８〜３２１（第４の導
電膜３１８ａ〜３２１ａと第５の導電膜３１８ｂ〜３２
１ｂ）を形成する。３２２はゲート絶縁膜であり、第１
の形状の導電膜３１８〜３２１で覆われない領域は２０
〜５０ｎｍ程度エッチングされ薄くなった領域が形成さ
れる。

【００８３】レジストからなるマスクを除去せずに第２
のエッチング処理を行なう。（図５（Ｂ））ここでは、
エッチングガスにＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ膜を
選択的にエッチングする。この時、第２のエッチング処
理により第５の導電層３２３ｂ〜３２６ｂを形成する。
一方、第４の導電膜３２３ａ〜３２６ａは、ほとんどエ
ッチングされず、第２の形状の導電膜３２３〜３２６を
形成する。

【００８４】そして、レジストからなるマスクを除去せ
ずに第１のドーピング処理を行い、半導体層にｎ型を付
与する不純物元素３２７を低濃度に添加する。ドーピン
グ処理はイオンドープ法、若しくはイオン注入法で行な
えば良い。イオンドープ法の条件はドーズ量を１×１０
¹³〜５×１０¹⁴／ｃｍ²とし、加速電圧を４０〜８０ｋ
ｅＶとして行なう。本実施例ではドーズ量を１．５×１
０¹³／ｃｍ²とし、加速電圧を６０ｋｅＶとして行な
う。ｎ型を付与する不純物元素として１５族に属する元
素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる
が、ここではリン（Ｐ）を用いる。この場合、導電層３
２３〜３２６がｎ型を付与する不純物元素に対するマス
クとなり、自己整合的に不純物領域３２８〜３３０が形
成される。不純物領域３２８〜３３０には１×１０¹⁸〜
１×１０²⁰／ｃｍ³の濃度範囲でｎ型を付与する不純物
元素が添加される（図６（Ａ））。

【００８５】レジストからなるマスクを除去した後、新
たにレジストからなるマスク３３２ａ〜３３２ｃを形成
して第１のドーピング処理よりも高い加速電圧で第２の
ドーピング処理によりｎ型を付与する不純物元素を添加
する。イオンドープ法の条件はドーズ量を１×１０¹³〜
１×１０¹⁵／ｃｍ²とし、加速電圧を６０〜１２０ｋｅ
Ｖとして行なう。ドーピング処理は、第５の導電膜３２
３ｂ〜３２６ｂを不純物元素に対するマスクとして用
い、第４の導電膜の下方の半導体層に不純物元素が添加
されるようにドーピングする。続いて、第２のドーピン
グ処理より加速電圧を下げて第３のドーピング処理を行
い、ｎ型を付与する不純物元素を添加して図６（Ｂ）の
状態を得る。イオンドープ法の条件はドーズ量を１×１
０¹⁵〜１×１０¹⁷／ｃｍ²とし、加速電圧を５０〜１０
０ｋｅＶとして行なう。第２のドーピング処理および第
３のドーピング処理により、第４の導電層と重なる低濃
度不純物領域（第３の不純物領域）３３４には１×１０
¹⁸〜５×１０¹⁹／ｃｍ³の濃度範囲でｎ型を付与する不
純物元素を添加され、高濃度不純物領域（第２の不純物
領域）３３３、３３５、３３６、３３７には１×１０¹⁹
〜５×１０²¹／ｃｍ³の濃度範囲でｎ型を付与する不純
物元素を添加される。

【００８６】もちろん、適当な加速電圧にすることで、
第２のドーピング処理および第３のドーピング処理は１
回のドーピング処理で、低濃度不純物領域および高濃度
不純物領域を形成することも可能である。

【００８７】次いで、レジストからなるマスクを除去し
た後、新たにレジストからなるマスク３３８ａ、３３８
ｂを形成して第４のドーピング処理を行なう。この第４
のドーピング処理により、ｐチャネル型ＴＦＴの活性層
となる半導体層に前記一導電型とは逆の導電型を付与す
る不純物元素が添加された第４の不純物領域３４０およ
び第５の不純物領域３４１を形成する。本実施例では、
第４の不純物領域３４０および第５の不純物領域３４１
は、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成
する（図７（Ａ））。

【００８８】第４の不純物領域３４０には１×１０²⁰〜
１×１０²¹／ｃｍ³の濃度範囲でｐ型を付与する不純物
元素が添加されるようにする。尚、第４の不純物領域３
４０には先の工程でリン（Ｐ）が添加された領域である
が、ｐ型を付与する不純物元素の濃度がその１．５〜３
倍添加されていて導電型はｐ型となっている。

【００８９】また、第５の不純物領域３４１は、第４の
導電膜３２４ａのテーパー部と重なる領域に形成される
ものであり、１×１０¹⁸〜１×１０²⁰／ｃｍ³の濃度範
囲でｐ型を付与する不純物元素が添加されるようにす
る。

【００９０】以上までの工程で、それぞれの半導体膜に
不純物領域が形成される。

【００９１】レジストからなるマスク３３８ａ、３３８
ｂを除去して第１の層間絶縁膜３４２を形成する。この
第１の層間絶縁膜３４２としては、プラズマＣＶＤ法ま
たはスパッタ法を用い、厚さを１００〜２００ｎｍとし
て珪素を含む絶縁膜で形成する。本実施例では、プラズ
マＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形
成した。勿論、第１の層間絶縁膜３４２は酸化窒化珪素
膜に限定されるものでなく、他の珪素を含む絶縁膜を単
層または積層構造として用いても良い。

【００９２】その後、加熱処理を行なって、半導体膜の
結晶性の回復、それぞれの半導体膜に添加された不純物
元素の活性化を行なう。この加熱処理はファーネスアニ
ール炉を用いる熱アニール法で行なう。熱アニール法と
しては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐ
ｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的に
は５００〜５５０℃で行えばよく、本実施例では５５０
℃、４時間の熱処理で活性化処理を行った。なお、熱ア
ニール法の他に、レーザアニール法、またはラピッドサ
ーマルアニール法（ＲＴＡ法）を適用することができ
る。

【００９３】また、第１の層間絶縁膜を形成する前に加
熱処理を行なっても良い。ただし、用いた配線材料が熱
に弱い場合には、本実施例のように配線等を保護するた
め層間絶縁膜（珪素を主成分とする絶縁膜、例えば窒化
珪素膜）を形成した後で活性化処理を行なうことが好ま
しい。

【００９４】そして、加熱処理（３００〜５５０℃で１
〜１２時間の熱処理）を行なうと水素化を行なうことが
できる。この工程は第１の層間絶縁膜３４２に含まれる
水素により半導体層のダングリングボンドを終端する工
程である。水素化の他の手段として、プラズマ水素化
（プラズマにより励起された水素を用いる）や、３〜１
００％の水素を含む雰囲気中において３００〜４５０℃
で１〜１２時間の加熱処理を行っても良い。

【００９５】第１の層間絶縁膜３４２上に無機絶縁膜材
料または有機絶縁物材料から成る第２の層間絶縁膜３４
３を形成する。本実施例では、膜厚１．６μｍのアクリ
ル樹脂膜を形成した。

【００９６】その後、第１の導電膜３０３、画素ＴＦＴ
のソース領域、ドレイン領域に達するスルーホールを形
成し、ソース配線３４４とドレイン配線３４５を形成す
る。また駆動回路部のＴＦＴの各不純物領域とそれぞれ
電気的に接続する配線３４６〜３４９を形成する（図７
（Ｂ））。本実施例では、ドレイン配線３４５と第１の
導電膜３０３と導通をとるための配線として形成される
構造であるが、この限りではない。なお、これらの配線
は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜
（ＡｌとＴｉとの合金膜）との積層膜をパターニングし
て形成する。もちろん、二層構造に限らず、単層構造で
もよいし、三層以上の積層構造にしてもよい。また、配
線の材料としては、ＡｌとＴｉに限らない。例えば、Ｔ
ａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成し
た積層膜をパターニングして配線を形成してもよい。

【００９７】次に第３の層間絶縁膜３５０をアクリル樹
脂膜にて形成する（図８）。第３の層間絶縁膜形成後に
表面を化学的機械的に研磨して（代表的にはＣＭＰ技
術）、平坦性を向上させてもよい。第３の層間絶縁膜の
上に遮光膜３５１を形成する。遮光膜３５１は、Ｃｒ
膜、ＣｒＯ₃膜、Ｔｉ膜、Ｎｉ膜、黒色染料や顔料を分
散した樹脂膜、これらの積層膜を用いることができる。
この遮光膜３５１は、半導体膜３１０への上部からの光
の入射を防止する。なお本実施例においては、遮光膜を
第３の層間絶縁膜の上に設けたが、これに限定される必
要はなく、対向基板上に設けてもよい。

【００９８】第４の層間絶縁膜３５２を設ける。もちろ
ん第４の層間絶縁膜を形成後に表面を化学的機械的に研
磨して（代表的にはＣＭＰ技術）、平坦性を向上させて
もよい。その後、画素部においては、画素電極３５３、
ゲート配線（図示しない）、接続電極（図示しない）を
形成する。この接続電極によりソース配線３４４は、画
素ＴＦＴと電気的な接続が形成される。また、ゲート配
線は、画素ＴＦＴのゲート電極と電気的な接続が形成さ
れる。また、画素電極３５３は、画素ＴＦＴのドレイン
領域３３５と電気的な接続が形成され、さらに保持容量
を形成する一方の電極、すなわち第１の導電膜３０３と
電気的な接続が形成される。また、画素電極３５３とし
ては、ＩＴＯ膜などの透明導電膜を用いることが望まし
い（図８）。

【００９９】さらに駆動回路部３５５においても第４の
層間絶縁膜３５３を形成後、コンタクトホールを形成
し、配線３４６〜３４９とソース線、ゲート線と導通さ
せる（図示しない）。

【０１００】以上の様にして、ｎチャネル型ＴＦＴ３６
０とｐチャネル型ＴＦＴ３６１からなる駆動回路部３６
２と、画素ＴＦＴ３６３、保持容量３６４とを有する画
素部を同一基板上に形成することができる。こうして、
アクティブマトリクス基板が完成する。

【０１０１】［実施例４］本実施例では、実施例３で作
製したアクティブマトリクス基板から、液晶表示装置を
作製する工程を以下に説明する。

【０１０２】図８の状態のアクティブマトリクス基板を
得た後、図８のアクティブマトリクス基板上、少なくと
も画素電極３５３上に配向膜３５４を形成しラビング処
理を行なう。画素電極３５３上に絶縁膜を形成し、その
上に配向膜３５４を形成しても良い。配向膜３５４はポ
リイミド膜などの有機膜を用いることができる。またＤ
ＬＣ（ダイヤモンドライクカーボン）膜などの無機膜を
用いてもよい。またラビング処理に限らず、電子ビーム
を照射して配向膜に配向機能を持たせてもよい。配向膜
に斜方蒸着膜を用いた場合は、配向処理は不要となる場
合もある。

【０１０３】次いで、対向基板３５８を用意する。次い
で、対向基板３５８上に着色層（図示せず）を形成す
る。本実施例では画素ＴＦＴが設けられた基板に遮光膜
３５１を形成したが、もちろん対向基板３５８に遮光膜
を形成してもよい。

【０１０４】次いで、平坦化膜（図示しない）上に透明
導電膜からなる対向電極３５７を少なくとも画素部に形
成し、対向基板の全面に配向膜３５６を形成し、ラビン
グ処理を施した。配向膜３５６には、アクティブマトリ
クス基板上に設けられたものと同じものを用いることが
できる。またラビング処理に限られず、電子ビームを照
射して配向膜に配向機能を持たせてもよい。斜方蒸着膜
を用いてもよい。平坦化膜形成後に表面を化学的機械的
に研磨して（代表的にはＣＭＰ技術）、平坦性を向上さ
せてもよい。もちろん平坦化膜上に絶縁膜を形成し、そ
の上に配向膜３５６を形成しても構わない。

【０１０５】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とを公知のセル組工
程によってシール材やスペーサ（ともに図示しない）を
介して貼り合わせる。その後、両基板の間に液晶材料３
５５を注入し、封止剤（図示せず）によって完全に封止
する。液晶材料３５５にはネマチック液晶、コレステリ
ック液晶、強誘電性液晶、反強誘電性液晶を用いること
ができる。高分子液晶を用いてもよい。また、これらの
液晶に樹脂を混合したもの、色素を混合したものを用い
てもよい。このようにして図９に示す液晶表示装置が完
成する。図９においては、本発明の特徴を有する画素部
のＴＦＴと保持容量のみを示してある。駆動回路用のＴ
ＦＴが別途設けられていることは言うまでもない。そし
て、必要があれば、アクティブマトリクス基板または対
向基板を所望の形状に分断する。さらに、対向基板のみ
に偏光板（図示しない）を貼りつけた。そして、公知の
技術を用いてＦＰＣを貼りつけた。

【０１０６】以上のようにして作製される液晶表示装置
は各種電子機器の表示部として用いることができる。

【０１０７】［実施例５］本実施例では、実施例３で示
したアクティブマトリクス基板を作製するときのＴＦＴ
の作製方法を用いて、発光装置を作製した例について説
明する。本明細書において、発光装置とは、基板上に形
成された発光素子を該基板とカバー材の間に封入した表
示用パネルおよび該表示用パネルにＴＦＴを備えた表示
用モジュールを総称したものである。なお、発光素子
は、電場を加えることで発生するルミネッセンス（Ｅｌ
ｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）が得られる有
機化合物を含む層（発光層）と陽極層と、陰極層とを有
する。また、有機化合物におけるルミネッセンスには、
一重項励起状態から基底状態に戻る際の発光（蛍光）と
三重項励起状態から基底状態に戻る際の発光（リン光）
があり、これらのうちどちらか、あるいは両方の発光を
含む。

【０１０８】なお、本明細書中では、発光素子において
陽極と陰極の間に形成された全ての層を有機発光層と定
義する。有機発光層には具体的に、発光層、正孔注入
層、電子注入層、正孔輸送層、電子輸送層等が含まれ
る。基本的に発光素子は、陽極層、発光層、陰極層が順
に積層された構造を有しており、この構造に加えて、陽
極層、正孔注入層、発光層、陰極層や、陽極層、正孔注
入層、発光層、電子輸送層、陰極層等の順に積層した構
造を有していることもある。

【０１０９】図１０は本実施例の発光装置の断面図であ
る。図１０において、基板５０２上に設けられたスイッ
チングＴＦＴ５００は、図８のｎチャネル型ＴＦＴ３５
３を用いて形成される。したがって、構造の説明は実施
例３の画素ＴＦＴ３５３の説明を参照すれば良い。

【０１１０】なお、本実施例ではチャネル形成領域が二
つ形成されるダブルゲート構造としているが、チャネル
形成領域が一つ形成されるシングルゲート構造もしくは
三つ形成されるトリプルゲート構造であっても良い。

【０１１１】図１０にはスイッチング用のＴＦＴおよび
保持容量のみが図示されているが、基板５０２上は駆動
回路用のＴＦＴが設けられていることは言うまでもな
い。構造の説明は、実施例３のｎチャネル型ＴＦＴ３５
０とｐチャネル型ＴＦＴ３５１の説明を参照すれば良
い。なお、実施例３ではシングルゲート構造としている
が、ダブルゲート構造もしくはトリプルゲート構造であ
っても良い。さらに本実施例の製造工程に従えば、その
他にも信号分割回路、Ｄ／Ａコンバータ、オペアンプ、
γ補正回路などの論理回路を同一の絶縁体上に形成可能
であり、さらにはメモリやマイクロプロセッサをも形成
しうる。

【０１１２】また本実施例においては、電流制御ＴＦＴ
を設けた（図示しない）。電流制御ＴＦＴはｐチャネル
型ＴＦＴを用いて形成される。構造の説明は実施例３の
ｐチャネル型ＴＦＴ３５１の説明を参照すれば良い。な
お、実施例３ではシングルゲート構造としているが、ダ
ブルゲート構造もしくはトリプルゲート構造であっても
良い。

【０１１３】５０４は、透明導電膜からなる画素電極
（発光素子の陽極）である。透明導電膜としては、酸化
インジウムと酸化スズとの化合物、酸化インジウムと酸
化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化イン
ジウムを用いることができる。また、前記透明導電膜に
ガリウムを添加したものを用いても良い。画素電極５０
４は、上記配線を形成する前に平坦な層間絶縁膜５０３
上に形成する。本実施例においては、樹脂からなる平坦
化膜５０３を用いてＴＦＴによる段差を平坦化すること
は非常に重要である。後に形成される発光層は非常に薄
いため、段差が存在することによって発光不良を起こす
場合がある。従って、発光層をできるだけ平坦面に形成
しうるように画素電極を形成する前に平坦化しておくこ
とが望ましい。

【０１１４】配線を形成後（図示しない）、図１０に示
すようにバンク５０５を形成する。バンク５０５は１０
０〜４００ｎｍの珪素を含む絶縁膜もしくは有機樹脂膜
をパターニングして形成すれば良い。

【０１１５】なお、バンク５０５は絶縁膜であるため、
成膜時における素子の静電破壊には注意が必要である。
本実施例ではバンク５０５の材料となる絶縁膜中にカー
ボン粒子や金属粒子を添加して抵抗率を下げ、静電気の
発生を抑制する。この際、抵抗率は１×１０⁶〜１×１
０¹²Ωｍ（好ましくは１×１０⁸〜１×１０¹⁰Ωｍ）と
なるようにカーボン粒子や金属粒子の添加量を調節すれ
ば良い。

【０１１６】画素電極５０４の上には発光層５０６が形
成される。なお、図１１では一画素しか図示していない
が、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色
に対応した発光層を作り分けている。また、本実施例で
は蒸着法により低分子系有機発光材料を形成している。
具体的には、正孔注入層として２０ｎｍ厚の銅フタロシ
アニン（ＣｕＰｃ）膜を設け、その上に発光層として７
０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体
（Ａｌｑ₃）膜を設けた積層構造としている。Ａｌｑ₃に
キナクリドン、ペリレンもしくはＤＣＭ１といった蛍光
色素を添加することで発光色を制御することができる。

【０１１７】但し、以上の例は発光層として用いること
のできる有機発光材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせて発光層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。例えば、本実施例では低分子系有機発光材料を発光
層として用いる例を示したが、中分子系有機発光材料や
高分子系有機発光材料を用いても良い。なお、本明細書
中において、昇華性を有さず、かつ、分子数が２０以下
または連鎖する分子の長さが１０μｍ以下の有機発光材
料を中分子系有機発光材料とする。また、高分子系有機
発光材料を用いる例として、正孔注入層として２０ｎｍ
のポリチオフェン（ＰＥＤＯＴ）膜をスピン塗布法によ
り設け、その上に発光層として１００ｎｍ程度のパラフ
ェニレンビニレン（ＰＰＶ）膜を設けた積層構造として
も良い。なお、ＰＰＶのπ共役系高分子を用いると、赤
色から青色まで発光波長を選択できる。また、電荷輸送
層や電荷注入層として炭化珪素等の無機材料を用いるこ
とも可能である。これらの有機発光材料や無機材料は公
知の材料を用いることができる。

【０１１８】次に、発光層５０６の上には導電膜からな
る陰極５０７が設けられる。本実施例の場合、導電膜と
してアルミニウムとリチウムとの合金膜を用いる。勿
論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）
を用いても良い。陰極材料としては、周期表の１族もし
くは２族に属する元素からなる導電膜もしくはそれらの
元素を添加した導電膜を用いれば良い。

【０１１９】この陰極５０７まで形成された時点で発光
素子が完成する。なお、ここでいう発光素子は、画素電
極（陽極）５０４、発光層５０６及び陰極５０７で形成
されたダイオードを指す。

【０１２０】発光素子を完全に覆うようにしてパッシベ
ーション膜５０８を設けることは有効である。パッシベ
ーション膜５０８としては、炭素膜、窒化珪素膜もしく
は窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単
層もしくは組み合わせた積層で用いる。この際、カバレ
ッジの良い膜をパッシベーション膜として用いることが
好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカ
ーボン）膜を用いることは有効である。ＤＬＣ膜は室温
から１００℃以下の温度範囲で成膜可能であるため、耐
熱性の低い発光層５０６の上方にも容易に成膜すること
ができる。また、ＤＬＣ膜は酸素に対するブロッキング
効果が高く、発光層５０６の酸化を抑制することが可能
である。そのため、この後に続く封止工程を行う間に発
光層５０６が酸化するといった問題を防止できる。

【０１２１】さらに、パッシベーション膜５０８上に封
止材５０９を設け、カバー材５１０を貼り合わせる。封
止材５０９としては紫外線硬化樹脂を用いれば良く、内
部に吸湿効果を有する物質もしくは酸化防止効果を有す
る物質を設けることは有効である。また、本実施例にお
いてカバー材５１０はガラス基板や石英基板やプラスチ
ック基板（プラスチックフィルムも含む）の両面に炭素
膜（好ましくはダイヤモンドライクカーボン膜）を形成
したものを用いる。

【０１２２】こうして図１０に示すような構造の発光装
置が完成する。なお、バンク５０５を形成した後、パッ
シベーション膜５０８を形成するまでの工程をマルチチ
ャンバー方式（またはインライン方式）の成膜装置を用
いて、大気解放せずに連続的に処理することは有効であ
る。また、さらに発展させてカバー材５１０を貼り合わ
せる工程までを大気解放せずに連続的に処理することも
可能である。

【０１２３】［実施例６］本発明を実施して形成された
ＴＦＴは、駆動回路やスイッチングなど、様々なモジュ
ール（アクティブマトリクス型液晶モジュール、アクテ
ィブマトリクス型ＥＬモジュール）に適用することがで
き、さらにそれらを組み込んだ電子機器全てを完成させ
ることができる。電子機器としては、ビデオカメラ、デ
ジタルカメラ、ヘッドマウントディスプレイ（ゴーグル
型ディスプレイ）、カーナビゲーション、プロジェクタ
ー、カーステレオ、パーソナルコンピュータ、携帯情報
端末（モバイルコンピュータ、携帯電話または電子書籍
等）などが挙げられる。それらの一例を図１６〜図１８
に示す。

【０１２４】図１８（Ａ）はパーソナルコンピュータで
あり、本体３００１、画像入力部３００２、表示部３０
０３、キーボード３００４等を含む。

【０１２５】図１８（Ｂ）はビデオカメラであり、本体
３１０１、表示部３１０２、音声入力部３１０３、操作
スイッチ３１０４、バッテリー３１０５、受像部３１０
６等を含む。

【０１２６】図１８（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体３２０１、カメラ部
３２０２、受像部３２０３、操作スイッチ３２０４、表
示部３２０５等を含む。

【０１２７】図１８（Ｄ）はゴーグル型ディスプレイで
あり、本体３３０１、表示部３３０２、アーム部３３０
３等を含む。

【０１２８】図１８（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体３４０１、表示部３４０２、スピーカ部３４０
３、記録媒体３４０４、操作スイッチ３４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。

【０１２９】図１８（Ｆ）はデジタルカメラであり、本
体３５０１、表示部３５０２、接眼部３５０３、操作ス
イッチ３５０４、受像部（図示しない）等を含む。

【０１３０】図１９（Ａ）はフロント型プロジェクター
であり、投射装置３６０１、スクリーン３６０２等を含
む。

【０１３１】図１９（Ｂ）はリア型プロジェクターであ
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４等を含む。

【０１３２】なお、図１９（Ｃ）は、図１９（Ａ）及び
図１９（Ｂ）中における投射装置３６０１、３７０２の
構造の一例を示した図である。投射装置３６０１、３７
０２は、光源光学系３８０１、ミラー３８０２、３８０
４〜３８０６、ダイクロイックミラー３８０３、プリズ
ム３８０７、液晶モジュール３８０８、位相差板３８０
９、投射光学系３８１０で構成される。投射光学系３８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１９（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０１３３】また、図１９（Ｄ）は、図１９（Ｃ）中に
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図１９（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０１３４】ただし、図１９に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置での適用例は図示していな
い。

【０１３５】図２０（Ａ）は携帯電話であり、本体３９
０１、音声出力部３９０２、音声入力部３９０３、表示
部３９０４、操作スイッチ３９０５、アンテナ３９０
６、画像入力部（ＣＣＤ、イメージセンサ等）３９０７
等を含む。

【０１３６】図２０（Ｂ）は携帯書籍（電子書籍）であ
り、本体４００１、表示部４００２、４００３、記憶媒
体４００４、操作スイッチ４００５、アンテナ４００６
等を含む。

【０１３７】図２０（Ｃ）はディスプレイであり、本体
４１０１、支持台４１０２、表示部４１０３等を含む。

【０１３８】ちなみに図２０（Ｃ）に示すディスプレイ
は中小型または大型のもの、例えば５〜２０インチの画
面サイズのものである。また、このようなサイズの表示
部を形成するためには、基板の一辺が１ｍのものを用
い、多面取りを行って量産することが好ましい。

【０１３９】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器の作製方法に適用すること
が可能である。また、本実施例の電子機器は実施例１〜
６のどのような組み合わせからなる構成を用いても実現
することができる。

【０１４０】

【発明の効果】本発明により、開口率を低下させること
なく、十分な容量値を確保できる容量素子を得ることが
可能である。またＴＦＴの下部に容量素子を設けられて
いるので、遮光膜としての役割も果たすという優れた効
果を有する。

【図面の簡単な説明】

【図１】本発明を示す図。

【図２】本発明の作製工程を示す図（実施例１）。

【図３】本発明の作製工程を示す図（実施例２）。

【図４】本発明の作製工程を示す図（実施例３）。

【図５】本発明の作製工程を示す図（実施例３）。

【図６】本発明の作製工程を示す図（実施例３）。

【図７】本発明の作製工程を示す図（実施例３）。

【図８】本発明の作製工程を示す図（実施例３）。

【図９】本発明の作製工程を示す図（実施例４）。

【図１０】本発明の作製工程を示す図（実施例５）。

【図１１】本発明を示す図。

【図１２】本発明を示す図。

【図１３】本発明を示す図。

【図１４】本発明の作製工程を示す図（実施例１）。

【図１５】本発明の作製工程を示す図（実施例１）。

【図１６】本発明の作製工程を示す図（実施例２）。

【図１７】液晶表示装置の１画素の等価回路を示す
図。

【図１８】電子機器の一例を示す図。（実施例６）

【図１９】電子機器の一例を示す図。（実施例６）

【図２０】電子機器の一例を示す図。（実施例６）

【符号の説明】

１０１基板１０２溝またはトレンチ構造１０３第１の導電膜１０４第１の絶縁膜（誘電体）１０５第２の導電膜１０６第３の導電膜１０７第２の絶縁膜１０８半導体膜１０８ａチャネル形成領域１０８ｂソース領域またはドレイン領域１０８ｃＬＤＤ領域１０９ゲート絶縁膜１１０ゲート電極１１１、１１２ソース電極またはドレイン電極１１３第３の絶縁膜（層間絶縁膜）３００基板３０１マスク３０２溝またはトレンチ構造３０３第１の導電膜３０４第１の絶縁膜（誘電体）３０５第２の導電膜３０６第３の導電膜３０７第２の絶縁膜３０８〜３１０半導体膜３１１ゲート絶縁膜３１２第３の導電膜３１３第４の導電膜３１４〜３１７マスク３１８〜３２６導電膜３１８ａ〜３２６ａ第３の導電膜３１８ｂ〜３２６ｂ第４の導電膜３２２ゲート絶縁膜３２７不純物元素３２８〜３３０第１の不純物領域３３１不純物元素３３２ａ、３３２ｂ、３３２ｃマスク３３３、３３５、３３６、３３７第２の不純物領域３３４第３の不純物領域３３８ａ、３３８ｂマスク３４０第４の不純物領域３４１第５の不純物領域３４２第１の層間絶縁膜３４３第２の層間絶縁膜３４４〜３４９ソース電極、ドレイン電極３５０第３の層間絶縁膜３５１遮光膜３５２第４の層間絶縁膜３５３透明電極３５４配向膜３５５液晶材料３５６配向膜３５７透明電極３５８基板３６０ｎチャネル型ＴＦＴ３６１ｐチャネル型ＴＦＴ３６２駆動回路部３６３画素ＴＦＴ（スイッチング用ＴＦＴ）３６４保持容量４００基板４０１下地膜４０２第１の絶縁膜４０３マスク４０４溝４０５第１の導電膜４０６第２の絶縁膜（誘電体）４０７第２の導電膜４０８第３の導電膜４０９第３の絶縁膜５００画素ＴＦＴ（スイッチング用ＴＦＴ）５０１保持容量５０２基板５０３層間絶縁膜５０４画素電極５０５バンク５０６発光層５０７陰極５０８パッシベーション膜５０９封止材５１０カバー材１００１ゲート信号線１００２ソース信号線１００３液晶容量１００４保持容量１００５画素電極部１００６共通電極信号線１００７寄生容量

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/06 １０２Ａ 27/04 29/78 ６１２Ｚ 27/06 ６２６Ｃ 27/08 ３３１６１９Ｂ 29/786 Ｆターム(参考） 2H090 HA04 HD05 JA06 LA01 LA04 2H092 GA17 GA21 JA24 JA28 JB04 JB62 NA25 PA01 5F038 AC04 AC05 AC10 AC15 AC16 AC17 AC18 AC19 EZ06 EZ20 5F048 AC10 BA16 BC06 5F110 AA21 AA30 BB02 BB04 BB05 BB10 CC02 DD01 DD02 DD03 DD05 DD12 DD13 DD14 DD15 DD17 DD21 DD25 DD30 EE01 EE02 EE03 EE04 EE05 EE06 EE09 EE14 EE23 EE28 EE44 EE45 FF02 FF03 FF04 FF09 FF23 FF28 FF29 FF30 FF36 GG01 GG03 GG04 GG13 GG25 GG32 GG43 GG44 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HL01 HL02 HL03 HL04 HL05 HL06 HL08 HL11 HL12 HM14 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN34 NN35 NN36 NN42 NN44 NN45 NN46 NN47 NN48 NN54 NN55 NN73 PP01 PP02 PP03 PP04 PP05 PP06 PP10 PP24 PP29 PP34 PP35 QQ04 QQ11 QQ19 QQ23 QQ24 QQ25 QQ28

Claims

【特許請求の範囲】

【請求項１】薄膜トランジスタと当該薄膜トランジス
タに接続された保持容量素子とを有する半導体装置であ
って、当該保持容量素子は、少なくともその一部が基板に設け
られた溝内に形成されていることを特徴とする半導体装
置。
【請求項２】薄膜トランジスタと当該薄膜トランジス
タに接続された保持容量素子とを有する半導体装置であ
って、当該保持容量素子は、少なくともその一部が基板上の第
１の絶縁膜に設けられた溝内に形成されていることを特
徴とする半導体装置。
【請求項３】薄膜トランジスタと当該薄膜トランジス
タに接続された保持容量素子とを有する半導体装置であ
って、当該薄膜トランジスタは、絶縁膜を介して当該保持容量
素子上に設けられており、当該保持容量素子は、少なくともその一部が基板に設け
られた溝内に形成されていることを特徴とする半導体装
置。
【請求項４】薄膜トランジスタと当該薄膜トランジス
タに接続された保持容量素子とを有する半導体装置であ
って、当該保持容量素子は、少なくともその一部が基板上の第
１の絶縁膜に設けられた溝内に形成されており、当該薄膜トランジスタは、第２の絶縁膜を介して当該保
持容量素子上に設けられていることを特徴とする半導体
装置。
【請求項５】請求項１から４のいずれか一項におい
て、当該薄膜トランジスタは、ソース領域、ドレイン領域お
よびチャネル形成領域が設けられた半導体膜を有し、当該溝は、当該半導体膜のチャネル長方向と平行方向に
設けられていることを特徴とする半導体装置。
【請求項６】請求項１から４のいずれか一項におい
て、当該薄膜トランジスタは、ソース領域、ドレイン領域お
よびチャネル形成領域が設けられた半導体膜を有し、当該溝は、当該半導体膜のチャネル長方向と垂直方向に
設けられていることを特徴とする半導体装置。
【請求項７】請求項１から４のいずれか一項におい
て、当該薄膜トランジスタは、ソース領域、ドレイン領域お
よびチャネル形成領域が設けられた半導体膜を有し、当該溝は、当該半導体膜のチャネル長方向と平行方向お
よび垂直方向に設けられていることを特徴とする半導体
装置。
【請求項８】請求項５から７のいずれか一項におい
て、当該半導体装置には、画素電極、ゲート線およびソース
線が設けられ、当該保持容量素子は、当該画素電極の周囲に設けられ、当該保持容量素子を構成する容量配線の少なくとも一つ
は、画素毎に独立したＬ字パターンを形成していること
を特徴とする半導体装置。
【請求項９】請求項８において、当該Ｌ字パターンの角部には、溝が設けられていないこ
とを特徴とする半導体装置。
【請求項１０】請求項１から９のいずれか一項におい
て、当該保持容量素子は、当該半導体膜の下部遮光膜である
ことを特徴とする半導体装置。
【請求項１１】請求項１から１０のいずれか一項にお
いて、当該保持容量素子は、第１の導電膜、第２の導電膜およ
び誘電体からなり、当該溝は、当該第１の導電膜、当該第２の導電膜および
当該誘電体によって埋め込まれていることを特徴とする
半導体装置。
【請求項１２】請求項１から１１に記載された半導体
装置を有することを特徴とするアクティブマトリクス型
液晶ディスプレイ。
【請求項１３】請求項１から１１に記載された半導体
装置を有することを特徴とするアクティブマトリクス型
ＥＬディスプレイ。