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CN112823415A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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CN112823415A
CN112823415A CN201980066151.8A CN201980066151A CN112823415A CN 112823415 A CN112823415 A CN 112823415A CN 201980066151 A CN201980066151 A CN 201980066151A CN 112823415 A CN112823415 A CN 112823415A
Authority
CN
China
Prior art keywords
insulator
oxide
conductor
transistor
semiconductor device
Prior art date
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Pending
Application number
CN201980066151.8A
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English (en)
Inventor
山崎舜平
神保安弘
石川纯
手塚祐朗
掛端哲弥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
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Abstract

提供一种具有良好的电特性的半导体装置。该半导体装置包括第一氧化物、第一氧化物上的第一导电体及第二导电体、第一导电体上的第一绝缘体、第二导电体上的第二绝缘体、第一绝缘体及第二绝缘体上的第三绝缘体、在第一氧化物上配置在第一导电体与第二导电体之间的第二氧化物、第二氧化物上的第四绝缘体、第四绝缘体上的第三导电体、接触于第三绝缘体的顶面、第二氧化物的顶面、第四绝缘体的顶面及第三导电体的顶面的第五绝缘体、嵌入到形成在第一绝缘体、第三绝缘体及第五绝缘体中的开口中且与第一导电体接触的第四导电体、以及嵌入到形成在第二绝缘体、第三绝缘体及第五绝缘体的开口中且与第二导电体接触的第五导电体，其中，第三绝缘体在与第四导电体的界面附近及与第五导电体的界面附近具有其氮浓度高于第三绝缘体的其他区域的区域。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明的一个方式涉及一种半导体装置及半导体装置的制造方法。此外，本发明的一个方式涉及一种半导体晶片、模块以及电子设备。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等的半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、摄像装置及电子设备等有时包括半导体装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
背景技术
近年来，已对半导体装置进行开发，主要使用LSI、CPU、存储器。CPU是包括从半导体晶片分开的半导体集成电路(至少包括晶体管及存储器)且形成有作为连接端子的电极的半导体元件的集合体。
LSI、CPU、存储器等的半导体电路(IC芯片)安装在例如印刷线路板等电路板上，并被用作各种电子设备的部件之一。
此外，通过使用形成在具有绝缘表面的衬底上的半导体薄膜构成晶体管的技术受到注目。该晶体管被广泛地应用于集成电路(IC)、图像显示装置(也简单地记载为显示装置)等电子设备。作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知。作为其他材料，氧化物半导体受到关注。
另外，已知使用氧化物半导体的晶体管的泄漏电流在非导通状态下极小。例如，已公开了应用使用氧化物半导体的晶体管的泄漏电流小的特性的低功耗CPU等(参照专利文献1)。另外，例如，已公开了利用使用氧化物半导体的晶体管的泄漏电流低的特性实现存储内容的长期保持的存储装置等(参照专利文献2)。
近年来，随着电子设备的小型化和轻量化，对集成电路的进一步高密度化的要求提高。此外，有提高包含集成电路的半导体装置的生产率的需求。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第2012-257187号公报
[专利文献2]日本专利申请公开第2011-151383号公报
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种具有良好的电特性的半导体装置。此外，本发明的一个方式的目的之一是提供一种具有常关闭的电特性的半导体装置。此外，本发明的一个方式的目的之一是提供一种可靠性良好的半导体装置。此外，本发明的一个方式的目的之一是提供一种通态电流大的半导体装置。此外，本发明的一个方式的目的之一是提供一种具有高频率特性的半导体装置。此外，本发明的一个方式的目的之一是提供一种能够实现微型化或高集成化的半导体装置。此外，本发明的一个方式的目的之一是提供一种生产率高的半导体装置。
本发明的一个方式的目的之一是提供一种能够长期间保持数据的半导体装置。本发明的一个方式的目的之一是提供一种数据的写入速度快的半导体装置。本发明的一个方式的目的之一是提供一种设计自由度高的半导体装置。本发明的一个方式的目的之一是提供一种能够抑制功耗的半导体装置。本发明的一个方式的目的之一是提供一种新颖的半导体装置。
注意，这些目的的记载不妨碍其他目的的存在。注意，本发明的一个方式并不需要实现所有上述目的。除上述目的外的目的从说明书、附图、权利要求书等的描述中是显而易见的，并且可以从所述描述中抽出。
解决技术问题的手段
本发明的一个方式是一种半导体装置，包括第一氧化物、第一氧化物上的第一导电体及第二导电体、第一导电体上的第一绝缘体、第二导电体上的第二绝缘体、第一绝缘体及第二绝缘体上的第三绝缘体、在第一氧化物上配置在第一导电体与第二导电体之间的第二氧化物、第二氧化物上的第四绝缘体、第四绝缘体上的第三导电体、接触于第三绝缘体的顶面、第二氧化物的顶面、第四绝缘体的顶面及第三导电体的顶面的第五绝缘体、嵌入到形成在第一绝缘体、第三绝缘体及第五绝缘体中的开口中且与第一导电体接触的第四导电体、以及嵌入到形成在第二绝缘体、第三绝缘体及第五绝缘体中的开口中且与第二导电体接触的第五导电体，其中，第三绝缘体在与第四导电体的界面附近及与第五导电体的界面附近具有其氮浓度高于第三绝缘体的其他区域的区域。
在上述半导体装置中，优选的是，第一导电体在与第四导电体的界面附近具有其氮浓度高于第一导电体的其他区域的区域，第二导电体在与第五导电体的界面附近具有其氮浓度高于第二导电体的其他区域的区域。
本发明的另一个方式是一种半导体装置，包括第一绝缘体、第一绝缘体上的第一导电体、第一导电体上的第二绝缘体、第二绝缘体上的第一氧化物、第一氧化物上的第二导电体及第三导电体、第二导电体上的第三绝缘体、第三导电体上的第四绝缘体、第三绝缘体及第四绝缘体上的第五绝缘体、在第一氧化物上配置在第二导电体与第三导电体之间的第二氧化物、第二氧化物上的第六绝缘体、第六绝缘体上的第四导电体、接触于第五绝缘体的顶面、第二氧化物的顶面、第六绝缘体的顶面及第四导电体的顶面的第七绝缘体、接触于第七绝缘体的顶面及侧面、第五绝缘体的侧面、第二绝缘体的侧面及第一绝缘体的顶面的第八绝缘体、嵌入到形成在第三绝缘体、第五绝缘体、第七绝缘体及第八绝缘体中的开口中且与第二导电体接触的第五导电体、以及嵌入到形成在第四绝缘体、第五绝缘体、第七绝缘体及第八绝缘体中的开口中且与第三导电体接触的第六导电体，其中，第五绝缘体在与第五导电体的界面附近、与第六导电体的界面附近及与第八绝缘体的界面附近具有其氮浓度高于第五绝缘体的其他区域的区域。
在上述半导体装置中，优选的是，第二导电体在与第五导电体的界面附近具有其氮浓度高于第二导电体的其他区域的区域，第三导电体在与第六导电体的界面附近具有其氮浓度高于第三导电体的其他区域的区域。
本发明的另一个方式是一种包括第一至第五导电体、第一至第五绝缘体以及第一及第二氧化物的半导体装置的制造方法，包括如下步骤：在衬底上形成第一氧化物、第一氧化物上的第一导电体层及第一导电体层上的第一绝缘体层；在第一绝缘体层上形成第三绝缘体；在第三绝缘体中形成到达第一绝缘体层的开口；去除第一导电体层及第一绝缘体层中的重叠于该开口的区域而形成第一导电体、第二导电体、第一绝缘体及第二绝缘体；在第一导电体与第二导电体之间以接触于第一氧化物的方式形成第一氧化膜；在第一氧化膜上形成第一绝缘膜；在第一绝缘膜上形成第一导电膜；直到第三绝缘体的顶面露出为止去除第一氧化膜的一部分、第一绝缘膜的一部分及第一导电膜的一部分而形成第二氧化物、第四绝缘体及第三导电体；在第三绝缘体、第二氧化物、第四绝缘体及第三导电体上形成第五绝缘体；在第一绝缘体、第三绝缘体及第五绝缘体中形成到达第一导电体的开口，且在第二绝缘体、第三绝缘体及第五绝缘体中形成到达第二导电体的开口；在含氮气氛下进行微波处理；以及以嵌入到到达第一导电体的开口中的方式形成第四导电体，且以嵌入到到达第二导电体的开口中的方式形成第五导电体。
在上述半导体装置的制造方法中，微波处理优选在减压下进行。
本发明的一个方式是一种包括第一及第二导电体、第一至第七绝缘体以及第一及第二氧化物的半导体装置的制造方法，包括如下步骤：在衬底上形成第一绝缘体；在第一绝缘体上形成第一导电体；在第一导电体上形成第二绝缘体；在第二绝缘体上形成第三绝缘体；在第三绝缘体上形成第一氧化物；在第一氧化物上形成第四绝缘体；在第四绝缘体中形成到达第一氧化物的第一开口；在第一开口中以接触于第一氧化物及第四绝缘体的方式形成第一氧化膜；在第一氧化膜上形成第一绝缘膜；在第一绝缘膜上形成第一导电膜；直到第四绝缘体的顶面露出为止去除第一氧化膜的一部分、第一绝缘膜的一部分及第一导电膜的一部分而形成第二氧化物、第五绝缘体及第二导电体；以接触于第四绝缘体、第二氧化物、第五绝缘体及第二导电体的方式形成第六绝缘体；去除第六绝缘体的一部分、第四绝缘体的一部分、第三绝缘体的一部分及第二绝缘体的一部分而形成到达第一绝缘体的第二开口；以及以覆盖第六绝缘体、第四绝缘体、第三绝缘体及第二绝缘体的方式形成在第二开口中与第一绝缘体接触的第七绝缘体，其中，第三绝缘体、第四绝缘体及第一绝缘膜的成膜使用具有包含硅原子的分子的气体进行，并且，在包含硅原子的分子中，每一个硅原子具有三个以下的氢原子。
在上述半导体装置的制造方法中，优选在形成第二开口之后在含氮气氛下进行微波处理。
在上述半导体装置的制造方法中，包含硅原子的分子优选不具有氢原子。另外，具有包含硅原子的分子的气体优选不具有氢原子。
在上述半导体装置的制造方法中，优选的是，与第四绝缘体相比，第一绝缘体及第七绝缘体不容易使氢透过。
在上述半导体装置的制造方法中，第四绝缘体的成膜优选使用PECVD法或APCVD法进行。另外，在上述半导体装置的制造方法中，第一绝缘膜的成膜优选使用PEALD法或热ALD法进行。
发明效果
根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。此外，根据本发明的一个方式，可以提供一种具有常关闭的电特性的半导体装置。此外，根据本发明的一个方式，可以提供一种可靠性良好的半导体装置。此外，根据本发明的一个方式，可以提供一种通态电流大的半导体装置。此外，根据本发明的一个方式，可以提供一种具有高频率特性的半导体装置。此外，根据本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。此外，根据本发明的一个方式，可以提供一种生产率高的半导体装置。
此外，可以提供一种能够长期间保持数据的半导体装置。此外，可以提供一种数据的写入速度快的半导体装置。此外，可以提供一种设计自由度高的半导体装置。此外，可以提供一种能够抑制功耗的半导体装置。此外，可以提供一种新颖的半导体装置。
注意，这些效果的记载不妨碍其他效果的存在。注意，本发明的一个方式并不需要实现所有上述效果。除上述效果外的效果从说明书、附图、权利要求书等的描述中是显而易见的，并且可以从所述描述中抽出。
附图简要说明
图1A、图1B、图1C、图1D是根据本发明的一个方式的半导体装置的俯视图及截面图。
图2A、图2B、图2C、图2D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图3A、图3B、图3C、图3D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图4A、图4B、图4C、图4D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图5A、图5B、图5C、图5D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图6A、图6B、图6C、图6D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图7A、图7B、图7C、图7D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图8A、图8B、图8C、图8D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图9A、图9B、图9C、图9D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图10A、图10B、图10C、图10D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图11A、图11B、图11C、图11D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图12A、图12B、图12C、图12D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图13A、图13B、图13C、图13D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图14A、图14B、图14C、图14D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图15是说明根据本发明的一个方式的微波处理装置的俯视图。
图16是说明根据本发明的一个方式的微波处理装置的截面图。
图17是说明根据本发明的一个方式的微波处理装置的截面图。
图18A、图18B、图18C、图18D是根据本发明的一个方式的半导体装置的俯视图及截面图。
图19A、图19B、图19C、图19D是根据本发明的一个方式的半导体装置的俯视图及截面图。
图20A、图20B、图20C、图20D是根据本发明的一个方式的半导体装置的俯视图及截面图。
图21A、图21B是根据本发明的一个方式的半导体装置的截面图。
图22是示出根据本发明的一个方式的存储装置的结构的截面图。
图23是示出根据本发明的一个方式的存储装置的结构的截面图。
图24A、图24B是根据本发明的一个方式的存储装置的结构实例的方框图。
图25A、图25B、图25C、图25D、图25E、图25F、图25G、图25H是根据本发明的一个方式的存储装置的结构实例的电路图。
图26A、图26B是根据本发明的一个方式的半导体装置的示意图。
图27A、图27B、图27C、图27D、图27E是根据本发明的一个方式的存储装置的示意图。
图28A、图28B、图28C、图28D、图28E1、图28E2、图28F是示出根据本发明的一个方式的电子设备的图。
图29是示出根据本发明的实施例的样品的结构的示意图。
图30A、图30B、图30C是示出根据本发明的实施例的样品的STEM图像的图。
图31是示出根据本发明的实施例的样品的EDX分析结果的图。
图32A、图32B、图32C是示出根据本发明的实施例的样品的SIMS分析结果的图。
图33A、图33B是示出根据本发明的实施例的样品的电阻率的图。
图34A、图34B是示出根据本发明的实施例的样品的SIMS分析结果的图。
图35是示出根据本发明的实施例的样品的结构的示意图。
图36是示出根据本发明的实施例的样品的SIMS分析结果的图。
实施发明的方式
下面，参照附图对实施方式进行说明。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面所示的实施方式所记载的内容中。
在附图中，为显而易见，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，在实际的制造工序中，有时由于蚀刻等处理而层或抗蚀剂掩模等被非意图性地蚀刻，但是为了便于理解有时不反映于附图中。另外，在附图中，有时在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
另外，尤其在俯视图(也称为平面图)或透视图等中，为了便于对发明的理解，有时省略部分构成要素的记载。另外，有时省略部分隐藏线等的记载。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
在本说明书等中，为方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。此外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书中所说明的词句，根据情况可以适当地换词句。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，意味着如下情况：X与Y电连接；X与Y在功能上连接；X与Y直接连接。因此，不局限于附图或文中所示的连接关系等规定的连接关系，附图或文中所示的连接关系以外的连接关系也在附图或文中公开了。
在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时互相调换。因此，在本说明书等中，有时源极和漏极可以相互调换。
在本说明书等中，根据晶体管的结构，有时形成沟道的区域中的实际上的沟道宽度(以下，也称为“实效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，也称为“外观上的沟道宽度”)不同。例如，在栅电极覆盖半导体的侧面时，有时因为实效的沟道宽度大于外观上的沟道宽度，所以不能忽略其影响。例如，在微型且栅电极覆盖半导体的侧面的晶体管中，有时形成在半导体的侧面上的沟道形成区域的比例增高。在此情况下，实效的沟道宽度大于外观上的沟道宽度。
在上述情况下，有时难以通过实测估计实效沟道宽度。例如，为了根据设计值估计实效沟道宽度，需要预先知道半导体的形状的假定。因此，当不确定半导体的形状时，难以准确地测量实效的沟道宽度。
在本说明书中，在简单地描述为“沟道宽度”时，有时是指外观上的沟道宽度。或者，在本说明书中，在简单地表示“沟道宽度”时，有时表示实效沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、实效沟道宽度、外观上的沟道宽度等的值。
注意，半导体的杂质例如是指半导体的主要成分之外的元素。例如，浓度小于0.1原子％的元素可以说是杂质。有时由于包含杂质，例如造成半导体的DOS(Density ofStates：态密度)变高，结晶性降低等。当半导体是氧化物半导体时，作为改变半导体的特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半导体的主要成分外的过渡金属等。例如，有氢、锂、钠、硅、硼、磷、碳、氮等。在半导体是氧化物半导体时，有时水也作为杂质起作用。另外，在半导体是氧化物半导体时，有时例如由于杂质的进入导致氧空位的产生。此外，在半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
注意，在本说明书等中，氧氮化硅是指氧含量大于氮含量的物质。此外，氮氧化硅是指氮含量大于氧含量的物质。
注意，在本说明书等中，可以将“绝缘体”换称为“绝缘膜”或“绝缘层”。另外，可以将“导电体”换称为“导电膜”或“导电层”。另外，可以将“半导体”换称为“半导体膜”或“半导体层”。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。另外，“垂直”是指两条直线的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
注意，在本说明书中，阻挡膜是指具有抑制水、氢等杂质及氧的透过的功能的膜，在该阻挡膜具有导电性的情况下，有时被称为导电阻挡膜。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的半导体层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，可以将OS FET或OS晶体管换称为包含金属氧化物或氧化物半导体的晶体管。
注意，在本说明书等中，常关闭是指：在不对栅极施加电位或者对栅极施加接地电位时流过晶体管的每沟道宽度1μm的电流在室温下为1×10-20A以下，在85℃下为1×10-18A以下，或在125℃下为1×10-16A以下。
(实施方式1)
以下说明包括根据本发明的一个方式的晶体管200的半导体装置的一个例子及其制造方法。
<半导体装置的结构实例>
图1A、图1B、图1C及图1D是根据本发明的一个方式的晶体管200及晶体管200周围的俯视图及截面图。
图1A是包括晶体管200的半导体装置的俯视图。此外，图1B及图1C是该半导体装置的截面图。在此，图1B是在图1A中由点划线A1-A2表示的部分的截面图，也是晶体管200的沟道长度方向上的截面图。图1C是在图1A中由点划线A3-A4表示的部分的截面图，也是晶体管200的沟道宽度方向上的截面图。图1D是在图1A中由点划线A5-A6表示的部分的截面图。注意，在图1A的俯视图中，为了使图更明了化省略了部分构成要素。
本发明的一个方式的半导体装置包括衬底(未图示)上的绝缘体212、绝缘体212上的绝缘体214、绝缘体214上的晶体管200、晶体管200上的绝缘体280、绝缘体280上的绝缘体282、绝缘体282上的绝缘体283以及绝缘体283上的绝缘体274。绝缘体212、绝缘体214、绝缘体280、绝缘体282、绝缘体283及绝缘体274用作层间膜。另外，还包括与晶体管200电连接的用作插头的导电体240(导电体240a及导电体240b)。另外，绝缘体274上及导电体240上设置有与导电体240电连接的用作布线的导电体246(导电体246a及导电体246b)。
另外，导电体240中设置有第一导电体，其内侧还设置有第二导电体。在此，导电体240的顶面高度与绝缘体274的顶面高度可以大致相等。另外，在晶体管200中，层叠有导电体240的第一导电体与导电体240的第二导电体，但是本发明不局限于此。例如，导电体240也可以具有单层结构或者三层以上的叠层结构。在结构体具有叠层结构的情况下，有时按形成顺序赋予序数以进行区別。
另外，如图1所示，本实施方式所示的晶体管200优选形成在绝缘体212上且其顶面及侧面被绝缘体283覆盖。再者，优选采用在俯视时绝缘体283与绝缘体212在晶体管200的外侧接触的结构并以绝缘体283和绝缘体212将晶体管200密封。
[晶体管200]
如图1所示，晶体管200包括：绝缘体214上的绝缘体216；以嵌入绝缘体216的方式配置的导电体205(导电体205a及导电体205b)；绝缘体216上及导电体205上的绝缘体222；绝缘体222上的绝缘体224；绝缘体224上的氧化物230a；氧化物230a上的氧化物230b；氧化物230b上的氧化物243a及氧化物243b；氧化物243a上的导电体242a；氧化物243b上的导电体242b；导电体242a上的绝缘体272a；导电体242b上的绝缘体272b；氧化物230b上的氧化物230c；氧化物230c上的绝缘体250；以及绝缘体250上的与氧化物230c重叠的导电体260(导电体260a及导电体260b)。另外，氧化物230c分别与氧化物243a的侧面、氧化物243b的侧面、导电体242a的侧面及导电体242b的侧面接触。导电体260包括导电体260a及导电体260b，包围导电体260b的底面及侧面地配置有导电体260a。在此，如图1B所示，导电体260的顶面以与绝缘体250的顶面及氧化物230c的顶面大致一致的方式配置。另外，绝缘体282分别与导电体260、绝缘体250、氧化物230c及绝缘体280的顶面接触。
注意，以下有时将氧化物243a和氧化物243b统称为氧化物243。另外，有时将导电体242a和导电体242b统称为导电体242。另外，有时将导电体242a和导电体242b统称为导电体242。另外，有时将绝缘体272a和绝缘体272b统称为绝缘体272。
在晶体管200中，导电体260用作晶体管的栅极，导电体242a及导电体242b分别用作源电极或漏电极。在晶体管200中，用作栅极的导电体260以填充由绝缘体280等形成的开口的方式自对准地形成。通过如此形成导电体260，可以在导电体242a和导电体242b之间的区域中无需对准并确实地配置导电体260。
另外，优选绝缘体212、绝缘体214、绝缘体222、绝缘体272(以下，有时将绝缘体272a和绝缘体272b统称为绝缘体272)、绝缘体282及绝缘体283中的至少一个具有抑制氢(例如，氢原子、氢分子等中的至少一个)或水分子扩散的功能。尤其优选绝缘体212及绝缘体283能够高效地抑制氢(例如，氢原子、氢分子等中的至少一个)或水分子的扩散。另外，优选绝缘体212、绝缘体214、绝缘体222、绝缘体272、绝缘体282及绝缘体283中的至少一个具有抑制氧(例如，氧原子、氧分子等中的至少一个)扩散的功能。例如，优选绝缘体212、绝缘体214、绝缘体222、绝缘体272、绝缘体282及绝缘体283中的至少一个的氧及氢中的一方或双方的透过性低于绝缘体224。优选绝缘体212、绝缘体214、绝缘体222、绝缘体272、绝缘体282及绝缘体283中的至少一个的氧及氢中的一方或双方的透过性低于绝缘体250。优选绝缘体212、绝缘体214、绝缘体222、绝缘体272、绝缘体282及绝缘体283中的至少一个的氧及氢中的一方或双方的透过性低于绝缘体280。
作为绝缘体212、绝缘体214、绝缘体222、绝缘体272、绝缘体282及绝缘体283，例如可以使用氧化铝、氧化铪、氧化镓、铟镓锌氧化物、氮化硅或氮氧化硅等。尤其是作为绝缘体212及绝缘体283优选使用氢阻挡性更高的氮化硅或氮氧化硅。
另外，如图1所示，在本实施方式所示的半导体装置的一个方式中，绝缘体214、绝缘体216、绝缘体222、绝缘体224、绝缘体280及绝缘体282被图案化并被绝缘体283覆盖。也就是说，绝缘体283与绝缘体282的顶面及侧面、绝缘体280的侧面、绝缘体224的侧面、绝缘体222的侧面、绝缘体216的侧面、绝缘体214的侧面以及绝缘体212的顶面接触。由此，除了氧化物230等之外，绝缘体214、绝缘体216、绝缘体222、绝缘体224、绝缘体280及绝缘体282也被绝缘体283及绝缘体212与外部隔开。
另外，氧化物230优选包括绝缘体224上的氧化物230a、氧化物230a上的氧化物230b以及配置在氧化物230b上且其至少一部分与氧化物230b的顶面接触的氧化物230c。在此，优选以其侧面与氧化物243a、氧化物243b、导电体242a、导电体242b、绝缘体272a、绝缘体272b及绝缘体280接触的方式设置氧化物230c。
注意，在晶体管200中，沟道形成区域及其附近层叠有氧化物230a、氧化物230b及氧化物230c的三层，但是本发明不局限于此。例如，可以设置氧化物230b的单层、氧化物230b与氧化物230a的两层结构、氧化物230b与氧化物230c的两层结构或者四层以上的叠层结构。例如，也可以使氧化物230c具有两层结构来形成四层的叠层结构。
在晶体管200中，作为含有沟道形成区域的氧化物230(氧化物230a、氧化物230b及氧化物230c)优选使用用作氧化物半导体的金属氧化物(以下也称为氧化物半导体)。例如，被用作氧化物半导体的金属氧化物的能隙为2eV以上，优选为2.5eV以上。像这样通过使用能隙较宽的金属氧化物，可以使晶体管200的非导通状态下的泄漏电流(关态电流)为极小。通过采用这种晶体管，可以提供低功耗的半导体装置。
例如，作为氧化物230优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。特别是，作为元素M可以使用铝、镓、钇或锡。此外，作为氧化物230也可以使用In-M氧化物、In-Zn氧化物或M-Zn氧化物。
氧化物230包括氧化物230a、氧化物230a上的氧化物230b及氧化物230b上的氧化物230c。当在氧化物230b下包括氧化物230a时，可以抑制杂质从形成在氧化物230a下的结构物扩散到氧化物230b。当在氧化物230b上包括氧化物230c时，可以抑制杂质从形成在氧化物230c的上方的结构物扩散到氧化物230b。
另外，氧化物230优选具有由各金属原子的原子个数比互不相同的氧化物构成的叠层结构。具体而言，用于氧化物230a的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物230b的金属氧化物的构成元素中的元素M的原子个数比。另外，用于氧化物230a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。另外，用于氧化物230b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物230a的金属氧化物中的相对于元素M的In的原子个数比。另外，氧化物230c可以使用可用于氧化物230a或氧化物230b的金属氧化物。
具体而言，作为氧化物230a可以使用In：Ga：Zn＝1：3：4[原子个数比]或1：1：0.5[原子个数比]的金属氧化物。此外，作为氧化物230b可以使用In：Ga：Zn＝4：2：3[原子个数比]或1：1：1[原子个数比]的金属氧化物。此外，作为氧化物230c可以使用In：Ga：Zn＝1：3：4[原子个数比]、Ga：Zn＝2：1[原子个数比]或Ga：Zn＝2：5[原子个数比]的金属氧化物。作为氧化物230c具有叠层结构的情况下的具体例子，可以举出In：Ga：Zn＝4：2：3[原子个数比]和In：Ga：Zn＝1：3：4[原子个数比]的叠层结构、Ga：Zn＝2：1[原子个数比]和In：Ga：Zn＝4：2：3[原子个数比]的叠层结构、Ga：Zn＝2：5[原子个数比]和In：Ga：Zn＝4：2：3[原子个数比]的叠层结构、氧化镓和In：Ga：Zn＝4：2：3[原子个数比]的叠层结构等。
另外，氧化物230b优选具有结晶性。例如，优选使用下述CAAC-OS(c-axis alignedcrystalline oxide semiconductor)。CAAC-OS等的具有结晶性的氧化物具有杂质及缺陷(氧空位等)少的结晶性高且致密的结构。因此，可以抑制源电极或漏电极从氧化物230b抽出氧。由此，即使进行加热处理也可以减少从氧化物230b被抽出的氧，所以晶体管200对制造工序中的高温度(所谓热积存：thermal budget)也很稳定。
另外，优选使氧化物230a及氧化物230c的导带底的能量高于氧化物230b的导带底的能量。也就是说，优选氧化物230a及氧化物230c的电子亲和势小于氧化物230b的电子亲和势。
这里，电子亲和势或导带底能级Ec可以从真空能级与价带顶的能级Ev之间的差异的电离电位Ip、以及能隙Eg而计算出。电离电位Ip例如可以利用紫外线光电子能谱(UPS：Ultraviolet Photoelectron Spectroscopy)装置测量。能隙Eg例如可以利用光谱椭偏仪测量。
在此，在氧化物230a、氧化物230b及氧化物230c的接合部，导带底的能级平缓地变化。换言之，也可以将上述情况表达为氧化物230a、氧化物230b及氧化物230c的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物230a与氧化物230b的界面以及氧化物230b与氧化物230c的界面的混合层的缺陷态密度。
此时，载流子的主要路径为氧化物230b。通过使氧化物230a及氧化物230c具有上述结构，可以降低氧化物230a与氧化物230b的界面及氧化物230b与氧化物230c的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，从而晶体管200可以得到高通态电流及高频率特性。
另外，优选将载流子浓度低的氧化物半导体用于氧化物230(例如，氧化物230b)。为了降低氧化物半导体的载流子浓度，可以降低氧化物半导体中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为高纯度本征或实质上高纯度本征。另外，作为氧化物半导体中的杂质，例如有氢、氮、碱金属、碱土金属、铁、镍、硅等。
特别是，包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时氧化物半导体中形成氧空位(也称为VO：oxygen vacancy)。再者，有时氢进入氧空位中的缺陷(以下有时也称为VOH)被用作供体而产生作为载流子的电子。有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含多量的氢的氧化物半导体的晶体管容易具有常开启特性。另外，氧化物半导体中的氢容易因热、电场等应力而移动，所以当氧化物半导体含有较多的氢时有可能导致晶体管的可靠性下降。
VOH可被用作氧化物半导体的供体。然而，难以对该缺陷定量地进行评价。于是，在氧化物半导体中，有时不是根据供体浓度而是根据载流子浓度进行评价。由此，在本说明书等中，有时作为氧化物半导体的参数，不采用供体浓度而采用假定不被施加电场的状态下的载流子浓度。也就是说，有时也可以将本说明书等所记载的“载流子浓度”称为“供体浓度”。
由上可知，当作为氧化物230使用氧化物半导体时，优选尽量减少氧化物230中的VOH以使该氧化物230成为高纯度本征或实质上高纯度本征。为了得到这种VOH被充分减少的氧化物半导体，重要的是：去除氧化物半导体中的水分、氢等杂质(有时记载为脱水、脱氢化处理)；以及对氧化物半导体供应氧来填补氧空位(有时也称为加氧化处理)。通过将VOH等杂质被充分减少的氧化物半导体用于晶体管的沟道形成区域，可以赋予稳定的电特性。
但是，即使以降低氢浓度的方式形成氧化物半导体，也可能从接触于氧化物半导体的导电体240吸收氢。导电体240是被用作通孔(via)的导电体，以嵌入形成于绝缘体274及绝缘体280中的开口中的方式配置。在此，绝缘体274及绝缘体280是被用作层间膜的绝缘膜，优选使用如氧化硅或氧氮化硅等的包含硅的绝缘体。当形成绝缘体274及绝缘体280时，作为源气体大多使用SiH4等氢化硅。包含SiH4等氢化硅的源气体在形成膜时被分解，由此有如下担忧：发生大量反应性高的氢(例如，氢自由基等)而大量氢被所形成的绝缘体274及绝缘体280吸收。被绝缘体274及绝缘体280吸收的大量氢的一部分有时因晶体管200的制造工序中的加热处理等而扩散到被用作通孔的导电体240中。并且，该氢有可能通过导电体240扩散到氧化物230中。如此，有可能通过导电体240增高氧化物半导体中的氢浓度。
相对于此，在本实施方式所示的晶体管200中，通过在绝缘体274及绝缘体280的与导电体240a的界面附近及与导电体240b的界面附近形成其氮浓度高于其他区域的区域241来减轻氢从绝缘体274及绝缘体280向导电体240混入。
在本实施方式中，如图1所示，有时将区域241分开地记作在绝缘体280中的与导电体240a的界面附近形成的区域241a、在绝缘体280中的与导电体240b的界面附近形成的区域241b、在绝缘体274中的与导电体240a及导电体240b的界面附近形成的区域241c。另外，如图1所示，有时区域241c形成在绝缘体274的顶面附近。
区域241在绝缘体274及绝缘体280中例如优选以1nm以上的厚度形成，更优选以1.5nm以上的厚度形成。另外，区域241的厚度在绝缘体274及绝缘体280中例如可以为50nm以下、20nm以下或10nm以下。
区域241是其氮浓度高于绝缘体274及绝缘体280的其他区域的区域。区域241a及区域241b的氮浓度高于绝缘体280的其他区域的至少一部分。另外，区域241c的氮浓度高于绝缘体274的其他区域的至少一部分。另外，区域241的氧浓度有时低于绝缘体274及绝缘体280的其他区域。
区域241可以在没设置导电体240且绝缘体272、绝缘体280、绝缘体282、绝缘体283及绝缘体274中形成有开口的状态下使绝缘体274及绝缘体280的表面固相氮化来形成。绝缘体274及绝缘体280的固相氮化可以通过在含氮气氛下进行等离子体处理来进行。下面，有时将这种处理称为氮等离子体处理。在氮等离子体处理中，利用微波、或RF等高频将氮气体等离子体化而使该氮等离子体作用到绝缘体280及绝缘体274的表面附近，由此可以使绝缘体280及绝缘体274的表面附近固相氮化。
氮等离子体处理例如优选采用包括使用微波的产生高密度等离子体的电源的装置。以下，有时将使用微波的等离子体处理称为微波处理且将包括使用微波的产生高密度等离子体的电源的装置称为微波处理装置。此外，微波处理装置也可以包括对衬底一侧施加RF的电源。通过在含氮气氛下使用高密度等离子体，可以生成高密度的氮自由基。通过对衬底一侧施加RF，可以将由高密度等离子体生成的离子高效地引入绝缘体274及绝缘体280中。另外，含氮气氛下的微波处理优选在减压下进行，压力为400Pa以下，优选为200Pa以下，更优选为60Pa以下，进一步优选为12Pa以下，即可。以50％以下的氮流量比(N2/(N2+Ar))，优选以10％以上且30％以下的氮流量比进行即可。处理温度例如为400℃左右，即可。注意，在本说明书等中，当记为处理温度时不仅包括进行处理时的衬底温度，还包括处理装置的设定温度。
如上所述的区域241具有抑制氢(例如，氢原子、氢分子等中的至少一个)的扩散的功能。区域241例如优选其氢透过性低于绝缘体274或绝缘体280。通过这种区域241形成在导电体240与绝缘体274及绝缘体280之间，可以降低绝缘体274及绝缘体280所包含的氢混入到导电体240中。因此，可以降低从导电体240扩散到导电体242及氧化物230中的氢量。此外，区域241优选还具有抑制氧的扩散的功能。
如此，通过在绝缘体280及绝缘体274与导电体240之间设置区域241，可以降低氧化物230中的氢浓度。例如，在氧化物230b中，利用二次离子质谱(SIMS：Secondary IonMass Spectrometry)测得的氢浓度可以低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。通过将氢等杂质被充分减少的氧化物230用于晶体管200的沟道形成区域，可以实现常关闭特性，可以具有稳定的电特性并提高可靠性。
另外，当作为氧化物230使用氧化物半导体时，优选用作沟道形成区域的区域的氧化物半导体的载流子浓度为1×1018cm-3以下，更优选为低于1×1017cm-3，进一步优选为低于1×1016cm-3，更优选的是低于1×1013cm-3，进一步优选的是低于1×1012cm-3。对用作沟道形成区域的区域的氧化物半导体的载流子浓度的下限值没有特殊限定，例如，可以将其设定为1×10-9cm-3。
另外，当形成区域241时，在到达导电体242a的开口及到达导电体242b的开口形成在绝缘体272、绝缘体280、绝缘体282、绝缘体283及绝缘体274中的状态下进行上述氮等离子体处理。由此，在导电体242a的与导电体240a的界面附近(形成时是导电体242a的表面附近)形成其氮浓度高于导电体242a的其他区域的区域244a，在导电体242b的与导电体240b的界面附近(形成时是导电体242b的表面附近)形成其氮浓度高于导电体242b的其他区域的区域244b。注意，下面有时将区域244a及区域244b统称为区域244。
当作为导电体242使用金属氮化物，例如使用氮化钽等时，区域244优选具有与导电体242的其他区域大致相等程度的电阻率。例如，区域244的电阻率优选为导电体242的其他区域的电阻率的130％以下。如此，区域244不会显著影响被用作源电极或漏电极的导电体242的导电性。因此，即使通过上述氮等离子体处理形成区域241也不需要对导电体242进行特别的后处理。另外，通过设置其氮浓度高于导电体242的其他区域的区域244，有时可以更降低从导电体240扩散到导电体242中的氢量。
另外，也可以在绝缘体280、绝缘体224及绝缘体216中的与绝缘体283的界面附近形成其氮浓度高于绝缘体280、绝缘体224及绝缘体216的其他区域的区域245。如图1所示，区域245形成在绝缘体280、绝缘体224及绝缘体216的侧面。区域245优选具有与区域241同样的结构。如上所述的区域245具有抑制氢(例如，氢原子、氢分子等中的至少一个)扩散的功能。区域245例如优选其氢透过性低于绝缘体280、绝缘体224及绝缘体216。另外，与区域241同样，区域245可以通过氮等离子体处理形成。因此，区域245的结构及形成方法的详细内容可以参照区域241的记载。
通过这种区域245形成在绝缘体280、绝缘体224及绝缘体216与绝缘体283之间，可以降低绝缘体274所包含的氢混入到绝缘体280等中。因此，可以更降低从绝缘体280等扩散到氧化物230中的氢量。
通过在形成绝缘体283之前将区域245形成于绝缘体280、绝缘体224及绝缘体216的侧面，即使在形成绝缘体283时利用使大量氢产生在处理室内的CVD法等也可以降低该氢混入到绝缘体280、绝缘体224及绝缘体216中。由此，可以在形成绝缘体283时利用CVD法等的台阶覆盖性良好的成膜方法，从而可以以在绝缘体280等的台阶上不形成断开或针孔的方式形成绝缘体283。由此，可以利用绝缘体283及绝缘体212密封晶体管200。
此外，绝缘体283中贯通有导电体240，因为如上所述那样区域241与导电体240接触，所以还可以降低通过导电体240混入到绝缘体283内侧的氢。通过该方法，可以利用绝缘体283、绝缘体212及区域241更牢固地密封晶体管200，由此可以减少绝缘体274等中的氢等杂质从绝缘体283外侧混入。
此外，通过使用不包含氢原子或氢原子的含量少的源气体形成层间绝缘膜(绝缘体216、绝缘体274、绝缘体280等)以及栅极绝缘膜(绝缘体224、绝缘体250等)，可以降低上述绝缘膜中包含的氢浓度来减少混入氧化物半导体的沟道形成区域中的氢。
在形成上述绝缘膜时，作为成膜气体主要使用具有包含硅原子的分子的气体。为了减少上述绝缘膜包含的氢，该包含硅原子的分子所具有的氢原子优选少，更优选的是，该包含硅原子的分子不具有氢原子。当然，具有包含硅原子的分子的气体以外的成膜气体所包含的氢原子也优选少，更优选的是，该成膜气体不包含氢原子。
在由Six-Ry表示上述包含硅原子的分子时，例如，作为官能团R可以使用异氰酸酯基(-N＝C＝O)、氰酸酯基(-O-C≡N)、氰基(-C≡N)、重氮基(＝N2)、叠氮基(-N3)、亚硝基(-NO)及硝基(-NO2)中的至少一个。例如，可以设定为1≤x≤3、1≤y≤8。作为这种包含硅原子的分子，例如可以使用四异氰酸酯基硅烷、四氰酸酯基硅烷、四氰基硅烷、六异氰酸酯基硅烷、八异氰酸酯基硅烷等。在此例示出了硅原子与相同种类的官能团键合的分子，但是本实施方式不局限于此。硅原子也可以与不同种类的官能团键合。
此外，例如，作为官能团R，还可以使用卤素(Cl、Br、I或F)。例如，可以设定为1≤x≤2、1≤y≤6。作为这种包含硅原子的分子，例如可以使用四氯硅烷(SiCl4)、六氯二硅烷(Si2Cl6)等。示出了以氯为官能团的例子，但是也可以将氯以外的溴、碘、氟等卤素用作官能团。此外，硅原子也可以与不同种类的卤素键合。
可以使用上述具有包含硅原子的分子的气体的化学气相成长(CVD：ChemicalVapor Deposition)法形成绝缘体216、绝缘体274、绝缘体280、绝缘体224及绝缘体250。因为CVD法的成膜速度较快，所以适合于厚度厚的绝缘体280、绝缘体274及绝缘体216的形成。
作为CVD法，优选采用利用等离子体的等离子体CVD(PECVD：Plasma EnhancedCVD)法或利用热的热CVD(TCVD：Thermal CVD)法。在采用热CVD法时，既可以采用在大气压下进行成膜的常压CVD(APCVD：Atmospheric Pressure CVD)法，又可以采用在低于大气压的减压状态下进行成膜的减压CVD(LPCVD：Low Pressure CVD)法。
在采用CVD法形成绝缘体216、绝缘体274、绝缘体280、绝缘体224及绝缘体250时，优选使用氧化剂。作为氧化剂，优选使用O2、O3、NO、NO2、N2O、N2O3、N2O4、N2O5、CO、CO2等不包含氢原子的气体。
此外，也可以采用ALD(Atomic Layer Deposition：原子层沉积)法形成绝缘体216、绝缘体274、绝缘体280、绝缘体224及绝缘体250。在ALD法中，将用于反应的第一源气体(下面称为前驱物，也可以称为前体、金属前驱物)和第二源气体(下面称为反应物，也称为反应剂、非金属前驱物)交替引入处理室中，并反复引入这种源气体来进行成膜。
在ALD法中，通过在切换源气体的同时进行成膜，利用原子性质的自调节性沉积每一层的原子。由此，通过ALD法，能够形成厚度极薄的膜，能够对纵横比高的结构形成膜，能够以针孔等的缺陷少的方式形成膜，能够形成覆盖性优良的膜等。因此，ALD法适合于绝缘体250及绝缘体224的形成。
作为ALD法，既可以采用只利用热能量进行前驱物及反应物的反应的热ALD(Thermal ALD)法，又可以采用利用进行等离子体增强的反应物的PEALD(Plasma EnhancedALD)法。
在采用ALD法的情况下，作为前驱物可以使用上述具有包含硅原子的分子的气体，作为反应物可以使用上述氧化剂。由此，可以大幅度地减少被引入绝缘体216、绝缘体274、绝缘体280、绝缘体224及绝缘体250中的氢量。
注意，上面示出了包含硅原子的分子不包含氢原子的例子，但是本实施方式不局限于此，也可以采用在上述包含硅原子的分子中与硅原子键合的官能团的一部分被氢原子取代的结构。但是，上述包含硅原子的分子所具有的氢原子优选少于硅烷(SiH4)。也就是说，在上述包含硅原子的分子中，一个硅原子优选具有三个以下的氢原子。此外，在具有上述包含硅原子的分子的气体中，更优选的是一个硅原子具有三个以下的氢原子。
如上所述，通过使用氢原子被降低或被除去的气体的成膜方法来形成绝缘体216、绝缘体274、绝缘体280、绝缘体224及绝缘体250中的至少一个，可以降低这些绝缘膜中的氢的量。尤其是，通过利用上述方法形成氧化物230以及形成在由绝缘体283和绝缘体212密封的区域中的绝缘体216、绝缘体224、绝缘体280及绝缘体250，可以降低该密封区域内的氢浓度，由此可以利用绝缘体283、绝缘体212及区域241进一步减少从外部混入氢，因此是优选的。
另外，晶体管200如图1B、图1C及图1D所示采用绝缘体282与绝缘体250直接接触的结构。通过采用这样的结构，包含在绝缘体280中的氧不容易被导电体260吸收。因此，可以将绝缘体280所包含的氧通过氧化物230c高效地供应到氧化物230a及氧化物230b，从而可以减少氧化物230a及氧化物230b中的氧空位来提高晶体管200的电特性及可靠性。另外，由于可以抑制绝缘体280中的氢等杂质混入绝缘体250中，所以可以进一步降低绝缘体250及氧化物230的氢浓度。由此，可以抑制对晶体管200的电特性及可靠性的不良影响。作为绝缘体282，可以使用氮化硅、氮氧化硅、氧化铝或氧化铪。
由上可知本发明的一个方式可以提供一种电特性变动得到抑制而具有稳定的电特性且可靠性得到提高的半导体装置。另外，可以提供一种具有常关闭的电特性的半导体装置。另外，可以提供包括通态电流大的晶体管的半导体装置。另外，可以提供具有高频率特性的晶体管的半导体装置。另外，可以提供一种具有关态电流小的晶体管的半导体装置。
下面，说明根据本发明的一个方式的包括晶体管200的半导体装置的详细结构。
导电体205以与氧化物230及导电体260重叠的方式配置。另外，导电体205优选以嵌入绝缘体214及绝缘体216中的方式设置。
在此，导电体260有时用作第一栅(也称为顶栅极)电极。另外，导电体205有时用作第二栅(也称为底栅极)电极。在该情况下，通过独立地改变供应到导电体205的电位而不使其与施加到导电体260的电位联动，可以控制晶体管200的Vth。尤其是，通过对导电体205施加负电位，可以使晶体管200的Vth大于0V，可以减小关态电流。因此，与不对导电体205施加负电位时相比，在对导电体205施加负电位的情况下，可以减小对导电体260施加的电位为0V时的漏极电流。
另外，如图1A所示，导电体205优选比氧化物230中的不与导电体242a及导电体242b重叠的区域大。尤其是，如图1C所示，导电体205优选延伸到氧化物230的与沟道宽度方向交叉的端部的外侧的区域。就是说，优选在氧化物230的沟道宽度方向的侧面的外侧，导电体205和导电体260隔着绝缘体重叠。或者，通过将导电体205设置得大，可以在形成导电体205后的制造工序的使用等离子体的处理中，有时可以缓和局部带电(也称为电荷积聚(charge up))。但是，本发明的一个方式不局限于此。只要导电体205至少与位于导电体242a和导电体242b之间的氧化物230重叠即可。
此外，以绝缘体224的底面为标准，氧化物230a及氧化物230b和导电体260不重叠的区域中的导电体260的底面优选位于比氧化物230b的底面低的位置。另外，导电体260不与氧化物230b重叠的区域的其底面高度与氧化物230b的底面高度的差为0nm以上100nm以下，优选为3nm以上50nm以下，更优选为5nm以上20nm以下。
如此，采用被用作栅极的导电体260隔着氧化物230c及绝缘体250覆盖沟道形成区域的氧化物230b的侧面及顶面的结构，该结构容易使导电体260的电场作用于沟道形成区域的氧化物230b整体。因此，可以增大晶体管200的通态电流(on-state current)来提高频率特性。在本说明书中，将由第一栅极及第二栅极的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel)结构。
导电体205a优选是抑制水或氢等杂质及氧的透过的导电体。例如，可以使用钛、氮化钛、钽或氮化钽。此外，导电体205b优选使用以钨、铜或铝为主要成分的导电材料。另外，虽然示出具有两层结构的导电体205，但是导电体205也可以采用三层以上的多层结构。
在此，通过作为氧化物半导体、位于氧化物半导体的下层的绝缘体或导电体、及位于氧化物半导体的上层的绝缘体或导电体，以不暴露于大气的方式连续地形成不同种类的膜，可以形成杂质(尤其是氢、水)浓度得到降低的实质上高纯度本征的氧化物半导体膜，所以是优选的。
绝缘体212、绝缘体214、绝缘体222、绝缘体272、绝缘体282及绝缘体283中的至少一个优选被用作抑制水或氢等杂质从衬底一侧或上方混入晶体管200中的阻挡绝缘膜。因此，绝缘体212、绝缘体214、绝缘体222、绝缘体272、绝缘体282及绝缘体283中的至少一个优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
例如，作为绝缘体212及绝缘体283优选使用氮化硅或氮氧化硅等，作为绝缘体214、绝缘体222、绝缘体272及绝缘体282优选使用氧化铝或氧化铪等。由此，可以抑制水或氢等杂质通过绝缘体212及绝缘体214从衬底一侧扩散至晶体管200一侧。或者，可以抑制绝缘体224等中的氧通过绝缘体212及绝缘体214扩散至衬底一侧。此外，还可以抑制水或氢等杂质从配置在绝缘体272、绝缘体282及绝缘体283上方的绝缘体274等向晶体管200一侧扩散。如此，优选采用由具有抑制水或氢等杂质及氧的扩散的功能的绝缘体212、绝缘体214、绝缘体222、绝缘体272、绝缘体282及绝缘体283围绕晶体管200的结构。
另外，有时优选绝缘体212及绝缘体283的电阻率较低。例如，通过使绝缘体212及绝缘体283的电阻率约为1×1013Ωcm，在半导体装置制造工序的利用等离子体等的处理中，有时绝缘体212及绝缘体283可以缓和导电体205、导电体242或导电体260的电荷积聚。绝缘体212及绝缘体283的电阻率优选为1×1010Ωcm以上且1×1015Ωcm以下。
另外，优选绝缘体216、绝缘体280及绝缘体274的介电常数低于绝缘体214的介电常数。通过将介电常数低的材料用于层间膜，可以降低布线间产生的寄生电容。例如，作为绝缘体216、绝缘体280及绝缘体274，可以适当地使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加了氟的氧化硅、添加了碳的氧化硅、添加了碳及氮的氧化硅或具有空孔的氧化硅等。
绝缘体222及绝缘体224具有作为栅极绝缘体的功能。
在此，与氧化物230接触的绝缘体224优选通过加热使氧脱离。在本说明书中，有时将通过加热脱离的氧称为过剩氧。例如，作为绝缘体224可以适当地使用氧化硅或氧氮化硅等。通过以与氧化物230接触的方式设置包含氧的绝缘体，可以减少氧化物230中的氧空位，从而可以提高晶体管200的可靠性。
具体而言，作为绝缘体224，优选使用通过加热使部分氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在热脱附谱分析(TDS(Thermal Desorption Spectroscopy)分析)中氧分子的脱离量为1.0×1018molecules/cm3以上，优选为1.0×1019molecules/cm3以上，进一步优选为2.0×1019molecules/cm3以上，或者3.0×1020molecules/cm3以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
绝缘体222优选被用作抑制水或氢等杂质从衬底一侧混入晶体管200中的阻挡绝缘膜。例如，绝缘体222的氢透过性优选比绝缘体224低。通过由绝缘体222及绝缘体283围绕绝缘体224及氧化物230等，可以抑制水或氢等杂质从外部进入晶体管200中。
再者，绝缘体222优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体222的氧透过性优选比绝缘体224低。通过使绝缘体222具有抑制氧或杂质的扩散的功能，可以减少氧化物230所具有的氧扩散到绝缘体222的下侧，所以是优选的。此外，可以抑制导电体205与绝缘体224及氧化物230所具有的氧起反应。
绝缘体222优选使用包含作为绝缘材料的铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体222时，绝缘体222被用作抑制氧从氧化物230释放或氢等杂质从晶体管200的周围部进入氧化物230的层。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。或者，也可以对上述绝缘体进行氮化处理。或者，还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
此外，作为绝缘体222，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等所谓的high-k材料的绝缘体。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
另外，绝缘体222及绝缘体224也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料构成的叠层结构。
此外，也可以在氧化物230b和被用作源电极或漏电极的导电体242(导电体242a及导电体242b)之间配置氧化物243(氧化物243a及氧化物243b)。由于导电体242不与氧化物230接触，可以抑制导电体242吸收氧化物230的氧。也就是说，通过防止导电体242的氧化，可以抑制导电体242的导电率下降。因此，氧化物243优选具有抑制导电体242的氧化的功能。
由此，氧化物243优选具有抑制氧透过的功能。当在被用作源电极或漏电极的导电体242和氧化物230b之间配置具有抑制氧透过的功能的氧化物243时，导电体242和氧化物230b之间的电阻下降，所以是优选的。通过采用这种结构，可以提高晶体管200的电特性及晶体管200的可靠性。
作为氧化物243，也可以使用具有元素M的金属氧化物。特别是，作为元素M优选使用铝、镓、钇或锡。氧化物243中的元素M的浓度优选比氧化物230b高。另外，作为氧化物243，还可以使用氧化镓。此外，作为氧化物243，还可以使用In-M-Zn氧化物等金属氧化物。具体而言，用于氧化物243的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。此外，氧化物243的厚度优选为0.5nm以上且5nm以下，优选为1nm以上且3nm以下。另外，氧化物243优选具有结晶性。当氧化物243具有结晶性时，能够更好地抑制氧化物230释放氧。例如，当氧化物243具有六方晶等结晶结构时，有时可以抑制氧化物230释放氧。
另外，不必须设置氧化物243。在此情况下，因导电体242(导电体242a及导电体242b)和氧化物230接触而氧化物230中的氧扩散到导电体242中，由此导电体242有时被氧化。导电体242的导电率因氧化而下降的可能性变高。注意，也可以将氧化物230中的氧向导电体242扩散的情况称为导电体242吸收氧化物230中的氧。
此外，当氧化物230中的氧扩散到导电体242(导电体242a及导电体242b)时，导电体242a和氧化物230b之间及导电体242b和氧化物230b之间可能会形成另一个层。因为该另一个层包含比导电体242多的氧，所以推测该另一个层具有绝缘性。此时，可以认为导电体242、该另一个层和氧化物230b的三层结构是由金属-绝缘体-半导体构成的三层结构，有时也将其称为MIS(Metal-Insulator-Semiconductor)结构或以MIS结构为主的二极管结构。
注意，上述另一个层不局限于形成在导电体242和氧化物230b之间，例如，另一个层会形成在导电体242和氧化物230c之间或者导电体242和氧化物230b之间及导电体242和氧化物230c之间。
在氧化物243上设置被用作源电极及漏电极的导电体242(导电体242a及导电体242b)。导电体242的厚度例如可以为1nm以上且50nm以下，优选为2nm以上且25nm以下。
作为导电体242，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。
与导电体242顶面接触地设置有绝缘体272，并且绝缘体272优选被用作阻挡层。通过采用该结构，可以抑制导电体242吸收绝缘体280所包含的过剩氧。此外，通过抑制导电体242的氧化，可以抑制晶体管200和布线之间的接触电阻的增加。由此，可以对晶体管200赋予良好的电特性及可靠性。
因此，绝缘体272优选具有抑制氧的扩散的功能。例如，绝缘体272优选具有抑制来自绝缘体280的氧的扩散的功能。作为绝缘体272，例如优选形成包含铝和铪中的一方或双方的氧化物的绝缘体。此外，作为绝缘体272，例如，可以使用包含氮化铝的绝缘体。
注意，在图1B、图1C及图1D中绝缘体272只与导电体242的顶面接触，但本实施方式不局限于此。例如，也可以采用绝缘体272与导电体242的顶面及侧面、氧化物243的侧面、氧化物230b的侧面以及氧化物230a的侧面接触的结构。
绝缘体250被用作栅极绝缘体。绝缘体250优选与氧化物230c的顶面接触地配置。绝缘体250可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
与绝缘体224同样地，绝缘体250优选使用通过加热释放氧的绝缘体形成。通过作为绝缘体250以与氧化物230c的顶面接触的方式设置通过加热释放氧的绝缘体，可以高效地对氧化物230b的沟道形成区域供应氧。与绝缘体224同样，优选降低绝缘体250中的水或氢等杂质的浓度。绝缘体250的厚度优选为1nm以上且20nm以下。
另外，也可以在绝缘体250与导电体260之间设置金属氧化物。该金属氧化物优选抑制氧从绝缘体250扩散到导电体260。通过设置抑制氧的扩散的金属氧化物，可以抑制氧从绝缘体250扩散到导电体260。换言之，可以抑制供应到氧化物230的氧量的减少。另外，可以抑制因绝缘体250中的氧导致导电体260被氧化。
另外，该金属氧化物有时被用作栅极绝缘体的一部分。因此，在将氧化硅或氧氮化硅等用于绝缘体250的情况下，作为该金属氧化物优选使用作为相对介电常数高的high-k材料的金属氧化物。通过使栅极绝缘体具有绝缘体250与该金属氧化物的叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持栅极绝缘体的物理厚度的同时降低在晶体管工作时施加的栅极电位。另外，可以减少被用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。
具体而言，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。特别是，优选使用作为包含铝及铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。
或者，该金属氧化物有时被用作栅极的一部分。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为被用作栅极的导电体，优选使用含有包含在形成沟道的金属氧化物中的金属元素及氧的导电材料。此外，也可以使用含有上述金属元素及氮的导电材料。此外，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。此外，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外部的绝缘体等混入的氢。
虽然在图1中，导电体260具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体260a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
此外，当导电体260a具有抑制氧的扩散的功能时，可以抑制绝缘体250所包含的氧使导电体260b氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。
此外，作为导电体260b优选使用以钨、铜或铝为主要成分的导电材料。另外，由于导电体260还被用作布线，所以优选使用导电性高的导电体。例如，可以使用以钨、铜或铝为主要成分的导电材料。另外，导电体260b可以具有叠层结构，例如可以具有钛或氮化钛与上述导电材料的叠层结构。
作为绝缘体280，例如优选使用氧化硅、氧氮化硅、氮氧化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或者具有空孔的氧化硅等。如此，通过作为绝缘体280使用硅类氧化物而对其进行上述氮等离子体处理，可以形成固相氮化了的区域241及区域245。尤其是，由于氧化硅及氧氮化硅具有热稳定性，所以是优选的。尤其是，氧化硅、氧氮化硅、具有空孔的氧化硅等材料可以容易地形成具有通过加热脱离的氧的区域，因此是优选的。另外，绝缘体280也可以采用层叠上述材料的结构，例如，可以采用在利用溅射法形成的氧化硅上层叠利用CVD法形成的氧氮化硅的叠层结构。另外，还可以进一步在上述叠层上层叠氮化硅。
绝缘体280中的水或氢等杂质浓度优选得到降低。另外，绝缘体280的顶面也可以被平坦化。
注意，在图1B、图1C、图1D中，绝缘体280的与绝缘体283的界面附近形成有区域245，但本实施方式不局限于此。例如，当形成绝缘体283时，在不处于氢过剩的气氛的情况等下也可以在绝缘体280中不形成区域245。另外，绝缘体224及绝缘体216也是同样的，也可以不形成区域245。在此情况下，优选的是，以覆盖绝缘体216、绝缘体222、绝缘体224、绝缘体280及绝缘体282的方式形成与绝缘体272等同样的具有高氢阻挡性的绝缘膜而代替形成区域245。作为这种具有高氢阻挡性的绝缘膜，例如使用氮化硅膜或氮氧化硅膜即可。当使用氮化硅膜时，使用上述氢原子得到降低或被去除的气体通过PEALD法或PECVD法等形成即可。当采用PEALD法时，作为反应物使用使氮气体等离子体化而得的氮自由基即可。
优选绝缘体282及绝缘体283具有抑制水或氢等杂质从上方混入绝缘体280的阻挡绝缘膜的功能。另外，优选绝缘体282及绝缘体283具有抑制氧透过的阻挡绝缘膜的功能。作为绝缘体282及绝缘体283，例如，可以使用氧化铝、氮化硅或氮氧化硅等的绝缘体。例如，绝缘体282可以使用对氧具有高阻挡性的氧化铝，绝缘体283可以使用对氢具有高阻挡性的氮化硅或氮氧化硅。
另外，优选在绝缘体283上设置用作层间膜的绝缘体274。优选绝缘体274与绝缘体224等同样膜中的水或氢等杂质浓度被降低。
导电体240a及导电体240b优选使用以钨、铜或铝为主要成分的导电材料。此外，导电体240a及导电体240b也可以具有叠层结构。另外，图1A中的导电体240a及导电体240b在俯视时为圆形，但是不局限于此。例如，在俯视时，导电体240a及导电体240b也可以具有椭圆等大致为圆形的形状、四角形等多角形形状、四角形等多角形的角部具有弧形的形状。
当导电体240采用叠层结构时，作为接触于区域241的导电体优选使用具有抑制水或氢等杂质及氧的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌或氧化钌等。此外，可以以单层或叠层使用具有抑制水或氢等杂质及氧的透过的功能的导电材料。通过使用该导电材料，可以进一步减少从绝缘体280等扩散的水或氢等杂质经过导电体240a及导电体240b混入氧化物230中。此外，可以防止添加到绝缘体280的氧被吸收到导电体240a及导电体240b。另外，因为区域241对氧具有高阻挡性，所以可以更降低氧被导电体240a及导电体240b吸收。
此外，也可以以与导电体240a的顶面及导电体240b的顶面接触的方式配置被用作布线的导电体246(导电体246a及导电体246b)。导电体246优选使用以钨、铜或铝为主要成分的导电材料。另外，该导电体可以具有叠层结构，例如，可以具有钛或氮化钛与上述导电材料的叠层结构。另外，该导电体可以以嵌入设置于绝缘体的开口中的方式形成。
<半导体装置的构成材料>
以下，说明可用于半导体装置的构成材料。
<衬底>
作为形成晶体管200的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。此外，作为半导体衬底，例如可以举出以硅、锗等为材料的半导体衬底、或者碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等的化合物半导体衬底等。再者，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如有SOI(Silicon On Insulator：绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻器、开关元件、发光元件、存储元件等。
<绝缘体>
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。
例如，当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时实现晶体管工作时的低电压化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
此外，作为相对介电常数较高的绝缘体，可以举出氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
此外，作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
此外，通过由具有抑制氢等杂质及氧的透过的功能的绝缘体围绕使用氧化物半导体的晶体管，可以使晶体管的电特性稳定。作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以以单层或叠层使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮化铝、氮化铝钛、氮化钛、氮氧化硅或氮化硅等金属氮化物。
此外，被用作栅极绝缘体的绝缘体优选为具有包含通过加热脱离的氧的区域的绝缘体。例如，通过采用具有包含通过加热脱离的氧的区域的氧化硅或者氧氮化硅接触于氧化物230的结构，可以填补氧化物230所包含的氧空位。
<导电体>
作为导电体，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。此外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
此外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。此外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。此外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将氧化物用于晶体管的沟道形成区域的情况下，作为被用作栅极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为被用作栅极的导电体，优选使用含有包含在形成沟道的金属氧化物中的金属元素及氧的导电材料。此外，也可以使用含有上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。此外，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。此外，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外方的绝缘体等进入的氢。
〈金属氧化物>
作为氧化物230，优选使用被用作氧化物半导体的金属氧化物。以下，将说明可用于根据本发明的氧化物230的金属氧化物。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。此外，除此之外，优选还包含铝、镓、钇或锡等。或者，也可以包含硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种。
在此，考虑金属氧化物是包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。
注意，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
[金属氧化物的结构]
氧化物半导体(金属氧化物)被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS、多晶氧化物半导体、nc-OS(nanocrystallineoxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
纳米晶基本上为六角形，但是不局限于正六角形，有时为非正六角形。另外，纳米晶有时在畸变中具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也难以观察到明确的晶界(也称为grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M，Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M，Zn)层中的元素M的情况下，也可以将该层表示为(In，M，Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In，M)层。
CAAC-OS是结晶性高的金属氧化物。另一方面，在CAAC-OS中不容易观察明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，金属氧化物的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位(也称为VO(oxygen vacancy))等)少的金属氧化物。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，具有CAAC-OS的金属氧化物具有耐热性及高可靠性。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
另外，在包含铟、镓和锌的金属氧化物的一种的铟-镓-锌氧化物(以下，IGZO)有时在由上述纳米晶构成时具有稳定的结构。尤其是，IGZO有在大气中不容易进行晶体生长的倾向，所以有时与在IGZO由大结晶(在此，几mm的结晶或者几cm的结晶)形成时相比在IGZO由小结晶(例如，上述纳米结晶)形成时在结构上稳定。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的金属氧化物。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体(金属氧化物)具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
注意，在本发明的一个方式的半导体装置中，对氧化物半导体(金属氧化物)的结构没有特别的限定，氧化物半导体优选具有结晶性。例如，可以使氧化物230具有CAAC-OS结构而使氧化物243具有六方晶的结晶结构。通过使氧化物230及氧化物243具有上述结晶结构，可以提供具有高可靠性的半导体装置。另外，可以使氧化物230a、氧化物230c及氧化物243具有大致相同的组成。
[杂质]
在此，说明金属氧化物中的各杂质的影响。
另外，当金属氧化物包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，作为沟道形成区域使用包含碱金属或碱土金属的金属氧化物的晶体管容易具有常开启特性。由此，优选降低金属氧化物中的碱金属或碱土金属的浓度。具体而言，使金属氧化物中的碱金属或碱土金属的浓度(利用SIMS测得的浓度)为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧缺陷。当氢进入该氧缺陷时，有时会生成作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的金属氧化物的晶体管容易具有常开启特性。由此，优选尽可能减少金属氧化物中的氢。
作为用于晶体管的半导体的金属氧化物，优选使用结晶性高的薄膜。通过使用该薄膜可以提高晶体管的稳定性或可靠性。作为该薄膜，例如，可以举出单晶金属氧化物薄膜或多晶金属氧化物薄膜。但是，在衬底上形成单晶金属氧化物薄膜或多晶金属氧化物薄膜需要进行高温或激光加热的工序。因此，制造工序的成本变高且处理量下降。
<半导体装置的制造方法>
接着，参照图2至图14说明图1所示的包括根据本发明的晶体管200的半导体装置的制造方法。在图2至图14中，每个附图中的A示出俯视图。另外，每个附图中的B示出沿着A中的点划线A1-A2的部分的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。每个附图中的C示出沿着A中的点划线A3-A4的部分的截面图，该截面图相当于晶体管200的沟道宽度方向上的截面图。每个附图中的D示出沿着A中的点划线A5-A6的部分的截面图。为了明确起见，在每个附图中的A的俯视图中省略部分构成要素。
首先，准备衬底(未图示)，在该衬底上形成绝缘体212。绝缘体212可以利用溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：MolecularBeam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或ALD(Atomic LayerDeposition)法等形成。
注意，CVD法可以分为利用等离子体的等离子体CVD(PECVD：Plasma EnhancedCVD)法、利用热的热CVD(TCVD：Thermal CVD)法、利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。此外，CVD法还可以根据成膜时的压力分为大气压下进行成膜的常压CVD(APCVD：Atmospheric Pressure CVD)法及在低于大气压的减压状态下进行成膜的减压CVD(LPCVD：Low Pressure CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。另外，因为不使用等离子体，热CVD法是能够减少对被处理物造成的等离子体损伤的成膜方法。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。另外，在热CVD法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
作为ALD法，采用只利用热能使前驱物及反应物起反应的热ALD(Thermal ALD)法、使用受到等离子体激发的反应物的PEALD(Plasma Enhanced ALD)法等。
ALD法可以利用作为原子的性质的自调节性来沉积每一层的原子，从而具有能够形成极薄的膜、能够对纵横比高的结构形成膜、能够以针孔等的缺陷少的方式形成膜、能够形成覆盖性优良的膜及能够在低温下形成膜等的效果。在PEALD法中，通过利用等离子体可以在更低温下进行成膜，所以有时是优选的。注意，ALD法中使用的前驱物有时包含碳等杂质。因此，利用ALD法形成的膜有时与利用其他的成膜方法形成的膜相比包含更多的碳等杂质。另外，杂质的定量可以利用X射线光电子能谱(XPS：X-ray PhotoelectronSpectroscopy)进行。
不同于使从靶材等中被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的成膜方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，利用ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于要覆盖纵横比高的开口部的表面的情况等。注意，ALD法的成膜速度比较慢，所以有时优选与CVD法等成膜速度快的其他成膜方法组合而使用。
CVD法及ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法及ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法及ALD法时，可以通过在改变源气体的流量比的同时进行成膜来形成其组成连续变化的膜。当在改变源气体的流量比的同时进行成膜时，因为不需要传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以缩短成膜时间。因此，有时可以提高半导体装置的生产率。
在本实施方式中，作为绝缘体212利用CVD法形成氮化硅。如此，通过作为绝缘体212使用氮化硅等不容易使铜透过的绝缘体，即使作为绝缘体212的下方的层(未图示)的导电体使用铜等容易扩散的金属，也可以抑制该金属通过绝缘体212向上方的层扩散。此外，通过使用氮化硅等水或氢等杂质不易透过的绝缘体，可以防止水或氢等杂质从绝缘体212的下层扩散。
接着，在绝缘体212上形成绝缘体214。绝缘体214可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘体214使用氧化铝。
接着，在绝缘体214上形成绝缘体216。绝缘体216可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘体216使用氧化硅或氧氮化硅。此外，绝缘体216优选采用上述使用氢原子得到减少或被去除的气体的成膜方法形成。由此，可以降低绝缘体216的氢浓度。
接着，在绝缘体216中形成到达绝缘体214的开口。开口例如包括槽或狭缝等。此外，有时将形成有开口的区域称为开口部。在形成该开口时，可以使用湿蚀刻法，但是对微型加工来说干蚀刻法是较优选的。作为绝缘体214，优选选择在对绝缘体216进行蚀刻以形成槽时用作蚀刻停止膜的绝缘体。例如，当作为形成槽的绝缘体216使用氧化硅膜或氧氮化硅膜时，绝缘体214优选使用氮化硅膜、氧化铝膜、氧化铪膜。
在形成开口后，形成成为导电体205a的导电膜。该导电膜优选包含具有抑制氧的透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用该导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。成为导电体205a的导电膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
在本实施方式中，成为导电体205a的导电膜采用多层结构。首先，利用溅射法进行氮化钽的成膜，在该氮化钽上层叠氮化钛。通过将这种金属氮化物用于导电体205b的下层，即使作为后面说明的成为导电体205b的导电膜使用铜等容易扩散的金属，也可以抑制该金属从导电体205a扩散到外部。
接着，形成成为导电体205b的导电膜。该导电膜可以使用镀敷法、溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为成为导电体205b的导电膜，形成铜等低电阻导电材料。
接着，通过进行CMP处理(Chemical Mechanical Polishing：化学机械抛光)，去除成为导电体205a的导电膜以及成为导电体205b的导电膜的一部分，使绝缘体216露出。其结果是，只在开口部残留导电体205a及导电体205b。由此，可以形成其顶面平坦的导电体205。注意，有时由于该CMP处理而绝缘体216的一部分被去除(参照图2)。
另外，在上面记载中，以嵌入绝缘体216的开口中的方式形成导电体205，但是本实施方式不局限于此。例如，也可以在绝缘体214上形成导电体205，在导电体205上形成绝缘体216，并通过对绝缘体216进行CMP处理去除绝缘体216的一部分，来使导电体205的表面露出。
接着，在绝缘体216及导电体205上形成绝缘体222。作为绝缘体222，优选形成包含铝和铪中的一方或双方的氧化物的绝缘体。另外，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。包含铝和铪中的一方或双方的氧化物的绝缘体对氧、氢及水具有阻挡性。当绝缘体222对氢及水具有阻挡性时，可以抑制设置在晶体管200周围的结构体所包含的氢及水通过绝缘体222扩散到晶体管200的内侧，从而可以抑制氧化物230中的氧空位的生成。
绝缘体222可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，在绝缘体222上形成绝缘体224。绝缘体224可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘体224使用氧化硅或氧氮化硅。此外，绝缘体224优选采用上述使用氢原子得到减少或被去除的气体的成膜方法形成。由此，可以降低绝缘体224的氢浓度。由于绝缘体224在后面工序中成为与氧化物230a接触的绝缘体224，因此优选像上述那样降低其氢浓度。
接着，优选进行加热处理。加热处理以250℃以上且650℃以下，优选以300℃以上且500℃以下，更优选以320℃以上且450℃以下进行即可。加热处理在氮或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。加热处理也可以在减压状态下进行。或者，加热处理也可以在氮或惰性气体气氛下进行加热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理。
在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。通过进行该加热处理，可以去除绝缘体224所包含的水、氢等杂质。
另外，也可以在形成绝缘体222之后进行加热处理。该加热处理可以采用上述加热处理的条件。
在此，为了在绝缘体224中形成过剩氧区域，也可以在减压状态下进行包含氧的等离子体处理。包含氧的等离子体处理例如优选采用包括用来产生使用微波的高密度等离子体的电源的装置。或者，也可以包括对衬底一侧施加RF等高频的电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF可以将由高密度等离子体生成的氧自由基高效地导入绝缘体224中。或者，也可以在使用这种装置进行包含惰性气体的等离子体处理之后，为填补脱离的氧而进行包含氧的等离子体处理。另外，通过适当地选择该等离子体处理的条件，可以去除绝缘体224所包含的水、氢等杂质。此时，也可以不进行加热处理。
在此，例如也可以在绝缘体224上通过溅射法形成氧化铝，并对该氧化铝进行CMP直到到达绝缘体224为止。通过进行该CMP，可以进行绝缘体224表面的平坦化及绝缘体224表面的平滑化。通过将该氧化铝配置于绝缘体224上进行CMP，容易检测出CMP的终点。此外，有时由于绝缘体224的一部分通过CMP被抛光而绝缘体224的厚度变薄，但是在绝缘体224的成膜时调整厚度，即可。通过进行绝缘体224表面的平坦化及平滑化，有时可以防止下面进行成膜的氧化物的覆盖率的降低并防止半导体装置的成品率的降低。此外，通过在绝缘体224上利用溅射法形成氧化铝，可以对绝缘体224添加氧，所以是优选的。
接着，在绝缘体224上依次形成氧化膜230A以及氧化膜230B(参照图2)。优选在不暴露于大气环境的情况下连续地形成上述氧化膜。通过以不暴露于大气的方式形成氧化膜，可以防止来自大气环境的杂质或水分附着于氧化膜230A及氧化膜230B，所以可以保持氧化膜230A与氧化膜230B的界面附近的清洁。
氧化膜230A及氧化膜230B可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
例如，在利用溅射法形成氧化膜230A以及氧化膜230B的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体所包含的氧的比率，可以增加在形成的氧化膜中的过剩氧。另外，在利用溅射法形成上述氧化膜的情况下，例如可以使用上述In-M-Zn氧化物靶材。
尤其是，在形成氧化膜230A时，有时溅射气体所包含的氧的一部分供应给绝缘体224。因此，氧化膜230A的溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
此外，在利用溅射法形成氧化膜230B的情况下，当在溅射气体所包含的氧的比率设定为1％以上且30％以下，优选为5％以上且20％以下的状态下进行成膜时，形成氧缺乏型氧化物半导体。将氧缺乏型氧化物半导体用于沟道形成区域的晶体管可以具有较高的场效应迁移率。另外，通过在对衬底进行加热的同时进行成膜，可以提高该氧化膜的结晶性。注意，本发明的一个方式不局限于此。在通过溅射法形成氧化膜230B时，通过以将溅射气体所包含的氧的比率设定为超过30％且100％以下，优选设定为70％以上且100％以下的方式形成氧化膜230B，形成氧过剩型氧化物半导体。将氧过剩型氧化物半导体用于沟道形成区域的晶体管得到较高的可靠性。
在本实施方式中，利用溅射法使用In：Ga：Zn＝1：1：0.5[原子个数比](2：2：1[原子个数比])或1：3：4[原子个数比]的靶材形成氧化膜230A。另外，利用溅射法使用In：Ga：Zn＝4：2：4.1[原子个数比]或1：1：1[原子个数比]的靶材形成氧化膜230B。上述氧化膜可以根据氧化物230所需的特性适当地选择成膜条件及原子个数比来形成。
接着，也可以进行加热处理。作为加热处理的条件，可以利用上述加热处理条件。通过进行加热处理，可以去除氧化膜230A以及氧化膜230B中的水、氢等杂质等。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。
接着，在氧化膜230B上形成氧化膜243A(参照图2)。氧化膜243A可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。氧化膜243A中的相对于In的Ga的原子个数比优选比氧化膜230B中的相对于In的Ga的原子个数比大。在本实施方式中，通过溅射法使用In：Ga：Zn＝1：3：4[原子个数比]的靶材形成氧化膜243A。
接着，在氧化膜243A上形成导电膜242A(参照图2)。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成导电膜242A。
接着，在导电膜242A上形成绝缘膜272A(参照图2)。绝缘膜272A可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。绝缘膜272A优选使用具有抑制氧透过的功能的绝缘膜。例如，可以通过溅射法或ALD法形成氧化铝、氮化硅、氧化硅或氧化镓。
接着，通过采用光刻法将氧化膜230A、氧化膜230B、氧化膜243A、导电膜242A及绝缘膜272A加工为岛状，来形成氧化物230a、氧化物230b、氧化物层243B、导电体层242B及绝缘体层272B(参照图3)。在此，以至少其一部分与导电体205重叠的方式形成氧化物230a、氧化物230b、氧化物层243B、导电体层242B及绝缘体层272B。此外，作为该加工可以采用干蚀刻法或湿蚀刻法。通过干蚀刻法进行的加工适合于微型加工。另外，在该工序中，有时绝缘体224中的不与氧化物230a重叠的区域的厚度变薄。
另外，在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，隔着该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，可以使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时不需要掩模。另外，在去除抗蚀剂掩模时，可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理。
或者，也可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在导电膜242A上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。对导电膜242A等进行的蚀刻既可以在去除抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。可以在导电膜242A等的蚀刻之后，通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一个施加高频功率的结构。或者，也可以采用对平行平板型电极中的一个施加不同的多个高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率相同的高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率不同的高频功率的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。
在此，绝缘体层272B被用作导电体层242B的掩模，如图3C及图3D所示，导电体层242B在侧面与顶面之间不具有弯曲面。由此，图1所示的导电体242a及导电体242b的侧面与顶面交叉的端部成为角状。在导电体242的侧面与顶面交叉的端部成为角状时，与该端部具有曲面的情况相比，导电体242的截面积增大。由此，导电体242的电阻下降，从而可以增大晶体管200的通态电流。
此外，氧化物230a、氧化物230b、氧化物层243B、导电体层242B及绝缘体层272B的侧面优选对绝缘体222的顶面大致垂直。在氧化物230a、氧化物230b、氧化物层243B、导电体层242B及绝缘体层272B的侧面对绝缘体222的顶面大致垂直时，当设置多个晶体管200时能够实现小面积化、高密度化。但是，不局限于此，也可以采用氧化物230a、氧化物230b、氧化物层243B、导电体层242B及绝缘体层272B的侧面与绝缘体222的顶面所形成的角度较小的结构。
接着，在绝缘体224、氧化物230a、氧化物230b、氧化物层243B、导电体层242B及绝缘体层272B上形成绝缘体280(参照图4)。成为绝缘体280的绝缘膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。例如，作为绝缘体280，可以通过溅射法形成氧化硅膜，并在其上通过PEALD法或热ALD法形成氧化硅膜。此外，绝缘体280优选采用上述使用氢原子得到减少或被去除的气体的成膜方法形成。由此，可以降低绝缘体280的氢浓度。
接着，对绝缘体280进行CMP处理来形成顶面平坦的绝缘体280(参照图4)。此外，与绝缘体224同样地，例如，也可以在绝缘体280上通过溅射法形成氧化铝，并对该氧化铝进行CMP直到到达绝缘体280为止。
接着，也可以将微波或RF等高频照射到绝缘体280、氧化物230b及氧化物230a。照射的微波或RF等高频渗透到绝缘体280、氧化物230b及氧化物230a中去除其中的氢。特别是，在氧化物230a及氧化物230b中，发生VOH键被切断的反应，换言之，发生“VOH→VO+H”的反应而使其脱氢化。此时产生的氢的一部分有时与氧键合而以H2O的形态被从氧化物230及绝缘体280中去除。此外，氢的一部分有时被导电体242吸杂。像这样，通过照射微波或RF等高频，可以降低绝缘体280、氧化物230b及氧化物230a中的氢浓度。注意，微波或RF等的高频的照射也可以在上述CMP处理之前进行。
另外，也可以使用微波或RF等高频使氧气体等离子体化来形成氧自由基。也就是说，也可以在包含氧的气氛下对绝缘体280、氧化物230b及氧化物230a进行等离子体处理。下面，有时将这种处理称为氧等离子体处理。此外，可以由所形成的氧自由基对绝缘体280、氧化物230b及氧化物230a供应氧。另外，当在包含氧的气氛下对绝缘体280、氧化物230b及氧化物230a进行等离子体处理时，也可以采用微波或RF等高频不容易被照射到氧化物230的结构。
氧等离子体处理例如优选采用包括使用微波的产生高密度等离子体的电源的微波处理装置。此外，微波处理装置也可以包括对衬底一侧施加RF的电源。通过使用高密度等离子体，可以生成高密度的氧自由基。通过对衬底一侧施加RF，可以将由高密度等离子体生成的氧离子高效地引入绝缘体280及氧化物230中。上述氧等离子体处理优选在减压下进行，并且其压力为60Pa以上，优选为133Pa以上，进一步优选为200Pa以上，进一步优选为400Pa以上。以50％以下的氧流量比(O2/O2+Ar)，优选以10％以上且30％以下的氧流量比进行即可。此外，处理温度为750℃以下，优选为500℃以下，例如为400℃左右即可。此外，也可以在进行氧等离子体处理之后，以不暴露于大气的方式连续地进行加热处理。该加热处理温度为750℃以下，优选为500℃以下即可。
此外，也可以在进行氧等离子体处理之后以不暴露于大气的方式连续进行上述氮等离子体处理。该氧等离子体处理及氮等离子体处理可以在同一个处理室内进行，也可以在多室方式处理装置的不同处理室内进行。由此，可以在绝缘体280表面上形成与区域241同样的固相氮化区域，从而可以降低氢重新混入到通过氧等离子体处理减少了氢浓度的绝缘体280中。
接着，对绝缘体280的一部分、绝缘体层272B的一部分、导电体层242B及氧化物层243B的一部分进行加工，来形成到达氧化物230b的开口(参照图5)。该开口优选与导电体205重叠地形成。通过形成该开口，形成氧化物243a、氧化物243b、导电体242a、导电体242b、绝缘体272a及绝缘体272b。
可以采用干蚀刻法或湿蚀刻法进行绝缘体280的一部分、绝缘体层272B的一部分、导电体层242B及氧化物层243B的一部分的加工。采用干蚀刻法的加工适合于微型加工。此外，该加工也可以以互不相同的条件进行。例如，也可以通过干蚀刻法对绝缘体280的一部分进行加工，通过湿蚀刻法对绝缘体层272B的一部分进行加工，并通过干蚀刻法对氧化物层243B及导电体层242B的一部分进行加工。
通过进行上述干蚀刻等的处理，有时起因于蚀刻气体等的杂质附着于或扩散于氧化物230a及氧化物230b等的表面或内部。作为杂质，例如有氟或氯等。
为了去除上述杂质等，进行洗涤。作为洗涤方法，有使用洗涤液等的湿式洗涤、使用等离子体的等离子处理以及使用加热处理的洗涤等，也可以适当地组合上述洗涤。
作为湿式洗涤，可以使用用碳酸水或纯水稀释草酸、磷酸、氨水或氢氟酸等而成的水溶液进行洗涤处理。或者，可以使用纯水或碳酸水进行超声波洗涤。
可以在上述蚀刻或上述洗涤后进行加热处理。例如，在100℃以上且450℃以下，更优选在350℃以上且400℃以下进行加热处理。另外，在氮气体或惰性气体的气氛或包含10ppm以上，1％以上或10％以上的氧化性气体的气氛下进行加热处理。例如，优选在氧气氛下进行加热处理。由此，对氧化物230a及氧化物230b供应氧，从而可以减少氧空位VO。此外，也可以在减压状态下进行加热处理。或者，也可以在氧气氛下进行加热处理，然后以不暴露于大气的方式在氮气氛下连续地进行加热处理。
接着，形成氧化膜230C(参照图6)。另外，也可以在形成氧化膜230C之前进行加热处理，该加热处理优选在减压下进行，并以不暴露于大气的方式连续地形成氧化膜230C。此外，该加热处理优选在包含氧的气氛下进行。通过进行这种处理，可以去除附着于氧化物230b的表面等的水分及氢，而且减少氧化物230a及氧化物230b中的水分浓度及氢浓度。加热处理的温度优选为100℃以上且400℃以下，更优选为150℃以上且350℃以下。在本实施方式中，加热处理的温度为200℃，且在减压下进行加热处理。
在此，氧化膜230C优选以至少与氧化物230a的侧面的一部分、氧化物230b的侧面的一部分及顶面的一部分、氧化物243的侧面的一部分、导电体242的侧面的一部分、绝缘体272的侧面的一部分及绝缘体280的侧面接触的方式设置。由于导电体242被氧化物243、绝缘体272及氧化膜230C围绕，因此可以在后面的工序中抑制导电体242的氧化所导致的导电率下降。
氧化膜230C可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。氧化膜230C中的相对于In的Ga的原子个数比优选比氧化膜230B中的相对于In的Ga的原子个数比大。在本实施方式中，作为氧化膜230C，利用溅射法使用In：Ga：Zn＝1：3：4[原子个数比]的靶材进行成膜。
另外，氧化膜230C也可以为叠层。例如，也可以利用溅射法使用In：Ga：Zn＝4：2：4.1[原子个数比]的靶材进行成膜，接着连续地使用In：Ga：Zn＝1：3：4[原子个数比]的靶材进行成膜。
在形成氧化膜230C时，有时溅射气体所包含的氧的一部分被供应给氧化物230a及氧化物230b。或者，在形成氧化膜230C时，溅射气体所包含的氧的一部分被供应给绝缘体280。因此，氧化膜230C的溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
接着，也可以进行加热处理。该加热处理也可以在减压下进行，并其中以不暴露于大气的方式连续地形成绝缘膜250A。通过进行该加热处理，可以去除附着于氧化膜230C的表面等的水分及氢，而且减少氧化物230a、氧化物230b及氧化膜230C中的水分浓度及氢浓度。加热处理的温度优选为100℃以上且400℃以下。在本实施方式中，加热处理的温度为200℃。
接着，在氧化膜230C上形成绝缘膜250A(参照图6)。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘膜250A。此外，优选通过上述使用氢原子得到减少或被去除的气体的成膜方法形成绝缘膜250A。由此，可以降低绝缘膜250A的氢浓度。因为绝缘膜250A成为在后面的工序中与氧化物230c接触的绝缘体250，所以优选像上述那样降低其氢浓度。此外，也可以在形成绝缘膜250A之后进行微波或RF等高频的照射或者氧等离子体处理，上述处理是在形成绝缘体280之后进行的。
接着，形成导电膜260Aa及导电膜260Ab(参照图7)。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成导电膜260Aa及导电膜260Ab。例如，优选利用CVD法。在本实施方式中，利用ALD法形成导电膜260Aa，利用CVD法形成导电膜260Ab。
接着，通过利用CMP处理对氧化膜230C、绝缘膜250A、导电膜260Aa及导电膜260Ab进行抛光直到绝缘体280露出为止，形成氧化物230c、绝缘体250及导电体260(导电体260a及导电体260b)(参照图8)。
接着，也可以进行加热处理。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理。通过该加热处理，可以减少绝缘体250及绝缘体280中的水分浓度及氢浓度。此外，也可以在上述加热处理之后以不暴露于大气的方式连续地形成绝缘体282。
接着，在导电体260、氧化物230c、绝缘体250及绝缘体280上形成绝缘体282。可以通过采用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体282(参照图9)。作为成为绝缘体282，例如优选通过溅射法形成氧化铝。通过在包含氧的气氛下采用溅射法形成绝缘体282，可以在进行成膜的同时对绝缘体280添加氧。此时，优选在进行衬底加热的同时形成绝缘体280。此外，通过与导电体260的顶面接触地形成绝缘体282，可以在后面的加热处理中抑制绝缘体280所包含的氧被导电体260吸收，所以是优选的。
接着，对绝缘体282的一部分、绝缘体280的一部分、绝缘体224的一部分、绝缘体222的一部分、绝缘体216的一部分及绝缘体214的一部分进行加工来形成到达绝缘体212的开口(参照图10)。该开口有时以围绕晶体管200的方式形成。或者，该开口有时以围绕多个晶体管200的方式形成。因此，在该开口中，绝缘体282的侧面的一部分、绝缘体280的侧面的一部分、绝缘体224的侧面的一部分、绝缘体222的侧面的一部分、绝缘体216的侧面的一部分及绝缘体214的侧面的一部分露出。
可以采用干蚀刻法或湿蚀刻法对绝缘体282的一部分、绝缘体280的一部分、绝缘体224的一部分、绝缘体222的一部分、绝缘体216的一部分及绝缘体214的一部分进行加工。通过干蚀刻法进行的加工适合于微型加工。此外，该加工也可以以互不相同的条件进行。
接着，进行氮等离子体处理，由此在绝缘体280、绝缘体224及绝缘体216的露出的侧面形成其氮浓度高于绝缘体280、绝缘体224及绝缘体216的其他区域的区域245(参照图10)。在氮等离子体处理中，利用微波、或RF等高频将氮气体等离子体化而使该氮等离子体作用到绝缘体280、绝缘体224及绝缘体216的侧面附近，由此可以使绝缘体280、绝缘体224及绝缘体216的侧面附近固相氮化。另外，在氮等离子体处理中，优选除了氮气体之外还引入氩等稀有气体。
另外，优选的是，作为氮等离子体处理例如进行利用微波使氮气体等离子体化的微波处理。在含氮气氛下的微波处理中，优选使用下述微波处理装置产生高密度等离子体。此外，微波处理装置也可以包括对衬底一侧施加RF的电源。通过在含氮气氛下使用高密度等离子体，可以生成高密度的氮自由基。另外，通过对衬底一侧施加RF，可以将由高密度等离子体生成的离子高效地引入绝缘体280、绝缘体224及绝缘体216中。另外，含氮气氛下的微波处理优选在减压下进行，压力为400Pa以下，优选为200Pa以下，更优选为60Pa以下，进一步优选为12Pa以下，即可。以50％以下的氮流量比(N2/(N2+Ar))，优选以10％以上且30％以下的氮流量比进行即可。作为处理温度，例如为400℃左右，即可。
此时，也可以对绝缘体280等照射微波或RF等高频。照射的微波或RF等高频渗透到绝缘体280、氧化物230b及氧化物230a等中而可以去除其中的氢。例如，在氧化物230a及氧化物230b中，发生VOH键被切断的反应，换言之，发生“VOH→VO+H”的反应而使其脱氢化。此时产生的氢的一部分有时与氧键合而以H2O的形态被从氧化物230及绝缘体280中去除。此外，氢的一部分有时被导电体242吸杂。
另外，虽然未图示，但有时因形成区域245的氮等离子体处理而绝缘体214、绝缘体222及绝缘体282的开口的侧面也被固相氮化。
接着，覆盖绝缘体282、绝缘体280、绝缘体224、绝缘体222、绝缘体216及绝缘体214地形成绝缘体283(参照图11)。如图11所示，绝缘体283在上述开口的底面与绝缘体212接触。也就是说，晶体管200的顶面及侧面由绝缘体283包围，而底面由绝缘体212包围。像这样，通过由阻挡性高的绝缘体283及绝缘体212包围晶体管200，可以防止水分及氢从外部进入。
绝缘体283可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。如上所述那样，通过在形成绝缘体283之前将区域245形成于绝缘体280、绝缘体224及绝缘体216的侧面，即使在形成绝缘体283时利用使大量氢产生在处理室内的成膜方法也可以降低该氢混入到绝缘体280、绝缘体224及绝缘体216中。由此，可以在形成绝缘体283时利用PECVD法等的台阶覆盖性良好的成膜方法，从而可以以在绝缘体280等的台阶上不形成断开或针孔的方式形成绝缘体283。
接着，也可以进行加热处理。在本实施方式中，在氮气氛下以400℃进行1小时的处理。通过该加热处理，可以使在形成绝缘体282时添加的氧扩散到绝缘体280，而且将该氧经过氧化物230c供应给氧化物230a及氧化物230b。像这样，可以通过对氧化物230进行加氧化处理来由氧填补氧化物230(氧化物230b)中的氧空位，也就是说可以促进“VO+O→null”反应。再者，氧化物230中残存的氢与被供给的氧发生反应而可以将该氢以H2O的形态去除(脱水化)。由此，可以抑制残留在氧化物230中的氢与氧空位复合而形成VOH。另外，该加热处理不局限于在形成绝缘体283之后进行，也可以在形成绝缘体282之后进行。
接着，在绝缘体283上形成绝缘体274(参照图12)。可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体274。此外，优选通过上述使用氢原子得到减少或被去除的气体的成膜方法形成绝缘体274。由此，可以降低绝缘体274的氢浓度。
接着，对绝缘体274进行CMP处理来形成其顶面平坦的绝缘体274(参照图12)。
接着，在绝缘体272a、绝缘体280、绝缘体282、绝缘体283及绝缘体274中形成到达导电体242a的开口255a，在绝缘体272b、绝缘体280、绝缘体282、绝缘体283及绝缘体274中形成到达导电体242b的开口255b(参照图12)。该开口可以利用光刻法形成。另外，虽然图12A中开口255a及开口255b俯视时为圆形，但是不局限于此。例如，开口255a及开口255b也可以在俯视时为椭圆等大致为圆形的形状、四角形等多角形状、四角形等多角形的角部具有弧度的形状。
接着，进行氮等离子体处理，由此在绝缘体274及绝缘体280的露出的顶面及侧面形成其氮浓度高于绝缘体274及绝缘体280的其他区域的区域241(参照图13)。在绝缘体280的开口255a的内壁中形成区域241a，在绝缘体280的开口255b的内壁中形成区域241b，在绝缘体274的顶面、开口255a的内壁及开口255b的内壁中形成区域241c。在氮等离子体处理中，利用微波、或RF等高频将氮气体等离子体化而使该氮等离子体作用到绝缘体274及绝缘体280的露出的顶面附近及侧面附近，由此可以使绝缘体274及绝缘体280的露出的顶面附近及侧面附近固相氮化。另外，在氮等离子体处理中，优选除了氮气体之外还引入氩等稀有气体。
另外，优选的是，作为氮等离子体处理例如进行利用微波使氮气体等离子体化的微波处理。在含氮气氛下的微波处理中，优选使用下述微波处理装置产生高密度等离子体。此外，微波处理装置也可以包括对衬底一侧施加RF的电源。通过在含氮气氛下使用高密度等离子体，可以生成高密度的氮自由基。通过对衬底一侧施加RF，将由高密度等离子体生成的离子高效地引入绝缘体274及绝缘体280中。另外，含氮气氛下的微波处理优选在减压下进行，压力为400Pa以下，优选为200Pa以下，更优选为60Pa以下，进一步优选为12Pa以下，即可。以50％以下的氮流量比(N2/N2+Ar)，优选以10％以上且30％以下的氮流量比进行即可。作为处理温度，例如为400℃左右，即可。
如上所述的区域241具有抑制氢(例如，氢原子、氢分子等中的至少一个)的扩散的功能。通过这种区域241形成在导电体240与绝缘体274及绝缘体280之间，可以降低绝缘体274及绝缘体280所包含的氢混入到导电体240中。因此，可以降低从导电体240扩散到导电体242及氧化物230中的氢量。通过将氢等杂质被充分减少的氧化物230用于晶体管200的沟道形成区域，可以实现常开启特性，可以具有稳定的电特性并提高可靠性。
另外，也可以在进行氮等离子体处理时将微波或RF等高频照射到绝缘体274及绝缘体280等。照射的微波或RF等高频渗透到绝缘体274、绝缘体280、氧化物230b及氧化物230a等中而可以去除其中的氢。
另外，在该氮等离子体处理中，导电体242a及导电体242b分别露出在开口255a的底面及开口255b的底面。由此，导电体242a的表面附近形成其氮浓度高于导电体242a的其他区域的区域244a，导电体242b的表面附近形成其氮浓度高于导电体242b的其他区域的区域244b。区域244优选具有与导电体242的其他区域大致相等的电阻率。因此，区域244不会显著影响被用作源电极或漏电极的导电体242的导电性。因此，即使通过上述氮等离子体处理形成区域241也不需要对导电体242进行特别的后处理。
当利用CVD法等形成相当于区域241的绝缘膜时该绝缘膜还形成在导电体242上，因此需要只去除开口255a及开口255b的底部的该绝缘膜的工序。但是，如本实施方式所示，由于通过利用氮等离子体处理只在开口255a及开口255b的侧面形成被用作阻挡膜的区域241而不需要多余去除工序，因此可以提高半导体装置的生产率。
另外，虽然未图示，但有时因形成区域241的氮等离子体处理而除区域244外的绝缘体272a、绝缘体272b、绝缘体282及绝缘体283的开口的侧面也被固相氮化。
接着，形成成为导电体240a及导电体240b的导电膜。成为导电体240a及导电体240b的导电膜优选是包含具有抑制水、氢等杂质的透过的功能的导电体的叠层结构。例如，可以是氮化钽、氮化钛等和钨、钼、铜等的叠层。成为导电体240的导电膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，通过进行CMP处理，去除成为导电体240a及导电体240b的导电膜的一部分，使绝缘体274的顶面(也可以称为区域241c)露出。其结果是，只在开口255a及开口255b残留该导电膜，由此可以形成其顶面平坦的导电体240a及导电体240b(参照图14)。注意，有时由于该CMP处理而绝缘体274的顶面的一部分被去除，而且此时形成在绝缘体274的顶面附近的区域241c也被去除。
接着，形成成为导电体246的导电膜。成为导电体246的导电膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，通过光刻法对成为导电体246的导电膜进行加工，来形成与导电体240a的顶面接触的导电体246a及与导电体240b的顶面接触的导电体246b(参照图1)。
通过上述工序，可以制造包括图1所示的晶体管200的半导体装置。如图2至图14所示，通过使用本实施方式所示的半导体装置的制造方法可以制造晶体管200。
<微波处理装置>
以下，说明可以在上述半导体装置的制造方法中使用的微波处理装置。
首先，参照图15、图16及图17对制造半导体装置等时杂质混入较少的制造装置的结构进行说明。
图15示意性地示出单片算式多室制造装置2700的俯视图。制造装置2700包括：具备收纳衬底的盒2761和进行衬底对准的对准机2762的大气侧衬底供应室2701；从大气侧衬底供应室2701传送衬底的大气侧衬底传送室2702；进行衬底的搬入且将室内的压力从大气压切换为减压或从减压切换为大气压的装载闭锁室2703a；进行衬底的搬出且将室内的压力从减压切换为大气压或从大气压切换为减压的卸载闭锁室2703b；在真空中进行衬底的传送的传送室2704；处理室2706a；处理室2706b；处理室2706c；以及处理室2706d。
此外，大气侧衬底传送室2702与装载闭锁室2703a以及卸载闭锁室2703b连接，装载闭锁室2703a以及卸载闭锁室2703b与传送室2704连接，传送室2704与处理室2706a、处理室2706b、处理室2706c以及处理室2706d连接。
在各室之间的连接部设置有闸阀GV，由此除了大气侧衬底供应室2701及大气侧衬底传送室2702以外，各室可以独立地保持为真空状态。在大气侧衬底传送室2702中设置有传送机器人2763a，并且在传送室2704中设置有传送机器人2763b。通过利用传送机器人2763a及传送机器人2763b可以在制造装置2700中传送衬底。
传送室2704及各处理室的背压(全压)例如为1×10-4Pa以下，优选为3×10-5Pa以下，更优选为1×10-5Pa以下。传送室2704及各处理室的质量电荷比(m/z)是18的气体分子(原子)的分压例如为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。此外，传送室2704及各处理室的m/z是28的气体分子(原子)的分压例如为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。传送室2704及各处理室的m/z是44的气体分子(原子)的分压例如为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。
传送室2704及各处理室内的全压及分压可以使用质量分析器测量。例如，使用由ULVAC，Inc.制造的四极质量分析器(也称为Q-mass)Qulee CGM-051即可。
此外，传送室2704及各处理室优选具有外部泄漏或内部泄漏少的结构。例如，传送室2704及各处理室的泄漏率为3×10-6Pa·m3/s以下，优选为1×10-6Pa·m3/s以下。此外，例如，将m/z是18的气体分子(原子)的泄漏率设定为1×10-7Pa·m3/s以下，优选设定为3×10- 8Pa·m3/s以下。此外，例如，将m/z是28的气体分子(原子)的泄漏率设定为1×10-5Pa·m3/s以下，优选设定为1×10-6Pa·m3/s以下。此外，例如，将m/z是44的气体分子(原子)的泄漏率设定为3×10-6Pa·m3/s以下，优选设定为1×10-6Pa·m3/s以下。
泄漏率可以根据利用上述质量分析器测量出的全压及分压算出。泄漏率取决于外部泄漏及内部泄漏。外部泄漏是指由于微小的孔或密封不良等，气体从真空系统的外部流入的现象。内部泄漏起因于来自真空系统中的阀等隔板的泄漏或来自内部构件的释放气体。为了将泄漏率设定为上述数值以下，需要从外部泄漏及内部泄漏的两个方面采取措施。
例如，优选使用金属垫片对传送室2704及各处理室的开闭部分进行密封。金属垫片优选使用由氟化铁、氧化铝或氧化铬覆盖的金属。金属垫片的紧密性比O形环高，因此可以降低外部泄漏。通过利用由氟化铁、氧化铝、氧化铬等覆盖钝态的金属，可以抑制从金属垫片释放的包含杂质的释放气体，由此可以降低内部泄漏。
作为构成制造装置2700的构件，使用包含杂质的释放气体少的铝、铬、钛、锆、镍或钒。另外，也可以使用上述构件覆盖含有铁、铬及镍等的合金。含有铁、铬及镍等的合金具有刚性，耐热且适于加工。在此，通过进行抛光等减少构件表面上的凹凸以缩小表面积，可以减少释放气体。
或者，也可以使用氟化铁、氧化铝、氧化铬等覆盖上述制造装置2700的构件。
制造装置2700的构件优选尽量只由金属构成，例如当设置由石英等构成的观察窗(viewing window)等时，为了抑制释放气体，优选由其厚度薄的氟化铁、氧化铝或氧化铬等覆盖观察窗的表面。
虽然存在于传送室2704及各处理室内的附着物附着于内壁等而不影响到传送室2704及各处理室的压力，但是该附着物成为对传送室2704及各处理室进行排气时产生的气体释放的原因。因此，虽然泄漏率与排气速度不相关，但是使用排气能力高的泵尽量地使存在于传送室2704及各处理室内的附着物脱离并预先进行排气是十分重要的。为了促进附着物的脱离，也可以对传送室2704及各处理室进行烘烤。通过进行烘烤，可以将附着物的脱离速度提高到10倍左右。烘烤以100℃以上且450℃以下进行即可。此时，通过一边将惰性气体导入传送室2704及各处理室一边去除附着物，可以进一步提高仅通过排气不容易脱离的水等的脱离速度。此外，通过对导入的惰性气体以与烘烤温度相同程度的温度进行加热，可以进一步提高附着物的脱离速度。这里，作为惰性气体优选使用稀有气体。
此外，优选通过导入被加热的稀有气体等惰性气体或氧等提高传送室2704及各处理室内的压力，并在经过一定时间之后再次对传送室2704及各处理室进行排气处理。可以由被加热的气体的导入使传送室2704及各处理室内的附着物脱离，由此可以减少存在于传送室2704及各处理室内的杂质。有效的是将该处理反复进行2次以上且30次以下，优选为5次以上且15次以下。具体地，通过导入40℃以上且400℃以下，优选为50℃以上且200℃以下的惰性气体或氧等来将传送室2704及各处理室内的压力设定为0.1Pa以上且10kPa以下，优选为1Pa以上且1kPa以下，更优选为5Pa以上且100Pa以下，并将保持压力的期间设定为1分钟以上且300分钟以下，优选为5分钟以上且120分钟以下，即可。然后，对传送室2704及各处理室进行排气5分钟以上且300分钟以下，优选为10分钟以上且120分钟以下。
接着，使用图16所示的截面示意图说明处理室2706b及处理室2706c。
处理室2706b及处理室2706c例如是能够对被处理物进行微波处理的处理室。注意，处理室2706b与处理室2706c的不同之处仅在于进行微波处理时的气氛。因为处理室2706b和处理室2706c的其他结构相同，所以下面一并说明。
处理室2706b及处理室2706c包括缝隙天线板2808、电介质板2809、衬底架2812以及排气口2819。此外，在处理室2706b及处理室2706c的外部等设置有气体供应源2801、阀2802、高频产生器2803、波导管2804、模式转换器2805、气体管2806、波导管2807、匹配器(matching box)2815、高频电源2816、真空泵2817以及阀2818。
高频产生器2803通过波导管2804与模式转换器2805连接。模式转换器2805通过波导管2807与缝隙天线板2808连接。缝隙天线板2808与电介质板2809接触地配置。此外，气体供应源2801通过阀2802与模式转换器2805连接。并且，由经过模式转换器2805、波导管2807及电介质板2809的气体管2806对处理室2706b及处理室2706c导入气体。此外，真空泵2817具有通过阀281及排气口2819从处理室2706b及处理室2706c排出气体等的功能。此外，高频电源2816通过匹配器2815与衬底架2812连接。
衬底架2812能够保持衬底2811。例如，衬底架2812具有对衬底2811进行静电卡盘或机械卡盘的功能。此外，衬底架2812具有由高频电源2816供应功率的电极的功能。此外，衬底架2812在其内部包括加热机构2813并具有对衬底2811进行加热的功能。
作为真空泵2817，可以使用例如干燥泵、机械增压泵、离子泵、钛升华泵、低温泵或涡轮分子泵等。此外，除了真空泵2827以外，还可以使用低温冷阱。当使用低温泵及低温冷阱时可以高效地排出水，这是特别优选的。
作为加热机构2813，例如使用利用电阻发热体等进行加热的加热机构即可。或者，还可以使用利用被加热的气体等的介质的热传导或热辐射来进行加热的加热机构。例如，可以使用GRTA(Gas Rapid Thermal Annealing：气体快速热退火)或LRTA(Lamp RapidThermal Annealing：灯快速热退火)等的RTA(Rapid Thermal Annealing：快速热退火)。GRTA利用高温气体进行热处理。作为气体使用惰性气体。
此外，气体供应源2801可以通过质量流量控制器与精制器连接。作为气体，优选使用露点为-80℃以下，优选为-100℃以下的气体。例如，可以使用氧气体、氮气体及稀有气体(氩气体等)。
作为电介质板2809例如使用氧化硅(石英)、氧化铝(alumina)或氧化钇(yttria)等即可。此外，也可以在电介质板2809的表面进一步形成有其他保护层。作为保护层可以使用氧化镁、氧化钛、氧化铬、氧化锆、氧化铪、氧化钽、氧化硅、氧化铝或氧化钇等。因为电介质板2809暴露于后述的高密度等离子体2810的特别高密度区域中，所以通过设置保护层可以缓和损伤。其结果是，可以抑制进行处理时的微粒的增加等。
高频产生器2803具有例如产生0.3GHz以上且3.0GHz以下、0.7GHz以上且1.1GHz以下或者2.2GHz以上且2.8GHz以下的微波的功能。高频产生器2803所产生的微波通过波导管2804传送到模式转换器2805。在模式转换器2805中，将被传送的TE模式的微波转换为TEM模式的微波。然后，该微波通过波导管2807传送到缝隙天线板2808。在缝隙天线板2808中设置有多个缝隙，微波透过该缝隙及电介质板2809。然后，在电介质板2809的下方产生电场而可以生成高密度等离子体2810。高密度等离子体2810包括根据从气体供应源2801供应的气体种类的离子及自由基。例如，高密度等离子体2810包括氧自由基或氮自由基等。
此时，通过利用在高密度等离子体2810中生成的离子及自由基可以改善衬底2811上的膜等的品质。此外，有时优选使用高频电源2816对衬底2811一侧施加偏压。作为高频电源2816，例如可以使用13.56MHz、27.12MHz等频率的RF(Radio Frequency：射频)电源。通过对衬底一侧施加偏压，可以高效地使高密度等离子体2810中的离子到达衬底2811上的膜等的开口部的深部。
例如，通过从气体供应源2801导入氧，可以在处理室2706b内进行使用高密度等离子体2810的氧自由基处理，且通过从气体供应源2801导入氮，可以在处理室2706c内进行使用高密度等离子体2810的氮自由基处理。
接着，使用图17所示的截面示意图说明处理室2706a及处理室2706d。
处理室2706a及处理室2706d例如是能够对被处理物照射电磁波的处理室。注意，处理室2706a与处理室2706d的不同之处仅在于电磁波的种类。因为处理室2706a和处理室2706d的其他结构相同，所以下面一并说明。
处理室2706a及处理室2706d包括一个或多个灯2820、衬底架2825、气体导入口2823以及排气口2830。此外，在处理室2706a及处理室2706d的外部等设置有气体供应源2821、阀2822、真空泵2827以及阀2829。
气体供应源2821通过阀2822与气体导入口2823连接。真空泵2828通过阀2829与排气口2830连接。灯2820与衬底架2825相对地配置。衬底架2825具有保持衬底2824的功能。此外，衬底架2825在其内部包括加热机构2826并具有对衬底2824进行加热的功能。
作为灯2820，例如可以使用具有放射可见光或紫外线光等的电磁波的功能的光源。例如，可以使用具有放射在10nm以上且2500nm以下、500nm以上且2000nm以下或者40nm以上且340nm以下的波长区域中具有峰值的电磁波的功能的光源。
例如，作为灯2820，可以使用卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯或者高压汞灯等的光源。
例如，从灯2820放射的电磁波的一部分或全部被衬底2824抽吸，由此可以改善衬底2824上的膜等的品质。例如，可以生成或减少缺陷、或者可以去除杂质。此外，在对衬底2824进行加热的同时生成或降低缺陷、或者去除杂质的情况下，可以高效地生成或降低缺陷、或者可以去除杂质。
或者，例如，也可以利用从灯2820发射的电磁波使衬底架2825发热，由此对衬底2824进行加热。在此情况下，不需要在衬底架2825的内部包括加热机构2826。
真空泵2827可参照关于真空泵2817的记载。此外，加热机构2826可参照关于加热机构2813的记载。此外，气体供应源2821可参照关于气体供应源2801的记载。
通过使用上述制造装置，可以抑制杂质混入到被处理物并可以改善膜品质。
<半导体装置的变形实例>
下面，参照图18至图21说明与上述〈半导体装置的结构实例>所示的半导体装置不同的根据本发明的一个方式的包括晶体管200的半导体装置的一个例子。注意，在图18至图21所示的半导体装置中，对具有与构成<半导体装置的结构实例>所示的半导体装置(参照图1)的构成要素相同的构成要素的结构附加相同附图标记。在本节中，作为晶体管200的构成材料可以使用在<半导体装置的结构实例>中进行了详细说明的材料。
<半导体装置的变形实例1>
图18A是包括晶体管200的半导体装置的俯视图。在此，图18B是对应于图18A中由点划线A1-A2表示的部分的截面图，也是晶体管200的沟道长度方向上的截面图。图18C是对应图18A中由点划线A3-A4表示的部分的截面图，也是晶体管200的沟道宽度方向上的截面图。图18D是对应图18A中由点划线A5-A6表示的部分的截面图。注意，在图18A的俯视图中，为了使图更明了化省略了部分构成要素。
图18所示的晶体管200的与图1所示的晶体管200不同之处在于：绝缘体224、绝缘体280及绝缘体282被图案化并被绝缘体283及绝缘体222密封。换言之，绝缘体283与绝缘体282的顶面及侧面、绝缘体280的侧面、绝缘体224的侧面以及绝缘体222的顶面接触。因此，区域245也形成在绝缘体280及绝缘体224中。由此，除了氧化物230等之外，绝缘体224、绝缘体280及绝缘体282也被绝缘体222及绝缘体283与外部隔开。
通过采用这种结构，不需对绝缘体214、绝缘体216及绝缘体222进行图案化，所以可以使工序简化而提高半导体装置的生产率。
<半导体装置的变形实例2>
图19A是包括晶体管200的半导体装置的俯视图。在此，图19B是对应于图19A中由点划线A1-A2表示的部分的截面图，也是晶体管200的沟道长度方向上的截面图。图19C是对应图19A中由点划线A3-A4表示的部分的截面图，也是晶体管200的沟道宽度方向上的截面图。图19D是对应图19A中由点划线A5-A6表示的部分的截面图。注意，在图19A的俯视图中，为了使图更明了化省略了部分构成要素。
图19所示的晶体管200的与图1所示的晶体管200不同之处在于：绝缘体214、绝缘体216、绝缘体222、绝缘体224、绝缘体280及绝缘体282不被图案化。因为在图19所示的晶体管200中绝缘体280、绝缘体224及绝缘体216不被图案化，所以没有形成区域245。
通过采用这种结构，不需对绝缘体214、绝缘体216、绝缘体222、绝缘体224、绝缘体280及绝缘体282进行图案化，所以可以使工序简化而提高半导体装置的生产率。
另外，以覆盖绝缘体224、氧化物230a、氧化物230b、氧化物243及导电体242的方式设置有绝缘体272而代替绝缘体272a及绝缘体272b。绝缘体272可以使用与绝缘体272a及绝缘体272b同样的绝缘膜。
具有由绝缘体272覆盖导电体242的顶面及侧面、氧化物243的侧面、氧化物230a的侧面及氧化物230b的侧面的结构，因此可以抑制从导电体242的侧面及导电体242的顶面方向氢或水等杂质及氧扩散到导电体242。此外，因为具有导电体242的底面与氧化物243接触的结构，所以氧化物230b的氧被氧化物243阻挡，从而该氧向导电体242的扩散得到抑制。因此，可以抑制氧从导电体242的周围扩散到导电体242，因此可以抑制导电体242的氧化。另外，可以抑制氢或水等杂质从氧化物230a的侧面及氧化物230b的侧面方向对氧化物230a及氧化物230b扩散。
<半导体装置的变形实例3>
图20A是包括晶体管200的半导体装置的俯视图。在此，图20B是对应于图20A中由点划线A1-A2表示的部分的截面图，也是晶体管200的沟道长度方向上的截面图。图20C是对应图20A中由点划线A3-A4表示的部分的截面图，也是晶体管200的沟道宽度方向上的截面图。图20D是对应图20A中由点划线A5-A6表示的部分的截面图。注意，在图20A的俯视图中，为了使图更明了化省略了部分构成要素。
图20所示的晶体管200的与图1所示的晶体管200不同之处在于：绝缘体214、绝缘体216、绝缘体222、绝缘体224及绝缘体280被图案化并被绝缘体282及绝缘体222密封。换言之，绝缘体282与绝缘体280的顶面及侧面、绝缘体224的侧面、绝缘体222的侧面、绝缘体216的侧面、绝缘体214的侧面以及绝缘体212的顶面接触。在此，绝缘体283形成在绝缘体282上。
当形成图20所示的晶体管200时，在如图8所示地形成导电体260等之后进行图10所示的工序而不形成绝缘体282，对绝缘体280的一部分、绝缘体224的一部分、绝缘体222的一部分、绝缘体216的一部分及绝缘体214的一部分进行加工来形成到达绝缘体212的开口。并且，进行氮等离子体处理，由此在绝缘体280的露出的顶面及侧面、绝缘体224的露出的侧面以及绝缘体216的露出的侧面形成其氮浓度高于绝缘体280、绝缘体224及绝缘体216的其他区域的区域245。接着，覆盖绝缘体280、绝缘体224、绝缘体222、绝缘体216及绝缘体214地形成绝缘体283。后面工序与图11以后所示的工序同样地进行即可。
通过如此形成晶体管200，与图1所示的晶体管200不同，在图20所示的晶体管200中区域245还形成在绝缘体280的顶面。除了氧化物230等之外，绝缘体214、绝缘体216、绝缘体222、绝缘体224及绝缘体280也被绝缘体212、绝缘体282及绝缘体283与外部隔开。
〈半导体装置的变形实例4〉
图21A及图21B示出由绝缘体283和绝缘体212包围多个晶体管200_1至晶体管200_n来将其密封的结构。图21A及图21B示出晶体管200_1至晶体管200_n沿着沟道长度方向上排列，但是不局限于此。晶体管200_1至晶体管200_n可以在沟道宽度方向上排列，也可以配置为矩阵状或者也可以不规则地配置。
如图21A所示，多个晶体管200_1至晶体管200_n的外侧形成有绝缘体283与绝缘体212接触的部分(下面，有时称为密封部265)。以围绕多个晶体管200_1至晶体管200_n的方式形成有密封部265。通过采用这种结构，可以由绝缘体283和绝缘体212包围多个晶体管200_1至晶体管200_n。换言之，多个晶体管200_1至晶体管200_n的四方中的侧面及顶面可以被绝缘体283围绕，其底面可以被绝缘体212围绕。如此，衬底上设置有多个被密封部265围绕的晶体管群。
密封部265附近的绝缘体280、绝缘体224及绝缘体216的侧面形成有区域245，被密封部265围绕的晶体管群也被区域245围绕。
此外，也可以与密封部265重叠地设置切割线(有时称为划分线、分割线或截断线)。因为以切割线分割上述衬底，所以将被密封部265围绕的晶体管群作为一个芯片取出。
在图21A中示出了由一个密封部265围绕多个晶体管200_1至晶体管200_n的例子，但是不局限于此。如图21B所示，也可以由多个密封部围绕多个晶体管200_1至晶体管200_n。在图21B中，由密封部265a围绕多个晶体管200_1至晶体管200_n，而且还由外侧的密封部265b围绕该晶体管。
像这样，在由多个密封部围绕多个晶体管200_1至晶体管200_n时，绝缘体283和绝缘体212接触的部分变多，因此可以进一步提高绝缘体283和绝缘体212的密接性。由此，可以更牢固地密封多个晶体管200_1至晶体管200_n。
在此情况下，可以与密封部265a或密封部265b重叠地设置切割线或在密封部265a和密封部265b之间设置切割线。
根据本发明的一个方式可以提供一种具有良好的电特性的半导体装置。另外，根据本发明的一个方式可以提供一种具有常关闭的电特性的半导体装置。另外，根据本发明的一个方式可以提供一种可靠性良好的半导体装置。根据本发明的一个方式可以提供一种通态电流大的半导体装置。另外，根据本发明的一个方式可以提供一种具有高频率特性的半导体装置。根据本发明的一个方式可以提供一种能够进行微型化或高集成化的半导体装置。另外，根据本发明的一个方式可以提供一种关态电流小的半导体装置。另外，根据本发明的一个方式可以提供一种功耗得到减少的半导体装置。另外，根据本发明的一个方式可以提供一种生产率高的半导体装置。
(实施方式2)
在本实施方式中，参照图22及图23说明半导体装置的一个方式。
[存储装置1]
图22示出使用作为本发明的一个方式的电容器的半导体装置(存储装置)的一个例子。在本发明的一个方式的半导体装置中，晶体管200设置在晶体管300的上方，电容器100设置在晶体管300及晶体管200的上方。此外，作为晶体管200，可以使用上述实施方式所说明的晶体管200。
晶体管200是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管200的关态电流小，所以通过将其用于存储装置，可以长期保持存储内容。换言之，由于不需要刷新工作或刷新工作的频率极低，所以可以充分降低存储装置的功耗。
在图22所示的半导体装置中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。此外，布线1003与晶体管200的源极和漏极中的一个电连接，布线1004与晶体管200的第一栅极电连接，布线1006与晶体管200的第二栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。
此外，通过将图22所示的存储装置配置为矩阵状，可以构成存储单元阵列。
<晶体管300>
晶体管300设置在衬底311上，并包括：用作栅极的导电体316；用作栅极绝缘体的绝缘体315；由衬底311的一部分构成的半导体区域313；以及用作源区或漏区的低电阻区域314a及低电阻区域314b。晶体管300可以是p沟道型或n沟道型。
在此，在图22所示的晶体管300中，形成沟道的半导体区域313(衬底311的一部分)具有凸形状。此外，以隔着绝缘体315覆盖半导体区域313的侧面及顶面的方式设置导电体316。此外，导电体316可以使用调整功函数的材料。因为利用半导体衬底的凸部，所以这种晶体管300也被称为FIN型晶体管。此外，也可以以与凸部的上表面接触的方式具有用来形成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸部的半导体膜。
注意，图22所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
<电容器100>
电容器100设置在晶体管200的上方。电容器100包括用作第一电极的导电体110、用作第二电极的导电体120及用作介电质的绝缘体130。
此外，例如，也可以同时形成设置在导电体246上的导电体112及导电体110。此外，导电体112用作与电容器100、晶体管200或晶体管300电连接的插头或者布线。
在图22中，导电体112及导电体110具有单层结构，但是不局限于该结构，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体之间的紧密性高的导电体。
此外，绝缘体130例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪等，并以叠层或单层设置。
例如，绝缘体130优选使用氧氮化硅等绝缘耐压力高的材料和高介电常数(high-k)材料的叠层结构。通过采用该结构，电容器100可以包括高介电常数(high-k)的绝缘体来确保充分的电容，并可以包括绝缘耐压力高的绝缘体来提高绝缘耐压力，从而可以抑制电容器100的静电破坏。
注意，作为高介电常数(high-k)材料(相对介电常数高的材料)的绝缘体，有氧化镓、氧化铪、氧化锆、具有铝及铪的氧化物、具有铝及铪的氧氮化物、具有硅及铪的氧化物、具有硅及铪的氧氮化物或具有硅及铪的氮化物等。
另一方面，作为绝缘耐压力高的材料(相对介电常数低的材料)，有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
<布线层>
在各结构体之间也可以设置有包括层间膜、布线及插头等的布线层。此外，布线层可以根据设计而设置为多个层。在此，在具有插头或布线的功能的导电体中，有时使用同一附图标记表示多个结构。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
例如，晶体管300上作为层间膜依次层叠地设置有绝缘体320、绝缘体322、绝缘体324及绝缘体326。此外，与电容器100或晶体管200电连接的导电体328及导电体330等嵌入绝缘体320、绝缘体322、绝缘体324及绝缘体326中。此外，导电体328及导电体330被用作插头或布线。
此外，用作层间膜的绝缘体可以被用作覆盖其下方的凹凸形状的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，也可以通过利用化学机械抛光(CMP)法等的平坦化处理实现平坦化。
此外，也可以在绝缘体326及导电体330上设置布线层。例如，在图22中，依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356用作插头或布线。
同样地，绝缘体210、绝缘体212、绝缘体214及绝缘体216中嵌入有导电体218及构成晶体管200的导电体(导电体205)等。此外，导电体218被用作与电容器100或晶体管300电连接的插头或布线。再者，导电体120及绝缘体130上设置有绝缘体150。
在此，优选的是，与上述实施方式所示的区域241同样地被固相氮化的区域的区域217接触于导电体218的侧面地形成。区域217形成在形成于绝缘体210及绝缘体216中的开口的内壁附近。换言之，区域217设置在导电体218与绝缘体210及绝缘体216之间。此外，导电体205可以与导电体218并行形成，因此有时接触于导电体205的侧面地形成区域217。
由于区域217形成在绝缘体210及绝缘体216的侧面附近，因此可以抑制水或氢等杂质从绝缘体210或绝缘体216等通过导电体218混入到氧化物230中。另外，通过形成区域217，可以防止绝缘体210或绝缘体216所包含的氧被导电体218吸收。
区域217可以以与区域241同样的方法形成。例如，形成嵌入导电体218的开口，然后进行氮等离子体处理而使绝缘体210及绝缘体216的侧面固相氮化，由此形成区域217即可。在导电体218的耐氧化性充分高而绝缘体216等的氢浓度充分降低的情况下，也可以不设置区域217。
作为能够用作层间膜的绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物、金属氮氧化物等。
例如，通过将相对介电常数低的材料用于用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
例如，绝缘体150、绝缘体210、绝缘体352及绝缘体354等优选具有相对介电常数低的绝缘体。例如，该绝缘体优选含有氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。或者，该绝缘体优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅和树脂的叠层结构。由于氧化硅及氧氮化硅具有热稳定性，因此通过将其与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸等。
此外，通过由具有抑制氢等杂质及氧透过的功能的绝缘体围绕使用氧化物半导体的晶体管，可以使晶体管的电特性稳定。因此，作为绝缘体214、绝缘体212及绝缘体350等，使用具有抑制氢等杂质及氧的透过的功能的绝缘体，即可。
作为具有抑制氢等杂质及氧透过的功能的绝缘体，例如可以以单层或叠层使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体。具体而言，作为具有抑制氢等杂质及氧透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
作为能够用于布线、插头的导电体优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟以及钌等的金属元素中的一种以上的材料。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
例如，作为导电体328、导电体330、导电体356、导电体218及导电体112等，可以以单层或叠层使用由上述材料形成的金属材料、合金材料、金属氮化物材料或金属氧化物材料等的导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料形成。通过使用低电阻导电材料可以降低布线电阻。
<设置有氧化物半导体的层的插头>
如上述实施方式所示，优选以与用作插头的导电体240的侧面接触的方式形成区域241。区域241形成在形成于绝缘体224、绝缘体280及绝缘体274中的开口的内壁附近。换言之，区域241设置在导电体240与绝缘体224、绝缘体280及绝缘体274之间。此外，在当形成区域241时绝缘体274的顶面露出的情况下，区域241还形成在绝缘体274的顶面附近。
区域241形成在绝缘体224、绝缘体280及绝缘体274的侧面附近，因此可以抑制水或氢等杂质从绝缘体224、绝缘体280及绝缘体274等通过导电体240混入到氧化物230中。另外，通过形成区域241，可以防止绝缘体224、绝缘体280及绝缘体274所包含的氧被导电体240吸收。因此，可以降低从导电体240扩散到导电体242及氧化物230中的氢量。
例如，形成嵌入导电体240的开口，然后进行氮等离子体处理而使绝缘体224、绝缘体280及绝缘体274的侧面固相氮化形成区域241即可。
另外，与上述实施方式同样，优选晶体管200由绝缘体283与绝缘体212密封。并且，优选绝缘体216、绝缘体224及绝缘体280的与绝缘体283的界面附近形成有区域245。通过区域245形成在绝缘体280、绝缘体224及绝缘体216与绝缘体283之间，可以降低绝缘体274中的氢混入绝缘体280等中。
在此，虽然绝缘体283被导电体240贯穿，绝缘体212被导电体218贯穿，但是如上所述区域241以与导电体240接触的方式设置，区域217以与导电体218接触的方式设置。因此，可以降低通过导电体240及导电体218混入绝缘体283及绝缘体212内侧的氢。通过该方法，可以利用绝缘体283、绝缘体212、区域241及区域217更牢固地密封晶体管200，由此可以减少绝缘体274等中的氢等杂质从绝缘体283外侧混入。
另外，绝缘体216、绝缘体224、绝缘体280、绝缘体250及绝缘体274如之前的实施方式所示优选利用使用氢原子被减少或者被去除的气体的成膜方法形成。由此，可以降低绝缘体216、绝缘体224、绝缘体280、绝缘体250及绝缘体274的氢浓度。
另外，如图22所示，绝缘体216、绝缘体224、绝缘体280及绝缘体274设置有与导电体242连接的为通孔的导电体240及导电体218。如上所述，通过降低绝缘体216、绝缘体224、绝缘体280及绝缘体274的氢浓度，可以进一步减少通过导电体240及导电体218扩散到导电体242及氧化物230中的氢的量。
通过该方法可以降低晶体管200附近的硅类绝缘膜的氢浓度，由此可以降低氧化物230的氢浓度。
《切割线》
下面，对当将大面积衬底按每个半导体元件分割而得到芯片形状的多个半导体装置时设置的切割线(有时也称为分割线、分断线或截断线)进行说明。作为分割方法，例如，有时，首先在衬底中形成用来分断半导体元件的槽(切割线)之后，在切割线处截断，得到被分断(被分割)的多个半导体装置。
在此，例如，如图22所示，优选以与绝缘体283及绝缘体212彼此接触的区域重叠的方式设计切割线。也就是说，在设置在包括多个晶体管200的存储单元的边缘的成为切割线的区域附近，在绝缘体280、绝缘体224、绝缘体222、绝缘体216及绝缘体214中设置开口。
也就是说，在设置在上述绝缘体280、绝缘体224、绝缘体222、绝缘体216及绝缘体214中的开口中绝缘体212与绝缘体283接触。例如，此时，也可以使用相同的材料及相同的方法形成绝缘体212和绝缘体283。通过使用相同的材料及相同的方法形成绝缘体212及绝缘体283，可以提高紧密性。例如，优选使用氮化硅。
通过采用该结构，可以使绝缘体212及绝缘体283包围晶体管200。绝缘体212及绝缘体283由于具有抑制氧、氢及水的扩散的功能，所以即使如本实施方式所示那样按形成有半导体元件的电路区域将衬底分割加工为多个芯片，也可以防止氢或水等杂质从截断的衬底的侧面方向混入并扩散到晶体管200。
通过采用该结构，可以防止绝缘体280及绝缘体224中的过剩氧扩散到外部。因此，绝缘体280及绝缘体224中的过剩氧高效地被供应到晶体管200中形成沟道的氧化物中。通过该氧，可以减少晶体管200中的形成沟道的氧化物的氧空位。由此，可以使晶体管200中的形成沟道的氧化物成为缺陷态密度低且具有稳定的特性的氧化物半导体。也就是说，可以在抑制晶体管200的电特性变动的同时提高可靠性。
以上是对结构实例的说明。通过采用本结构，可以在使用包含氧化物半导体的晶体管的半导体装置中抑制电特性变动的同时提高可靠性。此外，可以提供一种包含通态电流大的氧化物半导体的晶体管。此外，可以提供一种包含关态电流小的氧化物半导体的晶体管。此外，可以提供一种功耗得到降低的半导体装置。
[存储装置2]
图23示出使用作为本发明的一个方式的半导体装置的存储装置的一个例子。图23所示的存储装置除了图22所示的晶体管200、晶体管300及电容器100的半导体装置以外还包括晶体管400。
晶体管400可以控制晶体管200的第二栅极电压。例如，采用晶体管400的第一栅极及第二栅极与源极二极管连接并且晶体管400的源极与晶体管200的第二栅极连接的结构。当在该结构中保持晶体管200的第二栅极的负电位时，晶体管400的第一栅极与源极间的电压及第二栅极与源极间的电压成为0V。在晶体管400中，由于第二栅极电压及第一栅极电压为0V时的漏极电流非常小，所以即使没有向晶体管200及晶体管400供应电源，也可以长时间保持晶体管200的第二栅极的负电位。由此，包括晶体管200及晶体管400的存储装置可以长期间保持存储内容。
因此，在图23中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。此外，布线1003与晶体管200的源极和漏极中的一个电连接，布线1004与晶体管200的栅极电连接，布线1006与晶体管200的背栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。布线1007与晶体管400的源极电连接，布线1008与晶体管400的栅极电连接，布线1009与晶体管400的背栅极电连接，布线1010与晶体管400的漏极电连接。在此，布线1006、布线1007、布线1008及布线1009电连接。
此外，通过将图23所示的存储装置与图22所示的存储装置同样地配置为矩阵状，可以构成存储单元阵列。注意，一个晶体管400可以控制多个晶体管200的第二栅极电压。因此，优选使晶体管400的个数少于晶体管200。另外，另外，图23所示的存储装置与图22所示的存储装置同样地可以将晶体管200及晶体管400以绝缘体212和绝缘体283密封。
<晶体管400>
晶体管400与晶体管200形成在相同层中，而可以并行制造。晶体管400包括用作第一栅极的导电体460(导电体460a及导电体460b)、用作第二栅极的导电体405(导电体405a及导电体405b)、用作栅极绝缘层的绝缘体222及绝缘体450、包括沟道形成区域的氧化物430c、用作源极的导电体442a、氧化物443a、氧化物431a及氧化物431b、用作漏极的导电体442b、氧化物443b、氧化物432a及氧化物432b、用作插头的导电体440(导电体440a及导电体440b)以及用作导电体442的阻挡绝缘膜的绝缘体472(绝缘体472a及绝缘体472b)。另外，形成在绝缘体280及绝缘体274中的区域241的一部分被用作导电体440的阻挡层。
在晶体管400中，导电体405与导电体205为相同层。氧化物431a及氧化物432a与氧化物230a为相同层，氧化物431b及氧化物432b与氧化物230b为相同层。导电体442与导电体242为相同层。氧化物443与氧化物243为相同层。氧化物430c与氧化物230c为相同层。绝缘体450与绝缘体250为相同层。导电体460与导电体260为相同层。导电体440与导电体240为相同层。绝缘体472与绝缘体272为相同层。
注意，形成在相同的层中的结构体可以同时形成。例如，氧化物430c可以通过对成为氧化物230c的氧化膜进行加工来形成。
与氧化物230等同样，在用作晶体管400的活性层的氧化物430c中，减少了氧空位和氢或水等杂质。因此，可以使晶体管400的阈值电压大于0V，减少关态电流，并使第二栅极电压及第一栅极电压为0V时的漏极电流非常小。
本实施方式所示的结构、方法等可以与其他实施方式及其他实施例所示的结构、构造、方法等适当地组合使用。
(实施方式3)
在本实施方式中，参照图24及图25对根据本发明的一个方式的使用将氧化物用于半导体的晶体管(以下有时称为OS晶体管)及电容器的存储装置(以下有时称为OS存储装置)进行说明。OS存储装置是至少包括电容器和控制该电容器的充放电的OS晶体管的存储装置。因OS晶体管的关态电流极小所以OS存储装置具有优良的保持特性，从而可以被用作非易失性存储器。
<存储装置的结构实例>
图24A示出OS存储装置的结构的一个例子。存储装置1400包括外围电路1411及存储单元阵列1470。外围电路1411包括行电路1420、列电路1430、输出电路1440、控制逻辑电路1460。
列电路1430例如包括列译码器、预充电电路、读出放大器及写入电路等。预充电电路具有对布线进行预充电的功能。读出放大器具有放大从存储单元读出的数据信号的功能。注意，上述布线是连接到存储单元阵列1470所包括的存储单元的布线，下面描述其详细内容。被放大的数据信号作为数据信号RDATA通过输出电路1440输出到存储装置1400的外部。此外，行电路1420例如包括行译码器、字线驱动器电路等，并可以选择要存取的行。
对存储装置1400从外部供应作为电源电压的低电源电压(VSS)、外围电路1411用高电源电压(VDD)及存储单元阵列1470用高电源电压(VIL)。此外，对存储装置1400从外部输入控制信号(CE、WE、RE)、地址信号ADDR及数据信号WDATA。地址信号ADDR被输入到行译码器及列译码器，数据信号WDATA被输入到写入电路。
控制逻辑电路1460对来自外部的输入信号(CE、WE、RE)进行处理来生成行译码器及列译码器的控制信号。CE是芯片使能信号，WE是写入使能信号，并且RE是读出使能信号。控制逻辑电路1460所处理的信号不局限于此，根据需要而输入其他控制信号即可。
存储单元阵列1470包括配置为行列状的多个存储单元MC及多个布线。注意，连接存储单元阵列1470和行电路1420的布线的数量取决于存储单元MC的结构、包括在一个列中的存储单元MC的数量等。此外，连接存储单元阵列1470和列电路1430的布线的数量取决于存储单元MC的结构、包括在一个行中的存储单元MC的数量等。
此外，虽然在图24A中示出在同一平面上形成外围电路1411和存储单元阵列1470的例子，但是本实施方式不局限于此。例如，如图24B所示，也可以以重叠于外围电路1411的一部分上的方式设置存储单元阵列1470。例如，也可以采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构。
在图25中说明能够适合用于上述存储单元MC的存储单元的结构实例。
[DOSRAM]
图25A至图25C示出DRAM的存储单元的电路结构实例。在本说明书等中，有时将使用1OS晶体管1电容器型存储单元的DRAM称为DOSRAM(Dynamic Oxide SemiconductorRandom Access Memory)。图25A所示的存储单元1471包括晶体管M1及电容器CA。此外，晶体管M1包括栅极(有时称为前栅极)及背栅极。
晶体管M1的第一端子与电容器CA的第一端子连接，晶体管M1的第二端子与布线BIL连接，晶体管M1的栅极与布线WOL连接，晶体管M1的背栅极与布线BGL连接。电容器CA的第二端子与布线CAL连接。
布线BIL被用作位线，布线WOL被用作字线。布线CAL被用作用来对电容器CA的第二端子施加指定的电位的布线。在数据的写入及读出时，优选对布线CAL施加低电平电位。布线BGL被用作用来对晶体管M1的背栅极施加电位的布线。通过对布线BGL施加任意电位，可以增加或减少晶体管M1的阈值电压。
此外，存储单元MC不局限于存储单元1471，而可以改变其电路结构。例如，存储单元MC也可以采用如图25B所示的存储单元1472那样的晶体管M1的背栅极不与布线BGL连接，而与布线WOL连接的结构。此外，例如，存储单元MC也可以是如图25C所示的存储单元1473那样的由单栅极结构的晶体管，即不包括背栅极的晶体管M1构成的存储单元。
在将上述实施方式所示的半导体装置用于存储单元1471等的情况下，作为晶体管M1可以使用晶体管200，作为电容器CA可以使用电容器100。通过作为晶体管M1使用OS晶体管，可以使晶体管M1的泄漏电流为极低。换言之，因为可以由晶体管M1长时间保持写入的数据，所以可以降低存储单元的刷新频率。此外，还可以不进行存储单元的刷新工作。此外，由于泄漏电流极低，因此可以将多值数据或模拟数据保持在存储单元1471、存储单元1472、存储单元1473中。
此外，在DOSRAM中，在如上所述那样地采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构时，可以缩短位线。由此，位线电容减小，从而可以减少存储单元的存储电容。
[NOSRAM]
图25D至图25H示出2晶体管1电容器的增益单元型存储单元的电路结构实例。图25D所示的存储单元1474包括晶体管M2、晶体管M3、电容器CB。此外，晶体管M2包括前栅极(有时简称为栅极)及背栅极。在本说明书等中，有时将包括将OS晶体管用于晶体管M2的增益单元型存储单元的存储装置称为NOSRAM(Nonvolatile Oxide Semiconductor RAM)。
晶体管M2的第一端子与电容器CB的第一端子连接，晶体管M2的第二端子与布线WBL连接，晶体管M2的栅极与布线WOL连接，晶体管M2的背栅极与布线BGL连接。电容器CB的第二端子与布线CAL连接。晶体管M3的第一端子与布线RBL连接，晶体管M3的第二端子与布线SL连接，晶体管M3的栅极与电容器CB的第一端子连接。
布线WBL被用作写入位线，布线RBL被用作读出位线，布线WOL被用作字线。布线CAL被用作用来对电容器CB的第二端子施加指定的电位的布线。在数据的写入、保持及读出时，优选对布线CAL施加低电平电位。布线BGL被用作用来对晶体管M2的背栅极施加电位的布线。通过对布线BGL施加任意电位，可以增加或减少晶体管M2的阈值电压。
此外，存储单元MC不局限于存储单元1474，而可以适当地改变其电路结构。例如，存储单元MC也可以采用如图25E所示的存储单元1475那样的晶体管M2的背栅极不与布线BGL连接，而与布线WOL连接的结构。此外，例如，存储单元MC也可以是如图25F所示的存储单元1476那样的由单栅极结构的晶体管，即不包括背栅极的晶体管M2构成的存储单元。此外，例如，存储单元MC也可以具有如图25G所示的存储单元1477那样的将布线WBL和布线RBL组合为一个布线BIL的结构。
在将上述实施方式所示的半导体装置用于存储单元1474等的情况下，作为晶体管M2可以使用晶体管200，作为晶体管M3可以使用晶体管300，作为电容器CB可以使用电容器100。通过作为晶体管M2使用OS晶体管，可以使晶体管M2的泄漏电流为极低。由此，因为可以由晶体管M2长时间保持写入的数据，所以可以降低存储单元的刷新频率。此外，还可以不进行存储单元的刷新工作。此外，由于泄漏电流极低，因此可以将多值数据或模拟数据保持在存储单元1474中。存储单元1475至1477也是同样的。
此外，晶体管M3也可以是在沟道形成区域中包含硅的晶体管(以下有时称为Si晶体管)。Si晶体管的导电型可以是n沟道型或p沟道型。Si晶体管的场效应迁移率有时比OS晶体管高。因此，作为用作读出晶体管的晶体管M3，也可以使用Si晶体管。此外，通过将Si晶体管用于晶体管M3，可以层叠于晶体管M3上地设置晶体管M2，从而可以减少存储单元的占有面积，并可以实现存储装置的高集成化。
此外，晶体管M3也可以是OS晶体管。在将OS晶体管用于晶体管M2、M3时，在存储单元阵列1470中可以只使用n型晶体管构成电路。
此外，图25H示出3晶体管1电容器的增益单元型存储单元的一个例子。图25H所示的存储单元1478包括晶体管M4至M6及电容器CC。电容器CC可以适当地设置。存储单元1478与布线BIL、RWL、WWL、BGL及GNDL电连接。布线GNDL是供应低电平电位的布线。此外，也可以将存储单元1478电连接到布线RBL、WBL，而不与布线BIL电连接。
晶体管M4是包括背栅极的OS晶体管，该背栅极与布线BGL电连接。此外，也可以使晶体管M4的背栅极和栅极互相电连接。或者，晶体管M4也可以不包括背栅极。
此外，晶体管M5、M6各自可以是n沟道型Si晶体管或p沟道型Si晶体管。或者，晶体管M4至M6都是OS晶体管。在此情况下，可以在存储单元阵列1470中只使用n型晶体管构成电路。
在将上述实施方式所示的半导体装置用于存储单元1478时，作为晶体管M4可以使用晶体管200，作为晶体管M5、M6可以使用晶体管300，作为电容器CC可以使用电容器100。通过作为晶体管M4使用OS晶体管，可以使晶体管M4的泄漏电流为极低。
注意，本实施方式所示的外围电路1411及存储单元阵列1470等的结构不局限于上述结构。此外，也可以根据需要改变，去除或追加这些电路及连接到该电路的布线、电路元件等的配置或功能。
本实施方式所示的结构、方法等可以与其他实施方式及其他实施例所示的结构、构造、方法等适当地组合使用。
(实施方式4)
在本实施方式中，参照图26说明安装有本发明的半导体装置的芯片1200的一个例子。在芯片1200上安装有多个电路(系统)。如此，在一个芯片上集成有多个电路(系统)的技术有时被称为系统芯片(System on Chip：SoC)。
如图26A所示，芯片1200包括中央处理器(CPU：Central Processing Unit)1211、图形处理器(GPU：Graphics Processing Unit)1212、一个或多个模拟运算部1213、一个或多个存储控制器1214、一个或多个接口1215、一个或多个网络电路1216等。
芯片1200上设置有凸块(未图示)，该凸块如图26B所示那样与印刷线路板(Printed Circuit Board：PCB)1201的第一面连接。此外，PCB1201的第一面的背面设置有多个凸块1202，该凸块1202与母板1203连接。
此外，母板1203上也可以设置有DRAM1221、闪存1222等的存储装置。例如，可以将上述实施方式所示的DOSRAM应用于DRAM1221。此外，例如，可以将上述实施方式所示的NOSRAM应用于闪存1222。
CPU1211优选具有多个CPU核。此外，GPU1212优选具有多个GPU核。此外，CPU1211和GPU1212可以分别具有暂时储存数据的存储器。或者，也可以在芯片1200上设置有CPU1211和GPU1212共同使用的存储器。可以将上述NOSRAM或DOSRAM应用于该存储器。此外，GPU1212适合用于多个数据的并行计算，其可以用于图像处理或积和运算。通过作为GPU1212设置使用本发明的氧化物半导体的图像处理电路或积和运算电路，可以以低耗电量执行图像处理及积和运算。
此外，因为同一芯片上设置有CPU1211和GPU1212，所以可以缩短CPU1211和GPU1212之间的布线，并可以以高速进行从CPU1211到GPU1212的数据传送、CPU1211及GPU1212所具有的存储器之间的数据传送以及GPU1212中的运算结束之后的从GPU1212到CPU1211的运算结果传送。
模拟运算部1213具有模拟/数字(A/D)转换电路和数字/模拟(D/A)转换电路中的一方或双方。此外，也可以在模拟运算部1213中设置上述积和运算电路。
存储控制器1214具有用作DRAM1221的控制器的电路及用作闪存1222的接口的电路。
接口1215具有与如显示装置、扬声器、麦克风、影像拍摄装置、控制器等外部连接设备之间的接口电路。控制器包括鼠标、键盘、游戏机用控制器等。作为上述接口，可以使用通用串行总线(USB：Universal Serial Bus)、高清晰度多媒体接口(HDMI：High-Definition Multimedia Interface)(注册商标)等。
网络电路1216具有局域网(LAN：Local Area Network)等网络电路。此外，还可以具有网络安全用电路。
上述电路(系统)可以经同一制造工序形成在芯片1200上。由此，即使芯片1200所需的电路个数增多，也不需要增加制造工序，可以以低成本制造芯片1200。
可以将包括设置有具有GPU1212的芯片1200的PCB1201、DRAM1221以及闪存1222的母板1203称为GPU模块1204。
GPU模块1204因具有使用SoC技术的芯片1200而可以减少其尺寸。此外，GPU模块1204因具有高图像处理能力而适合用于智能手机、平板终端、膝上型个人计算机、便携式(可携带)游戏机等便携式电子设备。此外，通过利用使用GPU1212的积和运算电路，可以执行深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等运算，由此可以将芯片1200用作AI芯片，或者，可以将GPU模块1204用作AI系统模块。
本实施方式所示的结构、方法等可以与其他实施方式及其他实施例所示的结构、构造、方法等适当地组合使用。
(实施方式5)
在本实施方式中，说明使用上述实施方式所示的半导体装置的存储装置的应用例子。上述实施方式所示的半导体装置例如可以应用于各种电子设备(例如，信息终端、计算机、智能手机、电子书阅读器终端、数码相机(也包括摄像机)、录像再现装置、导航系统等)的存储装置。注意，在此，计算机包括平板电脑、笔记型计算机、台式计算机以及大型计算机诸如服务器系统。或者，上述实施方式所示的半导体装置应用于存储器卡(例如，SD卡)、USB存储器、SSD(固态硬盘)等各种可移动存储装置。图27示意性地示出可移动存储装置的几个结构实例。例如，上述实施方式所示的半导体装置被加工为被封装的存储器芯片并用于各种存储装置或可移动存储器。
图27A是USB存储器的示意图。USB存储器1100包括外壳1101、盖子1102、USB连接器1103及衬底1104。衬底1104被容纳在外壳1101中。例如，衬底1104上安装有存储器芯片1105及控制器芯片1106。可以将上述实施方式所示的半导体装置组装于衬底1104上的存储器芯片1105等。
图27B是SD卡的外观示意图，图27C是SD卡的内部结构的示意图。SD卡1110包括外壳1111、连接器1112及衬底1113。衬底1113被容纳在外壳1111中。例如，衬底1113上安装有存储器芯片1114及控制器芯片1115。通过在衬底1113的背面一侧也设置存储器芯片1114，可以增大SD卡1110的容量。此外，也可以将具有无线通信功能的无线芯片设置于衬底1113。由此，通过主机装置与SD卡1110之间的无线通信，可以进行存储器芯片1114的数据的读出及写入。可以将上述实施方式所示的半导体装置组装于衬底1113上的存储器芯片1114等。
图27D是SSD的外观示意图，图27E是SSD的内部结构的示意图。SSD1150包括外壳1151、连接器1152及衬底1153。衬底1153被容纳在外壳1151中。例如，衬底1153上安装有存储器芯片1154、存储器芯片1155及控制器芯片1156。存储器芯片1155为控制器芯片1156的工作存储器，例如，可以使用DOSRAM芯片。通过在衬底1153的背面一侧也设置存储器芯片1154，可以增大SSD1150的容量。可以将上述实施方式所示的半导体装置组装于衬底1153上的存储器芯片1154等。
本实施方式所示的结构、方法等可以与其他实施方式及其他实施例所示的结构、构造、方法等适当地组合使用。
(实施方式6)
在本实施方式中，参照图28对能够用于本发明的一个方式的半导体装置的电子设备的具体例子进行说明。
具体而言，本发明的一个方式的半导体装置可以应用于如CPU、GPU等处理器或芯片。图28示出具有根据本发明的一个方式的如CPU、GPU等处理器或芯片的电子设备的具体例子。
<电子设备及系统>
根据本发明的一个方式的GPU或芯片可以安装在各种各样的电子设备。作为电子设备的例子，例如除了电视装置、台式或笔记本型个人计算机、用于计算机等的显示器、数字标牌(Digital Signage)、弹珠机等大型游戏机等具有较大的屏幕的电子设备以外，还可以举出数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、便携式信息终端、声音再现装置等。此外，通过将根据本发明的一个方式的集成电路或芯片设置在电子设备中，可以使电子设备具备人工智能。
本发明的一个方式的电子设备也可以包括天线。通过由天线接收信号，可以在显示部上显示影像或信息等。此外，在电子设备包括天线及二次电池时，可以将天线用于非接触电力传送。
本发明的一个方式的电子设备也可以包括传感器(该传感器具有测定如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)。
本发明的一个方式的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图片、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；执行各种软件(程序)的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据的功能；等。图28示出电子设备的例子。
[移动电话机]
图28A示出信息终端之一的移动电话机(智能手机)。信息终端5500包括外壳5510及显示部5511，作为输入接口在显示部5511中具备触控面板，并且外壳5510上设置有按钮。
通过将本发明的一个方式的芯片应用于信息终端5500，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出识别会话来将该会话的内容显示在显示部5511上的应用程序、识别由使用者输入到显示部5511所具备的触控面板的文字或图形等来将该文字或该图形显示在显示部5511上的应用程序、执行指纹或声纹等的生物识别的应用程序等。
[信息终端1]
图28B示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示器5302及键盘5303。
与上述信息终端5500同样，通过将本发明的一个方式的芯片应用于台式信息终端5300，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出设计支援软件、文章校对软件、菜单自动生成软件等。此外，通过使用台式信息终端5300，可以研发新颖的人工智能。
注意，在上述例子中，图28A及图28B示出智能手机及台式信息终端作为电子设备的例子，但是也可以应用智能手机及台式信息终端以外的信息终端。作为智能手机及台式信息终端以外的信息终端，例如可以举出PDA(Personal Digital Assistant：个人数码助理)、笔记本式信息终端、工作站等。
[电器产品]
图28C示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
通过将本发明的一个方式的芯片应用于电冷藏冷冻箱5800，可以实现具备人工智能的电冷藏冷冻箱5800。通过利用人工智能，可以使电冷藏冷冻箱5800具有基于储存在电冷藏冷冻箱5800中的食品或该食品的消费期限等自动生成菜单的功能、根据所储存的食品自动调整电冷藏冷冻箱5800的温度的功能。
在上述例子中，作为电器产品说明了电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[游戏机]
图28D示出游戏机的一个例子的便携式游戏机5200。便携式游戏机包括外壳5201、显示部5202及按钮5203等。
通过将本发明的一个方式的GPU或芯片应用于便携式游戏机5200，可以实现低功耗的便携式游戏机5200。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
此外，通过将本发明的一个方式的GPU或芯片应用于便携式游戏机5200，可以实现具备人工智能的便携式游戏机5200。
游戏的进展、游戏中出现的生物的言行、游戏上发生的现象等的表现本来是由该游戏所具有的程序规定的，但是通过将人工智能应用于便携式游戏机5200，可以实现不局限于游戏的程序的表现。例如，可以实现游戏玩者提问的内容、游戏的进展情况、时间、游戏上出现的人物的言行变化等的表现。
此外，当使用便携式游戏机5200玩需要多个人玩的游戏时，可以利用人工智能构成拟人的游戏玩者，由此可以将人工智能的游戏玩者当作对手，一个人也可以玩多个人玩的游戏。
虽然图28D示出便携式游戏机作为游戏机的一个例子，但是应用本发明的一个方式的GPU或芯片的游戏机不局限于此。作为应用本发明的一个方式的GPU或芯片的游戏机，例如可以举出家用固定式游戏机、设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[移动体]
本发明的一个方式的GPU或芯片可以应用于作为移动体的汽车及汽车的驾驶席周边。
图28E1是示出移动体的一个例子的汽车5700的图，图28E2是示出汽车室内的前挡风玻璃周边的图。图28E2示出安装在仪表盘的显示面板5701、显示面板5702、显示面板5703以及安装在支柱的显示面板5704。
显示面板5701至显示面板5703可以显示速度表、转速计、行驶距离、燃料表、排档状态、空调的设定而提供各种信息。此外，使用者可以根据喜好适当地改变显示面板所显示的显示内容及布局等，可以提高设计性。显示面板5701至显示面板5703还可以被用作照明装置。
通过将由设置在汽车5700的摄像装置(未图示)拍摄的影像显示在显示面板5704上，可以补充被支柱遮挡的视野(死角)。也就是说，通过显示由设置在汽车5700外侧的摄像装置拍摄的影像，可以补充死角，从而可以提高安全性。此外，通过显示补充看不到的部分的影像，可以更自然、更舒适地确认安全。显示面板5704还可以被用作照明装置。
因为可以将本发明的一个方式的GPU或芯片用作人工智能的构成要素，例如可以将该芯片用于汽车5700的自动驾驶系统。该芯片也可以用于进行导航、危险预测等的系统。此外，可以在显示面板5701至显示面板5704上显示导航、危险预测等信息。
虽然在上述例子中作为移动体的一个例子说明了汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用本发明的一个方式的芯片，以提供利用人工智能的系统。
[广播电视系统]
本发明的一个方式的GPU或芯片可以应用于广播电视系统。
图28F示意性地示出广播电视系统中的数据传送。具体而言，图28F示出从广播电视台5680发送的电波(广播电视信号)到达每个家庭的电视接收机(TV)5600的路径。TV5600具备接收机(未图示)，由此天线5650所接收的广播电视信号通过该接收机输入TV5600。
虽然在图28F中示出超高频率(UHF：Ultra High Frequency)天线作为天线5650，但是可以使用BS及110度CS天线、CS天线等作为天线5650。
电波5675A及电波5675B为地面广播电视信号，电波塔5670放大所接收的电波5675A并发送电波5675B。各家庭通过用天线5650接收电波5675B，就可以用TV5600收看地面TV播放。此外，广播电视系统可以为利用人造卫星的卫星广播电视、利用光路线的数据广播电视等而不局限于图28F所示的地面广播电视。
此外，也可以将本发明的一个方式的芯片应用于上述广播电视系统，以形成利用人工智能的广播电视系统。当从广播电视台5680向每个家庭的TV5600发送广播电视数据时，利用编码器进行广播电视数据的压缩；当天线5650接收该广播电视数据时，利用包括在TV5600中的接收机的解码器进行该广播电视数据的恢复。通过利用人工智能，例如可以在编码器的压缩方法之一的变动补偿预测中识别包含在显示图像中的显示模型。此外，也可以进行利用人工智能的帧内预测等。例如，当TV5600接收低分辨率的广播电视数据而进行高分辨率的显示时，可以在解码器所进行的广播电视数据的恢复中进行上转换等图像的补充处理。
上述利用人工智能的广播电视系统适合用于广播电视数据量增大的超高清晰度电视(UHDTV：4K、8K)播放。
此外，作为TV5600一侧的人工智能的应用，例如，可以在TV5600内设置具备人工智能的录像装置。通过采用这种结构，可以使该具备人工智能的录像装置学习使用者的爱好，而可以自动对符合使用者的爱好的电视节目录像。
在本实施方式中说明的电子设备、该电子设备的功能、人工智能的应用例子以及其效果等可以与其他的电子设备的记载适当地组合而实施。
本实施方式所示的结构、方法等可以与其他实施方式及其他实施例所示的结构、构造、方法等适当地组合使用。
[实施例1]
在本实施例中，说明制造具有图29所示的结构的样品1A、样品1B及样品1C并对它们进行分析的结果。
图29所示的结构包括硅衬底10、硅衬底10上的氧化硅膜12、氧化硅膜12上的氧氮化硅膜14、氧氮化硅膜14上的氧氮化硅膜18及氧氮化硅膜18上的氧氮化硅膜20。在此，氧氮化硅膜14中的与氧氮化硅膜18的界面附近形成有氮化区域16。另外，氧氮化硅膜20包含重氢D。注意，样品1A中没有形成氮化区域16。另外，样品1B及样品1C中形成有氮化区域16，但氮化区域16的形成方法不同。
首先，说明样品1A、样品1B及样品1C的制造方法。
首先，在样品1A、样品1B及样品1C中使硅衬底10热氧化，在硅衬底10表面上形成目标厚度为100nm的氧化硅膜12。
接着，在样品1A、样品1B及样品1C中，使用PECVD法形成目标厚度为150nm的氧氮化硅膜14。作为成膜气体使用SiH4气体5sccm及N2O气体1000sccm，成膜压力为133.3Pa，成膜功率为45W(13.56MHz)，衬底温度为325℃，电极间距离为20mm。
接着，使用微波处理装置对样品1B及样品1C进行微波处理。在微波处理中，作为处理气体使用Ar气体1000sccm及N2气体200sccm，压力为12Pa，功率为1200W，处理温度为400℃。在此，样品1B的处理时间为300秒，样品1C的处理时间为1800秒。由此，在样品1B及样品1C的氧氮化硅膜14的表面附近形成氮化区域16。注意，因为对样品1A不进行微波处理，所以在该样品中不形成氮化区域16。
接着，在样品1A、样品1B及样品1C中，以与氧氮化硅膜14相同的成膜条件形成目标厚度为50nm的氧氮化硅膜18。
接着，在样品1A、样品1B及样品1C中，使用PECVD法形成目标厚度为50nm的氧氮化硅膜20。作为成膜气体使用SiH4气体2sccm、N2O气体800sccm及D2稀释气体200sccm，成膜压力为200Pa，成膜功率为150W(60MHz)，衬底温度为160℃，电极间距离为35mm。注意，D2稀释气体是以Ar气体为基础的D2气体被稀释到5％的气体。
对制造的样品1A至1C使用日本日立高新技术公司制造的“HD-2700”且在将加速电压设定为200kV的情况下进行截面STEM图像的摄像及利用能量分散型X射线分析法(EDX：Energy Dispersive X-ray spectroscopy)的分析。
图30A至图30C示出样品1A至样品1C的氧氮化硅膜14与氧氮化硅膜18的界面附近的截面STEM图像。如图30A所示，在不进行微波处理的样品1A的氧氮化硅膜14的界面附近观察不到氮化区域16。相对于此，图30B、图30C在进行微波处理的样品1B及样品1C的氧氮化硅膜14的界面附近观察到氮化区域16。在样品1B中氮化区域16的厚度为1.7nm左右，在样品1C中氮化区域16的厚度为1.8nm左右。也就是说，无论微波处理的时间如何，氮化区域16的厚度都为同样程度。
接着，图31示出样品1A的氧氮化硅膜14(1A-14)、样品1B的氮化区域(1B-16)、样品1B的氧氮化硅膜14(1B-14)、样品1C的氮化区域(1C-16)以及样品1C的氧氮化硅膜14(1C-14)的EDX分析结果。图31是示出氮的定量值[atomic％]的条形图。
在样品1B及样品1C中，氮化区域16的氮浓度高于氧氮化硅膜14，可知因微波处理而氧氮化硅膜14的表面被氮化。与样品1B相比，微波处理时间长的样品1C显著呈现这种倾向。
接着，制造具有与样品1A至样品1C同样的结构且在氮气氛下以400℃进行1小时的热处理的样品1D至样品1F。
对这样制造的样品1A至样品1F进行SIMS分析来调查包含在氧氮化硅膜20中的重氢D的扩散情况。图32A示出样品1A及样品1D的重氢D的浓度[atoms/cm3]，图32B示出样品1B及样品1E的重氢D的浓度[atoms/cm3]，图32C示出样品1C及样品1F的重氢D的浓度[atoms/cm3]。注意，对样品1A至样品1F从硅衬底10一侧进行SIMS分析测量，氧氮化硅膜20上形成有粘合剂。另外，图32A至图32C所示的SIMS图表的虚线表示测量下限。另外，定量层是氧氮化硅膜14、氧氮化硅膜18及氧氮化硅膜20。
如图32A所示，在样品1A及样品1D中，重氢D扩散到氧氮化硅膜14中，尤其在进行热处理的样品1D中较为显著。相对于此，如图32B及图32C所示，在样品1B、样品1C、样品1E及样品1F中，氧氮化硅膜18与氧氮化硅膜14的界面，即氮化区域16中的重氢D的浓度显著地下降。也就是说，可以看出在这些样品中氧氮化硅膜20所包含的重氢D被氮化区域16阻挡。
如上所示那样，通过在氧氮化硅膜中经过微波处理形成氮化区域，可以形成对氢具有阻挡性的层。通过如上述实施方式所示那样使用这种层，可以降低扩散到氧化物半导体中的氢。如此，通过将氢等杂质被充分减少的氧化物半导体用于晶体管的沟道形成区域，可以实现常开启特性，可以具有稳定的电特性并提高可靠性。
[实施例2]
在本实施例中，说明测量对形成在硅衬底上的氮化钽膜各自在含氮气氛下进行微波处理的样品2A至样品2I的电阻率的结果。
首先，说明样品2A至样品2I的制造方法。
首先，在样品2A至样品2I中使硅衬底热氧化，在该硅衬底表面上形成目标厚度为100nm的氧化硅膜。
接着，在样品2A至样品2I中，使用DC溅射法形成目标厚度为20nm的氮化钽膜。在形成氮化钽膜时，使用钽靶材，作为成膜气体使用氩气体50sccm及氮气体10sccm，成膜压力为0.6Pa，成膜功率为1000W，衬底温度为室温，靶材与衬底之间的距离为60mm。
接着，使用微波处理装置对样品2B至样品2I进行微波处理。在微波处理中，作为处理气体使用Ar气体1000sccm及N2气体200sccm，功率为1200W，处理温度为400℃。在此，将样品2B至样品2I的微波处理的压力及处理时间设定为如下表1所示的条件。
[表1]
2B 2C 2D 2E 2F 2G 2H 2I
压力 12Pa 60Pa 133Pa 400Pa 667Pa 12Pa 12Pa 12Pa
处理时间 5分钟 5分钟 5分钟 5分钟 5分钟 1分钟 10分钟 30分钟
图33A及图33B示出对制造的样品2A至样品2I进行氮化钽膜的薄片电阻测量的结果。图33A是在将处理时间固定为5分钟的情况下对压力条件不同的样品2A至样品2F进行比较的图表，图33B是在将压力固定为12Pa的情况下对处理时间条件不同的样品2A、2G、2B、2H及2I进行比较的图表。图33A及图33B的纵轴都表示电阻率[Ωcm]。另外，图33A及图33B中的2.0×10-3Ωcm处写有虚线，这是作为上述实施方式所示的晶体管的源电极及漏电极的电阻率目标值的值。
如图33A所示，与不进行微波处理的样品2A相比，在进行了微波处理的样品2B至样品2F中有些增加电阻率，但大致都为相同程度的电阻率。另外，在样品2B至样品2F中没有观察到电阻率的微波处理的压力依赖性。
如图33B所示，在进行了微波处理的样品2G、2B、2H及2I中具有随着处理时间电阻率变大的倾向。但是，样品2G、2B、2H及2I的电阻率比2.0×10-3Ωcm低得多。
如此，可知即使当在氧氮化硅膜中形成氮化区域时源电极及漏电极被进行微波处理，被用作源电极及漏电极的氮化钽的电阻率也不太增加。通过将这种导电膜用作源电极及漏电极，不需在将氮化区域形成在氧氮化硅膜中之后对源电极及漏电极进行特别的后处理，由此可以提高半导体装置的生产率。
[实施例3]
在本实施例中，说明制造实施例1中的具有图29所示的结构的样品3A至样品3H并对这些样品进行分析的结果。样品3A至样品3H的与样品1A至样品1F不同之处是氮化区域16的形成条件。
与实施例1同样，图29所示的结构包括硅衬底10、硅衬底10上的氧化硅膜12、氧化硅膜12上的氧氮化硅膜14、氧氮化硅膜14上的氧氮化硅膜18及氧氮化硅膜18上的氧氮化硅膜20。在此，氧氮化硅膜14中的与氧氮化硅膜18的界面附近形成有氮化区域16。另外，氧氮化硅膜20包含重氢D。注意，样品3A及样品3E中没有形成氮化区域16。另外，样品3B、样品3C、样品3D、样品3F、样品3G及样品3H中形成有氮化区域16，但氮化区域16的形成条件不同。
首先，说明样品3A至样品3H的制造方法。
首先，在样品3A至样品3H中使硅衬底10热氧化，在硅衬底10表面上形成目标厚度为100nm的氧化硅膜12。
接着，在样品3A至样品3H中使用PECVD法形成目标厚度为150nm的氧氮化硅膜14。作为成膜气体使用SiH4气体5sccm及N2O气体1000sccm，成膜压力为133.3Pa，成膜功率为45W(13.56MHz)，衬底温度为325℃，电极间距离为20mm。
接着，利用微波处理装置对样品3B、样品3C、样品3D、样品3F、样品3G及样品3H进行微波处理。在微波处理中，作为处理气体使用Ar气体1000sccm及N2气体200sccm，功率为1200W，处理温度为400℃，处理时间为300秒。在此，样品3B及样品3F的压力为12Pa，样品3C及样品3G的压力为60Pa，样品3D及样品3H的压力为400Pa。由此，在样品3B、样品3C、样品3D、样品3F、样品3G及样品3H的氧氮化硅膜14的表面附近形成氮化区域16。注意，因为对样品3A及样品3E不进行微波处理，所以在该样品中不形成氮化区域16。
接着，在样品3A至样品3H中，以与氧氮化硅膜14相同的成膜条件形成目标厚度为50nm的氧氮化硅膜18。
接着，在样品3A至样品3H中，使用PECVD法形成目标厚度为50nm的氧氮化硅膜20。作为成膜气体使用SiH4气体2sccm、N2O气体800sccm及D2稀释气体200sccm，成膜压力为200Pa，成膜功率为150W(60MHz)，衬底温度为160℃，电极间距离为35mm。D2稀释气体是以Ar气体为基础的D2气体被稀释到5％的气体。
接着，对样品3E、样品3F、样品3G及样品3H在氮气氛下以400℃进行8小时的热处理。
对这样制造的样品3A至样品3H进行SIMS分析来调查包含在氧氮化硅膜20中的重氢D的扩散情况。图34A示出样品3A至样品3D的重氢D的浓度[atoms/cm3]，图34B示出样品3E至样品3H的重氢D的浓度[atoms/cm3]。注意，对样品3A至样品3H从硅衬底10一侧进行SIMS分析测量，氧氮化硅膜20上形成有粘合剂。另外，图34A及图34B所示的SIMS图表的虚线表示测量下限。另外，定量层是氧化硅膜12、氧氮化硅膜14、氧氮化硅膜18及氧氮化硅膜20。
如图34A所示，在不进行长时间的高温热处理的样品3B至样品3D中，不依赖于微波处理的压力而氧氮化硅膜20所包含的重氢D被氮化区域16阻挡。相对于此，如图34B所示，在进行长时间的高温热处理的样品3F至样品3H中，虽然与没有形成氮化区域16的样品3E相比氧氮化硅膜20所包含的重氢D被氮化区域16阻挡，但是其氢阻挡性有微波处理的压力依赖性。也就是说，与压力为400Pa的样品3H相比，压力为60Pa的样品3G中的重氢D的扩散得到抑制，且与压力为60Pa的样品3G相比，压力为12Pa的样品3F中的重氢D的扩散得到抑制。
如上所示那样，通过降低微波处理时的压力并在氧氮化硅膜中形成氮化区域，可以提高对氢的阻挡性。通过如上述实施方式那样使用这种氮化区域，即使在上述半导体装置的制造工序中进行长时间的高温热处理，也可以降低扩散到氧化物半导体中的氢。如此，通过将氢等杂质被充分减少的氧化物半导体用于晶体管的沟道形成区域，可以实现常开启特性，可以具有稳定的电特性并提高可靠性。
[实施例4]
在本实施例中，说明制造具有图35所示的结构的样品4A及样品4B并对这些样品进行分析的结果。
图35所示的结构包括硅衬底30、硅衬底30上的氧化硅膜32、氧化硅膜32上的氧化硅膜34及氧化硅膜34上的氮化硅膜38。这里，在样品4B中，氧化硅膜34中的与氮化硅膜38的界面附近形成有氮化区域36。注意，样品4A中没有形成氮化区域36。
首先，说明样品4A及样品4B的制造方法。
首先，在样品4A及样品4B中使硅衬底30热氧化，在硅衬底30表面上形成目标厚度为100nm的氧化硅膜32。
接着，在样品4A及样品4B中，使用RF溅射法形成目标厚度为100nm的氧化硅膜34。氧化硅膜34的成膜使用SiO2(无水合成石英)靶材进行。作为成膜气体使用50sccm的氧气体，成膜压力为0.7Pa(由日本佳能-安内华公司制造的小型真空计MG-2来测量)，成膜功率为1500W，衬底温度为170℃，靶材与衬底之间的距离为60mm。
接着，使用微波处理装置对样品4B进行微波处理。在微波处理中，作为处理气体使用Ar气体1000sccm及N2气体200sccm，功率为1200W，处理温度为400℃，压力为12Pa，处理时间为300秒。由此，在样品4B的氧化硅膜34的表面附近形成氮化区域36。注意，因为对样品4A不进行微波处理，所以在该样品中不形成氮化区域36。
接着，在样品4A及样品4B中，使用PECVD法形成目标厚度为20nm的氮化硅膜38。作为成膜气体使用SiH4气体5sccm及N2气体2500sccm，成膜压力为100Pa，成膜功率为250W(13.56MHz)，衬底温度为350℃，电极间距离为20mm。在该工序中，样品4A及样品4B被暴露于产生在处理室内的大量氢。
对这样制造的样品4A及样品4B进行SIMS分析来确认形成氮化硅膜38时的氢是否扩散到氧化硅膜34中。图36示出样品4A及样品4B的氢H的浓度[atoms/cm3]。注意，对样品4A及样品4B从硅衬底30一侧进行SIMS分析测量，氮化硅膜38上形成有粘合剂。另外，图36所示的SIMS图表的虚线表示测量下限。另外，定量层是氧化硅膜34。
如图36所示，在样品4A中，氢H扩散到氧化硅膜34中。相对于此，在样品4B中，氮化硅膜38与氧化硅膜34的界面，即氮化区域36中的氢H的浓度显著地下降。也就是说，可知样品4B中的形成氮化硅膜38时的氢在氮化区域36中得到降低。
如上所示那样，通过采用微波处理形成氮化区域，即使在氮化区域露出的状态下使用如PECVD法等氢大量地产生在处理室内的成膜方法也可以降低扩散到该氮化区域的内侧的氢。通过如上所示那样使用这种氮化区域，可以降低扩散到氧化物半导体中的氢。如此，通过将氢等杂质被充分减少的氧化物半导体用于晶体管的沟道形成区域，可以实现常开启特性，可以具有稳定的电特性并提高可靠性。
以上，本实施方式所示的结构、方法等可以与其他实施方式及其他实施例所示的结构、构造、方法等适当地组合使用。
[符号说明]
200：晶体管、200_n：晶体管、200_1：晶体管、205：导电体、205a：导电体、205b：导电体、210：绝缘体、212：绝缘体、214：绝缘体、216：绝缘体、217：区域、218：导电体、222：绝缘体、224：绝缘体、230：氧化物、230a：氧化物、230A：氧化膜、230b：氧化物、230B：氧化膜、230c：氧化物、230C：氧化膜、240：导电体、240a：导电体、240b：导电体、241：区域、241a：区域、241b：区域、241c：区域、242：导电体、242a：导电体、242A：导电膜、242b：导电体、242B：导电体层、243：氧化物、243a：氧化物、243A：氧化膜、243b：氧化物、243B：氧化物层、244：区域、244a：区域、244b：区域、245：区域、246：导电体、246a：导电体、246b：导电体、250：绝缘体、250A：绝缘膜、255a：开口、255b：开口、260：导电体、260a：导电体、260Aa：导电膜、260Ab：导电膜、260b：导电体、265：密封部、265a：密封部、265b：密封部、272：绝缘体、272a：绝缘体、272A：绝缘膜、272b：绝缘体、272B：绝缘体层、274：绝缘体、280：绝缘体、281：阀、282：绝缘体、283：绝缘体

Claims (13)

1.一种半导体装置，包括：
第一氧化物；
所述第一氧化物上的第一导电体及第二导电体；
所述第一导电体上的第一绝缘体；
所述第二导电体上的第二绝缘体；
所述第一绝缘体及所述第二绝缘体上的第三绝缘体；
在所述第一氧化物上配置在所述第一导电体与所述第二导电体之间的第二氧化物；
所述第二氧化物上的第四绝缘体；
所述第四绝缘体上的第三导电体；
接触于所述第三绝缘体的顶面、所述第二氧化物的顶面、所述第四绝缘体的顶面及所述第三导电体的顶面的第五绝缘体；
嵌入到形成在所述第一绝缘体、所述第三绝缘体及所述第五绝缘体中的开口中且与所述第一导电体接触的第四导电体；以及
嵌入到形成在所述第二绝缘体、所述第三绝缘体及所述第五绝缘体中的开口中且与所述第二导电体接触的第五导电体，
其中，所述第三绝缘体在与所述第四导电体的界面附近及与所述第五导电体的界面附近具有其氮浓度高于所述第三绝缘体的其他区域的区域。
2.根据权利要求1所述的半导体装置，
其中所述第一导电体在与所述第四导电体的界面附近具有其氮浓度高于所述第一导电体的其他区域的区域，
并且所述第二导电体在与所述第五导电体的界面附近具有其氮浓度高于所述第二导电体的其他区域的区域。
3.一种半导体装置，包括：
第一绝缘体；
所述第一绝缘体上的第一导电体；
所述第一导电体上的第二绝缘体；
所述第二绝缘体上的第一氧化物；
所述第一氧化物上的第二导电体及第三导电体；
所述第二导电体上的第三绝缘体；
所述第三导电体上的第四绝缘体；
所述第三绝缘体及所述第四绝缘体上的第五绝缘体；
在所述第一氧化物上配置在所述第二导电体与所述第三导电体之间的第二氧化物；
所述第二氧化物上的第六绝缘体；
所述第六绝缘体上的第四导电体；
接触于所述第五绝缘体的顶面、所述第二氧化物的顶面、所述第六绝缘体的顶面及所述第四导电体的顶面的第七绝缘体；
接触于所述第七绝缘体的顶面及侧面、所述第五绝缘体的侧面、所述第二绝缘体的侧面及所述第一绝缘体的顶面的第八绝缘体；
嵌入到形成在所述第三绝缘体、所述第五绝缘体、所述第七绝缘体及所述第八绝缘体中的开口中且与所述第二导电体接触的第五导电体；以及
嵌入到形成在所述第四绝缘体、所述第五绝缘体、所述第七绝缘体及所述第八绝缘体中的开口中且与所述第三导电体接触的第六导电体，
其中，所述第五绝缘体在与所述第五导电体的界面附近、与所述第六导电体的界面附近及与所述第八绝缘体的界面附近具有其氮浓度高于所述第五绝缘体的其他区域的区域。
4.根据权利要求3所述的半导体装置，
其中所述第二导电体在与所述第五导电体的界面附近具有其氮浓度高于所述第二导电体的其他区域的区域，
并且所述第三导电体在与所述第六导电体的界面附近具有其氮浓度高于所述第三导电体的其他区域的区域。
5.一种包括第一至第五导电体、第一至第五绝缘体以及第一及第二氧化物的半导体装置的制造方法，包括如下步骤：
在衬底上形成所述第一氧化物、所述第一氧化物上的第一导电体层及所述第一导电体层上的第一绝缘体层；
在所述第一绝缘体层上形成所述第三绝缘体；
在所述第三绝缘体中形成到达所述第一绝缘体层的开口；
去除所述第一导电体层及所述第一绝缘体层中的重叠于该开口的区域而形成所述第一导电体、所述第二导电体、所述第一绝缘体及所述第二绝缘体；
以在所述第一导电体与所述第二导电体之间接触于所述第一氧化物的方式形成第一氧化膜；
在所述第一氧化膜上形成第一绝缘膜；
在所述第一绝缘膜上形成第一导电膜；
直到所述第三绝缘体的顶面露出为止去除所述第一氧化膜的一部分、所述第一绝缘膜的一部分及所述第一导电膜的一部分而形成所述第二氧化物、所述第四绝缘体及所述第三导电体；
在所述第三绝缘体、所述第二氧化物、所述第四绝缘体及所述第三导电体上形成所述第五绝缘体；
在所述第一绝缘体、所述第三绝缘体及所述第五绝缘体中形成到达所述第一导电体的开口，且在所述第二绝缘体、所述第三绝缘体及所述第五绝缘体中形成到达所述第二导电体的开口；
在含氮气氛下进行微波处理；以及
以嵌入到到达所述第一导电体的开口中的方式形成第四导电体，且以嵌入到到达所述第二导电体的开口中的方式形成第五导电体。
6.根据权利要求5所述的半导体装置的制造方法，
其中所述微波处理在减压下进行。
7.一种包括第一及第二导电体、第一至第七绝缘体以及第一及第二氧化物的半导体装置的制造方法，包括如下步骤：
在衬底上形成所述第一绝缘体；
在所述第一绝缘体上形成所述第一导电体；
在所述第一导电体上形成所述第二绝缘体；
在所述第二绝缘体上形成所述第三绝缘体；
在所述第三绝缘体上形成所述第一氧化物；
在所述第一氧化物上形成第四绝缘体；
在所述第四绝缘体中形成到达所述第一氧化物的第一开口；
在所述第一开口中以接触于所述第一氧化物及所述第四绝缘体的方式形成第一氧化膜；
在所述第一氧化膜上形成第一绝缘膜；
在所述第一绝缘膜上形成第一导电膜；
直到所述第四绝缘体的顶面露出为止去除所述第一氧化膜的一部分、所述第一绝缘膜的一部分及所述第一导电膜的一部分而形成所述第二氧化物、所述第五绝缘体及所述第二导电体；
以接触于所述第四绝缘体、所述第二氧化物、所述第五绝缘体及所述第二导电体的方式形成所述第六绝缘体；
去除所述第六绝缘体的一部分、所述第四绝缘体的一部分、所述第三绝缘体的一部分及所述第二绝缘体的一部分而形成到达所述第一绝缘体的第二开口；以及
以覆盖所述第六绝缘体、所述第四绝缘体、所述第三绝缘体及所述第二绝缘体的方式形成在所述第二开口中与所述第一绝缘体接触的所述第七绝缘体，
其中，所述第三绝缘体、所述第四绝缘体及所述第一绝缘膜的成膜使用具有包含硅原子的分子的气体进行，
并且，在所述包含硅原子的分子中，每一个硅原子具有三个以下的氢原子。
8.根据权利要求7所述的半导体装置的制造方法，
其中在形成所述第二开口之后在含氮气氛下进行微波处理。
9.根据权利要求7或8所述的半导体装置的制造方法，
其中所述包含硅原子的分子不具有氢原子。
10.根据权利要求7至9中任一项所述的半导体装置的制造方法，
其中所述具有包含硅原子的分子的气体不具有氢原子。
11.根据权利要求7至10中任一项所述的半导体装置的制造方法，
其中与所述第四绝缘体相比，所述第一绝缘体及所述第七绝缘体不容易使氢透过。
12.根据权利要求7至11中任一项所述的半导体装置的制造方法，
其中所述第四绝缘体的成膜使用PECVD法或APCVD法进行。
13.根据权利要求7至12中任一项所述的半导体装置的制造方法，
其中所述第一绝缘膜的成膜使用PEALD法或热ALD法进行。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12100768B2 (en) 2019-05-24 2024-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160276487A1 (en) * 2015-03-17 2016-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN106165106A (zh) * 2014-03-28 2016-11-23 株式会社半导体能源研究所 晶体管以及半导体装置
WO2017072627A1 (ja) * 2015-10-28 2017-05-04 株式会社半導体エネルギー研究所 半導体装置、モジュール、電子機器および半導体装置の作製方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP2011010726A (ja) 2009-06-30 2011-01-20 Sophia Co Ltd 遊技機
KR101434948B1 (ko) 2009-12-25 2014-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2012002292A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012014786A1 (en) 2010-07-30 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semicondcutor device and manufacturing method thereof
CN107947763B (zh) 2010-08-06 2021-12-28 株式会社半导体能源研究所 半导体集成电路
TWI602303B (zh) 2011-01-26 2017-10-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9431400B2 (en) 2011-02-08 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for manufacturing the same
US9691772B2 (en) 2011-03-03 2017-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including memory cell which includes transistor and capacitor
US8878288B2 (en) 2011-04-22 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8932913B2 (en) 2011-04-22 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US9490241B2 (en) 2011-07-08 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a first inverter and a second inverter
US8946812B2 (en) 2011-07-21 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6077382B2 (ja) 2012-05-11 2017-02-08 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
US9059219B2 (en) 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6310194B2 (ja) 2012-07-06 2018-04-11 株式会社半導体エネルギー研究所 半導体装置
SG10201700805WA (en) 2012-08-03 2017-02-27 Semiconductor Energy Lab Co Ltd Oxide semiconductor stacked film and semiconductor device
TWI613813B (zh) 2012-11-16 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
US9368636B2 (en) 2013-04-01 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a plurality of oxide semiconductor layers
US9647125B2 (en) 2013-05-20 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9343579B2 (en) 2013-05-20 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102537022B1 (ko) 2013-05-20 2023-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6523695B2 (ja) 2014-02-05 2019-06-05 株式会社半導体エネルギー研究所 半導体装置
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
KR20160132982A (ko) 2014-03-18 2016-11-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
TWI663733B (zh) 2014-06-18 2019-06-21 日商半導體能源研究所股份有限公司 電晶體及半導體裝置
CN113793872A (zh) 2014-12-10 2021-12-14 株式会社半导体能源研究所 半导体装置及其制造方法
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN112768511A (zh) 2015-02-06 2021-05-07 株式会社半导体能源研究所 半导体装置及其制造方法
JP6708433B2 (ja) 2015-02-24 2020-06-10 株式会社半導体エネルギー研究所 半導体装置
US10056497B2 (en) 2015-04-15 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2017006207A1 (en) 2015-07-08 2017-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10050152B2 (en) 2015-12-16 2018-08-14 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
US10115741B2 (en) 2016-02-05 2018-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9954003B2 (en) 2016-02-17 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2018093150A (ja) 2016-12-07 2018-06-14 東京エレクトロン株式会社 成膜装置及び成膜方法
US10978563B2 (en) 2018-12-21 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11107929B2 (en) 2018-12-21 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106165106A (zh) * 2014-03-28 2016-11-23 株式会社半导体能源研究所 晶体管以及半导体装置
US20160276487A1 (en) * 2015-03-17 2016-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2017072627A1 (ja) * 2015-10-28 2017-05-04 株式会社半導体エネルギー研究所 半導体装置、モジュール、電子機器および半導体装置の作製方法

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KR20210081365A (ko) 2021-07-01
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