JPS625722A - インバ−タ回路 - Google Patents
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- JPS625722A JPS625722A JP60142585A JP14258585A JPS625722A JP S625722 A JPS625722 A JP S625722A JP 60142585 A JP60142585 A JP 60142585A JP 14258585 A JP14258585 A JP 14258585A JP S625722 A JPS625722 A JP S625722A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、入力信号を反転するインバータ回路に関し
、特に出力に接続される負荷の高速動作能力を向上した
インバータ回路に関する。
、特に出力に接続される負荷の高速動作能力を向上した
インバータ回路に関する。
最近のインバータ回路においては、出力段にバイポーラ
トランジスタとＣＭＯＳトランジスタを混゛用すること
により、回路を大型化することなく容量、性負荷に対し
て高速動作を行なうことができるとともに、ＣＭＯ８出
力回路の出力レベルと同じ出力レベルを得ることができ
るものが提案されている（例えば特開昭５９−２０５８
２８号）。
トランジスタとＣＭＯＳトランジスタを混゛用すること
により、回路を大型化することなく容量、性負荷に対し
て高速動作を行なうことができるとともに、ＣＭＯ８出
力回路の出力レベルと同じ出力レベルを得ることができ
るものが提案されている（例えば特開昭５９−２０５８
２８号）。
第５図は特開昭５９−２０５８２８号に提案されている
インバータ回路を示すものである。このような回路構成
において、例えば出力電圧をハイレベル（電源電位Ｖｏ
ｏ）からロウレベル（Ｖｓｓ電位１通常Ｏｖ）に反転し
ようとする場合には、出力電圧はＶＤＤ電位から（Ｖｓ
ｓ＋Ｖａ Ｅ ２ ）電位（但し、ＶＢＥ２はバイポー
ラＮＰＮトランジスタ１０７のベースバエミッタ間電圧
）までは、バイポーラＮＰＮＩ−ランジスタ１０７によ
り低下し、（ｖＳＳ十ＶＢＥ２）電位からＶＳＳ電位ま
では、ＮチャンネルＭＯＳトランジスタ１１１により低
下する。
インバータ回路を示すものである。このような回路構成
において、例えば出力電圧をハイレベル（電源電位Ｖｏ
ｏ）からロウレベル（Ｖｓｓ電位１通常Ｏｖ）に反転し
ようとする場合には、出力電圧はＶＤＤ電位から（Ｖｓ
ｓ＋Ｖａ Ｅ ２ ）電位（但し、ＶＢＥ２はバイポー
ラＮＰＮトランジスタ１０７のベースバエミッタ間電圧
）までは、バイポーラＮＰＮＩ−ランジスタ１０７によ
り低下し、（ｖＳＳ十ＶＢＥ２）電位からＶＳＳ電位ま
では、ＮチャンネルＭＯＳトランジスタ１１１により低
下する。
ところで、所謂ＴＴＬデジタル回路の高速動作を維持し
つつ、このようなインバータ回路を所謂ＴＴＬデジタル
回路とともに用いる場合には、一般的にＴＴＬデジタル
回路のロウレベル出力電圧ＶＯＬは０．４Ｖ程度である
ために、出力電圧の（Ｖｓｓ＋Ｖａ Ｅ ２ ） １位
からＶＳＳ電位までの低下を高速に行なう必要がある。
つつ、このようなインバータ回路を所謂ＴＴＬデジタル
回路とともに用いる場合には、一般的にＴＴＬデジタル
回路のロウレベル出力電圧ＶＯＬは０．４Ｖ程度である
ために、出力電圧の（Ｖｓｓ＋Ｖａ Ｅ ２ ） １位
からＶＳＳ電位までの低下を高速に行なう必要がある。
そのためには、ＮチャンネルＭＯＳトランジスタ１１１
の大きさくＷとＬとの比）を大きくしなければならない
。また、出力電圧をロウレベルからハイレベルに反転し
ようとする場合には出力電圧はＰチャンネルＭＯＳトラ
ンジスタ１０９により（ＶＤＤ−ＶＢＥ Ｉ ）電位〈
但し、ＶＢＥ＋はバイポーラＮＰＮトランジスタ１０５
のベース・エミッタ間電圧）からＶＤＤ電位まで上昇し
ているので、出力電圧のロウレベルからハイレベルへの
反転動作を高速に行なうためには、ＰチャンネルＭＯ８
＋−ランジスタ１０９の大きさを大きくしなければなら
ない。
の大きさくＷとＬとの比）を大きくしなければならない
。また、出力電圧をロウレベルからハイレベルに反転し
ようとする場合には出力電圧はＰチャンネルＭＯＳトラ
ンジスタ１０９により（ＶＤＤ−ＶＢＥ Ｉ ）電位〈
但し、ＶＢＥ＋はバイポーラＮＰＮトランジスタ１０５
のベース・エミッタ間電圧）からＶＤＤ電位まで上昇し
ているので、出力電圧のロウレベルからハイレベルへの
反転動作を高速に行なうためには、ＰチャンネルＭＯ８
＋−ランジスタ１０９の大きさを大きくしなければなら
ない。
しかしながら、ＰチャンネルＭＯＳトランジスタ１０９
及びＮチャンネルＭＯＳトランジスタ１１１の大きさを
大きくすると、この両トランジスタ１０９，１１１のゲ
ート容量が増加するために、この両トランジスタ１０９
．１１１を駆動するための電流駆動能力の高い駆動回路
を入力端子ＩＮに接続しなければならないという不具合
が生じ、例えば、この駆動回路をＣＭＯＳトランジスタ
により構成した場合には、駆動回路が大型化してしまう
という問題が生じることになる。
及びＮチャンネルＭＯＳトランジスタ１１１の大きさを
大きくすると、この両トランジスタ１０９，１１１のゲ
ート容量が増加するために、この両トランジスタ１０９
．１１１を駆動するための電流駆動能力の高い駆動回路
を入力端子ＩＮに接続しなければならないという不具合
が生じ、例えば、この駆動回路をＣＭＯＳトランジスタ
により構成した場合には、駆動回路が大型化してしまう
という問題が生じることになる。
この発明は、上記に鑑みてなされたもので、その目的と
するところは、構成を大型化することなくＣＭＯＳトラ
ンジスタにより構成された出力回路と同じ出力レベルに
いたるまで出力信号を高速に反転することのできるイン
バータ回路を提供することにある。
するところは、構成を大型化することなくＣＭＯＳトラ
ンジスタにより構成された出力回路と同じ出力レベルに
いたるまで出力信号を高速に反転することのできるイン
バータ回路を提供することにある。
上記目的を達成するために、この発明は、出力段が所謂
トーテムポール形に接続されたバイポーラトランジスタ
により構成され、入力信号の反転動作を行なう変換回路
と、出力端子と高位電圧源との間に接続されたＰチャン
ネルＭＯＳトランジスタと、前記出力端子と低位電圧源
との間に接続されたＮチャンネルＭＯＳトランジスタと
、ペース端子が入力端子に接続され、コレクタ端子が高
位電圧源に接続され、エミッタ端子が前記Ｐチャンネル
ＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジス
タのゲート端子に接続されたＮＰＮ型のバイポーラトラ
ンジスタと、ドレイン端子が前記ＰチャンネルＭＯＳト
ランジスタ及び前記ＮチャンネルＭＯＳトランジスタの
ゲート端子に接続され、ソース端子が低位電圧源に接続
され、ゲート端子には入力信号の反転された信号が入力
されるＮチャンネルＭＯＳトランジスタとを有すること
を要旨とする。
トーテムポール形に接続されたバイポーラトランジスタ
により構成され、入力信号の反転動作を行なう変換回路
と、出力端子と高位電圧源との間に接続されたＰチャン
ネルＭＯＳトランジスタと、前記出力端子と低位電圧源
との間に接続されたＮチャンネルＭＯＳトランジスタと
、ペース端子が入力端子に接続され、コレクタ端子が高
位電圧源に接続され、エミッタ端子が前記Ｐチャンネル
ＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジス
タのゲート端子に接続されたＮＰＮ型のバイポーラトラ
ンジスタと、ドレイン端子が前記ＰチャンネルＭＯＳト
ランジスタ及び前記ＮチャンネルＭＯＳトランジスタの
ゲート端子に接続され、ソース端子が低位電圧源に接続
され、ゲート端子には入力信号の反転された信号が入力
されるＮチャンネルＭＯＳトランジスタとを有すること
を要旨とする。
この発明によれば、インバータ回路の出力段を電流駆動
能力の高いという特性を有するバイポーラトランジスタ
と、大きさを大きくすることにより電流駆動能力を高め
たＣＭＯＳトランジスタとで構成して、このＣＭＯＳト
ランジスタをバイポーラトランジスタにより駆動するよ
うにしたので、構成を著しく大型化することなく、ＣＭ
ＯＳトランジスタにより構成された出力回路の出力信号
の据幅と同じ娠幅を有する出力信号を高速に反転させる
ことが可能なインバータ回路を提供することができる。
能力の高いという特性を有するバイポーラトランジスタ
と、大きさを大きくすることにより電流駆動能力を高め
たＣＭＯＳトランジスタとで構成して、このＣＭＯＳト
ランジスタをバイポーラトランジスタにより駆動するよ
うにしたので、構成を著しく大型化することなく、ＣＭ
ＯＳトランジスタにより構成された出力回路の出力信号
の据幅と同じ娠幅を有する出力信号を高速に反転させる
ことが可能なインバータ回路を提供することができる。
〔発明の実施例〕
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の第１の実施例に係るインバータ回路
を示すもである。まず、構成を説明する。
を示すもである。まず、構成を説明する。
第１図において、１はバイポーラ、ＣＭＯＳトランジス
タを混用して入力信号の反転動作を行なう変換回路であ
り、この変換回路１の入力段は、第１のＰチャンネルＭ
ＯＳトランジスタ（以下「第１ ＰＭＯ８トランジスタ
」と呼ぶ。）３と第１のＮチャンネルＭＯＳトランジス
タ（以下［第ｌＮＭＯＳトランジスタ」と呼ぶ。）５と
により構成されており、第１ＰＭＯＳトランジスタ３は
、そのゲート端子が反転しようとする信号が入力される
入力端子ＩＮに接続され、そのソース端子が例えばＶＤ
Ｄ電位を与える電圧源ＶＯＯに接続されている。第ｌＮ
ＭＯＳトランジスタ５は、そのゲート端子が前記入力端
子ＩＮに接続され、そのドレイン端子が変換した信号を
出力する出力端子ＯＵＴに接続されている。
タを混用して入力信号の反転動作を行なう変換回路であ
り、この変換回路１の入力段は、第１のＰチャンネルＭ
ＯＳトランジスタ（以下「第１ ＰＭＯ８トランジスタ
」と呼ぶ。）３と第１のＮチャンネルＭＯＳトランジス
タ（以下［第ｌＮＭＯＳトランジスタ」と呼ぶ。）５と
により構成されており、第１ＰＭＯＳトランジスタ３は
、そのゲート端子が反転しようとする信号が入力される
入力端子ＩＮに接続され、そのソース端子が例えばＶＤ
Ｄ電位を与える電圧源ＶＯＯに接続されている。第ｌＮ
ＭＯＳトランジスタ５は、そのゲート端子が前記入力端
子ＩＮに接続され、そのドレイン端子が変換した信号を
出力する出力端子ＯＵＴに接続されている。
変換回路１の出力段は、第１のバイポーラＮＰＮトラン
ジスタ（以下「第１ＮＰＮトランジスタ」と呼ぶ。）７
と第２のバイポーラＮＰＮトランジスタ（以下「第２Ｎ
ＰＮトランジスタ」と呼ぶ。）９とにより構成されてお
り、第１ＮＰＮトランジスタ７は、そのベース端子が第
１ＰＭＯＳトランジスタ３のドレイン端子に接続され、
そのコレクタ端子が電圧源■ＤＤに接続されており、そ
のエミッタ端子が前記出力端子ＯＵＴに接続されている
。第２ＮＰＮトランジスタ９のベース端子は、そのベー
ス端子が第ｌＮＭＯＳトランジスタ５のソース端子に接
続され、そのコレクタ端子が前記出力端子ＯＵＴに接続
されており、そのエミッタ端子はＶＳＳ電位（通常Ｏｖ
）を与える電圧源ｖＳＳに接続されている。
ジスタ（以下「第１ＮＰＮトランジスタ」と呼ぶ。）７
と第２のバイポーラＮＰＮトランジスタ（以下「第２Ｎ
ＰＮトランジスタ」と呼ぶ。）９とにより構成されてお
り、第１ＮＰＮトランジスタ７は、そのベース端子が第
１ＰＭＯＳトランジスタ３のドレイン端子に接続され、
そのコレクタ端子が電圧源■ＤＤに接続されており、そ
のエミッタ端子が前記出力端子ＯＵＴに接続されている
。第２ＮＰＮトランジスタ９のベース端子は、そのベー
ス端子が第ｌＮＭＯＳトランジスタ５のソース端子に接
続され、そのコレクタ端子が前記出力端子ＯＵＴに接続
されており、そのエミッタ端子はＶＳＳ電位（通常Ｏｖ
）を与える電圧源ｖＳＳに接続されている。
第３のバイポーラＮＰＮｔ−ランジスタ（以下「第３Ｎ
ＰＮトランジスタ」と呼ぶ。）１１は、そのベース端子
が前記入力端子ＩＮに接続され、そのコレクタ端子は電
圧源ＶＤＤに接続されており、そのエミッタ端子と第２
のＮチャンネルＭＯＳトランジスタ（以下「第２ＮＭＯ
ＳトランジスタＪと呼ぶ。）１９のドレイン端子との間
には、ダイオード１３．１５．１７が直列に接続されて
いる。第２ＮＭＯＳトランジスタ１９は、そのゲート端
子が前記出力端子ＯＵＴに接続されており、そのソース
端子がＶｓｓ端子に接続されている。
ＰＮトランジスタ」と呼ぶ。）１１は、そのベース端子
が前記入力端子ＩＮに接続され、そのコレクタ端子は電
圧源ＶＤＤに接続されており、そのエミッタ端子と第２
のＮチャンネルＭＯＳトランジスタ（以下「第２ＮＭＯ
ＳトランジスタＪと呼ぶ。）１９のドレイン端子との間
には、ダイオード１３．１５．１７が直列に接続されて
いる。第２ＮＭＯＳトランジスタ１９は、そのゲート端
子が前記出力端子ＯＵＴに接続されており、そのソース
端子がＶｓｓ端子に接続されている。
第２のＰチャンネルＭＯＳトランジスタ（以下「第２Ｐ
ＭＯ８トランジスタ」と呼ぶ。）２１は、そのゲート端
子がダイオード１５のアノード端子に接続され、そのソ
ース端子がｖＤＤ端子に接続されており、そのドレイン
端子が前記出力端子ＯＵＴに接続されてる。第３のＮチ
ャンネルＭＯＳトランジスタ（以下「第３ＮＭＯＳトラ
ンジスタ」と呼ぶ。）２３は、そのゲート端子が第２Ｎ
ＭＯＳトランジスタ１９のドレイン端子に接続され、そ
のソース端子がＶｓｓ端子に接続されており、そのトレ
イン端子が出力端子ＯＵＴに接続されている。なお、前
記直列に接続されたダイオードは、第２ＰＭＯＳトラン
ジスタ２１のゲート端子及び第３ＮＭＯＳトランジスタ
２３のゲート端子に入力される電圧のスレッショルド電
位を調整すめためのものである。
ＭＯ８トランジスタ」と呼ぶ。）２１は、そのゲート端
子がダイオード１５のアノード端子に接続され、そのソ
ース端子がｖＤＤ端子に接続されており、そのドレイン
端子が前記出力端子ＯＵＴに接続されてる。第３のＮチ
ャンネルＭＯＳトランジスタ（以下「第３ＮＭＯＳトラ
ンジスタ」と呼ぶ。）２３は、そのゲート端子が第２Ｎ
ＭＯＳトランジスタ１９のドレイン端子に接続され、そ
のソース端子がＶｓｓ端子に接続されており、そのトレ
イン端子が出力端子ＯＵＴに接続されている。なお、前
記直列に接続されたダイオードは、第２ＰＭＯＳトラン
ジスタ２１のゲート端子及び第３ＮＭＯＳトランジスタ
２３のゲート端子に入力される電圧のスレッショルド電
位を調整すめためのものである。
以上のように、この発明の第１の実施例のインバータ回
路は構成されており、次にこの第１の実施例の作用を第
２図を用いて説明する。
路は構成されており、次にこの第１の実施例の作用を第
２図を用いて説明する。
まず最初に、入力端子ＩＮの信号状態がローレベルく以
下「Ｌ Ｉｆレベル」と記述する。）からハイレベル（
」ス下「ＨＩ＋レベルＪと記述する。）に変わった場合
について説明する。なお、この信号状態の変更前にあっ
ては、第１ＮＰＮトランジスタ７及び第２ＰＭＯ８トラ
ンジスタ２１が導通状態で、第２ＮＰＮトランジスタ９
及び第３ＮＭＯＳトランジスタ２３が非導通状態であっ
て、出力端子０ｔＪＴの電位は電圧源ＶＤＤからの給電
によりＶＤＤ電位にある。
下「Ｌ Ｉｆレベル」と記述する。）からハイレベル（
」ス下「ＨＩ＋レベルＪと記述する。）に変わった場合
について説明する。なお、この信号状態の変更前にあっ
ては、第１ＮＰＮトランジスタ７及び第２ＰＭＯ８トラ
ンジスタ２１が導通状態で、第２ＮＰＮトランジスタ９
及び第３ＮＭＯＳトランジスタ２３が非導通状態であっ
て、出力端子０ｔＪＴの電位は電圧源ＶＤＤからの給電
によりＶＤＤ電位にある。
入力端子ＩＮに入力された′″Ｆ（１１レベルの信号が
第１ ＰＭＯ８’ｒ−ランジスタ３．Ｆ１ ＮＭＯ８ト
ランジスタ５の各ゲート端子及び、第３ＮＰＮトランジ
スタ１１のベース端子にそれぞれ供給されると、第１Ｐ
ＭＯＳトランジスタ２は非導通状態となり、第１ ＮＭ
Ｏ８ｔ−ランジスタ５及び第３ＮＰＮトランジスタ１１
は導通状態となる。
第１ ＰＭＯ８’ｒ−ランジスタ３．Ｆ１ ＮＭＯ８ト
ランジスタ５の各ゲート端子及び、第３ＮＰＮトランジ
スタ１１のベース端子にそれぞれ供給されると、第１Ｐ
ＭＯＳトランジスタ２は非導通状態となり、第１ ＮＭ
Ｏ８ｔ−ランジスタ５及び第３ＮＰＮトランジスタ１１
は導通状態となる。
この状態において、第１ ＰＭＯ８トランジスタ３が非
導通状態に変わったことで、第１ＮＰＮトランジスタ７
は非導通状態に変わり、第１ ＮＭＯＳトランジスタ５
が導通状態に変わったことで、出力端子ＯＵＴに接続さ
れている負荷容ω（図示せず）に出力端子○ｔＪＴの信
号状態が゛ト］゛レベル時に蓄積されていた電荷が、第
ｌＮＭＯＳトランジスタ５を介して第２ＮＰＮトランジ
スタ９のベース端子にベース電流として供給されるため
に、第２ＮＰＮトランジスタ９は導通状態に変わること
になる。
導通状態に変わったことで、第１ＮＰＮトランジスタ７
は非導通状態に変わり、第１ ＮＭＯＳトランジスタ５
が導通状態に変わったことで、出力端子ＯＵＴに接続さ
れている負荷容ω（図示せず）に出力端子○ｔＪＴの信
号状態が゛ト］゛レベル時に蓄積されていた電荷が、第
ｌＮＭＯＳトランジスタ５を介して第２ＮＰＮトランジ
スタ９のベース端子にベース電流として供給されるため
に、第２ＮＰＮトランジスタ９は導通状態に変わること
になる。
一方、第３ＮＰＮトランジスタ１１が導通状態に変わっ
たことで、第２ＰＭＯ８トランジスタ２１が非導通状態
に変わり、第３ＮＭＯ３）−ランジスタ２３が導通状態
に変わり、さらに、第３ＮＭＯＳトランジスタ２３が導
通状態に変わったことで、第２ＮＭＯ８１９が非導通状
態に変わることになる。
たことで、第２ＰＭＯ８トランジスタ２１が非導通状態
に変わり、第３ＮＭＯ３）−ランジスタ２３が導通状態
に変わり、さらに、第３ＮＭＯＳトランジスタ２３が導
通状態に変わったことで、第２ＮＭＯ８１９が非導通状
態に変わることになる。
これにより、出力端子ＯＵＴに接続されている負荷容量
に蓄積されていた電荷は第２ＮＰＮトランジスタ９を介
して電圧源ＶＳＳに流れ込むとともに、負荷容量に蓄積
されていた電荷の一部は第３ＮＭＯＳトランジスタ２３
を介して電圧源ＶＳＳに流れ込み、出力端子ＯＵＴの電
位（出力電圧）が急速に低下する。
に蓄積されていた電荷は第２ＮＰＮトランジスタ９を介
して電圧源ＶＳＳに流れ込むとともに、負荷容量に蓄積
されていた電荷の一部は第３ＮＭＯＳトランジスタ２３
を介して電圧源ＶＳＳに流れ込み、出力端子ＯＵＴの電
位（出力電圧）が急速に低下する。
そして、出力電圧がＶＤ Ｄ ２１７位から（Ｖ ＳＳ
＋ ＶＢＥ２）電位（但し、Ｖ８Ｅ２は第２ＮＰＮトラ
ンジスタ９の順方向ベース・エミッタ間電圧）まで低下
すると（第２図Ａ）、第２ Ｎ Ｐ Ｎ ＋−ランジス
タ９のベース端子とエミッタ端子との間の電圧はＶＢＥ
２となるために、第２ＮＰＮバイポーラトランジスタは
非導通状態となる。ゆえに、負荷容量に蓄積された電荷
は第３ＮＭＯＳトランジスタ２３のみを介して電圧源Ｖ
ＳＳに流れ込むことになり、第３ＮＭＯＳトランジスタ
２３の大きさくＷとＬの比）を大きくすることにより、
出力電圧は急速に（ＶＳＳ＋ＶＢ Ｅ Ｉ ＞電位から
Ｖｓｓ電位まで低下することになる（第２図Ｂ）。なお
、第２ＮＭＯＳトランジスタ２３はＮ流駆動能力の大き
いバイポーラの第３ＮＰＮトランジスタ１１により駆動
されているので、第３ＮＭＯＳトランージスタ２３の大
きさを大きくしても、第３ＮＭＯＳトランジスタ２３は
十分に駆動されることになる。
＋ ＶＢＥ２）電位（但し、Ｖ８Ｅ２は第２ＮＰＮトラ
ンジスタ９の順方向ベース・エミッタ間電圧）まで低下
すると（第２図Ａ）、第２ Ｎ Ｐ Ｎ ＋−ランジス
タ９のベース端子とエミッタ端子との間の電圧はＶＢＥ
２となるために、第２ＮＰＮバイポーラトランジスタは
非導通状態となる。ゆえに、負荷容量に蓄積された電荷
は第３ＮＭＯＳトランジスタ２３のみを介して電圧源Ｖ
ＳＳに流れ込むことになり、第３ＮＭＯＳトランジスタ
２３の大きさくＷとＬの比）を大きくすることにより、
出力電圧は急速に（ＶＳＳ＋ＶＢ Ｅ Ｉ ＞電位から
Ｖｓｓ電位まで低下することになる（第２図Ｂ）。なお
、第２ＮＭＯＳトランジスタ２３はＮ流駆動能力の大き
いバイポーラの第３ＮＰＮトランジスタ１１により駆動
されているので、第３ＮＭＯＳトランージスタ２３の大
きさを大きくしても、第３ＮＭＯＳトランジスタ２３は
十分に駆動されることになる。
したがって、出力電圧はｖＤＤ電位から（Ｖ ｓｓ＋Ｖ
Ｂ［ｌ：２）電位までは、おｆ）に第２ＮＰＮトランジ
スタ９によ、り低下シ、（ＶＳＳ＋ＶＢ Ｅ ２ ）電
位からＶｓｓ電位までは、第３ＮＭＯＳトランジスタ２
３により低下することになり、電流駆動能力の高いバイ
ポーラトランジスタとトランジスタの大きざを大きくす
ることにより電流駆動能力を高めたＭＯＳトランジスタ
のはたらきにより、出力電圧のｖＤＤ電位からＶｓｓ電
位までの立ち下り動作は高速に行なわれることになる。
Ｂ［ｌ：２）電位までは、おｆ）に第２ＮＰＮトランジ
スタ９によ、り低下シ、（ＶＳＳ＋ＶＢ Ｅ ２ ）電
位からＶｓｓ電位までは、第３ＮＭＯＳトランジスタ２
３により低下することになり、電流駆動能力の高いバイ
ポーラトランジスタとトランジスタの大きざを大きくす
ることにより電流駆動能力を高めたＭＯＳトランジスタ
のはたらきにより、出力電圧のｖＤＤ電位からＶｓｓ電
位までの立ち下り動作は高速に行なわれることになる。
次に、出力電圧がＶｓｓ電位の状態において、入力端子
ＩＮの信号状態が“°Ｈ”レベルから“Ｌ ＩＩレベル
に変わった場合について説明する。この“Ｌ Ｉ＋レベ
ルの信号が第１ＰＭＯＳトランジスタ３、第１ ＮＭＯ
Ｓ トランジスタ５の各ゲート端子及び、第３ＮＰＮト
ランジスタ１１のベース端子にそれぞれ供給されると、
第１ＰＭＯＳトランジスタ３は導通状態となり、第ｌＮ
ＭＯＳトランジスタ５及び第２ＮＰＮトランジスタ１１
は非導通状態となる。
ＩＮの信号状態が“°Ｈ”レベルから“Ｌ ＩＩレベル
に変わった場合について説明する。この“Ｌ Ｉ＋レベ
ルの信号が第１ＰＭＯＳトランジスタ３、第１ ＮＭＯ
Ｓ トランジスタ５の各ゲート端子及び、第３ＮＰＮト
ランジスタ１１のベース端子にそれぞれ供給されると、
第１ＰＭＯＳトランジスタ３は導通状態となり、第ｌＮ
ＭＯＳトランジスタ５及び第２ＮＰＮトランジスタ１１
は非導通状態となる。
この状態において、第１ＰＭＯＳトランジスタ３が導通
状態に変わったことで、第１ＮＰＮｔ−ランジスタフは
導通状態に変わり、第１ ＮＭＯＳトランジスタ５が非
導通状態に変わったことで、第２ＮＰＮトランジスタ９
は非導通状態に変わる。
状態に変わったことで、第１ＮＰＮｔ−ランジスタフは
導通状態に変わり、第１ ＮＭＯＳトランジスタ５が非
導通状態に変わったことで、第２ＮＰＮトランジスタ９
は非導通状態に変わる。
そして、電圧源ＶＤＤから第１ＮＰＮトランジスタ７を
介して出力端子０ｔＪＴに接続されている負荷容量及び
第２ＮＭＯ８）−ランジスタ１９のゲート端子に電流が
供給されることで、出力電圧が急速に上昇するとともに
第ｌＮＭＯＳトランジスタ１９のゲート端子の電位が上
昇して、第２ＮＭＯＳトランジスタ１９は導通状態とな
る。これにより、第３ＮＰＮトランジスタ２３は非導通
状態となり、第２ＰＭＯＳトランジスタ２１は導通状態
となり、負荷容量に蓄積される電荷の一部は第２ＰＭＯ
Ｓトランジスタ２１を介して電圧源■ＤＤから供給され
る。
介して出力端子０ｔＪＴに接続されている負荷容量及び
第２ＮＭＯ８）−ランジスタ１９のゲート端子に電流が
供給されることで、出力電圧が急速に上昇するとともに
第ｌＮＭＯＳトランジスタ１９のゲート端子の電位が上
昇して、第２ＮＭＯＳトランジスタ１９は導通状態とな
る。これにより、第３ＮＰＮトランジスタ２３は非導通
状態となり、第２ＰＭＯＳトランジスタ２１は導通状態
となり、負荷容量に蓄積される電荷の一部は第２ＰＭＯ
Ｓトランジスタ２１を介して電圧源■ＤＤから供給され
る。
そして、出力電圧がＶ ５ｓＴｆｉ位から（Ｖｏｏ −
ＶＢＥＤ）電位（但し、ＶＢＥＤ は第１ＮＰＮトラン
ジスタの順方向ベース・エミッタ間電圧）まで上昇する
とく第２図Ｃ）、第１ＮＰＮｔ−ランジスタフのベース
端子とエミッタ端子との間の電圧はＶＢＥマとなるため
に、ｈ＋ Ｉ Ｎ ｐ Ｎ トランジスタ７は非導通状
態となる。ゆえに、負荷容量に蓄積される電荷は第２Ｐ
ＭＯＳトランジスタ２１を介してのみ電圧源ＶＤＤから
供給されることになり、第２ＰＭＯＳトランジスタ２３
の大きさを大きくすることにより、出力電圧は急速に（
ＶＤＤ −ＶＢＥ＋）１位からＶｏ ｏ ｌｉ位まで上
昇することになる（第２図Ｄ）。
ＶＢＥＤ）電位（但し、ＶＢＥＤ は第１ＮＰＮトラン
ジスタの順方向ベース・エミッタ間電圧）まで上昇する
とく第２図Ｃ）、第１ＮＰＮｔ−ランジスタフのベース
端子とエミッタ端子との間の電圧はＶＢＥマとなるため
に、ｈ＋ Ｉ Ｎ ｐ Ｎ トランジスタ７は非導通状
態となる。ゆえに、負荷容量に蓄積される電荷は第２Ｐ
ＭＯＳトランジスタ２１を介してのみ電圧源ＶＤＤから
供給されることになり、第２ＰＭＯＳトランジスタ２３
の大きさを大きくすることにより、出力電圧は急速に（
ＶＤＤ −ＶＢＥ＋）１位からＶｏ ｏ ｌｉ位まで上
昇することになる（第２図Ｄ）。
なお第２ＰＭＯＳトランジスタ２１を導通状態に駆動す
る第２ＮＭＯＳトランジスタ１９のゲート端子は、負荷
容量が接続されている出力端子ＯＵＴに接続されている
ために、第２ＮＭＯＳトランジスタ１９の大きさを大き
くすることができるので、第２ＰＭＯＳトランジスタ２
１を大きくしても、第２ＮＭＯＳトランジスタ１９は第
２ＰＭＯＳトランジスタ２１を十分に駆動することが可
能である。
る第２ＮＭＯＳトランジスタ１９のゲート端子は、負荷
容量が接続されている出力端子ＯＵＴに接続されている
ために、第２ＮＭＯＳトランジスタ１９の大きさを大き
くすることができるので、第２ＰＭＯＳトランジスタ２
１を大きくしても、第２ＮＭＯＳトランジスタ１９は第
２ＰＭＯＳトランジスタ２１を十分に駆動することが可
能である。
したがって、出力電圧はＶｓｓ電位から（Ｖｏ。
−ＶＢＥ＋）電位までは、おもに第１ＮＰＮトランジス
タ７により上昇し、（ＶＤＤ−ＶＢＥ Ｉ ）電位から
ＶＤＤ電位までは、第２ＰＭＯＳドブンジスタにより上
昇することになり、出力電圧の立ち下がり動作と同様に
出力電圧のＶＳＳ電位からＶＤＤ電位までの立ち上り動
作も高速に行なわれることになる。
タ７により上昇し、（ＶＤＤ−ＶＢＥ Ｉ ）電位から
ＶＤＤ電位までは、第２ＰＭＯＳドブンジスタにより上
昇することになり、出力電圧の立ち下がり動作と同様に
出力電圧のＶＳＳ電位からＶＤＤ電位までの立ち上り動
作も高速に行なわれることになる。
第３図はこの発明の第２の実施例に係るインバータ回路
を示すものであり、出力電圧レベルを所謂ＴＴＬデジタ
ル回路の入出力レベルと互換性を持たせるようにしたも
である。まず、構成を説明する。第３図において、反転
しようとする信号が入力される入力端子ＩＮには、第１
のバイポーラＮＰＮトランジスタ（以下「第１ＮＰＮト
ランジスタ」と呼ぶ。）２５のベース端子が接続され、
ＰチャンネルＭＯＳトランジスタ（以下ｒＰＭＯＳトラ
ンジスタ」と呼ぶ。）２７．第２及び第４のＮチャンネ
ルＭＯＳトランジスタ（以下「そ−れぞれ［第２ＮＭＯ
８トランジスタ」および「第４ＮＭＯ３トランジスタ」
と呼ぶ。）２９および３７のそれぞれのゲート端子が接
続されている。
を示すものであり、出力電圧レベルを所謂ＴＴＬデジタ
ル回路の入出力レベルと互換性を持たせるようにしたも
である。まず、構成を説明する。第３図において、反転
しようとする信号が入力される入力端子ＩＮには、第１
のバイポーラＮＰＮトランジスタ（以下「第１ＮＰＮト
ランジスタ」と呼ぶ。）２５のベース端子が接続され、
ＰチャンネルＭＯＳトランジスタ（以下ｒＰＭＯＳトラ
ンジスタ」と呼ぶ。）２７．第２及び第４のＮチャンネ
ルＭＯＳトランジスタ（以下「そ−れぞれ［第２ＮＭＯ
８トランジスタ」および「第４ＮＭＯ３トランジスタ」
と呼ぶ。）２９および３７のそれぞれのゲート端子が接
続されている。
第１ＮＰＮトランジスタ２５はそのコレクタ端子が例え
ばＶＤＤ電位を供給する電圧源ｖＤＤに接続され、その
エミッタ端子がダイオード３１のアノード端子に接続さ
れている。ＰＭＯ３トランジスタ２７は、そのソース端
子が電圧源ＶＤＤに接続され、そのドレイン端子が第ｌ
ＮＭＯＳトランジスタ２９のドレイン端子に接続されて
おり、第１ ＮＭＯ８トランジスタ２９のソース端子が
■ＳＳ電位（通常ＯＶ）を供給する電圧源Ｖｓｓに接続
されている。
ばＶＤＤ電位を供給する電圧源ｖＤＤに接続され、その
エミッタ端子がダイオード３１のアノード端子に接続さ
れている。ＰＭＯ３トランジスタ２７は、そのソース端
子が電圧源ＶＤＤに接続され、そのドレイン端子が第ｌ
ＮＭＯＳトランジスタ２９のドレイン端子に接続されて
おり、第１ ＮＭＯ８トランジスタ２９のソース端子が
■ＳＳ電位（通常ＯＶ）を供給する電圧源Ｖｓｓに接続
されている。
第２のＮチャンネルＭＯＳトランジスタ（以下「第２Ｎ
ＭＯＳトランジスタ」と呼ぶ。〉３３は、そのゲート端
子がＰＭＯ８トランジスタ２７のドレイン端子に接続さ
れ、そのドレイン端子がダイオード３１のカソード端子
に接続されており、そのソース端子が電圧源Ｖｓｓに接
続されている。第３のＮ″ｆ？ｆ？ンネルＭＯＳトラン
ジスタ「第３ＮＭＯＳトランジスタ」と呼ぶ。）３５は
、そのゲート端子が第２ＮＭＯＳトランジスタ３３のド
レイン端子に接続され、そのソース端子が電圧源Ｖｓｓ
に接続されており、そのドレイン端子が反転した信号を
出力する出力端子０（ＪＴに接続されている。
ＭＯＳトランジスタ」と呼ぶ。〉３３は、そのゲート端
子がＰＭＯ８トランジスタ２７のドレイン端子に接続さ
れ、そのドレイン端子がダイオード３１のカソード端子
に接続されており、そのソース端子が電圧源Ｖｓｓに接
続されている。第３のＮ″ｆ？ｆ？ンネルＭＯＳトラン
ジスタ「第３ＮＭＯＳトランジスタ」と呼ぶ。）３５は
、そのゲート端子が第２ＮＭＯＳトランジスタ３３のド
レイン端子に接続され、そのソース端子が電圧源Ｖｓｓ
に接続されており、そのドレイン端子が反転した信号を
出力する出力端子０（ＪＴに接続されている。
第４ＮＭＯＳトランジスタ３７は、そのドレイン端子が
出力端子ＯＵＴに接続され、そのソース端子が第５のＮ
チャンネルＭＯＳトランジスタ（以下「第５ＮＭＯＳト
ランジスタ」と呼ぶ。）３９のドレイン端子に接続され
ている。第５Ｎ’ＭＯＳトランジスタ３９は、そのソー
ス端子が電圧源ＶＳＳに接続され、そのゲート端子がＭ
２ＮＭＯＳ２Ｎンジスタ３３のゲート端子に接続されて
いるとともに第２のバイポーラＮ Ｐ Ｎ ｉ−ランジ
スタ（以下「第２ＮＰＮトランジスタ」と呼ぶ。）４１
のベース端子に接続されている。第２ＮＰＮトランジス
タ４１のコレクタ端子は電圧源ｖＤＤに接続され、エミ
ッタ端子はダイオード４３のカソード端子に接続されて
おり、ダイオード４３のアノード端子は出力端子ＯＵＴ
に接続されている。
出力端子ＯＵＴに接続され、そのソース端子が第５のＮ
チャンネルＭＯＳトランジスタ（以下「第５ＮＭＯＳト
ランジスタ」と呼ぶ。）３９のドレイン端子に接続され
ている。第５Ｎ’ＭＯＳトランジスタ３９は、そのソー
ス端子が電圧源ＶＳＳに接続され、そのゲート端子がＭ
２ＮＭＯＳ２Ｎンジスタ３３のゲート端子に接続されて
いるとともに第２のバイポーラＮ Ｐ Ｎ ｉ−ランジ
スタ（以下「第２ＮＰＮトランジスタ」と呼ぶ。）４１
のベース端子に接続されている。第２ＮＰＮトランジス
タ４１のコレクタ端子は電圧源ｖＤＤに接続され、エミ
ッタ端子はダイオード４３のカソード端子に接続されて
おり、ダイオード４３のアノード端子は出力端子ＯＵＴ
に接続されている。
第３のバイポーラＮＰＮトランジスタ（以下「第３ＮＰ
Ｎトランジスタ」と呼ぶ。）４５は、そのベース端子が
第４ Ｎ Ｍ Ｏ＋Ｅ ＋・ランジスタ３７のソース端
子に接続され、そのコレクタ端子が出力端子ＯＵＴに接
続されており、そのエミッタ端子がｙｓｓ端子に接続さ
れている。
Ｎトランジスタ」と呼ぶ。）４５は、そのベース端子が
第４ Ｎ Ｍ Ｏ＋Ｅ ＋・ランジスタ３７のソース端
子に接続され、そのコレクタ端子が出力端子ＯＵＴに接
続されており、そのエミッタ端子がｙｓｓ端子に接続さ
れている。
以上のように、この発明の第２の実施例のインバータ回
路は構成されており、次に、この第２の実施例の作用を
説明する。
路は構成されており、次に、この第２の実施例の作用を
説明する。
まず最初に、入力端子ＩＮの信号状態が゛し″レベルか
ら“Ｈ”レベルに変わった場合について説明する。なお
、この信号状態の変更前にあっては、第２ＮＰＮトラン
ジスタ４１が導通状態で、第３及び第４ＮＭＯＳトラン
ジスタ３５．３７及び第３ＮＰＮトランジスタ４５が非
導通状態であって、出力端子０ｔＪＴの電位は第２ＮＰ
Ｎトランジスタ４１を介して電圧源ＶＤＤからの給電に
より“Ｈ”レベル状態にある。
ら“Ｈ”レベルに変わった場合について説明する。なお
、この信号状態の変更前にあっては、第２ＮＰＮトラン
ジスタ４１が導通状態で、第３及び第４ＮＭＯＳトラン
ジスタ３５．３７及び第３ＮＰＮトランジスタ４５が非
導通状態であって、出力端子０ｔＪＴの電位は第２ＮＰ
Ｎトランジスタ４１を介して電圧源ＶＤＤからの給電に
より“Ｈ”レベル状態にある。
入力端子ＩＮに入力されたＨ“レベルの信号は第１ＮＰ
Ｎトランジスタ２５のベース端子に供給サレ、ＰＭＯＳ
トランジスタ２７．第１ ＮＭＯＳトランジスタ２９．
第４ＮＭＯＳトランジスタ３７のそれぞれのゲート端子
に供給されると、ＰＭＯＳトランジスタ２７は非導通状
態になり、第１ＮＰＮトランジスタ２５．第１及び第４
． Ｎ Ｍ○Ｓトランジスタ２９．３７は導通状態とな
る。
Ｎトランジスタ２５のベース端子に供給サレ、ＰＭＯＳ
トランジスタ２７．第１ ＮＭＯＳトランジスタ２９．
第４ＮＭＯＳトランジスタ３７のそれぞれのゲート端子
に供給されると、ＰＭＯＳトランジスタ２７は非導通状
態になり、第１ＮＰＮトランジスタ２５．第１及び第４
． Ｎ Ｍ○Ｓトランジスタ２９．３７は導通状態とな
る。
この状態において、ＰＭＯＳトランジスタ２７が非導通
状態に変わったことで、第２ＮＰＮ）−ランジスタ４１
は非導通状態に変わり、第１ ＮＭＯＳトランジスタ２
９が導通状態に変わったことで、第２ＮＭＯＳトランジ
スタ３３、及び第５ＮＭＯＳトランジスタ３９は非導通
状態に変わり、第１ＮＰＮ）−ランジスタ２５が導通状
態に変わったことで、第３ＮＭＯＳトランジスタ３５が
導通状態に変わる。さらに、第４ＮＭＯＳトランジスタ
３７が導通状態に変わったことで、出力端子ＯＵＴに接
続されている負荷容量（図示せず）に出力端子ＯＵＴの
信号状態が“Ｈルベル時に蓄積されていた電荷が、第４
ＮＭＯＳトランジスタ３７−を介して第３ＮＰＮトラン
ジスタ４５のベース端子にベース電流として供給される
ために、第３ＮＰＮトランジスタ４５は導通状態に変わ
る。
状態に変わったことで、第２ＮＰＮ）−ランジスタ４１
は非導通状態に変わり、第１ ＮＭＯＳトランジスタ２
９が導通状態に変わったことで、第２ＮＭＯＳトランジ
スタ３３、及び第５ＮＭＯＳトランジスタ３９は非導通
状態に変わり、第１ＮＰＮ）−ランジスタ２５が導通状
態に変わったことで、第３ＮＭＯＳトランジスタ３５が
導通状態に変わる。さらに、第４ＮＭＯＳトランジスタ
３７が導通状態に変わったことで、出力端子ＯＵＴに接
続されている負荷容量（図示せず）に出力端子ＯＵＴの
信号状態が“Ｈルベル時に蓄積されていた電荷が、第４
ＮＭＯＳトランジスタ３７−を介して第３ＮＰＮトラン
ジスタ４５のベース端子にベース電流として供給される
ために、第３ＮＰＮトランジスタ４５は導通状態に変わ
る。
これにより、出力端子ＯＵ Ｔに接続されている負荷容
量に蓄積された電荷は第３ＮＰＮトランジスタ４５を介
して電圧源Ｖｓｓに流れ込むとともに、負荷容量に蓄積
された電荷の一部は第３ＮＭＯＳトランジスタ３５を介
して電圧源Ｖｓｓに流れ込む。
量に蓄積された電荷は第３ＮＰＮトランジスタ４５を介
して電圧源Ｖｓｓに流れ込むとともに、負荷容量に蓄積
された電荷の一部は第３ＮＭＯＳトランジスタ３５を介
して電圧源Ｖｓｓに流れ込む。
したがって、第１の実施例と同様に、電流駆動能力の高
いバイポーラトランジスタとトランジスタの大きさを大
きくすることにより電流駆動能力を高めたＭＯＳトラン
ジスタとにより、出力電圧はＶｏ ｏ １位からＶｓｓ
電位まで高速に低下することになる。なお、第３ＮＭＯ
Ｓトランジスタ３５は電流駆動能力の高い第１ＮＰＮト
ランジスタ２５により駆動されているために、トランジ
スタの大きさを大きくすることが可能である。
いバイポーラトランジスタとトランジスタの大きさを大
きくすることにより電流駆動能力を高めたＭＯＳトラン
ジスタとにより、出力電圧はＶｏ ｏ １位からＶｓｓ
電位まで高速に低下することになる。なお、第３ＮＭＯ
Ｓトランジスタ３５は電流駆動能力の高い第１ＮＰＮト
ランジスタ２５により駆動されているために、トランジ
スタの大きさを大きくすることが可能である。
次に、出力電圧がＶ ｓｓ１位の状態において、入力端
子ＩＮの信号状態が“ＨＩ＋レベルから“Ｌ”レベルに
変わった場合について説明する。この“Ｌ １１レベル
の信号が第１ＮＰＮトランジスタ２５のベース端子に供
給され、ＰＭＯＳトランジスタ２７．第ｌＮＭＯＳトラ
ンジスタ２９．第４ＮＭＯＳトランジスタ３７のそれぞ
れのゲート端子に供給されると、ＰＭＯ３トランジスタ
２７は非導通状態になり、第１ＮＰＮトランジスタ２５
゜第１ ＮＭＯ８トランジスタ２９．第４ＮＭＯＳトラ
ンジスタ３７は導通状態となる。
子ＩＮの信号状態が“ＨＩ＋レベルから“Ｌ”レベルに
変わった場合について説明する。この“Ｌ １１レベル
の信号が第１ＮＰＮトランジスタ２５のベース端子に供
給され、ＰＭＯＳトランジスタ２７．第ｌＮＭＯＳトラ
ンジスタ２９．第４ＮＭＯＳトランジスタ３７のそれぞ
れのゲート端子に供給されると、ＰＭＯ３トランジスタ
２７は非導通状態になり、第１ＮＰＮトランジスタ２５
゜第１ ＮＭＯ８トランジスタ２９．第４ＮＭＯＳトラ
ンジスタ３７は導通状態となる。
この状態において、第１ＮＰＮトランジスタ２５が非導
通状態に変わったことで、第３ＮＭＯＳトランジスタ３
５は非導通状態に変わり、ＰＭＯＳトランジスタ２７が
導通状態に変わりたことにヨリ、第２ＮＰＮトランジス
タ４１．第２ＮＭＯＳトランジスタ３３及び第５ＮＭＯ
Ｓトランジスタ３９は導通状態に変わり、第５ＮＭＯＳ
トランジスタ３９が導通状態に変わったことで、第３Ｎ
ＰＮトランジスタ４５が非導通状態に変わる。
通状態に変わったことで、第３ＮＭＯＳトランジスタ３
５は非導通状態に変わり、ＰＭＯＳトランジスタ２７が
導通状態に変わりたことにヨリ、第２ＮＰＮトランジス
タ４１．第２ＮＭＯＳトランジスタ３３及び第５ＮＭＯ
Ｓトランジスタ３９は導通状態に変わり、第５ＮＭＯＳ
トランジスタ３９が導通状態に変わったことで、第３Ｎ
ＰＮトランジスタ４５が非導通状態に変わる。
これにより、電圧源ＶＤＤから第２ＮＰＮトランジスタ
４１及びダイオード４３を介して出力端子に接続された
負荷容量に電流が供給されて、出力電圧はＶＯＯ電位か
ら第２ＮＰＮトランジスタ４１の順方向ベース・エミッ
タ間電圧及びダイオード４３の順方向電圧弁だけ低下し
た、少なくともＴＴＬ論理レベルの゛１ド°レベル出力
電圧ｖＯＨ１例えば、３Ｖ程度まＣ急速に上昇すること
になる。
４１及びダイオード４３を介して出力端子に接続された
負荷容量に電流が供給されて、出力電圧はＶＯＯ電位か
ら第２ＮＰＮトランジスタ４１の順方向ベース・エミッ
タ間電圧及びダイオード４３の順方向電圧弁だけ低下し
た、少なくともＴＴＬ論理レベルの゛１ド°レベル出力
電圧ｖＯＨ１例えば、３Ｖ程度まＣ急速に上昇すること
になる。
したがって、このような回路構成によれば、ＴＴＬ論理
レベルの“Ｌ”レベル出力電圧ＶＯＬ及び“Ｈ”レベル
出力電圧ＶＯＨを満足する出力電圧を得ることができる
ので、ＴＴＬデジタル回路との互換が可能となる。
レベルの“Ｌ”レベル出力電圧ＶＯＬ及び“Ｈ”レベル
出力電圧ＶＯＨを満足する出力電圧を得ることができる
ので、ＴＴＬデジタル回路との互換が可能となる。
第４図はこの発明の第３の実施例に係るインバータ回路
を示すものであり、第２の実施例で示したインバータ回
路の出力レベルは、少なくともＴＴＬ論理レベルの“Ｈ
”レベル出力電圧ＶＯＨを満足するものであるのに対し
て、このインバータ回路は出力電圧を■ＤＤ電位まで上
昇させるものであり、その特徴とするところは、第３図
に示したインバータ回路の第２ＮＰＮトランジスタ４１
と並列にＰチャンネルＭＯＳトランジスタ４７を接続し
、そのゲート端子を第１ＮＰＮトランジスタ２５のエミ
ッタ端子に接続して、第２ＮＰＮトランジスタ４１が導
通状態になった時にＰチャンネルＭＯＳトランジスタ４
７を導通状態として、出力端子ＯＵＴに接続された負荷
容量（図示せず）に蓄積される電荷の一部がＰチャンネ
ルＭＯＳトランジスタ４７を介して電圧源ｖＤＤから負
荷容量に供給される。そして、ＰチャンネルＭＯＳトラ
ンジスタ４７の大きさを大きくして電流駆動能力を高め
ることにより、第１の実施例で述べたと同様に出力電圧
をＶＤＤ電位まで急速に上昇させるようにしたことにあ
る。
を示すものであり、第２の実施例で示したインバータ回
路の出力レベルは、少なくともＴＴＬ論理レベルの“Ｈ
”レベル出力電圧ＶＯＨを満足するものであるのに対し
て、このインバータ回路は出力電圧を■ＤＤ電位まで上
昇させるものであり、その特徴とするところは、第３図
に示したインバータ回路の第２ＮＰＮトランジスタ４１
と並列にＰチャンネルＭＯＳトランジスタ４７を接続し
、そのゲート端子を第１ＮＰＮトランジスタ２５のエミ
ッタ端子に接続して、第２ＮＰＮトランジスタ４１が導
通状態になった時にＰチャンネルＭＯＳトランジスタ４
７を導通状態として、出力端子ＯＵＴに接続された負荷
容量（図示せず）に蓄積される電荷の一部がＰチャンネ
ルＭＯＳトランジスタ４７を介して電圧源ｖＤＤから負
荷容量に供給される。そして、ＰチャンネルＭＯＳトラ
ンジスタ４７の大きさを大きくして電流駆動能力を高め
ることにより、第１の実施例で述べたと同様に出力電圧
をＶＤＤ電位まで急速に上昇させるようにしたことにあ
る。
このような構成とすることにより、第１の実施例と同じ
効果を得ることができる。なお、第３図と同符号のもの
は同一物を示しその説明は省略した。
効果を得ることができる。なお、第３図と同符号のもの
は同一物を示しその説明は省略した。
第１図はこの発明の第１の実施例に係るインバータ回路
の構成図、第２図は第１図に示したインバータ回路の動
作説明図、第３図はこの発明の第２の実施例に係るイン
バータ回路の構成図、第４図はこの発明の第３の実施例
に係るインバータ回路の構成図、第５図は従来のインバ
ータ回路の構成図である。 （図の主要な部分を表わす符号の説明）７．９．１１・
・・ＮＰＮ型バイポーラトランジスタ１９．２３・・・
ＮチャンネルＭＯＳトランジスタ２１・・・Ｐチャンネ
ルＭＯＳトランジスタ第１図 第２図 第８図
の構成図、第２図は第１図に示したインバータ回路の動
作説明図、第３図はこの発明の第２の実施例に係るイン
バータ回路の構成図、第４図はこの発明の第３の実施例
に係るインバータ回路の構成図、第５図は従来のインバ
ータ回路の構成図である。 （図の主要な部分を表わす符号の説明）７．９．１１・
・・ＮＰＮ型バイポーラトランジスタ１９．２３・・・
ＮチャンネルＭＯＳトランジスタ２１・・・Ｐチャンネ
ルＭＯＳトランジスタ第１図 第２図 第８図
Claims (1)
- 出力段が所謂トーテムポール形に接続されたバイポーラ
トランジスタにより構成され、入力信号の反転動作を行
なう変換回路と、出力端子と高位電圧源との間に接続さ
れたＰチャンネルＭＯＳトランジスタと、前記出力端子
と低位電圧源との間に接続されたＮチャンネルＭＯＳト
ランジスタと、ベース端子が入力端子に接続され、コレ
クタ端子が高位電圧源に接続され、エミッタ端子が前記
ＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯ
Ｓトランジスタのゲート端子に接続されたＮＰＮ型のバ
イポーラトランジスタと、ドレイン端子が前記Ｐチャン
ネルＭＯＳトランジスタ及び前記ＮチャンネルＭＯＳト
ランジスタのゲート端子に接続され、ソース端子が低位
電圧源に接続され、ゲート端子には入力信号の反転され
た信号が入力されるＮチャンネルＭＯＳトランジスタと
を有することを特徴とするインバータ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142585A JPS625722A (ja) | 1985-07-01 | 1985-07-01 | インバ−タ回路 |
| US06/804,473 US4719370A (en) | 1985-07-01 | 1985-12-04 | BiMOS high speed inverter circuit |
| EP85115755A EP0212004B1 (en) | 1985-07-01 | 1985-12-11 | A solid state inverting circuit having a bipolar transistor for rapidly processing i/o signals |
| DE8585115755T DE3582175D1 (de) | 1985-07-01 | 1985-12-11 | Halbleiter-inverterschaltung mit bipolartransistor zur schnellen verarbeitung von ein-/ausgangssignalen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142585A JPS625722A (ja) | 1985-07-01 | 1985-07-01 | インバ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS625722A true JPS625722A (ja) | 1987-01-12 |
| JPH0436606B2 JPH0436606B2 (ja) | 1992-06-16 |
Family
ID=15318729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60142585A Granted JPS625722A (ja) | 1985-07-01 | 1985-07-01 | インバ−タ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4719370A (ja) |
| EP (1) | EP0212004B1 (ja) |
| JP (1) | JPS625722A (ja) |
| DE (1) | DE3582175D1 (ja) |
Cited By (2)
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