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JPS63209220A - インバ−タ回路 - Google Patents

インバ−タ回路

Info

Publication number
JPS63209220A
JPS63209220A JP62041304A JP4130487A JPS63209220A JP S63209220 A JPS63209220 A JP S63209220A JP 62041304 A JP62041304 A JP 62041304A JP 4130487 A JP4130487 A JP 4130487A JP S63209220 A JPS63209220 A JP S63209220A
Authority
JP
Japan
Prior art keywords
transistor
level
input terminal
circuit
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62041304A
Other languages
English (en)
Inventor
Yasushi Sakui
康司 作井
Shigeyoshi Watanabe
重佳 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP62041304A priority Critical patent/JPS63209220A/ja
Priority to US07/130,174 priority patent/US4798977A/en
Priority to DE19873742492 priority patent/DE3742492A1/de
Publication of JPS63209220A publication Critical patent/JPS63209220A/ja
Pending legal-status Critical Current

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    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
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    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的１ （産業上の利用分野） 本発明は、インバータ回路に係り、特にダイナミック型
半導体記憶装置のワード線駆動回路等に適用して有用な
インバータ回路に関する。
（従来の技術） 半導体記憶装置は近年、高密度化、高速化が急速に進ん
でいる。特に−個のＭＯＳトランジスタと一個のキャパ
シタによりメモリセルを構成するダイナミック型メモリ
（ｄＲＡＭ）での高密度化、高速化が著しい。ｄＲＡＭ
の高密度化に対しては、加工寸法の縮小や新しいメモリ
セル構造の開発で対応している。また高速化に対しては
最近、０Ｍ０３回路とバイポーラトランジスタを組合わ
せた８１０Ｍ０８回路が、０ＭＯ８の低消費電力特性に
バイポーラトランジスタの高速性を導入するものとして
注目されている。
第６図は、従来提案されているＢＩＣＭＯＳインバータ
回路の一例である。ｐチャネルＭＯＳトランジスタＱｐ
１１とｎチャネルＭｏ８　ｌ−ランジスタＱｎ１１から
なるＣＭＯＳインバータの出力端子は、バッファ用のｎ
ｐｎトランジスタＴ１１を介して負荷につながる出力端
子Ｖ　ｏｕｔに接続されている。出力端子ｙｏｕｔと接
地端子間にはもう一つｎｐｎトランジスタＴＩ２が接続
されている。またトランジスタＴ１２のコレクタとベー
ス間には、ゲートが入力端子Ｖｉｎに接続されたｎチャ
ネルＭＯＳトランジスタＱ　ｎ１２が設けられ、更にト
ランジスタＴ１２のベースと接地端子の間にはゲートが
トランジスタＴ１１のベースに接続されたｎチャネルＭ
ＯＳトランジスタＱ１３が設けられている。
入力端子Ｖｉｎが゛Ｈ″レベルの時、ＣＭＯＳインバー
タの出力が゛′Ｌ″レベルであり、トランジスタＴ１１
がオフである。またこのときＭｏ８　トランジスタＱｎ
１２がオン、ＭＯＳトランジスタＱ　ｎ１３がオフであ
り、トランジスタＴ１２ｔまダイオードとして働くから
、結局出力端子ｖＯｕｔは゛Ｌ″レベルに保たれる。入
力端子Ｖｉｎが１１　Ｌ　ＩＩレベルになると、ＣＭＯ
Ｓインバータが反転してトランジスタＴ１１がオンにな
る。このときＭＯＳトランジスタＱｎ１２はオフ、Ｑｎ
１３はオンであるから、トランジスタＴ１２はオフとな
る。これにより、出力端子ＶＯｕｔは“ＨＩＴレベルに
なる。
この様なりＩＣＭＯＳインバータ回路は、出力端子にＭ
ＯＳトランジスタに比べて駆動能力の大きいバイポーラ
トランジスタを用いているため、大きい負荷の駆動回路
に用いた場合、高速の駆動が可能であるという利点を有
する。
しかしながらこのＢＩＣＭＯＳインバータ回路は、半導
体メモリの周辺回路に用いる場合はともかく、ワード線
駆動回路特にｄＲＡＭのそれに適用した場合、いくつか
の問題がある。その一つは、出力端子ｙｏｕｔの゛′Ｈ
パレベルが、Ｖｃｃからトランジスタのベース・エミッ
タ間順方向電圧降下分ＶＢＥだけ低下した値までしか上
昇しないことである。出力端子ｙｏｕｔがＶＣＣＶＢＥ
以上ではトランジスタＴ１１がオフするからである。こ
の様子を第７図に示す。そしてこの゛Ｈ″レベル電圧を
、第８図に示すようにＭｏＳトランジスタＱＭとキャパ
シタＣＭからなるｄＲＡＭセルのワード線ＷＬの与えた
場合、ＭｏＳトランジスタＱＭでのしきい値電圧ｖｔｈ
分の低下が更に入るため、結局メモリキャパシタＣＭに
与えられる″ＨＩＩレベル電圧即ち書込み電圧は、ＶＣ
ＣＶＢＥ−ｖｔｈとなってしまう。例えば、Ｖｃｃ＝５
Ｖ。
Ｖｅ　Ｅ　＝０．６Ｖ、ｖｔｈ＝１．２Ｖとすると、書
込み電圧は３．２Ｖとなる。これは電源電圧Ｖｃｃの６
４％である。
第６図のＢＩＣＭＯＳインバータ回路のもう一つの問題
は、バイポーラトランジスタを用いるために面積が大き
くなり、メモリの高集積化を損うことである。例えば、
１６ＭビットｄＲＡＭ等これからの高集積メモリを考え
ると、ワード線のピッチは２〜３ｎｍと非常に微細にな
る。このため、ワード線駆動回路として、０Ｍ０８回路
に加えて複数個のバイポーラトランジスタを持つＢＩＣ
ＭＯ８回路を用いると、ワード線ピッチ内に駆動回路を
入れることがパターン設計上技術的に難しくなる。
（発明が解決しようとする問題点） 以上のように従来のＢＩＣＭＯＳインバータ回路は、特
に高集積化ｄＲＡＭのワード線駆動回路に適用した場合
、十分な書込み電圧が得られなくなる、高集積化が妨げ
られる、いった問題があった。
本発明はこの様な問題を解決した、ｄＲＡＭのワード線
駆動回路として有用なインバータ回路を提供することを
目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明にかかるインバータ回路は、１個のｎｐｎバイポ
ーラトランジスタと、４個のｎチャネルＭＯＳトランジ
スタにより構成される。第１のＭＯＳトランジスタは、
ゲートが第１の入力端子に接続され、ソースが負荷につ
ながる出力端子に接続され、ドレインに昇圧電位が与え
られる。
第２のＭＯＳトランジスタは、ゲートが前記第１の入力
端子とは補の入力信号が入る第２の入力端子に接続され
、トレインが前記出力端子に接続され、ソースが基準電
位端に接続される。バイポーラトランジスタは、コレク
タに前記昇圧電位が与えられ、エミッタが前記出力端子
に接続される。
このバイポーラトランジスタのコレクタとベース間に、
ゲートが前記第１の入力端子に接続された第３のＭＯＳ
トランジスタが設けられる。また前記バイポーラトラン
ジスタのベースと基準電位端の間に、ゲートが前記第２
の入力端子に接続された第４のＭＯＳトランジスタが設
けられる。
（作用） このように構成されたインバータ回路は、第１の入力端
子が゛Ｌパレベル、第２の入力端子が１１８　Ｉ！レベ
ルの時、第１．第２のＭｏＳトランジスタおよびバイポ
ーラトランジスタがオフ、第２および第４のＭＯＳトラ
ンジスタがオンであり、出力端子は゛Ｌ″レベルに保た
れる。第１の入力端子か゛Ｈパレベル、第２の入力端子
が゛Ｌ″レベルになると、第１．第２のＭＯＳトランジ
スタがオン、同時にバイポーラトランジスタがオンにな
り、第２．第４のＭＯＳトランジスタがオフになって、
出力端子にＨＩＴレベルが出る。この出力端子が“Ｈ″
レベルなる時、バイポーラトランジスタにより高速に立
上る。しかもその゛Ｈ′ルベルは、第１のＭＯＳトラン
ジスタがゲート・ソース間のカップリングにより十分に
オンになるために、バイポーラトランジスタのベース・
エミッタ間順方向電圧降下ＶＢＥの影響を受けず、与え
られた昇圧電位まで上昇する。従ってこのインバータ回
路をｄＲＡＭのワード線駆動回路に用いると、ワード線
を高速に駆動できるだけでなく、十分高い電圧に設定す
ることができ、高い書込み電圧を得ることができる。ま
た、ＭＯＳトランジスタに比べて大きい面積を要するバ
イポーラトランジスタは１個のみであるから、ワード線
ピッチが非常に小さい高密度ｄＲＡＭのワード線駆動回
路としても、パターン設計が容易であり、ｄＲＡＭの高
集積化が可能になる。
（実施例） 以下、本発明の詳細な説明する。
第１図は、本発明をｄＲＡＭのワード線駆動回路に適用
した実施例の要部回路構成を示す。１はロウ・デコーダ
であり、２は本発明のインバータ回路を用いたワード線
駆動回路である。ワード線駆動回路２の主要部は、第１
〜第４のｎチャネルＭｏ８　トランジスタＱｎ１〜Ｑｎ
４と一つのｎｐｎトランジスタＴとから構成されている
。第１．第３のＭＯＳトランジスタＱｎｌ、　Ｑｎ３の
ドレインおよびｎｐｎトランジスタＴのコレクタを共通
接続したノードＮ２には、昇圧回路とプリデコーダ回。
路により選択される信号線ＷＢ１〜ＷＢ４により昇圧電
位が与えられる。第１．第３のＭｏ８　トランジスタＱ
ｎ１．Ｑｎ３のゲートを共通接続したノードＮ３　（第
１の入力端子）は、トランスファゲート用ｎチャネルＭ
ＯＳトランジスタＱｎ５を介してデコーダ回路１の一つ
の出力ノードＮ１に接続されている。第１のＭＯＳトラ
ンジスタＱｎｌのソースとｎｐｎトランジスタのエミッ
タは共通にノードＮ４　　（出力端子）を介してワード
線ＷＬｓに接続されている。第２．第４のＭＯＳトラン
ジスタＱｎ２．　Ｑｎ４のゲートを共通接続したノード
Ｎ５（第２の入力端子）は、デコーダ回路１の一つの出
力ノードＮ１とは補の出力を出すもう一つの出力ノード
に接続されている。
このワード線駆動回路２に昇圧電位を供給するための昇
圧回路とプリデコーダ回路は例えば、それぞれ第２図、
第３図のようなものである。第２図の昇圧回路は第４図
に示すタイミングで動作する。クロックφ３はリセット
信号でＲＡＳが゛Ｈ″レベルからｔｉ　Ｌ　＋ｔレベル
になると゛′Ｌ″レベルになり、クロックφ１．φ２の
順番で゛′Ｌ″レベルから゛Ｈ′ルベルになり、電源電
圧Ｖｃｃよりも高い昇圧レベルＶｐが得られる。第３図
のプリデコーダ回路では、ＲＡＳが“ＨＩＩレベルから
″゛Ｌ″Ｌ″レベルと、プリチャージ信号ＰＲＣＨが１
１　Ｌ　ＩＩレベルから゛Ｈ″レベルになる。その後ア
ドレスＡｎ〜Ａ３が入力されると、Ｗｅｎｊが選択され
る。
第５図を参照しながら、第１図のワード線駆動回路の動
作を次に説明する。ロウ・デコーダ回路１は、プリチャ
ージ信号ＰＲＣＨが゛Ｌ″レベルの時ｎチャネルＭＯＳ
トランジスタＱｐ１がオンで、直列接続されたゲート用
ｎチャネルＭＯＳトランジスタＱｎ６〜Ｑｎ９に繋がる
ドレインが内部電源電圧Ｖｃｃ！ｎにプリチャージされ
ている。プリチャージ信号ＰＲＣＨが゛Ｌ″レベルから
“Ｈ″レベルなると、デコーダ回路１はデコード可能な
状態になる。ロウ・アドレスが入力されると、アドレス
バッファ、プリデコーダ回路を通って信号ＸＡ、ＸＢ、
ＸＣ，ＸＤが入力される。いま信号ＸＡ、ＸＢ、ＸＣ，
ＸＤが全Ｔ　”　）−１”　Ｌ／へ／Ｌ、Ｔ’あると、
図のデコーダ回路１が選択される。即ちｎチャネルＭＯ
ＳトランジスタＱｎ６．　Ｑｎ７．　Ｑｎ８゜Ｑｎ９が
全てオンになり、インバータＩＮＶ２によリノードＮ１
に゛Ｈ″レベルが出力される。同時にこの゛Ｈ″レベル
出力がインバータＩＮＶ工により反転されてノードＮ５
に１１　Ｌ　ＩＩレベル出力が得られる。ノードＮ１の
゛Ｈ″レベル出力は、トランスファゲート用ｎチャネル
ＭＯＳトランジスタＱｎ５を介してノードＮ３に伝達さ
れる。このときノードＮ３の電位は、用いるｎチャネル
ＭＯＳトランジスタのしきい値を全てｖｔｈとすると、
Ｖｃｃ−Ｖｔｈである。これにより、第１．第３のＭＯ
Ｓ　ｌ−ランジスタＱｎｌ、　Ｑｎ３がオン状態になり
、第２．第４のＭＯＳトランジスタＱｎ２．０ｒ１４ハ
オフ状態になる。
次に、第２図に示す昇圧回路の出力電位Ｖ、が、第３図
に示すプリデコーダ回路により選択されて信号線Ｗ　Ｂ
　１に出力されると、ノードＮ３は、第１、第３のＭＯ
ＳトランジスタＱｎ１．　Ｑｎ３がオンに変わる時のカ
ップリングにより、Ｖｃｃ　−Ｖｔｈから、Ｖｃ　ｃ−
Ｖｊｌｌ＋Ｖｐ近くまで上昇する。このときトランスフ
ァゲート用ＭＯＳトランジスタＱｎ５はオフになる。そ
して第３のＭＯＳトランジスタＱｎ３がオンであるから
、出力段のバイポーラトランジスタＴはベース電流が供
給されてオンになり、このバイポーラトランジスタＴと
第１のＭＯＳトランジスタＱｎ１を通して、昇圧された
出力により選択されたワード線ＷＬ１に高速に充電が行
われる。このワード線ＷＬ１の電位がＶｐ−Ｖ８Ｅ（Ｖ
８ＥはバイポーラトランジスタＴのベース・エミッタ間
順方向電圧降下）まで充電されると、バイポーラトラン
ジスタＴはオフになるが、第１のＭＯＳトランジスタＱ
ｎ１はオンのままであるため、この第１のＭＯＳトラン
ジスタＱｎ１を通してワードｌ１ｌＷＬｔはほぼ昇圧電
位Ｖｐまで充電されて選択動作が終了する。
以上のようにしてこの実施例によれば、選択されたワー
ド線は十分高い゛Ｈ″レベルまで駆動される。従って書
込み時、このワード線により選択される一個のＭＯＳト
ランジスタと一個のキャパシタからなるｄＲＡＭセルに
は、従来のＢ　Ｉ　０Ｍ０８回路を用いた場合と異なり
、バイポーラトランジスタのベース・エミッタ間順方向
電圧降下の影響を受けることなく、十分な書込み電圧が
得られる。これは、マージンの向上、耐ソフトエラー向
上等、ｄＲＡＭの信頼性向上につなかる。しかも、この
ワード線駆動回路の出力段はバイポーラトランジスタで
あるから、高速駆動が可能である。またこのワード線駆
動回路ではバイポーラトランジスタは一個のみであり、
狭いワード線ピッチ内にパターン設計することが容易で
ある。
更にＭＯＳトランジスタは全てｎチャネルであるから、
ｎチャネルＭＯＳトランジスタを組合わせる場合のウェ
ル分離も必要がなく、これもパターン設計を容易にする
。
本発明は上記実施例に限られるものではない。
例えば実施例では本発明をｄＲＡＭのワード線駆動回路
に適用した場合を説明したが、スタティックＲＡＭのワ
ード線駆動回路に適用することもでき、その場合も同様
の効果が得られる。その他メモリに限らず、各種半導体
集積回路内の駆動回路に適用することも可能である。
［発明の効果］ 以上述べたように本発明によるインバータ回路は、−個
のｎｐｎトランジスタと複数個のｎチャネルＭＯＳトラ
ンジスタにより構成され、高速に−１４＝ 十分な（Ｌ　Ｈｌｊレベルまで出力することができる。
しかもその回路構成上、非常に狭い面積内に集積するこ
とが可能である。従って特に高密度ｄＲＡＭのワード線
駆動回路等に適用して大きい効果が得られる。
【図面の簡単な説明】
第１図は本発明をｄＲＡＭのワード線駆動回路に適用し
た実施例の要部構成を示す図、第２図はそのｄＲＡＭに
用いられる昇圧回路を示す図、第３図は同じくプリデコ
ーダ回路を示す図、第４図は第２図の昇圧回路の動作を
説明するための波形図、第５図は実施例のワード線駆動
回路の動作を説明するための波形図、第６図は従来のＢ
　Ｉ　ＣＭＯＳインバータ回路を示す図、第７図はその
入出力特性を示す図、第８図はｄＲＡＭセルを示す図で
ある。 １・・・ロウ・デコーダ回路、２・・・ワード線駆動回
路、Ｔ・・・ｎｐｎバイポーラトランジスタ、Ｑｎｌ・
・・第１のｎチャネルＭＯＳトランジスタ、Ｑｎ２・・
・第２のｎチャネルＭｏＳトランジスタ、Ｑｎ３・・・
第３のｎチャネルＭＯ８Ｉ−ランジスタ、Ｑ１０・・・
第４のｎチャネルＭＯ８ｌ−ランジスタ、ＷＬｔ〜ＷＬ
４・・・ワード線。

Claims (2)

    【特許請求の範囲】
  1. （１）ドレインに昇圧電位が与えられソースが負荷につ
    ながる出力端子に接続されて、ゲートを第１の入力端子
    とする第１のｎチャネルＭＯＳトランジスタと、このＭ
    ＯＳトランジスタのソースと基準電位間に設けられて、
    ゲートを前記第１の入力端子とは補の信号が入る第２の
    入力端子とする第２のＭＯＳトランジスタと、コレクタ
    に前記昇圧電位が与えられエミッタが前記出力端子に接
    続されたｎｐｎトランジスタと、このトランジスタのコ
    レクタとベース間に設けられて、ゲートが前記第１の入
    力端子に接続された第３のｎチャネルＭＯＳトランジス
    タと、前記ｎｐｎトランジスタのベースと基準電位間に
    設けられゲートが前記第２の入力端子に接続された第４
    のｎチャネルＭＯＳトランジスタとを備えたことを特徴
    とするインバータ回路。
  2. （２）前記負荷はｄＲＡＭのワード線であり、前記第１
    および第２の入力端子にはロウ・デコーダの出力とその
    補の出力が入る特許請求の範囲第１項記載のインバータ
    回路。
JP62041304A 1987-02-26 1987-02-26 インバ−タ回路 Pending JPS63209220A (ja)

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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01184694A (ja) * 1988-01-11 1989-07-24 Fujitsu Ltd 信号線切り替え回路
JPH02166826A (ja) * 1988-12-20 1990-06-27 Nec Ic Microcomput Syst Ltd 半導体集積回路
FR2652462B1 (fr) * 1989-09-28 1991-12-06 Bull Sa Reseau logique programmable integre.
US5247207A (en) * 1989-12-20 1993-09-21 National Semiconductor Corporation Signal bus line driver circuit
US5017812A (en) * 1990-03-20 1991-05-21 Integrated Device Technology, Inc. Combined ECL-to-TTL translator and decoder
GB9007790D0 (en) * 1990-04-06 1990-06-06 Lines Valerie L Dynamic memory wordline driver scheme
GB9007791D0 (en) 1990-04-06 1990-06-06 Foss Richard C High voltage boosted wordline supply charge pump and regulator for dram
CA2042432A1 (en) * 1990-05-31 1991-12-01 Robert M. Reinschmidt Memory selection circuit
JP2556208B2 (ja) * 1991-03-19 1996-11-20 富士通株式会社 レベル変換回路
KR930009704B1 (ko) * 1991-09-07 1993-10-08 재단법인 한국전자통신연구소 칩선택 단자쌍(chip select pair)을 구비한 반도체장치
KR0113252Y1 (ko) * 1991-12-24 1998-04-14 문정환 워드라인 전압 공급회로
US5187394A (en) * 1992-01-13 1993-02-16 Motorola, Inc. Configurable row decoder driver circuit
US5668485A (en) * 1992-05-21 1997-09-16 Texas Instruments Incorporated Row decoder with level translator
US5811990A (en) 1993-10-15 1998-09-22 Micron Technology, Inc. Voltage pump and a level translator circuit
US5544112A (en) * 1995-06-02 1996-08-06 International Business Machines Corporation Word line driver circuit
US5719818A (en) * 1996-04-18 1998-02-17 Waferscale Integration Inc. Row decoder having triple transistor word line drivers
US6011746A (en) * 1997-02-06 2000-01-04 Hyundai Electronics America, Inc. Word line driver for semiconductor memories
US6055203A (en) * 1997-11-19 2000-04-25 Waferscale Integration Row decoder
JP2000298986A (ja) * 1999-02-09 2000-10-24 Nec Corp ワード線駆動電源回路
JP3838607B2 (ja) * 1999-03-17 2006-10-25 松下電器産業株式会社 半導体集積回路装置
US6278297B1 (en) * 1999-09-14 2001-08-21 Texas Instruments Incorporated Row decoder with switched power supply
US6548347B2 (en) * 2001-04-12 2003-04-15 Micron Technology, Inc. Method of forming minimally spaced word lines
US11114148B1 (en) * 2020-04-16 2021-09-07 Wuxi Petabyte Technologies Co., Ltd. Efficient ferroelectric random-access memory wordline driver, decoder, and related circuits

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0783252B2 (ja) * 1982-07-12 1995-09-06 株式会社日立製作所 半導体集積回路装置
JPS60125015A (ja) * 1983-12-12 1985-07-04 Hitachi Ltd インバ−タ回路
JPH0795395B2 (ja) * 1984-02-13 1995-10-11 株式会社日立製作所 半導体集積回路
JPH07107973B2 (ja) * 1984-03-26 1995-11-15 株式会社日立製作所 スイツチング回路
JPS6184112A (ja) * 1984-10-02 1986-04-28 Fujitsu Ltd 論理ゲ−ト回路
JPH0789437B2 (ja) * 1985-01-23 1995-09-27 株式会社日立製作所 半導体記憶装置
JPS625722A (ja) * 1985-07-01 1987-01-12 Toshiba Corp インバ−タ回路
JPS62221219A (ja) * 1986-03-22 1987-09-29 Toshiba Corp 論理回路

Also Published As

Publication number Publication date
DE3742492C2 (ja) 1989-02-09
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