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JPH0783252B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH0783252B2
JPH0783252B2 JP57119815A JP11981582A JPH0783252B2 JP H0783252 B2 JPH0783252 B2 JP H0783252B2 JP 57119815 A JP57119815 A JP 57119815A JP 11981582 A JP11981582 A JP 11981582A JP H0783252 B2 JPH0783252 B2 JP H0783252B2
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JP
Japan
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circuit
base
npn
transistor
input
Prior art date
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Application number
JP57119815A
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JPS5911034A (ja
Inventor
郁朗 増田
和男 加藤
隆生 笹山
洋二 西尾
茂雄 久保木
将弘 岩村
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP57119815A priority Critical patent/JPH0783252B2/ja
Priority to EP92122153A priority patent/EP0543426A1/en
Priority to DE8383106796T priority patent/DE3378291D1/de
Priority to EP87118836A priority patent/EP0279943B1/en
Priority to DE87118836T priority patent/DE3382717T2/de
Priority to EP83106796A priority patent/EP0099100B1/en
Priority to KR1019830003180A priority patent/KR920004919B1/ko
Publication of JPS5911034A publication Critical patent/JPS5911034A/ja
Priority to US07/045,216 priority patent/US4719373A/en
Priority to US07/127,183 priority patent/US4829201A/en
Priority to US07/127,184 priority patent/US4890017A/en
Priority to US07/127,206 priority patent/US5001366A/en
Priority to KR1019920001299A priority patent/KR920004923B1/ko
Priority to KR1019920001298A priority patent/KR920004922B1/ko
Priority to US07/986,891 priority patent/US5239212A/en
Priority to US08/315,594 priority patent/US5600268A/en
Publication of JPH0783252B2 publication Critical patent/JPH0783252B2/ja
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    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路装置に係り、特に、CMOSトラン
ジスタ及びバイポーラトランジスタからなる高速で低消
費電力の半導体集積回路装置に関する。
（従来の技術） 従来のCMOSトランジスタのみを使用した論理回路を第１
図に示す。ここでは２入力NAND回路について示す。
この２入力NAND回路は２つの並列接続されたPMOSトラン
ジスタ200,201と２つの直列接続されたNMOSトランジス
タ202,203とから構成される。入力204と205が共に“1"
レベルであるとNMOSトランジスタ202,203がオン状態に
なり、PMOSトランジスタ200,201はオフ状態になる。し
たがって出力206は“0"レベルとなる。入力204あるいは
205のどちらか一方が“0"レベルであるとPMOSトランジ
スタ201あるいは200どちらか一方がオン状態になり、NM
OSトランジスタ202あるいは203のどちらか一方がオフ状
態になる。したがって出力206は“1"レベルとなる。こ
の動作で判るように入力レベルが“1"か“0"レベルに決
まると電源207から接地までに導電バスを作ることはな
い。故にCMOS回路は低消費電力という特長を有してい
る。しかしMOSトランジスタの伝達コンダクタンスがバ
イポーラトランジスタに比して小さいため、負荷容積が
大きいとその充放電に時間がかかり、スピードが遅くな
る欠点があった。
第２図は従来のバイポーラトランジスタのみによる２入
力NAND回路を示す。この２入力NAND回路はマルチエミッ
タのNPNトランジスタ（以後NPNと略す）300,NPN301,30
2,303,ダイオード304、それに抵抗305,306,307,308から
構成される。入力309,310が共に“1"レベルの時、NPN30
0のベース，エミッタ接合は逆バイアスされるので、抵
抗305に流れるベース電流はNPN301のベース電流とな
る。したがってNPN301はオンとなり、抵抗307の非接地
側端子電位が上昇しNPN303はオンとなるので出力311は
“0"レベルとなる。なお、この時、抵抗306の電源312と
反対側の端子電位が低下するのでNPN302はオフとなる。
一方、入力309,310のうちどちらかが“0"レベルの時はN
PN300のベース，エミッタ接合は順バイアスされ、抵抗3
05を流れるベース電流は大部分入力309または310に流れ
込むのでNPN300は飽和状態となる。したがってNPN301の
ベースへは入力309または310の“0"レベルがほぼそのま
ま伝達され、NPN301はオフとなるので、NPN303がオフと
なる。一方抵抗306の電源312と反対側の端子の電位が上
昇するのでNPN302がオンになり、NPN302のエミッタ電源
が負荷を充電し、出力311は“1"レベルとなる。
この様なバイポーラトランジスタ回路では、大きな電流
を低インピーダンス回路に流し込んだり，流し出したり
するので消費電力が大きい欠点がある。集積度に関して
もバイポーラトランジスタ回路はCMOS回路に比べてかな
り劣る。一方、スピードは高い伝達コンダクタンス特性
のため速いという特徴を有している。
以上述べてきたCMOS回路，バイポーラ回路の欠点を補う
ために、第１の従来技術として、第３図に示すようなイ
ンバータ回路が知られている。このインバータはPMOS5
0,NMOS51,NPN53,PNPトランジスタ（以下PNPと略す）54
から成る。入力55が“0"レベルの時、PMOS50はオンとな
りNMOS51はオフとなる。したがってNPN53とPNP54のベー
ス電位が上昇し、NPN53はオンとなりPNP54はオフとな
り、出力56は“1"レベルとなる。入力55が“1"レベルの
時、PMOS50はオフとなりNMOS51はオンとなる。したがっ
てNPN53とPNP54のベース電位が低下し、NPN53はオフと
なりPNP54はオンとなり、出力56は“0"レベルとなる。
また、第２の従来技術によると、IEEE Trans.Electron
Devices,Vol.ED−16,No.11,Nov.1969,p945〜951のFig.8
には、第10図に示すようなインバータ回路が記載されて
いる。
さらに、第３の従来技術として、上記文献のFig.10に
は、第11図に示すようなインバータ回路が記載されてい
る。第11図のインバータ回路は、第10図のインバータ回
路に、NMOSトランジスタ403及びPMOSトランジスタ404を
設けた構成となっている。
また、第４の従来技術として、米国特許第4,301,383号
には、第12図に示すようなバッファ回路が記載されてい
る。
（発明が解決しようとする課題） しかし、上記第１の従来技術によると、バイポーラトラ
ンジスタの１つにPNP54を用いているため、出力信号56
の立下りが遅くなるという欠点があった。これは、PNP
はNPNよりも、電流増幅率等の性能が落ちるためであ
る。
上記第２の従来技術に記載されたインバータ回路では、
第１及び第２のNPN501,502がオフになるとき、ベースに
蓄積した寄生電荷を強制的に抜き取る手段が無いため、
該NPN501,502がオフに切り替わる時間が長くなる。その
ため、第1,第２のNPN501,502がともにオンとなる状態が
長く続き、消費電力が増加するだけでなく、スイッチン
グ時間も遅くなる。
上記第３の従来技術によると、NMOS403は第１のNPN501
がオンからオフになるとき、ベースに蓄積した寄生電荷
を強制的に抜き取る手段であり、PMOS404は第２のNPN50
2がオンからオフになるとき、ベースに蓄積した寄生電
荷を強制的に抜き取る手段であり、これらによって、第
10図のインバータ回路よりは、若干、高速性が得られる
が、NMOS403とPMOS404のゲートがともに入力INに接続さ
れるので入力容量が大きくなり、回路の高速性が得られ
ないという問題がある。また、PMOSトランジスタ404
は、入力レベルが“0"でオン状態になるが、このときの
PMOS404のゲート・ソース間の電位は、第２のNPN502のI
VBE（例えば、Siの場合は約0.7V）のみであるので、PMO
S404のドレイン電流IDは殆ど流れず、第２のNPN502のベ
ースに蓄積した電荷は、放電されず、回路の高速性が得
られないという問題も有する。
上記第４の従来技術には、PMOS601,603,605,NMOS602,60
4,NPN701,702で構成される回路があるが、PMOS601,NMOS
602で構成される第１のインバータ回路の後段に、PMOS6
03,NMOS604で構成される第２のインバータ回路があり、
NPN702は２段のインバータ回路を介して駆動されること
になり、遅延が生じて、回路全体としての高速性が得ら
れないという問題点を有する。
本発明の目的は、以上述べてきたCMOS回路，バイポーラ
トランジスタ回路の欠点を補い、CMOSトランジスタ及び
バイポーラトランジスタからなる高速で低消費電力の半
導体集積回路装置を提供するにある。
（課題を解決するための手段） 本発明は、CMOS回路の低消費電力特性及びバイポーラ回
路の高スピード特性に着目し、両ゲートを組合せた複合
回路により高速で低消費電力の回路を得ようとするもの
である。
上記目的を達成するために、本発明は、一方導電型のコ
レクタと他方導電型のベースと一方導電型のエミッタと
を有し、コレクタが第１の電源端子に接続され、エミッ
タが出力端子に接続されている第１のバイポーラトラン
ジスタと、一方導電型のコレクタと他方導電型のベース
と一方導電型のエミッタとを有し、コレクタが上記出力
端子に接続され、エミッタが第２の電源端子に接続され
ている第２のバイポーラトランジスタと、少なくとも１
つの入力端子に印加される入力信号に応答して、上記第
１の電源端子から上記第１のバイポーラトランジスタの
ベースへの電流路を形成する少なくとも１つの他方導電
型電界効果トランジスタと、上記入力端子に印加される
上記入力信号に応答して、上記出力端子から上記第２の
バイポーラトランジスタのベースへの電流路を形成する
少なくとも１つの第１の一方導電型電界効果トランジス
タと、上記入力端子に印加される上記入力信号に応答し
て、上記第１のバイポーラトランジスタのベースから蓄
積電荷を引き抜く、少なくとも１つの第２の一方導電型
電界効果トランジスタと、上記第１のバイポーラトラン
ジスタのベース信号に応答して、上記第２のバイポーラ
トランジスタのベースから蓄積電荷を引き抜く第３の一
方導電型電界効果トランジスタを具備することを特徴と
する。
（作用） つまり、TTLゲートで行われているような２個のNPNトラ
ンジスタを電源端子と接地端子間に直列接続したいわゆ
るトーテムポート型出力段とCMOS回路からなる論理回
路，バイポーラトランジスタを駆動する回路から成り、
該駆動回路の相補出力を該出力段のバイポーラトランジ
スタのベースに供給することにより、高入力インピーダ
ンス，低出力インピーダンス回路を実現する。この場
合、MOSトランジスタとNPNトランジスタはダーリントン
接続され、大きな伝達コンダクタンスを得ることができ
る。
（実施例） 以下、本発明を詳細な説明する。
第４図には、トーテムポール出力形インバータ回路を示
す。
第４図に於いて、14は、コレクタが電源端子１に、エミ
ッタが出力端子17に接続される第１のNPNバイポーラト
ランジスタ（以下単に第１のNPNと称す）、15は、コレ
クタが出力端子17に、エミッタが接地電位GNDである固
定電位端子に接続される第２のNPNバイポーラトランジ
スタ（以下単に第２のNPNと称す）、10は、ゲートが入
力端子16に、ソース及びドレインがそれぞれ第１のNPN
のコレクタとベースとに接続されるＰ型絶縁ゲート電界
効果トランジスタ（以下単にPMOSと称す）、11は、ゲー
トが入力端子16に、ドレイン及びソースが第２のNPNの
コレクタとベースとに接続されるＮ型絶縁ゲート電界効
果トランジスタ（以下単にNMOSと称す）、12及び13は、
第1,第２のNPNのベースとエミッタとの間に設けられる
抵抗である。
表１は本回路の論理動作を示すものである。
入力16が“0"レベルの時、PMOS10がオンとなりNMOS11が
オフとなる。したがって第１のNPN14のベース電位が上
昇し、第１のNPN14はオンとなり、第２のNPN15は抵抗13
を介してベース，エミッタ間が短絡されオフとなるの
で、第１のNPN14のエミッタ電流は負荷を充電し出力端
子17は“1"レベルとなる。入力16が“1"レベルの時、PM
OS10がオフとなりNMOS11がオンとなる。したがって第１
のNPN14のベース，エミッタ間は抵抗12を介して短絡さ
れ第１のNPN14はオフとなり、第２のNPN15のベース，コ
レクタ」間はNMOS11を介して短絡されるので、第２のNP
N15のベースには出力端子17から電流が供給され、第２
のNPN15はオンとなり、出力端子17は“0"レベルとな
る。抵抗12,13はNPNトランジスタがオンの時には、ベー
ス電流を分流するが、NPNトランジスタがオフに切換わ
った時に蓄積電荷を引き抜く働きをする。
本回路によれば、CMOSと、バイポーラトランジスタの最
小構成でインバータ回路が実現できる。
また、本回路によれば、電流増幅率が低いPNPバイポー
ラトランジスタを使用していないので、出力信号の立下
りが遅くなることはなくなり、高速動作可能である。
第５図はトーテムポール出力形インバータ回路の他の回
路を示す。
第４図の回路に於ける抵抗12を第２のＮ型絶縁ゲート電
界効果トランジスタ（以下単に第２のNMOSと称す）90に
置き換えた回路である。第２のNMOS90のゲートは入力端
子16に、ドレイン及びソースはそれぞれ第１のNPN14の
ベースと第２のNPN15のベースとに接続される。第４図
と同じ部品は同じ番号で示す。この回路は第４図の回路
とほぼ同じ動作である。
第４図の回路と異なる点は第１のNPN14がオフになる
時、即ち入力16が“1"レベルの時、第２のNMOS90がオン
になり、第１のNPN14の蓄積電荷を引き抜く点である。
第４図は抵抗12がこの働きをしているが、本回路では第
２のNMOS90のソースを第２のNPN15のベースに接続する
ことにより、さらにベース電流を増加させて第２のNPN1
5がオンになるのを速めている。
本回路によれば、抵抗12を第２のNMOS90で置換したこと
によって集積度の向上を図れ、さらに、第２のNMOS90の
ソースを第２のNPN15のベースに接続することにより、
高速化が達成できる。
（実施例１） 第６図は、トーテムポール出力形インバータ回路の本発
明の一実施例を示す。
本実施例は第５図に示す回路に於ける抵抗13を第３のＮ
型絶縁ゲート電界効果トランジスタ（以下単に第３のNM
OSと称す）110に置換した例であり、第４図及び第５図
と同じ部品は同じ番号で示す。第３のNMOS110のゲート
は第１のNPN14のベースに、ドレイン及びソースはそれ
ぞれ第２のNPN15のベースとエミッタとに接続される。
第５図の回路と異なる点は第２のNPN15がオフになる
時、即ち入力16が“0"レベルの時、第２のNPN15の蓄積
電荷を第３のNMOS110を介して引き抜く点である。入力1
6が“0"レベルの時には第１のNPN14の高いベース電位が
第３のNMOS110のゲートに加わり第３のNMOS110がオンと
なり、第２のNPN15のベース，エミッタ間を短絡するの
である。
本実施例によれば、抵抗を使用しないので、更に高集積
化ができる効果がある。
第６図ではインバータ回路について説明したが、多入力
NAND回路や多入力NOR回路やラッチ回路等への適用も同
様に可能である。
第７図は出力部に第４図に示したトーテムポール出力形
インバータを採用したラッチを示す。
第７図に於いて、42はラッチパルス401の反転を作るCMO
Sインバータ、40はデータ入力400を伝達するトランスフ
ァゲート、43は記憶部を構成するCMOSインバータ、41は
トランスファゲートであり、第４図と同一符号は同一物
及び相当物を示す。
データ入力400をラッチする際にはラッチパルス401を
“1"にする。するとトランスファゲート40は、オンとな
りトランスファゲート41はオフとなりデータを組込まれ
る。その後ラッチパルス401を“0"にするとトランスフ
ァゲート40はオフとなり、トランスファゲート41はオン
となる。したがってインバータ43,トーテムポール出力
形インバータ及びトランスファゲート41でデータを保持
する。
本回路によればCMOS駆動段とバイポーラ出力段２段の最
小構成のラッチ回路が実現でき、高速，低消費電力及び
高集積のLSI化が可能である。
（実施例２） 第７図では、CMOS複合回路として第４図の回路を用いた
が、本発明の実施例の第６図の回路を用いても良い。本
実施例によれば抵抗を使用しないので更に高集積化でき
る効果がある。
以上、LSIに使用する論理回路について説明してきた
が、LSIの出力を外部へ出す出力回路についても本発明
は適用できる。その実施例を第９図に示す。この例はイ
ンバータ回路であるが、多入力NAND回路や多入力NOR回
路への適用も同様に可能である。以下に説明する。
第８図は第５図とほぼ同じ構成で、同様な動作をする。
第８図に於いて、第５図と同一符号は同一物及び相当物
を示し、125は第５図等の第１のNPNのベースとコレクタ
との間にショットキーバリヤダイオードを設けたもの、
126は第２のNPNのベースとコレクタとの間にショットキ
ーバリヤダイオードを設けたもの、123はゲートが入力
端子16に、ドレイン及びソースがそれぞれ電源端子１と
第２のNPN126のベースとに接続される第４のＮ型電界効
果トランジスタ（以下単に第４のNMOSと称す）である。
第５図と異なる第１点はNPN125と126をショットキーバ
リヤダイオード付にしたことである。これはNPNトラン
ジスタが飽和することによって発生する蓄積電荷を引き
抜く時間を短縮するためである。
異なる第２点は第４のNMOS123を電源と第２のNPN126の
ベース間に設置し、ゲートを入力16と接続することであ
る。
これは、出力回路の場合、出力ロウレベルの電圧VOLで
シンク電流IOLを流し込む必要があるので、入力16が
“1"レベルの時、第２のNPN126のベースに電流を流し続
けておく必要があるためである。
本回路によれば、高速，低消費電力の出力回路を実現す
ることができる。
（実施例３） 第９図は第６図とほぼ同じ構成及び動作である。第９図
に於いて、第６図及び第８図と同一符号は同一物及び相
当物を示し、第８図の抵抗13を第３のNOMS110に置換し
たものである。第６図と異なる点は第８図と同様に、第
１及び第２のNPN125,126をシャットキーバリヤダイオー
ド付きにした事と、第２のNPN126のベース電流供給用の
第４のNMOS123を設置したことである。本実施例によれ
ば、更に高集積の出力回路を実現することができる。
（発明の効果） 以上述べた様に本発明によれば、バイポーラトランジス
タの回路の高駆動能力とCMOS回路の低消費電力特性を兼
ね備えた回路を最小段数で構成し、高速，低消費電力の
半導体集積回路装置を得ることができる。
【図面の簡単な説明】
第１図は従来のCMOS回路図、第２図は従来のTTL回路
図、第３図は従来例であるインバータ回路図、第４図は
インバータ回路、第５図はインバータ回路、第６図は本
発明の第１の実施例であるインバータ回路、第７図はラ
ッチ回路、第８図は反転出力回路、第９図は本発明の第
３の実施例である反転出力回路である。第10図，第11図
及び第12図は、従来例のインバータ回路図である。 14,15……NPNトランジスタ、10……PMOSトランジスタ、
11,90,110,123……NMOSトランジスタ、12,13……抵抗、
125,126……ショットキーバリヤダイオード付NPNトラン
ジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西尾 洋二 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 久保木 茂雄 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 岩村 将弘 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭56−93428（ＪＰ，Ａ) ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ ｓ，ｖｏｌ．ＥＤ−16，Ｎｏ．11．Ｎｏｖ ｅｍｂｅｒ1969，（Ｆｉｇ．10)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】一方導電型のコレクタと他方導電型のベー
    スと一方導電型のエミッタとを有し、コレクタが第１の
    電源端子に接続され、エミッタが出力端子に接続されて
    いる第１のバイポーラトランジスタと、一方導電型のコ
    レクタと他方導電型のベースと一方導電型のエミッタと
    を有し、コレクタが上記出力端子に接続され、エミッタ
    が第２の電源端子に接続されている第２のバイポーラト
    ランジスタと、少なくとも１つの入力端子に印加される
    入力信号に応答して、上記第１の電源端子から上記第１
    のバイポーラトランジスタのベースへの電流路を形成す
    る少なくとも１つの他方導電型電界効果トランジスタ
    と、上記入力端子に印加される上記入力信号に応答し
    て、上記出力端子から上記第２のバイポーラトランジス
    タへのベースへの電流路を形成する少なくとも１つの第
    １の一方導電型電界効果トランジスタと、上記入力端子
    に印加される上記入力信号に応答して、上記第１のバイ
    ポーラトランジスタのベースから蓄積電荷を引き抜く、
    少なくとも１つの第２の一方導電型電界効果トランジス
    タと、上記第１のバイポーラトランジスタのベース信号
    に応答して、上記第２のバイポーラトランジスタのベー
    スから蓄積電荷を引き抜く第３の一方導電型電界効果ト
    ランジスタとを具備することを特徴とする半導体集積回
    路装置。
  2. 【請求項２】特許請求の範囲第１項において、 上記入力信号を出力信号として上記入力端子に印加する
    CMOS論理回路とを具備することを特徴とする半導体集積
    回路装置。
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ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，ｖｏｌ．ＥＤ−１６，Ｎｏ．１１．Ｎｏｖｅｍｂｅｒ１９６９，（Ｆｉｇ．１０）

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