JPS62159516A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPS62159516A JPS62159516A JP61000653A JP65386A JPS62159516A JP S62159516 A JPS62159516 A JP S62159516A JP 61000653 A JP61000653 A JP 61000653A JP 65386 A JP65386 A JP 65386A JP S62159516 A JPS62159516 A JP S62159516A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、Ｅ Ｃ１（Ｅ ＋ｎ１ｔｔｅｒ Ｃｏｕ
ｐｌｅｄ Ｉ−ｏｇｉｃ）論理レベルの信号を０ＭＯ
３論理レベルの信号に変換り−るレベル変換回路に関す
る。
ｐｌｅｄ Ｉ−ｏｇｉｃ）論理レベルの信号を０ＭＯ
３論理レベルの信号に変換り−るレベル変換回路に関す
る。
［発明の技術的前ｍとその問題点１
最近の半樽体回路においては、１つのチップ上にバイポ
ーラ素子と０ＭＯ３素子とを混在形成して、それぞれの
特徴を合せもつ所謂［３ｉ ０Ｍ０８回路が多用される
ようになってぎた。
ーラ素子と０ＭＯ３素子とを混在形成して、それぞれの
特徴を合せもつ所謂［３ｉ ０Ｍ０８回路が多用される
ようになってぎた。
このようなりｉ ０Ｍ０３回路にあっては、高速動作可
能なＥ ＣＬ （Ｅ ｍ１ｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌ ｏｑｉｃ）構成と、低消費電力のＣＭ ＯＳ
Ｍ？ｉ成とを組み合せることにより高速かつ低消費電ツ
ノの論理回路を実現づることができるが、ＥＣＬとＣＭ
Ｏ３では動作レベルが異なるため、それぞれの回路を接
続して正常に動作させるためには、出力レベルをこの出
力レベルが与えられる素子の入力レベルに変換して供給
する必要がある。
能なＥ ＣＬ （Ｅ ｍ１ｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌ ｏｑｉｃ）構成と、低消費電力のＣＭ ＯＳ
Ｍ？ｉ成とを組み合せることにより高速かつ低消費電ツ
ノの論理回路を実現づることができるが、ＥＣＬとＣＭ
Ｏ３では動作レベルが異なるため、それぞれの回路を接
続して正常に動作させるためには、出力レベルをこの出
力レベルが与えられる素子の入力レベルに変換して供給
する必要がある。
第６図はＥ ＣＬ （Ｅ ｍ１ｔｔｃｒ Ｃｏｕｐｌ
ａｄ Ｌ ｏｇｉｃ）回路の動作論理レベル信号（ハ
イレベルは−０゜７Ｖ程度、ロウレベルは−２，５Ｖ程
度〉を０Ｍ０８回路の動作論理レベル信号（ハイレベル
は電源電位程度、ロウレベルはグランド電位囮度）に変
換するためのレベル変換回路を示すものである。
ａｄ Ｌ ｏｇｉｃ）回路の動作論理レベル信号（ハ
イレベルは−０゜７Ｖ程度、ロウレベルは−２，５Ｖ程
度〉を０Ｍ０８回路の動作論理レベル信号（ハイレベル
は電源電位程度、ロウレベルはグランド電位囮度）に変
換するためのレベル変換回路を示すものである。
ＮＰＮ型バイポーラトランジスタ（以下ｒＮＰＮ」と記
述する）１０１のベース端子に接続された入力端子１Ｎ
に、ハイレベルのＥＣｌ−論理信号が与えられ、ＮＰＮ
１０３のベース端子に接続された反転入力端子ＩＮに、
ロウレベルのＥＣＬ論理信号が与えられると、ＮＰＮＩ
ＯＩは導通状態、ＮＰＮ１０３は非導通状態となる。こ
の状態にあっては、ＮＰＮＩＯＩ及びＮＰＮ１０３のエ
ミツウ端子とグランドとの間に接続された電流源Ｉ３を
流れる電流は、電圧源ＶＤＤからＮＰＮｌｏｌを介して
グランドに流れることになる。このため、ゲート端子が
ＮＰＮＩ○３のコレクタ端子に接続されたＰチャンネル
ＭＯ８型トランジスタ（以下ｒＰＭＯ８Ｊと記述する）
１０５及びＰＭＯ８１０７は非導通状態となる。
述する）１０１のベース端子に接続された入力端子１Ｎ
に、ハイレベルのＥＣｌ−論理信号が与えられ、ＮＰＮ
１０３のベース端子に接続された反転入力端子ＩＮに、
ロウレベルのＥＣＬ論理信号が与えられると、ＮＰＮＩ
ＯＩは導通状態、ＮＰＮ１０３は非導通状態となる。こ
の状態にあっては、ＮＰＮＩＯＩ及びＮＰＮ１０３のエ
ミツウ端子とグランドとの間に接続された電流源Ｉ３を
流れる電流は、電圧源ＶＤＤからＮＰＮｌｏｌを介して
グランドに流れることになる。このため、ゲート端子が
ＮＰＮＩ○３のコレクタ端子に接続されたＰチャンネル
ＭＯ８型トランジスタ（以下ｒＰＭＯ８Ｊと記述する）
１０５及びＰＭＯ８１０７は非導通状態となる。
したがって、固定バイアスＶＦＩＩがゲート端子に与え
られて、一定電流をトレイン端子からソース端子に流せ
るようになっているＮチャンネルＭＯ８型１−ランジス
タ（以下ｒＮＭＯ８Ｊと記述する）１０９を介して電流
が出方端子ＯＵＴに接続された負荷（図示せず）からグ
ランドに流れ込み、出力端子ＯＵＴはグランドレベルと
なる。
られて、一定電流をトレイン端子からソース端子に流せ
るようになっているＮチャンネルＭＯ８型１−ランジス
タ（以下ｒＮＭＯ８Ｊと記述する）１０９を介して電流
が出方端子ＯＵＴに接続された負荷（図示せず）からグ
ランドに流れ込み、出力端子ＯＵＴはグランドレベルと
なる。
一方、入力端子ＩＮにロウレベルのＥＣＬ論即信号が与
えられ、反転入力端子ＩＮにハイレベルのＥＣＬ論理信
号が与えられると、ＮＰＮＩＯＩは非導通状態、ＮＰＮ
１０３は４通状態となり、電流源Ｉ３を流れる電流はＮ
ＰＮ１０３を介してグランドに流れ込むことになる。こ
のため、ＮＰＮ１０３のコレクタ端子はロウレベル状態
となり、ＮＭＯ８１０９のドレインとソース間を流れる
一定電流よりも大きな電流を流迫るようにトランジスタ
の大ぎさが設定されたＰＭＯ８１０７を介して、電流が
電圧源ＶＤＤから出ノｊ端子ＯＵＴに接続された負荷に
流れ込み、出力端子ＯＵＴは電源レベル（Ｖｏ ｏ電位
）となる。
えられ、反転入力端子ＩＮにハイレベルのＥＣＬ論理信
号が与えられると、ＮＰＮＩＯＩは非導通状態、ＮＰＮ
１０３は４通状態となり、電流源Ｉ３を流れる電流はＮ
ＰＮ１０３を介してグランドに流れ込むことになる。こ
のため、ＮＰＮ１０３のコレクタ端子はロウレベル状態
となり、ＮＭＯ８１０９のドレインとソース間を流れる
一定電流よりも大きな電流を流迫るようにトランジスタ
の大ぎさが設定されたＰＭＯ８１０７を介して、電流が
電圧源ＶＤＤから出ノｊ端子ＯＵＴに接続された負荷に
流れ込み、出力端子ＯＵＴは電源レベル（Ｖｏ ｏ電位
）となる。
したがって、反転入力端子ＩＮに与えられたＥＣＬレベ
ルの論理信号は、この信号と同じ論理となるＣＭＯＳレ
ベルの信号に変換されて出力端子ＯＵＴから出力される
ことになる。
ルの論理信号は、この信号と同じ論理となるＣＭＯＳレ
ベルの信号に変換されて出力端子ＯＵＴから出力される
ことになる。
このようなレベル変換回路において、ＮＭＯ８１０９は
そのゲート端子に固定バイアス（１，２Ｖ程度）が与え
られているので、一定電流しかドレイン端子からソース
端子へ流れないようになっている。このため、電流が出
力端子ＯＵＴに接続された負荷からＮＭＯ８１０９を介
してグランドに流れ込み、出力端子００丁をロウレベル
状態とする場合には、ＮＭＯ８１０９が右する電流駆動
能力はケベて用いられず、出力端子ＯＵＴを高速にロウ
レベル状態とすることは困難とへる。さらに、電流が電
圧源ＶｏｏからＰＭＯ８１０７を介して出力端子ＯＵＴ
に接続された負荷に流れ込み、出力端子ＯＵＴをハイレ
ベル状態とづる場合には、電圧源ｖＤＤから負荷に流れ
込む電流の一部は、ＮＭＯ８１０９を介してグランドに
流れ込／υでしまうために、出力端子ＯＵＴを高速にハ
イレベル状態とすることも困難となる。
そのゲート端子に固定バイアス（１，２Ｖ程度）が与え
られているので、一定電流しかドレイン端子からソース
端子へ流れないようになっている。このため、電流が出
力端子ＯＵＴに接続された負荷からＮＭＯ８１０９を介
してグランドに流れ込み、出力端子００丁をロウレベル
状態とする場合には、ＮＭＯ８１０９が右する電流駆動
能力はケベて用いられず、出力端子ＯＵＴを高速にロウ
レベル状態とすることは困難とへる。さらに、電流が電
圧源ＶｏｏからＰＭＯ８１０７を介して出力端子ＯＵＴ
に接続された負荷に流れ込み、出力端子ＯＵＴをハイレ
ベル状態とづる場合には、電圧源ｖＤＤから負荷に流れ
込む電流の一部は、ＮＭＯ８１０９を介してグランドに
流れ込／υでしまうために、出力端子ＯＵＴを高速にハ
イレベル状態とすることも困難となる。
したがって、このように開成されたレベル変換回路にお
いては、ＥＣＬ論理レベルの信号の０ＭＯ８論理レベル
の信号への変換動作を高速に行なうことが困難になると
いう問題があった。
いては、ＥＣＬ論理レベルの信号の０ＭＯ８論理レベル
の信号への変換動作を高速に行なうことが困難になると
いう問題があった。
［発明の目的］
この発明は、上記に鑑みてなされたもので、モの目的と
ケるところは、浦費電力の低減を図り、ＥＣＬ論理レベ
ルの信号を高速に０ＭＯ８論理レベルの信号に変換する
ことができるレベル変換回路を提供することにある。
ケるところは、浦費電力の低減を図り、ＥＣＬ論理レベ
ルの信号を高速に０ＭＯ８論理レベルの信号に変換する
ことができるレベル変換回路を提供することにある。
［発明の概要］
上記目的を達成するために、この発明は、ベース端子が
入力端子に接続されたバイポーラトランジスタとベース
端子がバイアス電源に接続されたバイポーラ１−ランジ
スタとを有し高位電圧源から低位電圧源ｌ＼の電流経路
を選択する差動増幅回路と、前記一方のバイポーラトラ
ンジスタのコレク夕端子を流れる電流により導通制御さ
れるＭＯ８型トランジスタと、高位電圧源と出力端子と
の間に接続されて、前記他方のバイポーラトランジスタ
のコレクタ端子を流れるコレクタ電流と前記ＭＯＳトラ
ンジスタのソース端子とドレイン端子との間を流れるト
レイン電流とのいずれか一方により導通制御されるＰチ
１７ンネルＭＯ３型トランジスタと、低位電圧源と出力
端子との間に接続されて、前記コレクタ電流と前記ドレ
イン′届流とのいずれか他方により導通制御されるＮチ
ＶンネルＭＯ８型トランンジスタとを有することを要旨
とする。
入力端子に接続されたバイポーラトランジスタとベース
端子がバイアス電源に接続されたバイポーラ１−ランジ
スタとを有し高位電圧源から低位電圧源ｌ＼の電流経路
を選択する差動増幅回路と、前記一方のバイポーラトラ
ンジスタのコレク夕端子を流れる電流により導通制御さ
れるＭＯ８型トランジスタと、高位電圧源と出力端子と
の間に接続されて、前記他方のバイポーラトランジスタ
のコレクタ端子を流れるコレクタ電流と前記ＭＯＳトラ
ンジスタのソース端子とドレイン端子との間を流れるト
レイン電流とのいずれか一方により導通制御されるＰチ
１７ンネルＭＯ３型トランジスタと、低位電圧源と出力
端子との間に接続されて、前記コレクタ電流と前記ドレ
イン′届流とのいずれか他方により導通制御されるＮチ
ＶンネルＭＯ８型トランンジスタとを有することを要旨
とする。
［発明の効果］
この発明によれば、出力段を構成するＰチャンネルＭＯ
３型トランジスタとＮチャンネルＭＯ３型トランジスタ
とのどららか一方のトランジスタが導通状態の時には、
他方のトランジスタは非導通状態にするようにしたので
、ＥＣＬａ理レベルの信号を高速に０ＭＯ３論理レベル
の信号に変換り−ることか可能となり、さらに、この変
換動作における消費電力を低減することもできる。
３型トランジスタとＮチャンネルＭＯ３型トランジスタ
とのどららか一方のトランジスタが導通状態の時には、
他方のトランジスタは非導通状態にするようにしたので
、ＥＣＬａ理レベルの信号を高速に０ＭＯ３論理レベル
の信号に変換り−ることか可能となり、さらに、この変
換動作における消費電力を低減することもできる。
［発明の実施例］
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の第１の実施例に係るレベル変換回路
の構成図であり、以下の実施例において説明するレベル
変換回路は、Ｅ ＣＬ （Ｅ ｍｉｔｔｅｒＱｏｕｇｌ
ｃｄ ｌｏｇｉｃ）論ＩＴレベルの信号を０ＭＯ３論
理レベルの信号に変換するものである。
の構成図であり、以下の実施例において説明するレベル
変換回路は、Ｅ ＣＬ （Ｅ ｍｉｔｔｅｒＱｏｕｇｌ
ｃｄ ｌｏｇｉｃ）論ＩＴレベルの信号を０ＭＯ３論
理レベルの信号に変換するものである。
ＮＰＮＩは、そのベース端子がＥＣＬ論理レベルの信号
が入力される入力端子ＩＮに接続されてＪ３す、エミッ
タ※ｉ：子が電流源１＋ を介して低位電圧源ＶＩＥ（
２，５Ｖ程度）に接続されている。
が入力される入力端子ＩＮに接続されてＪ３す、エミッ
タ※ｉ：子が電流源１＋ を介して低位電圧源ＶＩＥ（
２，５Ｖ程度）に接続されている。
ＮＰＮ３はそのベース端子がＥＣＬ論理レベルのハイレ
ベルとロウレベルとの間のほぼ中間電子☆（−１，３Ｖ
程度）を与える固定バイアス源Ｖ間に接続されており、
エミッタ端子がＮＰＮＩのエミッタ端子に接続されてい
るとともに、電流源■１を介して低位電圧源ＶＥＥに接
続されている。
ベルとロウレベルとの間のほぼ中間電子☆（−１，３Ｖ
程度）を与える固定バイアス源Ｖ間に接続されており、
エミッタ端子がＮＰＮＩのエミッタ端子に接続されてい
るとともに、電流源■１を介して低位電圧源ＶＥＥに接
続されている。
ＰＭＯ３５は、そのゲート端子が同じ１ＭＯ８５のドレ
イン端子に接続され、そのドレイン端子がＮＰＮｌのコ
レクタ端子に接続されており、ソース端子がｖＤＤ電位
を供給する高位電圧源ＶＤＤに接続されている。２ＭＯ
８７は、そのゲート端子が同じ２ＭＯ８７のドレイン端
子に接続され、そのドレイン端子がＮＰＮ３のコレクタ
端子に接続されており、ソース端子が高位電圧源ＶＤＤ
に接続されている。
イン端子に接続され、そのドレイン端子がＮＰＮｌのコ
レクタ端子に接続されており、ソース端子がｖＤＤ電位
を供給する高位電圧源ＶＤＤに接続されている。２ＭＯ
８７は、そのゲート端子が同じ２ＭＯ８７のドレイン端
子に接続され、そのドレイン端子がＮＰＮ３のコレクタ
端子に接続されており、ソース端子が高位電圧源ＶＤＤ
に接続されている。
このように、ＮＰＮｌとＮＰＮ３とを接続することによ
り、高位電圧源Ｖｏ、ｏから低位電圧源ＶＥＥに流れ込
む電流源１１の電流の経路を選択する差動増幅回路を構
成している。
り、高位電圧源Ｖｏ、ｏから低位電圧源ＶＥＥに流れ込
む電流源１１の電流の経路を選択する差動増幅回路を構
成している。
出力段は２ＭＯ８９とＮＭｏ５１１とから構成されてい
る。ＰＭＯ３９は、そのゲート端子が２ＭＯ８７のゲー
ト端子に接続され、ソース端子が高位電圧源ｖＤＤに接
続されており、そのドレイン端子が負荷（図示せず）が
接続された０ＭＯ８論理レベルの信号が出力される出力
端子ＯＵ Ｔに接続されている。ＮＭＯ８ＩＩは、その
ゲート端子１１がＮＭＯ８１３のゲート端子に接続され
、そのソース端子がグランドに接続されており、そのド
レイン端子が出力端子ＯＵＴに接続されている。
る。ＰＭＯ３９は、そのゲート端子が２ＭＯ８７のゲー
ト端子に接続され、ソース端子が高位電圧源ｖＤＤに接
続されており、そのドレイン端子が負荷（図示せず）が
接続された０ＭＯ８論理レベルの信号が出力される出力
端子ＯＵ Ｔに接続されている。ＮＭＯ８ＩＩは、その
ゲート端子１１がＮＭＯ８１３のゲート端子に接続され
、そのソース端子がグランドに接続されており、そのド
レイン端子が出力端子ＯＵＴに接続されている。
ＮＭＯ３１３は、そのドレイ端子が同じＮＭｏ５１１の
ゲート端子に接続されており、ソース端子がグランドに
接続されている。ＮＭＯ８１５は、そのゲート端子がＰ
ＭＯ３５のゲート端子に接続され、トレイン端子がＮＭ
Ｏ８１３のドレイン端子に接続されており、そのソース
端子が高位電圧源Ｖｏｏに接続されている。
ゲート端子に接続されており、ソース端子がグランドに
接続されている。ＮＭＯ８１５は、そのゲート端子がＰ
ＭＯ３５のゲート端子に接続され、トレイン端子がＮＭ
Ｏ８１３のドレイン端子に接続されており、そのソース
端子が高位電圧源Ｖｏｏに接続されている。
以上のように、この発明の第１の実施ｉＭＩのレベル変
換回路は構成されており、次にこの第１の実施例の作用
を説明する。
換回路は構成されており、次にこの第１の実施例の作用
を説明する。
まずはじめに、ＥＣＬ論理レベルのハイレベル信号が入
力端子ＩＮに与えられると、ＮＰＮＩは導通状態となり
、エミッタ端子がこのＮＰＮｌのエミッタ端子に接続さ
れたＮ Ｐ Ｎ 、３は非）９通状態となる。このよう
イに状態となると、Ｐ〜１０Ｓ７は非導通状態となり、
１ＭＯ８５は導通状態となり、１ＭＯ８５はぞのゲート
端子とドレイン端子が接続されゲート端子とドレイン端
子が短絡された構成となっているために、ＰＭＯ８５は
抵抗と同様な動作をづ”ることになる。このため、電流
源■１を流れる電流は、高位電圧源ＶｏｏからＰ Ｍ
ＯＳ５及びＮＰＮＩを介して低位電圧源ＶＥＥに流れ込
むことになる。
力端子ＩＮに与えられると、ＮＰＮＩは導通状態となり
、エミッタ端子がこのＮＰＮｌのエミッタ端子に接続さ
れたＮ Ｐ Ｎ 、３は非）９通状態となる。このよう
イに状態となると、Ｐ〜１０Ｓ７は非導通状態となり、
１ＭＯ８５は導通状態となり、１ＭＯ８５はぞのゲート
端子とドレイン端子が接続されゲート端子とドレイン端
子が短絡された構成となっているために、ＰＭＯ８５は
抵抗と同様な動作をづ”ることになる。このため、電流
源■１を流れる電流は、高位電圧源ＶｏｏからＰ Ｍ
ＯＳ５及びＮＰＮＩを介して低位電圧源ＶＥＥに流れ込
むことになる。
したがって、ＰＭＯ３５はそのオン抵抗が大きくなるよ
うに形成されているために、ＰＭＯ８５のゲート端子と
ドレイン端子及びＰＭＯ８１５のゲート端子はロＣルベ
ル状態となる。このため、ＰＭＯ８１５は導通状態とな
り、高位電圧源ＶＤＤからＰＭＯ８１５を介して、ＮＭ
Ｏ８５と同様に抵抗と同様に動作し、オン抵抗が大さく
−なるように形成されたＮＭＯ８１３のゲート端子に電
流が流れ込むことになる。
うに形成されているために、ＰＭＯ８５のゲート端子と
ドレイン端子及びＰＭＯ８１５のゲート端子はロＣルベ
ル状態となる。このため、ＰＭＯ８１５は導通状態とな
り、高位電圧源ＶＤＤからＰＭＯ８１５を介して、ＮＭ
Ｏ８５と同様に抵抗と同様に動作し、オン抵抗が大さく
−なるように形成されたＮＭＯ８１３のゲート端子に電
流が流れ込むことになる。
しかるに、ＮＭＯ８１１のゲート端子はハイレベル状態
となり、ＮＭＯ８ＩＩは導通状態となる。
となり、ＮＭＯ８ＩＩは導通状態となる。
一方、ＰＭＯ８７は非導通状態にあるため２ＭＯ８９は
非導通状態となる。このため、出力端子ＯＵＴに接続さ
れた負荷からＮＭＯ８１１を介して電流がグランドに流
れ込み、出力端子ＯＵＴはグランド電位と４ヌリＣＭＯ
３論理レベルのロウレベル電位が出力されるこになる。
非導通状態となる。このため、出力端子ＯＵＴに接続さ
れた負荷からＮＭＯ８１１を介して電流がグランドに流
れ込み、出力端子ＯＵＴはグランド電位と４ヌリＣＭＯ
３論理レベルのロウレベル電位が出力されるこになる。
次に、ｉＥ ＣＬ論理レベルのロウレベル信号が入力端
子ＩＮに与えられると、ＮＰＮＩは非導通状態となり、
ＮＰＮ３は導通状態となる。このような状態となると、
ＮＰＮＩには電流が流れなくなるので、ＰＭＯ８５及び
ＰＭＯ３１５のゲート端子はハイレベル状態となり、そ
れぞれのトランジスタは非導通状態となる。このため、
ＮＭＯ８１３のドレイン端子とゲート端子及びＮＭＯ８
ＩＩのゲート端子は［］ウレベル状態となり、Ｎ Ｍ
ＯＳ１１は非導通状態となる。
子ＩＮに与えられると、ＮＰＮＩは非導通状態となり、
ＮＰＮ３は導通状態となる。このような状態となると、
ＮＰＮＩには電流が流れなくなるので、ＰＭＯ８５及び
ＰＭＯ３１５のゲート端子はハイレベル状態となり、そ
れぞれのトランジスタは非導通状態となる。このため、
ＮＭＯ８１３のドレイン端子とゲート端子及びＮＭＯ８
ＩＩのゲート端子は［］ウレベル状態となり、Ｎ Ｍ
ＯＳ１１は非導通状態となる。
一方、ＮＰＮ３は導通状態となることで、電流源１１を
流れる電流は、高位電圧源ＶＤＤから２ＭＯ８７及びＮ
ＰＮ３を介して低位電圧源ＶＥ［Ｅに流れ込むことにな
る。このため、２ＭＯ８９のゲート端子はロウレベル状
態となり、２ＭＯ８９は導通状態となる。しかるに、高
位電圧源ＶＯＯから２ＭＯ８９を介して出ＪＪ端子ＯＵ
Ｔに接続された負荷に電流が流れ込み、出力端子ＯＵＴ
はＶＤＤ電位となり０ＭＯ３論理レベルのハイレベル電
位が出力されることになる。
流れる電流は、高位電圧源ＶＤＤから２ＭＯ８７及びＮ
ＰＮ３を介して低位電圧源ＶＥ［Ｅに流れ込むことにな
る。このため、２ＭＯ８９のゲート端子はロウレベル状
態となり、２ＭＯ８９は導通状態となる。しかるに、高
位電圧源ＶＯＯから２ＭＯ８９を介して出ＪＪ端子ＯＵ
Ｔに接続された負荷に電流が流れ込み、出力端子ＯＵＴ
はＶＤＤ電位となり０ＭＯ３論理レベルのハイレベル電
位が出力されることになる。
したがって、このような構成とすることにより、このレ
ベル変換回路は入力されるＥＣｔ論理レベルの信ｑを、
この信号とは逆の０ＭＯ８論理レベルの信号に変換して
出力することになる。
ベル変換回路は入力されるＥＣｔ論理レベルの信ｑを、
この信号とは逆の０ＭＯ８論理レベルの信号に変換して
出力することになる。
ところで、第２図に示すように、入力信＠（実線で示す
）がこの入力信号の振幅の５０％の電位に立ち下がって
から、出力信号（点線で示す）がこの出力信号の振幅の
５０％の電位に立ら上がるまでの遅延時間Ｔ（１＋ の
シミュレーションを、第６図に示したレベル変換回路と
第１図に示したレベル変換回路とにおいて行なった。
）がこの入力信号の振幅の５０％の電位に立ち下がって
から、出力信号（点線で示す）がこの出力信号の振幅の
５０％の電位に立ら上がるまでの遅延時間Ｔ（１＋ の
シミュレーションを、第６図に示したレベル変換回路と
第１図に示したレベル変換回路とにおいて行なった。
その結果、第６図に示したレベル変換回路におけるＴｄ
＋ は３，３ｎＳｅＣ程度であるのに対して、第１図に
示したレベル変換回路における一ｒｄ＋ は２．３ｎｓ
ｅｃ程度の値が胃られた。また、入力信号がこの入力信
号の振幅の５０％の電位に會ら上がってから、出力信号
がこの出力信号の振幅の５０％の電位に立ち下がるまで
の遅延時間をＴｄ２とりると、第６図に示したレベル変
換回路の丁ｄ２は７．２ｎｓｅｃ程度であるのに対して
、第１図に示したレベル変換回路におけるＴｄ２は２．
Ｑｎ３ｅｃ程度の値が得られた。
＋ は３，３ｎＳｅＣ程度であるのに対して、第１図に
示したレベル変換回路における一ｒｄ＋ は２．３ｎｓ
ｅｃ程度の値が胃られた。また、入力信号がこの入力信
号の振幅の５０％の電位に會ら上がってから、出力信号
がこの出力信号の振幅の５０％の電位に立ち下がるまで
の遅延時間をＴｄ２とりると、第６図に示したレベル変
換回路の丁ｄ２は７．２ｎｓｅｃ程度であるのに対して
、第１図に示したレベル変換回路におけるＴｄ２は２．
Ｑｎ３ｅｃ程度の値が得られた。
したがって、第１図に示したレベル変換回路は第６図に
示したレベル変換回路に比べて、ＥＣＬ論理レベル信号
のＣＭＯ８論理レベル信号への変換動作を高速に行なう
ことができる。
示したレベル変換回路に比べて、ＥＣＬ論理レベル信号
のＣＭＯ８論理レベル信号への変換動作を高速に行なう
ことができる。
第３図はこの発明の第２の実施例に係るレベル変換回路
を示ｔｍ成図である。この実施例に示すレベル変換回路
の特徴とするところは、ゲート端子及びドレイン端子が
高位電圧源ｖＯＤに接続され、ソース端子がＰＭＯ８１
７のゲー１へ端子に接続されたＮＭＯ８１７と、ゲート
端子及びトレイン端子が高位電圧源ＶＤＤに接続され、
ソース端子が２ＭＯ８９のゲート端子に接続されたＮＭ
○８１９とを設（プて、高位電圧源Ｖ１）ＤからＮＭ○
８１７を介ツるＰＭＯ８５のゲート端子への電流の供給
、１１１位電圧源Ｖｏ ｌ） カＩＥ）ＮＭＯ８１９ヲ
介するＰＭＯ３９のゲート端子への電流の供給により、
ＰＭＯ８５及びＰＭＯ８９の導通状態から非導通状態へ
の変化を高速に行なうようにして、出力段を構成するＰ
ＭＯ８９及びＮＭＯ８１１のスイッチング動作を高速に
行なうようにしたことにある。
を示ｔｍ成図である。この実施例に示すレベル変換回路
の特徴とするところは、ゲート端子及びドレイン端子が
高位電圧源ｖＯＤに接続され、ソース端子がＰＭＯ８１
７のゲー１へ端子に接続されたＮＭＯ８１７と、ゲート
端子及びトレイン端子が高位電圧源ＶＤＤに接続され、
ソース端子が２ＭＯ８９のゲート端子に接続されたＮＭ
○８１９とを設（プて、高位電圧源Ｖ１）ＤからＮＭ○
８１７を介ツるＰＭＯ８５のゲート端子への電流の供給
、１１１位電圧源Ｖｏ ｌ） カＩＥ）ＮＭＯ８１９ヲ
介するＰＭＯ３９のゲート端子への電流の供給により、
ＰＭＯ８５及びＰＭＯ８９の導通状態から非導通状態へ
の変化を高速に行なうようにして、出力段を構成するＰ
ＭＯ８９及びＮＭＯ８１１のスイッチング動作を高速に
行なうようにしたことにある。
このような構成とすることにより、Ｔａ＋ は２−２７
ｎｓｅｃ、 Ｔｄ ２は１．９１ｎｓｅｃとなり、第１
図に示したレベル変換回路に比べてわずかではあるが変
換動作を高速にすることができる。なお、第１図と同符
号のものは同一物を示しその説明は省略した。
ｎｓｅｃ、 Ｔｄ ２は１．９１ｎｓｅｃとなり、第１
図に示したレベル変換回路に比べてわずかではあるが変
換動作を高速にすることができる。なお、第１図と同符
号のものは同一物を示しその説明は省略した。
第４図はこの発明の第３の実施例に係るレベル変換回路
を示す構成図である。このレベル変換回路の特徴とする
ところは、第１図に示したレベル変換回路を構成りるそ
れぞれのトランジスタの導電型とは逆の導電へ“！のト
ランジスタを用いて変換動作を行なうようにしたことに
ある。
を示す構成図である。このレベル変換回路の特徴とする
ところは、第１図に示したレベル変換回路を構成りるそ
れぞれのトランジスタの導電型とは逆の導電へ“！のト
ランジスタを用いて変換動作を行なうようにしたことに
ある。
りなわら、ＮＰＮ型で構成されているバイポーラ１〜ラ
ンジスタをＰＮＰ型で構成し、Ｐチャンネルで構成され
ているＭＯ８型トランジスタをＮチャンネルのＭＯ８型
トランジスタで構成し、Ｎチｉｚンネルで構成されてい
るＭ ＯＳ 型ｉ−ランジスタをＰチャンネルのＭＯ３
型トランジスタで栴成し、高位電圧諒ＶＤＯよりも高い
電圧を供給する心電電圧源ｖＣＣからグランドに流れ込
む電流源１２の電流の経路を、ＰＮＰ型バイポーラトラ
ンジスタで選択するようにして、第１図に示したレベル
変換回路と同様な動作をさせるようにしたところにある
。
ンジスタをＰＮＰ型で構成し、Ｐチャンネルで構成され
ているＭＯ８型トランジスタをＮチャンネルのＭＯ８型
トランジスタで構成し、Ｎチｉｚンネルで構成されてい
るＭ ＯＳ 型ｉ−ランジスタをＰチャンネルのＭＯ３
型トランジスタで栴成し、高位電圧諒ＶＤＯよりも高い
電圧を供給する心電電圧源ｖＣＣからグランドに流れ込
む電流源１２の電流の経路を、ＰＮＰ型バイポーラトラ
ンジスタで選択するようにして、第１図に示したレベル
変換回路と同様な動作をさせるようにしたところにある
。
このような構成としても、第１の実施例と同様な効果を
得ることができる。
得ることができる。
第５図はこの発明の第４の実施例に係るレベル変換回路
を示ツ構成図である。このレベル変換回路の特徴とり−
るところは、第４図で示したレベル変換回路を第３図に
示したレベル変換回路と同様な構成としたことにあり、
このような構成とづることにより、第３図に示したレベ
ル変換回路と同様な効果を得ることができる。
を示ツ構成図である。このレベル変換回路の特徴とり−
るところは、第４図で示したレベル変換回路を第３図に
示したレベル変換回路と同様な構成としたことにあり、
このような構成とづることにより、第３図に示したレベ
ル変換回路と同様な効果を得ることができる。
第１図はこの発明の第１の実施例に係るレベル変換回路
の構成図、第２図は第１図に示（）たレベル変換回路の
入力信号に対する出力信号の遅延時間Ｔｄ＋、Ｔｄ２を
示す図、第３図はこの発明の第２の実施例に係るレベル
変換回路の構成図、第４図はこの発明の第３の実施例に
係るレベル変換回路の構成図、第５図はこの発明の第４
の実施例に係るレベル変換回路の構成図、第６図はレベ
ル変換回路の一従来例を示す構成図である。 （図の主要な部分を表わず符号の説明）１．３・・・Ｎ
ＰＮ型バイポーラトランジスタ５．７，９．１５・・・
ＰチャンネルＭＯ８型トランジスタ １１．１３・・・ＮチャンネルＭＯ８型トランジスタ第
１図 第２′５４ 第４図 第５図 → 第６図
の構成図、第２図は第１図に示（）たレベル変換回路の
入力信号に対する出力信号の遅延時間Ｔｄ＋、Ｔｄ２を
示す図、第３図はこの発明の第２の実施例に係るレベル
変換回路の構成図、第４図はこの発明の第３の実施例に
係るレベル変換回路の構成図、第５図はこの発明の第４
の実施例に係るレベル変換回路の構成図、第６図はレベ
ル変換回路の一従来例を示す構成図である。 （図の主要な部分を表わず符号の説明）１．３・・・Ｎ
ＰＮ型バイポーラトランジスタ５．７，９．１５・・・
ＰチャンネルＭＯ８型トランジスタ １１．１３・・・ＮチャンネルＭＯ８型トランジスタ第
１図 第２′５４ 第４図 第５図 → 第６図
Claims (1)
- ベース端子が入力端子に接続されたバイポーラトランジ
スタとベース端子がバイアス電源に接続されたバイポー
ラトランジスタとを有し高位電源から低位電圧源への電
流経路を選択する差動増幅回路と、前記一方のバイポー
ラトランジスタのコレクタ端子を流れる電流により導通
制御されるＭＯＳ型トランジスタと、高位電圧源と出力
端子との間に接続されて、前記他方のバイポーラトラン
ジスタのコレクタ端子を流れるコレクタ電流と前記ＭＯ
Ｓトランジスタのソース端子とドレイン端子との間を流
れるドレイン電流とのいずれか一方により導通制御され
るＰチャンネルＭＯＳ型トランジスタと、低位電圧源と
出力端子との間に接続されて、前記コレクタ電流と前記
ドレイン電流とのいずれか他方により導通制御されるＮ
チャンネルＭＯＳ型トランジスタとを有することを特徴
とするレベル変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000653A JPH07118642B2 (ja) | 1986-01-08 | 1986-01-08 | レベル変換回路 |
| US07/000,849 US4779016A (en) | 1986-01-08 | 1987-01-06 | Level conversion circuit |
| EP87300144A EP0231062A1 (en) | 1986-01-08 | 1987-01-08 | Level conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000653A JPH07118642B2 (ja) | 1986-01-08 | 1986-01-08 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159516A true JPS62159516A (ja) | 1987-07-15 |
| JPH07118642B2 JPH07118642B2 (ja) | 1995-12-18 |
Family
ID=11479674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61000653A Expired - Fee Related JPH07118642B2 (ja) | 1986-01-08 | 1986-01-08 | レベル変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4779016A (ja) |
| EP (1) | EP0231062A1 (ja) |
| JP (1) | JPH07118642B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0788234A2 (en) | 1996-01-31 | 1997-08-06 | Nec Corporation | ECL to MOS level conversion circuit using CMOS technologies |
| US6040710A (en) * | 1997-06-05 | 2000-03-21 | Nec Corporation | CML-CMOS conversion circuit |
| JP2006254416A (ja) * | 2005-02-10 | 2006-09-21 | Nec Electronics Corp | インターフェイス回路 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0626308B2 (ja) * | 1988-07-08 | 1994-04-06 | 株式会社東芝 | 出力回路 |
| US5030856A (en) * | 1989-05-04 | 1991-07-09 | International Business Machines Corporation | Receiver and level converter circuit with dual feedback |
| IT1236879B (it) * | 1989-11-22 | 1993-04-26 | Sgs Thomson Microelectronics | Circuito elettronico comparatore |
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| JP2540971B2 (ja) * | 1990-03-13 | 1996-10-09 | 日本電気株式会社 | レベル変換回路 |
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Family Cites Families (4)
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-
1986
- 1986-01-08 JP JP61000653A patent/JPH07118642B2/ja not_active Expired - Fee Related
-
1987
- 1987-01-06 US US07/000,849 patent/US4779016A/en not_active Expired - Lifetime
- 1987-01-08 EP EP87300144A patent/EP0231062A1/en not_active Ceased
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| US4779016A (en) | 1988-10-18 |
| JPH07118642B2 (ja) | 1995-12-18 |
| EP0231062A1 (en) | 1987-08-05 |
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| JPH01101022A (ja) | 半導体集積回路装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |