JPH0364121A - ＢｉＣＭＯＳ論理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳトランジスタとバイポーラトランジスタ
とを組合せて構成した論理ゲートを集積化したＢ　ｉＣ
ＭＯ３論理装置に関する。

〔従来の技術〕

近年、ＬＳＩの速度性能を高めるために、Ｎチャネル型
およびＰチャネル型の一対のＭＯＳトランジスタからな
るＣＭＯＳゲートとバイポーラトランジスタを組合せた
Ｂ　ｉ　ＣＭＯＳゲートを用いたＬＳＩ、すわちＢｉＣ
ＭＯＳ論理装置が注目されている。かかるＢｉＣＭＯＳ
論理装置はＣＭＯＳゲートの低消費電力・高集積性と、
バイポーラ・トランジスタの高速性とを兼ね備えている
ために、今後のＬＳＩにとって有望である。

従来のＢｉＣＭＯＳ論理装置は、第３図の回路図に示す
ように、Ｐチャネル型の第ｌＭＯＳトランジスタ１１と
Ｎチャネル型の第２Ｍ０Ｓトランジスタ１２からなるＣ
ＭＯＳインバータと、ＣＭＯＳインバータで駆動される
バイポーラ・トランジスタ１０と、Ｎチャネル型の第３
Ｍ０Ｓトランジメタ１３とで構成されたＢｉＣＭＯＳゲ
ートを用いており、その電源はＣＭＯ３と共用している
。

〔発明が解決しようとする課題〕

上述した従来のＢｉＣＭＯ９論理装置に用いられている
Ｂ　ｉ　ＣＭＯＳゲートは、インバータとして動作し、
入力端子１４の電位が低電位（グランド電位〉の場合、
バイポーラ・トランジスタ１０が導通する。この場合の
出力端子１５の電位は電源電圧よりバイポーラ・トラン
ジスタのベースとエミッタ間の順方向電位ＶＢＥ（約０
．７Ｖ）だけ低い電位となる。ＢｉＣＭＯＳゲートは、
その駆動能力の高さを利用し、多数のＣＭＯ３論理ゲー
ト回路を駆動するが、この場合高レベルの振幅がＶＢＥ
だけ低下しているため、ＣＭＱＳ論理ゲート回路内のＰ
チャネル型ＭＯＳトランジスタは完全に開放せず、また
Ｎチャネル型ＭＯＳトランジスタは完全に導通しない。

このため電源からグランドにリーク電流が流れ、消費電
力の増大をもたらし、またＭＯＳトランジスタの導通抵
抗が高いため、出力信号の立下りが遅く低速となる。ベ
ース・エミッタ間順方向電位ＶＢＵは微細化に影響され
ず一定であるため、今後微細化が進み電源電圧が低下す
ると、その消費電力の増大と低速化はより顕著になる。

すなわち、従来のＢ　ｉＣＭＯ３論理装置は消費電力の
増大をもらす欠点と低速であるという欠点がある。

本発明の目的は、従来のＢｉＣＭＯＳ論理装置の欠点の
原因であるＢｉＣＭＯＳゲートの高レベルの出力電位が
低下する問題を解決し、リーク電流による消費電力の増
大を抑え、高速動作が可能なり　ｉＣＭＯ３論理装置を
提供することにある。

〔課題を解決するための手段〕

本発明の構成は、ＣＭＯＳゲートとＢｉＣＭ○Ｓゲート
を同一チップ上に集積化したＢｉＣＭ○Ｓ論理装置にお
いて、前記Ｂ　ｉＣＭＯＳゲートの電源線と前記ＣＭＯ
Ｓゲートの電源線とをそれぞれ独立に設け、このＢ　ｉ
ＣＭＯＳゲート用電源線に前記ＣＭＯＳゲート用電源線
に供給する電圧より高い電源電圧を印加することを特徴
とする。

また、本発明は、Ｂ　ｉＣＭＯＳゲートの電源線に入力
側が接続され、ＣＭＯＳゲートの電源線に出力側が接続
されたトランジスタからなる電圧降下回路を有すること
もできる。

〔作用〕

本発明のＢｉＣＭＯ９論理装置はＢｉＣＭＯＳゲートの
電源とＣＭＯＳゲートの電源とを分離し、前者の電源に
後者の電源の電圧よりベース・エミッタ間順方向電位だ
け高い電圧を印加することにより、ＢｉＣＭＯＳゲート
の出力信号電圧の低下を防止している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を説明する回路図である。本
実施例のＢ　ｉＣＭＯ８論理装置は、多数のＣＭＯＳゲ
ートで構成されるＣＭＯＳブロック１．２とＣＭＯＳブ
ロック１．２を接続するＢｉＣＭＯＳゲート３からなり
、ＣＭＯＳブロック１．２には第１電源４が共に接続さ
れている。−般に、ＣＭＯＳゲート用の第１電源４の電
圧Ｖｌとして５Ｖが利用され、一方、ＢｉＣＭＯＳゲー
トには第２電源５が印加される。この第２電源５の電圧
■２は第１電源電圧Ｖｌより、ベース・エミッタ間順方
向電位ＶＢＥ（約０．７Ｖ）だけ高くしである。具体的
にはｖｌ＝５Ｖ、Ｖ２　＝５．７Ｖである。

ＣＭＯＳブロック１の出力６の論理振幅は、低レベルが
ＯＶ、高レベルが５■となる。ＢｉＣＭＯＳゲート３の
電源電圧Ｖ２は５．７Ｖであるので、ＢｉＣＭＯＳゲー
ト３内のＣＭＯ３部はバイポーラ・トランジスタのベー
スに高レベルが５，７Ｖの信号を印加する。従って、バ
イポーラ・トランジスタのエミッタを出力するＢｉＣＭ
ＯＳゲート３は、高レベルが５Ｖの信号をＣＭＯＳブロ
ック２に供給することになる。ＣＭＯＳブロック２は電
源電圧Ｖｌに等しい振幅を有する信号を受けるため、Ｂ
ｉＣＭＯＳゲート３の出カフが高レベルの場合、出カフ
を入力とするＣＭＯＳゲートのＰチャネル型ＭＯＳトラ
ンジスタは完全に開放され、Ｎチャネル型Ｍ　ＯＳ　＋
−ランジスタは完全に導通する。従って、ＣＭＯＳブロ
ック２のリーク電流は極めて小さく、また高速動作が可
能となる。

第２図は本発明の他の実施例を説明する回路図である。

この図は、第１図のＢｉＣＭＯＳ論理装置に電圧降下回
路８が付加されている。この電圧降下回路８は、ベース
とコレクタが共に第２電源５に接続されたバイポーラ・
トランジスタ９で構成され、電圧Ｖ２の第２電源５を入
力として、電圧ｖ２より約０．７Ｖのベース・エミッタ
間順方向電位だけ低い電圧ＶｌをＣＭＯＳブロック１゜
２に供給する。この電圧■２を５，７Ｖとすると電圧Ｖ
ｌは５Ｖとなる。

このような電圧降下回路８を設けることにより、ＣＭＯ
Ｓブロック１の出力６およびＣＭＯＳブロック２の出カ
フの信号振幅をそのブロックの電源電圧に等しくでき、
ＣＭＯＳブロック２におけるリーク電流を極めて小さく
し、また高速動作を可能にする。

〔発明の効果〕

以上説明したように本発明のＢｉＣＭＯＳ論理装置は、
Ｂ　ｉ　ＣＭＯＳゲートの出力振幅をＣＭＯＳゲートの
出力振幅に等しくできるため、ＢｉＣＭＯＳゲートにつ
ながるＣＭＯＳゲートにおけるリーク電流とＮチャネル
型ＭＯＳトランジスタの導通抵抗とを極めて小さくし、
消費電力の側限と高速動作を達成することができるとい
う効果かある。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するブロック図、第２
図は本発明の他の実施例を説明するブロック図、第３図
は従来のＢｉＣＭＯＳ回路の一例の回路図である。 １．２・・・ＣＭＯＳブロック、３・・・Ｂ　ｉ　ＣＭ
ＯＳゲート、４・・・第１電源、５・・・第２電源、８
・・・電圧降下回路、９．１０・・・バイポーラ・トラ
ンジスタ、１１，１２．１３−・・第１〜第３Ｍ０Ｓト
ランジスタ、１４・・・入力端子、１５・・・出力端子
。 代島パノ１゛Ｊ↓士　内　ＢＴ、　　　晋躬　７　図 銅　３　図 第　２　図

Claims (2)

【特許請求の範囲】
1. （１）ＣＭＯＳゲートとＢｉＣＭＯＳゲートを同一チッ
   プ上に集積化したＢｉＣＭＯＳ論理装置において、前記
   ＢｉＣＭＯＳゲートの電源線と前記ＣＭＯＳゲートの電
   源線とをそれぞれ独立に設け、このＢｉＣＭＯＳゲート
   用電源線に前記ＣＭＯＳゲート用電源線に供給する電圧
   より高い電源電圧を印加することを特徴とするＢｉＣＭ
   ＯＳ論理装置。
2. （２）ＢｉＣＭＯＳゲートの電源線に入力側が接続され
   ＣＭＯＳゲートの電源線に出力側が接続されたトランジ
   スタからなる電圧降下回路を有する請求項（１）記載の
   ＢｉＣＭＯＳ論理装置。