JPH07120937B2 - インバータ回路 - Google Patents
インバータ回路Info
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- JPH07120937B2 JPH07120937B2 JP63282711A JP28271188A JPH07120937B2 JP H07120937 B2 JPH07120937 B2 JP H07120937B2 JP 63282711 A JP63282711 A JP 63282711A JP 28271188 A JP28271188 A JP 28271188A JP H07120937 B2 JPH07120937 B2 JP H07120937B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はインバータ回路に係り、特に電界効果トランジ
スタとバイポーラトランジスタとを複合した高速、低消
費電力のインバータ回路に関する。
スタとバイポーラトランジスタとを複合した高速、低消
費電力のインバータ回路に関する。
第４図に示したMOSトランジスタとバイポーラトランジ
スタとを複合したインバータ回路は、従来高速動作が可
能であることから広く利用されてきた。第４図において
３はPMOS、５はNMOSでCMOSインバータを構成している。
７、８はNPNトランジスタでNPN7のコレクタＣは電源端
子９に、エミッタＥは出力端子２に接続され、ベースＢ
はPMOS3のドレインＤに接続される。NPN8のコレクタＣ
は出力端子２およびNMOS5のドレインに接続され、ベー
スＢはNMOS5のソースに接続され、エミッタは接地電位
に接続される。NMOS4のドレインはPMOS3のドレインおよ
びNPN7のベースに、ソースは接地電位に接続される。ま
たNMOS6のドレインは前記NMOS5のソースおよびNPN8のベ
ースにソースは接地電位に接続される。NMOS4はPMOS3が
オフし、NMOS5がオンしたときNPN7のベースに充電され
ていた電荷を引き抜きNPN7をオフ状態にするためのトラ
ンジスタである。一方、NMOS6はPMOS3がオンし、NMOS5
がオフしたときNPN8のベースに充電されていた電荷を引
き抜きNPN8をオフ状態にするためのトランジスタであ
る。第５図は、前述のインバータ回路を３入力NANDゲー
トに拡張した例、第６図は３入力NORゲートの例であ
る。これらの例に示されるような多入力ゲートはSRAMゲ
ートアレーでデコーダ回路等に多く利用されている。
スタとを複合したインバータ回路は、従来高速動作が可
能であることから広く利用されてきた。第４図において
３はPMOS、５はNMOSでCMOSインバータを構成している。
７、８はNPNトランジスタでNPN7のコレクタＣは電源端
子９に、エミッタＥは出力端子２に接続され、ベースＢ
はPMOS3のドレインＤに接続される。NPN8のコレクタＣ
は出力端子２およびNMOS5のドレインに接続され、ベー
スＢはNMOS5のソースに接続され、エミッタは接地電位
に接続される。NMOS4のドレインはPMOS3のドレインおよ
びNPN7のベースに、ソースは接地電位に接続される。ま
たNMOS6のドレインは前記NMOS5のソースおよびNPN8のベ
ースにソースは接地電位に接続される。NMOS4はPMOS3が
オフし、NMOS5がオンしたときNPN7のベースに充電され
ていた電荷を引き抜きNPN7をオフ状態にするためのトラ
ンジスタである。一方、NMOS6はPMOS3がオンし、NMOS5
がオフしたときNPN8のベースに充電されていた電荷を引
き抜きNPN8をオフ状態にするためのトランジスタであ
る。第５図は、前述のインバータ回路を３入力NANDゲー
トに拡張した例、第６図は３入力NORゲートの例であ
る。これらの例に示されるような多入力ゲートはSRAMゲ
ートアレーでデコーダ回路等に多く利用されている。
しかしながら、これらの回路は、ゲートが多入力である
がために入力容量が非常に大きく、また縦積みのトラン
ジスタが回路内に有るので高速で回路を動作させること
が極めて困難である。また回路を構成する素子数もふえ
デコーダ回路の占有面積が大きくなるという欠点を有す
る。
がために入力容量が非常に大きく、また縦積みのトラン
ジスタが回路内に有るので高速で回路を動作させること
が極めて困難である。また回路を構成する素子数もふえ
デコーダ回路の占有面積が大きくなるという欠点を有す
る。
本発明のインバータ回路は、一方導電型のコレクタが出
力に、一方導電型のエミッタが接地電位に接続されるバ
イポーラトランジスタと、ドレインが出力に、ソースが
第１の電位に、ゲートが接地電位にそれぞれ接続され、
他方導電型のチャンネルを有する第１の電界効果トラン
ジスタと、ゲートに入力に、ソースがバイポーラトラン
ジスタのベースに、ドレインが出力にそれぞれ接続さ
れ、一方導電型のチャンネルを有する第２の電界効果ト
ランジスタと、ソースが接地電位に、ドレインがバイポ
ーラトランジスタのベースと第２の電界効果トランジス
タのソースに、ゲートが第１の電位に接続され、一方導
電型のチャンネルを有する電界効果トランジスタとを具
備することを特徴とする。また、一方導電型がｎ型、他
方導電型がｐである。
力に、一方導電型のエミッタが接地電位に接続されるバ
イポーラトランジスタと、ドレインが出力に、ソースが
第１の電位に、ゲートが接地電位にそれぞれ接続され、
他方導電型のチャンネルを有する第１の電界効果トラン
ジスタと、ゲートに入力に、ソースがバイポーラトラン
ジスタのベースに、ドレインが出力にそれぞれ接続さ
れ、一方導電型のチャンネルを有する第２の電界効果ト
ランジスタと、ソースが接地電位に、ドレインがバイポ
ーラトランジスタのベースと第２の電界効果トランジス
タのソースに、ゲートが第１の電位に接続され、一方導
電型のチャンネルを有する電界効果トランジスタとを具
備することを特徴とする。また、一方導電型がｎ型、他
方導電型がｐである。
また、本発明の別のインバータ回路は、一方導電型のコ
レクタが出力に、一方導電型のエミッタが接地電位に接
続されるバイポーラトランジスタと、ドレインが出力
に、ソースが第１の電位に、ゲートが接地電位にそれぞ
れ接続され、他方導電型のチャンネルを有する第１の電
界効果トランジスタと、ゲートに入力に、ソースがバイ
ポーラトランジスタのベースに、ドレインが出力にそれ
ぞれ接続され、一方導電型のチャンネルを有する第２の
電界効果トランジスタと、第２の電界効果トランジスタ
のソース及びバイポーラトランジスタのソースに一端が
接続され、他端が接地電位に接続された抵抗とを具備す
ることを特徴とする。また、一方導電型がｎ型、他方導
電型がｐである。
レクタが出力に、一方導電型のエミッタが接地電位に接
続されるバイポーラトランジスタと、ドレインが出力
に、ソースが第１の電位に、ゲートが接地電位にそれぞ
れ接続され、他方導電型のチャンネルを有する第１の電
界効果トランジスタと、ゲートに入力に、ソースがバイ
ポーラトランジスタのベースに、ドレインが出力にそれ
ぞれ接続され、一方導電型のチャンネルを有する第２の
電界効果トランジスタと、第２の電界効果トランジスタ
のソース及びバイポーラトランジスタのソースに一端が
接続され、他端が接地電位に接続された抵抗とを具備す
ることを特徴とする。また、一方導電型がｎ型、他方導
電型がｐである。
すなわち、本発明は多入力ゲートの場合でも回路内のＰ
チャンネルトランジスタを１個とし、そのゲートを接地
電位に接続することで、常にオンさせて、負荷MOSとし
て用いている。
チャンネルトランジスタを１個とし、そのゲートを接地
電位に接続することで、常にオンさせて、負荷MOSとし
て用いている。
本発明のインバータ回路を用いることにより多入力ゲー
トでも入力容量および素子数を従来回路より極めて少な
くすることができ、高速動作が可能でかつ高集積な回路
が実現できる。
トでも入力容量および素子数を従来回路より極めて少な
くすることができ、高速動作が可能でかつ高集積な回路
が実現できる。
次に、本発明について図面を参照して説明する。
第１図に、本発明の第１の実施例を示す回路図である。
図において３は、他方導電型電界効果トランジスタであ
るPMOS、５、６は一方導電型電界効果トランジスタであ
るNMOS、８はNPNバイポーラトランジスタである。PMOS
のゲートは接地電位10にソースは第１の電位９に接続さ
れる。入力１はNMOS5のゲートに接続される。NMOS6のド
レインはNPN8のベースおよび上記NMOS5のソースに、ま
たゲートは第１の電位９に、ソースは接地電位10に接続
される。NPN8のコレクタ、PMOS3のドレイン、NMOS5のド
レインは出力端子２に共通接続される。NPN8のエミッタ
は接地電位10に接続される。
図において３は、他方導電型電界効果トランジスタであ
るPMOS、５、６は一方導電型電界効果トランジスタであ
るNMOS、８はNPNバイポーラトランジスタである。PMOS
のゲートは接地電位10にソースは第１の電位９に接続さ
れる。入力１はNMOS5のゲートに接続される。NMOS6のド
レインはNPN8のベースおよび上記NMOS5のソースに、ま
たゲートは第１の電位９に、ソースは接地電位10に接続
される。NPN8のコレクタ、PMOS3のドレイン、NMOS5のド
レインは出力端子２に共通接続される。NPN8のエミッタ
は接地電位10に接続される。
次に本実施例のインバータ回路の動作を説明する。入力
１が高レベルから低レベルにスイッチするとNMOS5がオ
フとなる。NMOS6を通して、NPN8のベースにたまった電
荷が接地電位10へ引き抜かれNPN8がオフする。一方、PM
OS3のゲートは接地電位10に接続されているので常にオ
ンしているのでPMOS3のドレインが接続されている出力
２は低レベルから高レベルにスイッチする。
１が高レベルから低レベルにスイッチするとNMOS5がオ
フとなる。NMOS6を通して、NPN8のベースにたまった電
荷が接地電位10へ引き抜かれNPN8がオフする。一方、PM
OS3のゲートは接地電位10に接続されているので常にオ
ンしているのでPMOS3のドレインが接続されている出力
２は低レベルから高レベルにスイッチする。
次に、入力１が低レベルから高レベルにスイッチすると
NMOS5がオンとなる。PMOS6,NMOS5を通し第１の電位例え
ば＋5V電源から電流がNPN8のベースに流れ込みNPN8がオ
ンし出力２は高レベルから低レベルに高速にスイッチす
る。尚NMOS6のゲートは電源電圧（高レベレ）に接続さ
れており、常にオンしているため、第１の電位から接地
電位へ貫通電流が流れるが入力１に入力する信号周波数
が高い、例えば10MHz以上の場合は定常に流れる貫通電
流による電力増加はほとんど問題にならない。一方入力
１にはNMOS5のみが接続されており、入力容量を従来回
路より大幅に低減できる。この効果は多入力ゲートにな
る程顕著であり、多入力ゲートを高速動作させるのに本
発明は極めて有効である。
NMOS5がオンとなる。PMOS6,NMOS5を通し第１の電位例え
ば＋5V電源から電流がNPN8のベースに流れ込みNPN8がオ
ンし出力２は高レベルから低レベルに高速にスイッチす
る。尚NMOS6のゲートは電源電圧（高レベレ）に接続さ
れており、常にオンしているため、第１の電位から接地
電位へ貫通電流が流れるが入力１に入力する信号周波数
が高い、例えば10MHz以上の場合は定常に流れる貫通電
流による電力増加はほとんど問題にならない。一方入力
１にはNMOS5のみが接続されており、入力容量を従来回
路より大幅に低減できる。この効果は多入力ゲートにな
る程顕著であり、多入力ゲートを高速動作させるのに本
発明は極めて有効である。
尚NMOS6はNMOS5がオンのときNMOS6へ電流があまり流れ
ずNPN8のベースへ電流が効果的に供給でき、一方、NMOS
5がオフのときNPN8のベース電荷がすばやく引き抜ける
ように設定することが必要である。従ってNMOS6のトラ
ンジスタチャンネル幅としてはNMOS5の1/5〜1/10に選ぶ
とよい。またNMOS6を抵抗に変更することもできる。
ずNPN8のベースへ電流が効果的に供給でき、一方、NMOS
5がオフのときNPN8のベース電荷がすばやく引き抜ける
ように設定することが必要である。従ってNMOS6のトラ
ンジスタチャンネル幅としてはNMOS5の1/5〜1/10に選ぶ
とよい。またNMOS6を抵抗に変更することもできる。
第２図は本発明の第２の実施例を示す回路である。第２
図は３入力NORゲートの実施例である。PMOS3のゲートは
接地電位に接続されており、従来回路よりPMOSの入力容
量が大幅に低減でき、縦積みのPMOSゲートも無く、高速
動作が可能である。また素子数を低減でき、回路占有面
積も小さくなることは明らかである。
図は３入力NORゲートの実施例である。PMOS3のゲートは
接地電位に接続されており、従来回路よりPMOSの入力容
量が大幅に低減でき、縦積みのPMOSゲートも無く、高速
動作が可能である。また素子数を低減でき、回路占有面
積も小さくなることは明らかである。
第３図は本発明の第３の実施例を示す回路である。第３
図は３入力NANDゲートの実施例である。
図は３入力NANDゲートの実施例である。
以上説明したように本発明のインバータ回路を用いれば
入力容量を大幅に低減でき、かつ、動作速度の特に遅い
PMOS縦積回路を無くし、高速動作ができまた素子数を大
幅に減らせるのでメモリや論理LSIに適用した場合、特
にその効果が顕著である。
入力容量を大幅に低減でき、かつ、動作速度の特に遅い
PMOS縦積回路を無くし、高速動作ができまた素子数を大
幅に減らせるのでメモリや論理LSIに適用した場合、特
にその効果が顕著である。
第１図は本発明の第１の実施例を示すインバータ回路
図、第２図は本発明の第２の実施例を示す3NOR回路図、
第３図は本発明の第３の実施例を示す3NAND回路図、第
４図は従来例を示すインバータ回路図、第５図は従来例
を示す3NAND回路図、第６図は従来例を示す3NOR回路図
である。 １……入力端子、２……出力端子、3,3′,3″……Ｐチ
ャンネルMOSトランジスタ、4,4′,4″,5,5′,5″,6……
ＮチャンネルMOSトランジスタ、７……上部NPNトランジ
スタ、８……下部NPNトランジスタ、９……第一の電位,
Vcc電位、10……接地電位。
図、第２図は本発明の第２の実施例を示す3NOR回路図、
第３図は本発明の第３の実施例を示す3NAND回路図、第
４図は従来例を示すインバータ回路図、第５図は従来例
を示す3NAND回路図、第６図は従来例を示す3NOR回路図
である。 １……入力端子、２……出力端子、3,3′,3″……Ｐチ
ャンネルMOSトランジスタ、4,4′,4″,5,5′,5″,6……
ＮチャンネルMOSトランジスタ、７……上部NPNトランジ
スタ、８……下部NPNトランジスタ、９……第一の電位,
Vcc電位、10……接地電位。
Claims (4)
- 【請求項１】一方導電型のコレクタが出力に、一方導電
型のエミッタが接地電位に接続されるバイポーラトラン
ジスタと、ドレインが前記出力に、ソースが第１の電位
に、ゲートが接地電位にそれぞれ接続され、他方導電型
のチャンネルを有する第１の電界効果トランジスタと、
ゲートに入力に、ソースが前記バイポーラトランジスタ
のベースに、ドレインが前記出力にそれぞれ接続され、
一方導電型のチャンネルを有する第２の電界効果トラン
ジスタと、ソースが前記接地電位に、ドレインが前記バ
イポーラトランジスタのベースと前記第２の電界効果ト
ランジスタのソースに、ゲートが前記第１の電位に接続
され、一方導電型のチャンネルを有する電界効果トラン
ジスタとを具備することを特徴とするインバータ回路。 - 【請求項２】前記一方導電型がｎ型、前記他方導電型が
ｐである請求項１項記載のインバータ回路。 - 【請求項３】一方導電型のコレクタが出力に、一方導電
型のエミッタが接地電位に接続されるバイポーラトラン
ジスタと、ドレインが前記出力に、ソースが第１の電位
に、ゲートが接地電位にそれぞれ接続され、他方導電型
のチャンネルを有する第１の電界効果トランジスタと、
ゲートに入力に、ソースが前記バイポーラトランジスタ
のベースに、ドレインが前記出力にそれぞれ接続され、
一方導電型のチャンネルを有する第２の電界効果トラン
ジスタと、前記第２の電界効果トランジスタのソース及
び前記バイポーラトランジスタのソースに一端が接続さ
れ、他端が前記接地電位に接続された抵抗とを具備する
ことを特徴とするインバータ回路。 - 【請求項４】前記一方導電型がｎ型、前記他方導電型が
ｐである請求項３項記載のインバータ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282711A JPH07120937B2 (ja) | 1988-11-08 | 1988-11-08 | インバータ回路 |
| US07/433,472 US4999517A (en) | 1988-11-08 | 1989-11-08 | Inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282711A JPH07120937B2 (ja) | 1988-11-08 | 1988-11-08 | インバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02128516A JPH02128516A (ja) | 1990-05-16 |
| JPH07120937B2 true JPH07120937B2 (ja) | 1995-12-20 |
Family
ID=17656054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63282711A Expired - Fee Related JPH07120937B2 (ja) | 1988-11-08 | 1988-11-08 | インバータ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4999517A (ja) |
| JP (1) | JPH07120937B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03158018A (ja) * | 1989-11-15 | 1991-07-08 | Nec Corp | 入力回路 |
| KR950006352B1 (ko) * | 1992-12-31 | 1995-06-14 | 삼성전자주식회사 | 정류성 전송 게이트와 그 응용회로 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925423A (ja) * | 1982-08-04 | 1984-02-09 | Hitachi Ltd | 半導体装置 |
| JPS5979641A (ja) * | 1982-10-29 | 1984-05-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0693626B2 (ja) * | 1983-07-25 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS625722A (ja) * | 1985-07-01 | 1987-01-12 | Toshiba Corp | インバ−タ回路 |
| JPH0611111B2 (ja) * | 1987-03-27 | 1994-02-09 | 株式会社東芝 | ＢｉＭＯＳ論理回路 |
| EP0304035B1 (en) * | 1987-08-17 | 1993-02-10 | Nec Corporation | Bi-mos circuit capable of high speed operation with low power consumption |
| JPS6468021A (en) * | 1987-09-08 | 1989-03-14 | Mitsubishi Electric Corp | Logic circuit |
| JP2593894B2 (ja) * | 1987-11-16 | 1997-03-26 | 富士通株式会社 | 半導体記憶装置 |
-
1988
- 1988-11-08 JP JP63282711A patent/JPH07120937B2/ja not_active Expired - Fee Related
-
1989
- 1989-11-08 US US07/433,472 patent/US4999517A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02128516A (ja) | 1990-05-16 |
| US4999517A (en) | 1991-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |