JP3171518B2 - Ｂｉｍｏｓ回路 - Google Patents
Ｂｉｍｏｓ回路Info
- Publication number
- JP3171518B2 JP3171518B2 JP29696693A JP29696693A JP3171518B2 JP 3171518 B2 JP3171518 B2 JP 3171518B2 JP 29696693 A JP29696693 A JP 29696693A JP 29696693 A JP29696693 A JP 29696693A JP 3171518 B2 JP3171518 B2 JP 3171518B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- transistor
- channel mos
- node
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
とＭＯＳトランジスタとを備えているＢＩＭＯＳ回路に
関する。
とＭＯＳトランジスタとを備えているＢＩＭＯＳ回路に
関する。
【０００２】
【従来の技術】一般にバイポーラトランジスタとＭＯＳ
トランジスタとを備えているＢＩＭＯＳ回路は、バイポ
ーラトランジスタによる高い負荷駆動能力と、ＭＯＳト
ランジスタをＣＭＯＳ構成にすることによる低消費電力
性と、ＭＯＳトランジスタによる高集積性とを有してお
り、これにより消費電力が少なくて動作速度の速いＬＳ
Ｉを低コストで実現することができ、ＤＲＡＭやＳＲＡ
ＭなどのメモリＬＳＩ、ゲートアレイなどの論理ＬＳＩ
に幅広く用いられている。
トランジスタとを備えているＢＩＭＯＳ回路は、バイポ
ーラトランジスタによる高い負荷駆動能力と、ＭＯＳト
ランジスタをＣＭＯＳ構成にすることによる低消費電力
性と、ＭＯＳトランジスタによる高集積性とを有してお
り、これにより消費電力が少なくて動作速度の速いＬＳ
Ｉを低コストで実現することができ、ＤＲＡＭやＳＲＡ
ＭなどのメモリＬＳＩ、ゲートアレイなどの論理ＬＳＩ
に幅広く用いられている。
【０００３】このようなＢＩＭＯＳ回路の従来の構成を
図６に示すインバータ回路を例にとって説明する。この
インバータ回路はＰチャネルＭＯＳトランジスタＭ１
と、ＮチャネルＭＯＳトランジスタＭ２と、ＮＰＮ型の
バイポーラトランジスタＱ１と、ＮチャネルＭＯＳトラ
ンジスタＭ３とを備えている。
図６に示すインバータ回路を例にとって説明する。この
インバータ回路はＰチャネルＭＯＳトランジスタＭ１
と、ＮチャネルＭＯＳトランジスタＭ２と、ＮＰＮ型の
バイポーラトランジスタＱ１と、ＮチャネルＭＯＳトラ
ンジスタＭ３とを備えている。
【０００４】トランジスタＭ１とＭ２はＣＭＯＳインバ
ータを形成しており、各々のゲートに入力端子ＶINが接
続され、トランジスタＭ１のソースに駆動電源ＶCCが接
続され、トランジスタＭ２のソースに接地電源ＶSSが接
続されている。そして、トランジスタＭ１とＭ２のドレ
インはノードＮA において共通接続され、このノードＮ
A はトランジスタＱ１のベースに接続されている。
ータを形成しており、各々のゲートに入力端子ＶINが接
続され、トランジスタＭ１のソースに駆動電源ＶCCが接
続され、トランジスタＭ２のソースに接地電源ＶSSが接
続されている。そして、トランジスタＭ１とＭ２のドレ
インはノードＮA において共通接続され、このノードＮ
A はトランジスタＱ１のベースに接続されている。
【０００５】一方、トランジスタＱ１のコレクタは駆動
電源ＶCCに接続され、エミッタは出力端子Ｖout に接続
されている。又トランジスタＭ３のソ−スは接地電源Ｖ
ssに、ゲ−トは入力端子ＶINに、ドレインは出力端子Ｖ
out に各々接続されている。
電源ＶCCに接続され、エミッタは出力端子Ｖout に接続
されている。又トランジスタＭ３のソ−スは接地電源Ｖ
ssに、ゲ−トは入力端子ＶINに、ドレインは出力端子Ｖ
out に各々接続されている。
【０００６】このように構成されたインバータ回路にお
いては、出力端子Ｖout に接続される配線や次段のゲー
トの入力容量などの負荷容量（図示せず）を充電する場
合はトランジスタＭ１とトランジスタＱ１を用い、上記
負荷容量を放電するのにトランジスタＭ３を用いてい
る。以下、これについて説明する。
いては、出力端子Ｖout に接続される配線や次段のゲー
トの入力容量などの負荷容量（図示せず）を充電する場
合はトランジスタＭ１とトランジスタＱ１を用い、上記
負荷容量を放電するのにトランジスタＭ３を用いてい
る。以下、これについて説明する。
【０００７】入力端子ＶINの電位がロウレベル（接地電
位ＶSSレベル、例えば零Ｖ）になると、ＰチャネルＭＯ
ＳトランジスタＭ１が導通し、ＮチャネルＭＯＳトラン
ジスタＭ２およびＭ３が非導通となる。この結果ノード
ＮA の電位は電源電圧ＶCCに充電されるため、バイポー
ラトランジスタＱ１のベース電位も上昇し、ベース・エ
ミッタ間電位がバイポーラトランジスタＱ１の順方向立
上り電圧ＶF （約０．７Ｖ）を超えると、バイポーラト
ランジスタＱ１が導通し、コレクタからエミッタに電流
が流れる。このときトランジスタＭ３は非導通であるた
め、出力端子Ｖout に接続されている負荷容量は充電さ
れる。出力端子Ｖout の電位がＶCC−ＶF よりも高くな
ると、バイポーラトランジスタＱ１のベース・エミッタ
間電圧はＶF よりも小さくなるため、バイポーラトラン
ジスタＱ１は非導通となる。
位ＶSSレベル、例えば零Ｖ）になると、ＰチャネルＭＯ
ＳトランジスタＭ１が導通し、ＮチャネルＭＯＳトラン
ジスタＭ２およびＭ３が非導通となる。この結果ノード
ＮA の電位は電源電圧ＶCCに充電されるため、バイポー
ラトランジスタＱ１のベース電位も上昇し、ベース・エ
ミッタ間電位がバイポーラトランジスタＱ１の順方向立
上り電圧ＶF （約０．７Ｖ）を超えると、バイポーラト
ランジスタＱ１が導通し、コレクタからエミッタに電流
が流れる。このときトランジスタＭ３は非導通であるた
め、出力端子Ｖout に接続されている負荷容量は充電さ
れる。出力端子Ｖout の電位がＶCC−ＶF よりも高くな
ると、バイポーラトランジスタＱ１のベース・エミッタ
間電圧はＶF よりも小さくなるため、バイポーラトラン
ジスタＱ１は非導通となる。
【０００８】一方、入力端子ＶINがハイレベル（ＶCC−
ＶF ）になると、ＰチャネルＭＯＳトランジスタＭ１は
非導通となり、ＮチャネルＭＯＳトランジスタＭ２およ
びＭ３は導通するので、ノードＮA の電位は零Ｖにな
る。この結果、バイポーラトランジスタＱ１は非導通と
なる。しかし、このとき、トランジスタＭ３は導通して
いるので、出力端子Ｖout に接続されている負荷容量は
放電され、その電位は零Ｖになる。
ＶF ）になると、ＰチャネルＭＯＳトランジスタＭ１は
非導通となり、ＮチャネルＭＯＳトランジスタＭ２およ
びＭ３は導通するので、ノードＮA の電位は零Ｖにな
る。この結果、バイポーラトランジスタＱ１は非導通と
なる。しかし、このとき、トランジスタＭ３は導通して
いるので、出力端子Ｖout に接続されている負荷容量は
放電され、その電位は零Ｖになる。
【０００９】ところで、図６に示すインバータ回路の上
述の動作は、ＰチャネルＭＯＳトランジスタのしきい値
電圧ＶTPの絶対値｜ＶTP｜がバイポーラトランジスタＱ
１の順方向立上り電圧ＶF よりも大きい場合を前提とし
ていた。一般にＭＯＳトランジスタが微細化されると、
耐圧が低下するため、駆動電源電圧も低くする必要があ
る。例えば、ＭＯＳトランジスタのゲート長が０．３５
μｍでは駆動電源電圧が３．３Ｖ、ゲート長が０．２５
μｍでは２．５Ｖ、ゲート長が０．１５μｍでは１．５
Ｖ程度となることが予想される。したがって、これに伴
い、しきい値電圧の絶対値を下げる必要がある。ＭＯＳ
トランジスタのしきい値電圧はイオン注入によって容易
に調整することができるが、バイポーラトランジスタの
順方向立上り電圧ＶF はＰＮ接合の障壁によって決定さ
れるため、その調整は容易ではない。したがって微細な
トランジスタを用いたＢＩＭＯＳ回路においてはＭＯＳ
トランジスタのしきい値電圧の絶対値がバイポーラトラ
ンジスタの順方向立上り電圧よりも小さくなる可能性が
あることになる。
述の動作は、ＰチャネルＭＯＳトランジスタのしきい値
電圧ＶTPの絶対値｜ＶTP｜がバイポーラトランジスタＱ
１の順方向立上り電圧ＶF よりも大きい場合を前提とし
ていた。一般にＭＯＳトランジスタが微細化されると、
耐圧が低下するため、駆動電源電圧も低くする必要があ
る。例えば、ＭＯＳトランジスタのゲート長が０．３５
μｍでは駆動電源電圧が３．３Ｖ、ゲート長が０．２５
μｍでは２．５Ｖ、ゲート長が０．１５μｍでは１．５
Ｖ程度となることが予想される。したがって、これに伴
い、しきい値電圧の絶対値を下げる必要がある。ＭＯＳ
トランジスタのしきい値電圧はイオン注入によって容易
に調整することができるが、バイポーラトランジスタの
順方向立上り電圧ＶF はＰＮ接合の障壁によって決定さ
れるため、その調整は容易ではない。したがって微細な
トランジスタを用いたＢＩＭＯＳ回路においてはＭＯＳ
トランジスタのしきい値電圧の絶対値がバイポーラトラ
ンジスタの順方向立上り電圧よりも小さくなる可能性が
あることになる。
【００１０】図６に示すインバータ回路において、ＭＯ
ＳトランジスタＭ１のしきい値電圧の絶対値｜ＶTP｜が
バイポーラトランジスタＱ１の順方向立上り電圧ＶF よ
りも小さい場合の動作波形を図７に示す。ここで入力端
子ＶINの信号の振幅をＶCC−ＶF としているのは、出力
の振幅ＶCC−ＶF であるＢＩＭＯＳのインバータ回路を
縦続接続した場合を想定しているからである。
ＳトランジスタＭ１のしきい値電圧の絶対値｜ＶTP｜が
バイポーラトランジスタＱ１の順方向立上り電圧ＶF よ
りも小さい場合の動作波形を図７に示す。ここで入力端
子ＶINの信号の振幅をＶCC−ＶF としているのは、出力
の振幅ＶCC−ＶF であるＢＩＭＯＳのインバータ回路を
縦続接続した場合を想定しているからである。
【００１１】今、入力電位ＶINが零ＶからＶCC−ＶF に
変化した場合を考える。上記に述べたように｜ＶTP｜が
ＶF より大きい場合、ノードＮA の電位はＶCCから零Ｖ
になり、出力端子Ｖout の電位もＶCC−ＶF から零Ｖに
なる。ところが、｜ＶTP｜がＶF より小さいと、入力端
子ＶINの電位がＶCC−ＶF のときＭＯＳトランジスタＭ
１は非導通とならない。このときＭＯＳトランジスタＭ
２も導通しているため、ＭＯＳトランジスタＭ１のソー
ス（電位ＶCC）からＭＯＳトランジスタＭ２のソース
（電位零Ｖ）に貫通電流が流れる。また、この貫通電流
によってノードＮA の電位が零Ｖより高くなる。この時
のノードＮA の電位は図７に示すＶ１のレベルとなる。
この電位Ｖ１がＶF よりも大きくなると、バイポーラト
ランジスタＱ１は導通する。このとき、ＭＯＳトランジ
スタＭ３も導通しているため、バイポーラトランジスタ
Ｑ１のコレクタ（電位ＶCC）からＭＯＳトランジスタＭ
３のソース（電位零Ｖ）に貫通電流が流れ、これにより
出力端子Ｖout の電位は零Ｖにならない（図７の期間Ｔ
１参照）。
変化した場合を考える。上記に述べたように｜ＶTP｜が
ＶF より大きい場合、ノードＮA の電位はＶCCから零Ｖ
になり、出力端子Ｖout の電位もＶCC−ＶF から零Ｖに
なる。ところが、｜ＶTP｜がＶF より小さいと、入力端
子ＶINの電位がＶCC−ＶF のときＭＯＳトランジスタＭ
１は非導通とならない。このときＭＯＳトランジスタＭ
２も導通しているため、ＭＯＳトランジスタＭ１のソー
ス（電位ＶCC）からＭＯＳトランジスタＭ２のソース
（電位零Ｖ）に貫通電流が流れる。また、この貫通電流
によってノードＮA の電位が零Ｖより高くなる。この時
のノードＮA の電位は図７に示すＶ１のレベルとなる。
この電位Ｖ１がＶF よりも大きくなると、バイポーラト
ランジスタＱ１は導通する。このとき、ＭＯＳトランジ
スタＭ３も導通しているため、バイポーラトランジスタ
Ｑ１のコレクタ（電位ＶCC）からＭＯＳトランジスタＭ
３のソース（電位零Ｖ）に貫通電流が流れ、これにより
出力端子Ｖout の電位は零Ｖにならない（図７の期間Ｔ
１参照）。
【００１２】
【発明が解決しようとする課題】上述のように、従来の
ＢＩＭＯＳ型のインバータ回路において、ＰチャネルＭ
ＯＳトランジスタＭ１のしきい値電圧の絶対値がバイポ
ーラトランジスタＱ１の順方向立上り電圧より小さい
と、貫通電流による消費電流の増大や各ノードが中間電
位になることによる回路の誤動作といった信頼性の問題
がある。また、このような問題を起きないようにするた
めにＰチャネルＭＯＳトランジスタＭ１のしきい値電圧
の絶対値を大きくすると、ＭＯＳトランジスタの駆動能
力が低下するため、動作速度が遅くなるという問題があ
る。
ＢＩＭＯＳ型のインバータ回路において、ＰチャネルＭ
ＯＳトランジスタＭ１のしきい値電圧の絶対値がバイポ
ーラトランジスタＱ１の順方向立上り電圧より小さい
と、貫通電流による消費電流の増大や各ノードが中間電
位になることによる回路の誤動作といった信頼性の問題
がある。また、このような問題を起きないようにするた
めにＰチャネルＭＯＳトランジスタＭ１のしきい値電圧
の絶対値を大きくすると、ＭＯＳトランジスタの駆動能
力が低下するため、動作速度が遅くなるという問題があ
る。
【００１３】本発明は上記事情を考慮してなされたので
あって、バイポーラトランジスタを駆動するＭＯＳトラ
ンジスタのしきい値電圧の絶対値がバイポーラトランジ
スタの順方向立上り電圧よりも小さい場合でも貫通電流
が生じるのを可及的に防止することのできるＢＩＭＯＳ
回路を提供することを目的とする。
あって、バイポーラトランジスタを駆動するＭＯＳトラ
ンジスタのしきい値電圧の絶対値がバイポーラトランジ
スタの順方向立上り電圧よりも小さい場合でも貫通電流
が生じるのを可及的に防止することのできるＢＩＭＯＳ
回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明によるＢＩＭＯＳ
回路は、ソースが入力端子に接続され、ゲートが駆動電
源に接続された第１のＮチャネルＭＯＳトランジスタ
と、ソースが駆動電源に接続され、ゲートが第１のノー
ドを介して第１のＮチャネルＭＯＳトランジスタのドレ
インに接続された第１のＰチャネルＭＯＳトランジスタ
と、ソースが接地電源に接続され、ドレインが第２のノ
ードを介して第１のＰチャネルＭＯＳトランジスタのド
レインに接続された第２のＮチャネルＭＯＳトランジス
タと、コレクタが駆動電源に接続され、ベースが第２の
ノードに接続され、エミッタが出力端子に接続されたＮ
ＰＮ型のバイポーラトランジスタと、ソースが接地電源
に接続され、ドレインが出力端子に接続された第３のＮ
チャネルＭＯＳトランジスタと、ソースが駆動電源に接
続され、ゲートが出力端子に接続され、ドレインが第１
のノードに接続された第２のＰチャネルＭＯＳトランジ
スタと、を備え、第２のＮチャネルＭＯＳトランジスタ
のゲートは入力端子または第１のノードのいずれかに接
続され、第３のＮチャネルＭＯＳトランジスタのゲート
は入力端子または第１のノードのいずれかに接続されて
いることを特徴とする。
回路は、ソースが入力端子に接続され、ゲートが駆動電
源に接続された第１のＮチャネルＭＯＳトランジスタ
と、ソースが駆動電源に接続され、ゲートが第１のノー
ドを介して第１のＮチャネルＭＯＳトランジスタのドレ
インに接続された第１のＰチャネルＭＯＳトランジスタ
と、ソースが接地電源に接続され、ドレインが第２のノ
ードを介して第１のＰチャネルＭＯＳトランジスタのド
レインに接続された第２のＮチャネルＭＯＳトランジス
タと、コレクタが駆動電源に接続され、ベースが第２の
ノードに接続され、エミッタが出力端子に接続されたＮ
ＰＮ型のバイポーラトランジスタと、ソースが接地電源
に接続され、ドレインが出力端子に接続された第３のＮ
チャネルＭＯＳトランジスタと、ソースが駆動電源に接
続され、ゲートが出力端子に接続され、ドレインが第１
のノードに接続された第２のＰチャネルＭＯＳトランジ
スタと、を備え、第２のＮチャネルＭＯＳトランジスタ
のゲートは入力端子または第１のノードのいずれかに接
続され、第３のＮチャネルＭＯＳトランジスタのゲート
は入力端子または第１のノードのいずれかに接続されて
いることを特徴とする。
【００１５】
【作用】このように構成された本発明のＢＩＭＯＳ回路
によれば、バイポーラトランジスタを駆動する第１のＰ
チャネルＭＯＳトランジスタのゲートと入力端子との間
にトランスファゲートとなる第１のＮチャネルＭＯＳト
ランジスタが設けられているとともに入力端子の電位が
ＶCC−ＶF となった場合、すなわち、出力端子が０Ｖと
なった場合に第１のノードすなわち第１のＰチャネルＭ
ＯＳトランジスタのゲートがＶCCとなるようにする第２
のＰチャネルＭＯＳトランジスタが設けられている。こ
れにより、第１のＰチャネルＭＯＳトランジスタのしき
い値電圧の絶対値がバイポーラトランジスタの順方向立
上り電圧よりも低い場合でも第１のＰチャネルＭＯＳト
ランジスタのソースから第２のＮチャネルＭＯＳトラン
ジスタのソースへ貫通電流が流れることを防止すること
ができる。
によれば、バイポーラトランジスタを駆動する第１のＰ
チャネルＭＯＳトランジスタのゲートと入力端子との間
にトランスファゲートとなる第１のＮチャネルＭＯＳト
ランジスタが設けられているとともに入力端子の電位が
ＶCC−ＶF となった場合、すなわち、出力端子が０Ｖと
なった場合に第１のノードすなわち第１のＰチャネルＭ
ＯＳトランジスタのゲートがＶCCとなるようにする第２
のＰチャネルＭＯＳトランジスタが設けられている。こ
れにより、第１のＰチャネルＭＯＳトランジスタのしき
い値電圧の絶対値がバイポーラトランジスタの順方向立
上り電圧よりも低い場合でも第１のＰチャネルＭＯＳト
ランジスタのソースから第２のＮチャネルＭＯＳトラン
ジスタのソースへ貫通電流が流れることを防止すること
ができる。
【００１６】
【実施例】本発明によるＢＩＭＯＳ回路の第１の実施例
の構成を図１に示す。この実施例のＢＩＭＯＳ回路はイ
ンバータであって、図６に示す従来のインバータ回路に
おいて、ＮチャネルＭＯＳトランジスタＭ４と、Ｐチャ
ネルＭＯＳトランジスタＭ５とを新たに設けたものであ
る。ＮチャネルＭＯＳトランジスタＭ４のソースは入力
端子ＶINに接続され、ゲートは駆動電源ＶCCに接続さ
れ、ドレインはノードＮB を介してＰチャネルＭＯＳト
ランジスタＭ１のゲートに接続されている。又、Ｐチャ
ネルＭＯＳトランジスタＭ５のソースは駆動電源ＶCCに
接続され、ゲートは出力端子Ｖout に接続され、ドレイ
ンはノードＮB に接続されている。
の構成を図１に示す。この実施例のＢＩＭＯＳ回路はイ
ンバータであって、図６に示す従来のインバータ回路に
おいて、ＮチャネルＭＯＳトランジスタＭ４と、Ｐチャ
ネルＭＯＳトランジスタＭ５とを新たに設けたものであ
る。ＮチャネルＭＯＳトランジスタＭ４のソースは入力
端子ＶINに接続され、ゲートは駆動電源ＶCCに接続さ
れ、ドレインはノードＮB を介してＰチャネルＭＯＳト
ランジスタＭ１のゲートに接続されている。又、Ｐチャ
ネルＭＯＳトランジスタＭ５のソースは駆動電源ＶCCに
接続され、ゲートは出力端子Ｖout に接続され、ドレイ
ンはノードＮB に接続されている。
【００１７】次に上記第１の実施例の動作を図２に示す
動作波形を参照して説明する。入力端子ＶINの電位がロ
ウレベル（＝０Ｖ）のとき、ＭＯＳトランジシスタＭ４
は導通し、ノードＮB の電位は入力端子ＶINの電位に等
しくなって０Ｖとなる（図２の時刻ｔ１参照）。この結
果ＭＯＳトランジスタＭ１は導通し、ＭＯＳトランジス
タＭ２は非導通となるため、ノードＮA の電位は駆動電
源電位ＶCCとなり（図２の時刻ｔ１参照）、これにより
バイポーラトランジスタＱ１は導通する。一方このとき
ＭＯＳトランジスタＭ３は非導通であるので出力端子Ｖ
out の電位はＶCC−ＶF まで充電される（ここでＶF は
バイポーラトランジタの順方向立上り電圧である）。
又、ＭＯＳトランジスタＭ５のゲートは出力端子Ｖout
に接続されているため、このトランジスタＭ５のしきい
値電圧の絶対値がＶF 以上であれば、トランジスタＭ５
は非導通となる。
動作波形を参照して説明する。入力端子ＶINの電位がロ
ウレベル（＝０Ｖ）のとき、ＭＯＳトランジシスタＭ４
は導通し、ノードＮB の電位は入力端子ＶINの電位に等
しくなって０Ｖとなる（図２の時刻ｔ１参照）。この結
果ＭＯＳトランジスタＭ１は導通し、ＭＯＳトランジス
タＭ２は非導通となるため、ノードＮA の電位は駆動電
源電位ＶCCとなり（図２の時刻ｔ１参照）、これにより
バイポーラトランジスタＱ１は導通する。一方このとき
ＭＯＳトランジスタＭ３は非導通であるので出力端子Ｖ
out の電位はＶCC−ＶF まで充電される（ここでＶF は
バイポーラトランジタの順方向立上り電圧である）。
又、ＭＯＳトランジスタＭ５のゲートは出力端子Ｖout
に接続されているため、このトランジスタＭ５のしきい
値電圧の絶対値がＶF 以上であれば、トランジスタＭ５
は非導通となる。
【００１８】次に入力端子ＶINがロウレベルからハイレ
ベル（＝ＶCC−ＶF ）に変化した場合を考える。今ＭＯ
ＳトランジスタＭ４のしきい値電圧をＶTNとするとノー
ドＮB の電位はＶTN≧ＶF のときにＶCC−ＶTNに、ＶTN
≦ＶF のときＶCC−ＶF になる。いずれにしもてＭＯＳ
トランジスタＭ２は導通するため、ノードＮA の電位は
下がり、バイポーラトランジスタＱ１は非導通になる。
一方、ＭＯＳトランジスタＭ３は導通するため、出力は
０Ｖになる。そうするとＭＯＳトランジスタＭ５が導通
し、ノードＮB の電位はＶCCになり、ＭＯＳトランジス
タＭ１は非導通となる（図２の時刻ｔ２参照）。
ベル（＝ＶCC−ＶF ）に変化した場合を考える。今ＭＯ
ＳトランジスタＭ４のしきい値電圧をＶTNとするとノー
ドＮB の電位はＶTN≧ＶF のときにＶCC−ＶTNに、ＶTN
≦ＶF のときＶCC−ＶF になる。いずれにしもてＭＯＳ
トランジスタＭ２は導通するため、ノードＮA の電位は
下がり、バイポーラトランジスタＱ１は非導通になる。
一方、ＭＯＳトランジスタＭ３は導通するため、出力は
０Ｖになる。そうするとＭＯＳトランジスタＭ５が導通
し、ノードＮB の電位はＶCCになり、ＭＯＳトランジス
タＭ１は非導通となる（図２の時刻ｔ２参照）。
【００１９】以上説明したように入力端子ＶINの電位が
ＶCC−ＶF のとき、ノードＮB の電位は最終的にＶCCと
なるため、ＭＯＳトランジスタＭ１はそのしきい値電圧
の絶対値がＶF より小さくても非導通のままであり、Ｍ
ＯＳトランジスタＭ１のソースからＭＯＳトランジスタ
Ｍ２のソースに貫通電流は流れない。したがってノード
ＮA の電位は０Ｖになり、バイポーラトランジスタＱ１
のコレクタからＭＯＳトランジスタＭ３のソースに貫通
電流は流れない。又、ＭＯＳトランジスタＭ１のしきい
値電圧の絶対値を他のＭＯＳトランジスタのしきい値電
圧の絶対値より小さくすることができるため、駆動能力
を高くすることが可能となり、高速な動作を行うことが
できる。
ＶCC−ＶF のとき、ノードＮB の電位は最終的にＶCCと
なるため、ＭＯＳトランジスタＭ１はそのしきい値電圧
の絶対値がＶF より小さくても非導通のままであり、Ｍ
ＯＳトランジスタＭ１のソースからＭＯＳトランジスタ
Ｍ２のソースに貫通電流は流れない。したがってノード
ＮA の電位は０Ｖになり、バイポーラトランジスタＱ１
のコレクタからＭＯＳトランジスタＭ３のソースに貫通
電流は流れない。又、ＭＯＳトランジスタＭ１のしきい
値電圧の絶対値を他のＭＯＳトランジスタのしきい値電
圧の絶対値より小さくすることができるため、駆動能力
を高くすることが可能となり、高速な動作を行うことが
できる。
【００２０】次に本発明によるＢＩＭＯＳ回路の第２の
実施例の構成を図３に示す。この実施例のＢＩＭＯＳ回
路は図１に示す第１の実施例のＢＩＭＯＳ回路におい
て、ＮチャネルＭＯＳトランジスタＭ２のゲートを入力
端子ＶINに接続する代わりにノードＮB に接続したもの
である。この第２の実施例も第１の実施例と同様の動作
を行うので第１の実施例と同様の効果を有することは云
うまでもない。
実施例の構成を図３に示す。この実施例のＢＩＭＯＳ回
路は図１に示す第１の実施例のＢＩＭＯＳ回路におい
て、ＮチャネルＭＯＳトランジスタＭ２のゲートを入力
端子ＶINに接続する代わりにノードＮB に接続したもの
である。この第２の実施例も第１の実施例と同様の動作
を行うので第１の実施例と同様の効果を有することは云
うまでもない。
【００２１】次に本発明によるＢＩＭＯＳ回路の第３の
実施例の構成を図４に示す。この実施例のＢＩＭＯＳ回
路は図１に示す第１の実施例のＢＩＭＯＳ回路におい
て、出力端子Ｖout の電位を放電するためのＮャネルＭ
ＯＳトランジスタＭ３のゲートを入力端子ＶINに接続す
る代わりにノードＮB に接続したものである。この第３
の実施例も第１の実施例と同様の動作を行うので第１の
実施例と同様の効果を有することは云うまでもない。
実施例の構成を図４に示す。この実施例のＢＩＭＯＳ回
路は図１に示す第１の実施例のＢＩＭＯＳ回路におい
て、出力端子Ｖout の電位を放電するためのＮャネルＭ
ＯＳトランジスタＭ３のゲートを入力端子ＶINに接続す
る代わりにノードＮB に接続したものである。この第３
の実施例も第１の実施例と同様の動作を行うので第１の
実施例と同様の効果を有することは云うまでもない。
【００２２】次に本発明によるＢＩＭＯＳ回路の第４の
実施例の構成を図５に示す。この第４の実施例のＢＩＭ
ＯＳ回路は図２に示す第２の実施例のＢＩＭＯＳ回路に
おいて、ＮチャネルＭＯＳトランジスタＭ３のゲートを
入力端子ＶINに接続する代わりにノードＮB に接続した
ものである。この第４の実施例も第２の実施例と同様の
動作を行うので第２の実施例と同様の効果を有すること
は云うまでもない。
実施例の構成を図５に示す。この第４の実施例のＢＩＭ
ＯＳ回路は図２に示す第２の実施例のＢＩＭＯＳ回路に
おいて、ＮチャネルＭＯＳトランジスタＭ３のゲートを
入力端子ＶINに接続する代わりにノードＮB に接続した
ものである。この第４の実施例も第２の実施例と同様の
動作を行うので第２の実施例と同様の効果を有すること
は云うまでもない。
【００２３】
【発明の効果】以上述べたように本発明によれば、バイ
ポーラトランジスタのしきい値電圧の絶対値が、バイポ
ーラトランジスタの順方向立上り電圧よりも小さい場合
でも貫通電流が生じるのを可及的に防止することができ
る。
ポーラトランジスタのしきい値電圧の絶対値が、バイポ
ーラトランジスタの順方向立上り電圧よりも小さい場合
でも貫通電流が生じるのを可及的に防止することができ
る。
【図１】本発明の第１の実施例の構成を示す回路図。
【図２】第１の実施例の回路の動作を示す波形図。
【図３】本発明の第２の実施例の構成を示す回路図。
【図４】本発明の第３の実施例の構成を示す回路図。
【図５】本発明の第４の実施例の構成を示す回路図。
【図６】従来のＢＩＭＯＳ回路の構成を示す回路図。
【図７】従来のＢＩＭＯＳ回路の動作を示す波形図。
Ｍ１ ＰチャネルＭＯＳトランジスタ Ｍ２ ＮチャネルＭＯＳトランジスタ Ｍ３ ＮチャネルＭＯＳトランジスタ Ｍ４ ＮチャネルＭＯＳトランジスタ Ｍ５ ＰチャネルＭＯＳトランジスタ ＮA ノード ＮB ノード ＶIN 入力端子 Ｖout 出力端子 Ｑ１ バイポーラトランジスタ
Claims (1)
- 【請求項１】ソースが入力端子に接続され、ゲートが駆
動電源に接続された第１のＮチャネルＭＯＳトランジス
タと、ソースが駆動電源に接続され、ゲートが第１のノ
ードを介して前記第１のＮチャネルＭＯＳトランジスタ
のドレインに接続された第１のＰチャネルＭＯＳトラン
ジスタと、ソースが接地電源に接続され、ドレインが第
２のノードを介して前記第１のＰチャネルＭＯＳトラン
ジスタのドレインに接続された第２のＮチャネルＭＯＳ
トランジスタと、コレクタが駆動電源に接続され、ベー
スが前記第２のノードに接続され、エミッタが出力端子
に接続されたＮＰＮ型のバイポーラトランジスタと、ソ
ースが接地電源に接続され、ドレインが前記出力端子に
接続された第３のＮチャネルＭＯＳトランジスタと、ソ
ースが駆動電源に接続され、ゲートが前記出力端子に接
続され、ドレインが前記第１のノードに接続された第２
のＰチャネルＭＯＳトランジスタと、を備え、 前記第２のＮチャネルＭＯＳトランジスタのゲートは前
記入力端子または前記第１のノードのいずれかに接続さ
れ、前記第３のＮチャネルＭＯＳトランジスタのゲート
は前記入力端子または前記第１のノードのいずれかに接
続されていることを特徴とするＢＩＭＯＳ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29696693A JP3171518B2 (ja) | 1993-11-26 | 1993-11-26 | Ｂｉｍｏｓ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29696693A JP3171518B2 (ja) | 1993-11-26 | 1993-11-26 | Ｂｉｍｏｓ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07154238A JPH07154238A (ja) | 1995-06-16 |
| JP3171518B2 true JP3171518B2 (ja) | 2001-05-28 |
Family
ID=17840510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29696693A Expired - Fee Related JP3171518B2 (ja) | 1993-11-26 | 1993-11-26 | Ｂｉｍｏｓ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3171518B2 (ja) |
-
1993
- 1993-11-26 JP JP29696693A patent/JP3171518B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07154238A (ja) | 1995-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4961011A (en) | BiMOS current mirror | |
| US5537059A (en) | Output circuit of semiconductor integrated circuit device | |
| KR920010819B1 (ko) | 레벨 변환 기능을 갖는 출력버퍼회로 | |
| JPH0611111B2 (ja) | ＢｉＭＯＳ論理回路 | |
| JPH0436606B2 (ja) | ||
| EP0307323B1 (en) | Bipolar-complementary metal oxide semiconductor inverter | |
| US5864245A (en) | Output circuit with overvoltage protection | |
| JP3652793B2 (ja) | 半導体装置の電圧変換回路 | |
| US5057713A (en) | Bipolar MOS logic circuit and semiconductor integrated circuit | |
| US5138195A (en) | Bi-CMOS logic circuit having full voltage swing and rapid turn-off | |
| EP0196616A2 (en) | Logic circuit | |
| JP3171518B2 (ja) | Ｂｉｍｏｓ回路 | |
| JP2788890B2 (ja) | レベルシフト回路 | |
| US5103119A (en) | Ttl-level bicmos driver | |
| US5077492A (en) | Bicmos circuitry having a combination cmos gate and a bipolar transistor | |
| US6329842B1 (en) | Output circuit for electronic devices | |
| JP2621248B2 (ja) | 半導体集積回路装置 | |
| JP2570492B2 (ja) | 半導体回路 | |
| JPH06105875B2 (ja) | 半導体集積論理回路 | |
| JP2672023B2 (ja) | 基板電圧発生回路 | |
| JPH0212867A (ja) | 半導体集積回路 | |
| JP3207305B2 (ja) | Ｂｉｍｏｓ回路 | |
| JP2728031B2 (ja) | バイポーラｃｍｉｓ型論理回路 | |
| JP3193218B2 (ja) | 半導体論理回路 | |
| JP2783108B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080323 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090323 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |