JPH02264519A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02264519A JPH02264519A JP1084848A JP8484889A JPH02264519A JP H02264519 A JPH02264519 A JP H02264519A JP 1084848 A JP1084848 A JP 1084848A JP 8484889 A JP8484889 A JP 8484889A JP H02264519 A JPH02264519 A JP H02264519A
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- transistor
- signal
- bipolar
- output circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000010586 diagram Methods 0.000 description 13
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 208000033584 type 1 vitamin D-dependent rickets Diseases 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタとＭＯＳトランジス
タとを組み合わせた出力回路を備えた半導体装置に関す
る。
タとを組み合わせた出力回路を備えた半導体装置に関す
る。
第７図に示す半導体装置の出力回路の最終段はｐＭＯＳ
）−ランジスタＭ、とｎＭＯＳトランジスタＭ、とから
なるインバータで構成されている。
）−ランジスタＭ、とｎＭＯＳトランジスタＭ、とから
なるインバータで構成されている。
通常同じ寸法、大きさのｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタを比較するとＰＭＯＳトランジスタの慄
動能力が低く、一般的にｐＭＯＳトランジスタの暉動能
力はｎＭＯＳトランジスタの１７２程度である。
Ｓトランジスタを比較するとＰＭＯＳトランジスタの慄
動能力が低く、一般的にｐＭＯＳトランジスタの暉動能
力はｎＭＯＳトランジスタの１７２程度である。
そのため、従来の出力回路ではｐＭ、ＯＳトランジスタ
とｎＭＯＳトランジスタの駆動能力をそろえるために、
ｐＭＯＳトランジスタの寸法を大きくしているため、出
力回路の面積が増大する。
とｎＭＯＳトランジスタの駆動能力をそろえるために、
ｐＭＯＳトランジスタの寸法を大きくしているため、出
力回路の面積が増大する。
前記問題点を解決するために、例えば特開昭６３−２３
３４９号公報に記載されているように寸法の大きなｐＭ
ＯＳ）−ランジスタをｎＭＯＳトランジスタで置き換え
ることにより面積増大をある程度抑える方法がとられて
いる。
３４９号公報に記載されているように寸法の大きなｐＭ
ＯＳ）−ランジスタをｎＭＯＳトランジスタで置き換え
ることにより面積増大をある程度抑える方法がとられて
いる。
第８図はバイポーラ型の出力回路であって、最終段はＰ
ＮＰトランジスタＱ２とＮＰＮトランジスタＱ３から構
成されている。
ＮＰトランジスタＱ２とＮＰＮトランジスタＱ３から構
成されている。
通常バイポーラ型の出力回路は、ＣＭＯ３型の出力回路
に対して面積的に小さくなるが、電流原動であるため、
出力回路での消費電力は増大してしまう。
に対して面積的に小さくなるが、電流原動であるため、
出力回路での消費電力は増大してしまう。
上記従来技術においては、出力回路の最終段にＣＭＯＳ
インバータを有しているので、動作速度を確保するため
には、どうしても面積が大きくなってしまうという問題
点がある。
インバータを有しているので、動作速度を確保するため
には、どうしても面積が大きくなってしまうという問題
点がある。
また、従来のバイポーラ半導体装置は、出力回路での面
積は小さくなるが、消費電力が増大してしまうという問
題点があった。
積は小さくなるが、消費電力が増大してしまうという問
題点があった。
本発明は、大面積を必要とせず、低消費電力で高速動作
可能な出力回路をもった半導体装置を提供することを目
的とする。
可能な出力回路をもった半導体装置を提供することを目
的とする。
上記目的は、半導体装置の出力回路を、ソースを接地し
たｎ Ｍ ＯＳ トランジスタとコレクタを電源に接続
したバイポーラトランジスタの直列回路を有し、ｎＭＯ
ｓトランジスタのドレインとバイポーラ１−ランジスタ
のエミッタとの接続部を出力とすることにより達成され
る。
たｎ Ｍ ＯＳ トランジスタとコレクタを電源に接続
したバイポーラトランジスタの直列回路を有し、ｎＭＯ
ｓトランジスタのドレインとバイポーラ１−ランジスタ
のエミッタとの接続部を出力とすることにより達成され
る。
ソースを接地したｎＭＯｓトランジスタのゲート端子に
入力パルスを印加すると同時に、この入力パルスを反転
したものを、コレクタを電源に接続したバイポーラＮＰ
Ｎトランジスタのベース端子に印加することで、ｎＭＯ
ＳトランジスタのトレインとバイポーラＮＰＮ Ｉ−ラ
ンジスタのエミッタとの接続部から反転増幅された出力
信号を得る。
入力パルスを印加すると同時に、この入力パルスを反転
したものを、コレクタを電源に接続したバイポーラＮＰ
Ｎトランジスタのベース端子に印加することで、ｎＭＯ
ＳトランジスタのトレインとバイポーラＮＰＮ Ｉ−ラ
ンジスタのエミッタとの接続部から反転増幅された出力
信号を得る。
入力パルスがハイレベル期間はｎＭＯ８ｌ〜ランジスタ
のゲート端子はハイレベルであるため、♀ＭＯＳトラン
ジスタはＯＮＬ、バイポーラＮＰＮトランジスタのベー
ス端子はローレベルであるため、バイポーラＮＰＮトラ
ンジスタがＯＦＦすることで出力はローレベルになる。
のゲート端子はハイレベルであるため、♀ＭＯＳトラン
ジスタはＯＮＬ、バイポーラＮＰＮトランジスタのベー
ス端子はローレベルであるため、バイポーラＮＰＮトラ
ンジスタがＯＦＦすることで出力はローレベルになる。
この場合、電流呼動であるバイポーラＮＰＮトランジス
タはＯＦＦであるため、ベース電流は流れない。
タはＯＦＦであるため、ベース電流は流れない。
ＯＳトランジスタはＯＦＦ Ｌ、 、バイポーラＮＰＮ
トランジスタはＯＮすることで、出力はハイレベルにな
る。この場合において、バイポーラＮＰＮトランジスタ
をＯＮさせるためのベース電流か必要であるが、ベース
に流れ込んだ電流はエミッタを介して出力されるため、
無、妖にはならない。
トランジスタはＯＮすることで、出力はハイレベルにな
る。この場合において、バイポーラＮＰＮトランジスタ
をＯＮさせるためのベース電流か必要であるが、ベース
に流れ込んだ電流はエミッタを介して出力されるため、
無、妖にはならない。
この様に、従来のＭＯＳ型出力回路において、専有面積
の大きなｐＭＯｓトランジスタをバイポーラＮＰＮ ト
ランジスタに置き換えることで、省電力の特徴を損うこ
となく出力回路の面積を縮小することができる。
の大きなｐＭＯｓトランジスタをバイポーラＮＰＮ ト
ランジスタに置き換えることで、省電力の特徴を損うこ
となく出力回路の面積を縮小することができる。
以下、本発明の実施例を図面を用いて説明する。
第１図は本発明による半導体装置の一実施例を示す回路
図であって、■１はインバータ、ＱｌはバイポーラＮＰ
Ｎトランジスタ、Ｍ□はｎＭＯＳトランジスタである。
図であって、■１はインバータ、ＱｌはバイポーラＮＰ
Ｎトランジスタ、Ｍ□はｎＭＯＳトランジスタである。
同図において、ソースを接地ＧＮＤしたＭｌのゲートに
入力信号工、を印加すると同時に、このを、コレクタを
′電源ＶＤＤに接続したＱ、のベースに印加し、Ｍ□の
ドレインと０１のエミッタとの接続点から反転増幅した
出力信号ＯＵＴを得る。
入力信号工、を印加すると同時に、このを、コレクタを
′電源ＶＤＤに接続したＱ、のベースに印加し、Ｍ□の
ドレインと０１のエミッタとの接続点から反転増幅した
出力信号ＯＵＴを得る。
入カイ３号工、がハイレベルの場合にはＭ、はＯＮし、
Ｑ□はＯＦＦであるため、出力信号○ｔＪ Ｔはローレ
ベルになる。この場合、電流屏動であるＱｌはＯＦＦで
あるため、ベース電流は流れない。
Ｑ□はＯＦＦであるため、出力信号○ｔＪ Ｔはローレ
ベルになる。この場合、電流屏動であるＱｌはＯＦＦで
あるため、ベース電流は流れない。
反対に入力信号工、がローレベルの場合には、Ｍ工はＯ
ＦＦし、ＱｌはＯＮすることで出力信号ＯＵＴはハイレ
ベルになる。この場合においてＱｌをＯＮさせるための
ベース電流が必要であるが、ベースに流れ込んだ電流は
エミッタを介して出力される。
ＦＦし、ＱｌはＯＮすることで出力信号ＯＵＴはハイレ
ベルになる。この場合においてＱｌをＯＮさせるための
ベース電流が必要であるが、ベースに流れ込んだ電流は
エミッタを介して出力される。
この様に入力信号■、がハイレベル、ローレベルいずれ
の場合においてもＧＮＤに流れ込む無駄な電流を必要と
せず、また従来大面積を必要としていたＰＭＯＳトラン
ジスタをバイポーラＮＰＮトランジスタに置き換えたこ
とで、効率の良い出力回路を小面積で実現できる。
の場合においてもＧＮＤに流れ込む無駄な電流を必要と
せず、また従来大面積を必要としていたＰＭＯＳトラン
ジスタをバイポーラＮＰＮトランジスタに置き換えたこ
とで、効率の良い出力回路を小面積で実現できる。
第２図は本発明の第２の実施例を示す回路図であって、
第１図の出力端子に高い容量性の負荷２０１を接続した
もので、特に出力回路の面積を小さくすることができ、
高速動作をさせることができる。
第１図の出力端子に高い容量性の負荷２０１を接続した
もので、特に出力回路の面積を小さくすることができ、
高速動作をさせることができる。
第３図は本発明の第３の実施例を示す回路図であって、
ＲユはＱ工のコレクタと電源ＶＤＤの間に挿入された保
護抵抗であり、その他の符号は第１図のものと同じもの
である。
ＲユはＱ工のコレクタと電源ＶＤＤの間に挿入された保
護抵抗であり、その他の符号は第１図のものと同じもの
である。
同図において、出力信号ＯＵＴがハイレベル時に、出力
端子がＧＮＤへ短絡した場合において、保護抵抗Ｒ□に
よりＱ、に流れ込む電流を制限し、Ｑ□の破損を防ぐこ
とができる。
端子がＧＮＤへ短絡した場合において、保護抵抗Ｒ□に
よりＱ、に流れ込む電流を制限し、Ｑ□の破損を防ぐこ
とができる。
第４図は本発明の第４の実施例を示す回路図であって、
Ｒ２はＱ工のベースとインバータエ、との間に挿入され
たベース電流制限用の抵抗であり、その他の符号は第３
図のものと同じものである。
Ｒ２はＱ工のベースとインバータエ、との間に挿入され
たベース電流制限用の抵抗であり、その他の符号は第３
図のものと同じものである。
同図において、抵抗Ｒ２の値を調整することにより、Ｑ
工の駆動能力をＭ□の駆動能力と一致させることができ
る。
工の駆動能力をＭ□の駆動能力と一致させることができ
る。
第５図は本発明の第５の実施例を示す回路図であって、
Ｍ２． Ｍ、は共にインバータＩ□の内部構成を表すＭ
ＯＳ）−ランジスタであり、その他の符号は第１図のも
のと同じものである。
Ｍ２． Ｍ、は共にインバータＩ□の内部構成を表すＭ
ＯＳ）−ランジスタであり、その他の符号は第１図のも
のと同じものである。
一般にＮＰＮトランジスタＱ工を用いた場合の出力回路
において、出力信号ＯＵＴのハイレベルはＱｌのベース
、エミッタの間の電圧降下により電源電圧ＶＤＤより低
くなる。
において、出力信号ＯＵＴのハイレベルはＱｌのベース
、エミッタの間の電圧降下により電源電圧ＶＤＤより低
くなる。
同図において、出力信号ＯＵＴのハイレベル電圧降下を
抑えるために、インバータ１１の電源電圧ＶＤＤＩをト
ランジスタＱ□に接続している電源電圧ＶＤＤより高い
電圧にし、出力信号ＯＵＴのハイレベル電圧降下をなく
したものである。
抑えるために、インバータ１１の電源電圧ＶＤＤＩをト
ランジスタＱ□に接続している電源電圧ＶＤＤより高い
電圧にし、出力信号ＯＵＴのハイレベル電圧降下をなく
したものである。
第６図は本発明の第６の実施例を示す回路図であって、
■□、工２．・・・工。はＣＭＯＳタイプのインバータ
、ＶＤＤ、ＶＤＤＩ、ＶＤＤ２．−ＶＤＤｎは各インバ
ータに供給する電源であり、各電圧の大きさはＶ Ｄ
Ｄ ｎ ＜ −＜ Ｖ Ｄ Ｄ ２ ＜ ＣＤ Ｄ １
＜ＶＤＤの関係にあるい 同図において、振幅の小さな信号工、をインバータ■。
■□、工２．・・・工。はＣＭＯＳタイプのインバータ
、ＶＤＤ、ＶＤＤＩ、ＶＤＤ２．−ＶＤＤｎは各インバ
ータに供給する電源であり、各電圧の大きさはＶ Ｄ
Ｄ ｎ ＜ −＜ Ｖ Ｄ Ｄ ２ ＜ ＣＤ Ｄ １
＜ＶＤＤの関係にあるい 同図において、振幅の小さな信号工、をインバータ■。
・・・Ｉ２．Ｉ、により順次電圧シフトすることで、入
力信号 工、のデユーティはそのままで耐圧の高いバイ
ポーラＮＰＮ）−ランジスタにより振幅の大きな出力信
号ＯＵＴを得ることができる。
力信号 工、のデユーティはそのままで耐圧の高いバイ
ポーラＮＰＮ）−ランジスタにより振幅の大きな出力信
号ＯＵＴを得ることができる。
〔発明の効果〕
以上説明したように、本発明によれば、出力回路の最終
段をバイポーラＮＰＮ トランジスタとｎＭＯＳトラン
ジスタで構成したため、出力回路の面積が小さくなり、
更に高速動作も可能となって、上記従来技術の問題点を
除いて優れた機能の半導体装置を提供することができる
。
段をバイポーラＮＰＮ トランジスタとｎＭＯＳトラン
ジスタで構成したため、出力回路の面積が小さくなり、
更に高速動作も可能となって、上記従来技術の問題点を
除いて優れた機能の半導体装置を提供することができる
。
第１図は本発明による半導体装置の一実施例を示す回路
図、第２図は本発明の第２の実施例を示す回路図、第３
図は本発明の第３の実施例を示す回路図、第４図は本発
明の第４の実施例を示す回路図、第５図は本発明の第５
の実施例を示す回路図、第６図は本発明の第６の実施例
を示す回路図、第７図、第８図は従来例を示す回路図で
ある。 Ｑｌ・・・・・ＮＰＮトランジスタ、 Ｍ工・・・・・ｎＭＯＳトランジスタ、■、・・・・イ
ンバータ。 高１図 篤 ２ 図 篤 図 第 図 纂 図 第 閃
図、第２図は本発明の第２の実施例を示す回路図、第３
図は本発明の第３の実施例を示す回路図、第４図は本発
明の第４の実施例を示す回路図、第５図は本発明の第５
の実施例を示す回路図、第６図は本発明の第６の実施例
を示す回路図、第７図、第８図は従来例を示す回路図で
ある。 Ｑｌ・・・・・ＮＰＮトランジスタ、 Ｍ工・・・・・ｎＭＯＳトランジスタ、■、・・・・イ
ンバータ。 高１図 篤 ２ 図 篤 図 第 図 纂 図 第 閃
Claims (1)
- 【特許請求の範囲】 １、ソースを接地したｎＭＯＳトランジスタと、コレク
タを電源に接続したバイポーラＮＰＮトランジスタとの
直列回路を最終段に有する出力回路を備えることを特徴
とする半導体装置。 ２、請求項１において、前記出力回路のバイポーラＮＰ
Ｎトランジスタのコレクタを抵抗を介して電源に接続し
たことを特徴とする半導体装置。 ３、請求項１において、前記出力回路に入力する信号を
、電源電圧の異なる複数の前段インバータの直列回路を
介して印加することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084848A JPH02264519A (ja) | 1989-04-05 | 1989-04-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084848A JPH02264519A (ja) | 1989-04-05 | 1989-04-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02264519A true JPH02264519A (ja) | 1990-10-29 |
Family
ID=13842223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1084848A Pending JPH02264519A (ja) | 1989-04-05 | 1989-04-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02264519A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318863A (ja) * | 1993-02-26 | 1994-11-15 | Nec Corp | ＢｉＣＭＯＳ論理回路 |
| JP2009118478A (ja) * | 2007-10-29 | 2009-05-28 | Itt Manufacturing Enterprises Inc | 耐放射線型論理回路 |
| JP2011116055A (ja) * | 2009-12-04 | 2011-06-16 | Oki Data Corp | 駆動回路、駆動装置及び画像形成装置 |
-
1989
- 1989-04-05 JP JP1084848A patent/JPH02264519A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318863A (ja) * | 1993-02-26 | 1994-11-15 | Nec Corp | ＢｉＣＭＯＳ論理回路 |
| JP2009118478A (ja) * | 2007-10-29 | 2009-05-28 | Itt Manufacturing Enterprises Inc | 耐放射線型論理回路 |
| JP2011116055A (ja) * | 2009-12-04 | 2011-06-16 | Oki Data Corp | 駆動回路、駆動装置及び画像形成装置 |
| US9048841B2 (en) | 2009-12-04 | 2015-06-02 | Oki Data Corporation | Driver circuit, driver apparatus, and image forming apparatus |
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