JP3008426B2 - ＢｉＣＭＯＳゲート回路 - Google Patents
ＢｉＣＭＯＳゲート回路Info
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- JP3008426B2 JP3008426B2 JP2040141A JP4014190A JP3008426B2 JP 3008426 B2 JP3008426 B2 JP 3008426B2 JP 2040141 A JP2040141 A JP 2040141A JP 4014190 A JP4014190 A JP 4014190A JP 3008426 B2 JP3008426 B2 JP 3008426B2
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- JP
- Japan
- Prior art keywords
- bipolar transistor
- channel
- turned
- power supply
- channel mosfets
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はBiCMOSゲート回路に関し、特に低電圧動作に
おいても高負荷駆動能力と低消費電力性の特質を両立さ
せることができるBiCMOSゲート回路に関する。
おいても高負荷駆動能力と低消費電力性の特質を両立さ
せることができるBiCMOSゲート回路に関する。
最近、CMOS回路の低消費電力性とバイポーラトランジ
スタの高電流駆動能力との両方の長所を活かした複合回
路であるBiCMOSゲート回路が開発され実用になってい
る、この回路では論理はCMOS回路で行ない、負荷駆動を
バイポーラトランジスタで行なっている。第３図は従来
例である２入力NANADゲートの回路図である。図におい
て、P11,P12はＰチャネルMOSFET、N11,N12,N13,N14,N15
はＮチャネルMOSFET、Q11,Q12はNPNバイポーラトランジ
スタ、１および２は２つの入力端子、３は出力端子、４
は高電位電源、５は低電位電源である。
スタの高電流駆動能力との両方の長所を活かした複合回
路であるBiCMOSゲート回路が開発され実用になってい
る、この回路では論理はCMOS回路で行ない、負荷駆動を
バイポーラトランジスタで行なっている。第３図は従来
例である２入力NANADゲートの回路図である。図におい
て、P11,P12はＰチャネルMOSFET、N11,N12,N13,N14,N15
はＮチャネルMOSFET、Q11,Q12はNPNバイポーラトランジ
スタ、１および２は２つの入力端子、３は出力端子、４
は高電位電源、５は低電位電源である。
次に従来回路の動作を説明する。２つの入力端子1,2
の少なくとも一方に低レベルの信号が加わると、Ｐチャ
ネルMOSFET P11,P12の少なくとも一方がオン状態とな
ってNPN型バイポーラトランジスタQ11のベースを充電す
るのでQ11がオン状態となって負荷を高速に充電する。
この時ＮチャネルMOSFET N13とN14は少なくとも一方が
オフ状態となっているために、Q11の動作状態に影響を
与えることはない。また、ＮチャネルMOSFET N11とN12
は少なくとも一方がオフ状態となっており、Ｎチャネル
MOSFET N15はオン状態となっているために、NPN型バイ
ポーラトランジスタQ12のベースは放電されてオフ状態
になっている。２つの入力端子の両方に高レベルの信号
が加わると、ＮチャネルMOSFET N11,N12の両方がオン
状態となり、NPN型バイポーラトランジスタQ12のベース
を充電し、Q12がオン状態となって負荷を高速に放電す
る。この時、ＰチャネルMOSFET P11とP12は両方ともオ
フ状態となっており、ＮチャネルMOSFET N13とN14は両
方ともオン状態となっているため、NPN型バイポーラト
ランジスタQ11のベースは放電されてオフ状態になって
いる。
の少なくとも一方に低レベルの信号が加わると、Ｐチャ
ネルMOSFET P11,P12の少なくとも一方がオン状態とな
ってNPN型バイポーラトランジスタQ11のベースを充電す
るのでQ11がオン状態となって負荷を高速に充電する。
この時ＮチャネルMOSFET N13とN14は少なくとも一方が
オフ状態となっているために、Q11の動作状態に影響を
与えることはない。また、ＮチャネルMOSFET N11とN12
は少なくとも一方がオフ状態となっており、Ｎチャネル
MOSFET N15はオン状態となっているために、NPN型バイ
ポーラトランジスタQ12のベースは放電されてオフ状態
になっている。２つの入力端子の両方に高レベルの信号
が加わると、ＮチャネルMOSFET N11,N12の両方がオン
状態となり、NPN型バイポーラトランジスタQ12のベース
を充電し、Q12がオン状態となって負荷を高速に放電す
る。この時、ＰチャネルMOSFET P11とP12は両方ともオ
フ状態となっており、ＮチャネルMOSFET N13とN14は両
方ともオン状態となっているため、NPN型バイポーラト
ランジスタQ11のベースは放電されてオフ状態になって
いる。
しかしながら上述した従来のBiCMOSゲート回路は、MO
SFETの性能を向上させるためにスケーリングによる微細
化が行なわれているので、ゲート長がハーコミクロン以
下になると、種々の信頼性上の問題により電源電圧を下
げざるおえない状況になっている。今、ＮチャネルMOSF
ET N12に着目してみるとリース端子はバイポーラトラ
ンジスタQ12のベース端子に接続されている。そのため
にN12でQ12のベースを充電していくと、ベース電位すな
わちN12のソース電位が上昇してN12のゲート・ソース間
電位が小さくなってしまう。したがって、N12のドレイ
ン電流が小さくなってQ12を高速にオン状態にできなく
なり、動作速度が劣化してしまう欠点がある。この影響
は電源電圧を下げていくほど顕著となり、例えばN12の
ゲート電圧が例えば3.0Vの場合に、通常バイポーラトラ
ンジスタのベース電位は1.0V程度まで上昇するためにド
レイン電流は半分以下になって動作速度が大幅に劣化し
まう。
SFETの性能を向上させるためにスケーリングによる微細
化が行なわれているので、ゲート長がハーコミクロン以
下になると、種々の信頼性上の問題により電源電圧を下
げざるおえない状況になっている。今、ＮチャネルMOSF
ET N12に着目してみるとリース端子はバイポーラトラ
ンジスタQ12のベース端子に接続されている。そのため
にN12でQ12のベースを充電していくと、ベース電位すな
わちN12のソース電位が上昇してN12のゲート・ソース間
電位が小さくなってしまう。したがって、N12のドレイ
ン電流が小さくなってQ12を高速にオン状態にできなく
なり、動作速度が劣化してしまう欠点がある。この影響
は電源電圧を下げていくほど顕著となり、例えばN12の
ゲート電圧が例えば3.0Vの場合に、通常バイポーラトラ
ンジスタのベース電位は1.0V程度まで上昇するためにド
レイン電流は半分以下になって動作速度が大幅に劣化し
まう。
〔課題を解決するための手段〕 本発明のBiCMOSゲート回路は、第１及び第２の入力端
子を有するCMOS論理回路の出力にNPN型バイポーラトラ
ンジスタのベース電極とPNP型バイポーラトランジスタ
のベース電極を接続し、前記NPN型バイポーラトランジ
スタエミッタ電極と前記PNP型バイポーラトランジスタ
エミッタ電極とを共通接続して出力端子とし、前記NPN
型バイポーラトランジスタのコレクタ電極を高電位電源
に接続し、前記PNP型バイポーラトランジスタのコレク
タ電極を低電位電源に接続したBiCMOSゲート回路であっ
て、前記高電位電源と前記出力端子間に並列接続された
第１及び第２のＰチャネルMOSFETが接続され、前記低電
位電源と前記出力端子間に直列接続された第１及び第２
のＮチャネルMOSFETが接続され、前記第１のＰチャネル
MOSFETのゲート電極及び前記第１のＮチャネルMOSFETの
ゲート電極が前記第１の入力端子に接続し、前記第２の
ＰチャネルMOSFETのゲート電極及び前記第２のＮチャネ
ルMOSFETのゲート電極が前記第２の入力端子に接続し、
前記出力端子がＬレベルの際には前記第１及び第２のＰ
チャネルMOSFETがオフ状態、前記第１及び第２のＮチャ
ネルMOSFETがオン状態となり、前記出力端子がＨレベル
の際には前記第１及び第２のＰチャネルMOSFETのうち少
なくとも一方がオン状態、前記第１及び第２のＮチャネ
ルMOSFETのうち少なくとも一方がオフ状態となることを
特徴とする。
子を有するCMOS論理回路の出力にNPN型バイポーラトラ
ンジスタのベース電極とPNP型バイポーラトランジスタ
のベース電極を接続し、前記NPN型バイポーラトランジ
スタエミッタ電極と前記PNP型バイポーラトランジスタ
エミッタ電極とを共通接続して出力端子とし、前記NPN
型バイポーラトランジスタのコレクタ電極を高電位電源
に接続し、前記PNP型バイポーラトランジスタのコレク
タ電極を低電位電源に接続したBiCMOSゲート回路であっ
て、前記高電位電源と前記出力端子間に並列接続された
第１及び第２のＰチャネルMOSFETが接続され、前記低電
位電源と前記出力端子間に直列接続された第１及び第２
のＮチャネルMOSFETが接続され、前記第１のＰチャネル
MOSFETのゲート電極及び前記第１のＮチャネルMOSFETの
ゲート電極が前記第１の入力端子に接続し、前記第２の
ＰチャネルMOSFETのゲート電極及び前記第２のＮチャネ
ルMOSFETのゲート電極が前記第２の入力端子に接続し、
前記出力端子がＬレベルの際には前記第１及び第２のＰ
チャネルMOSFETがオフ状態、前記第１及び第２のＮチャ
ネルMOSFETがオン状態となり、前記出力端子がＨレベル
の際には前記第１及び第２のＰチャネルMOSFETのうち少
なくとも一方がオン状態、前記第１及び第２のＮチャネ
ルMOSFETのうち少なくとも一方がオフ状態となることを
特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明に関連する技術の回路図である。第１
図において、P1,P2はＰチャネルMOSFET、N1,N2はＮチャ
ネルMOSFET、Q1はNPN型バイポーラトランジスタ、Q2はP
NP型バイポーラトランジスタ、1,2は入力端子、３は出
力端子、４は高電位電源、５は低電位電源である。２つ
の入力端子の少なくとも一方に低レベルの信号が加わる
と、ＰチャネルMOSFETP P1,P2の少なくとも一方がオン
状態となり、NPN型バイポーラトランジスタQ1のベース
を充電し、Q1がオン状態となって負荷を高速に充電す
る。この時ＮチャネルMOSFET N1,N2は少なくとも一方
がオフ状態となっており、またPNP型バイポーラトラン
ジスタQ2のベース・エミッタ間は逆バイアス状態となっ
ているために、Q1の動作状態に影響を与えることはな
い。２つの入力端子の両方に高レベルの信号が加わる
と、ＮチャネルMOSFET N1とN2がオン状態となり、PNP
型バイポーラトランジスタQ2のベースを放電し、Q2がオ
ン状態となって負荷を高速に放電する。この時Ｐチャネ
ルMOSFET P1,P2は両方ともオフ状態となっており、ま
たNPN型バイポーラトランジスタQ1のベース・エミッタ
間は逆バイアス状態となっているために、Q2の動作状態
に影響を与えることはない。
図において、P1,P2はＰチャネルMOSFET、N1,N2はＮチャ
ネルMOSFET、Q1はNPN型バイポーラトランジスタ、Q2はP
NP型バイポーラトランジスタ、1,2は入力端子、３は出
力端子、４は高電位電源、５は低電位電源である。２つ
の入力端子の少なくとも一方に低レベルの信号が加わる
と、ＰチャネルMOSFETP P1,P2の少なくとも一方がオン
状態となり、NPN型バイポーラトランジスタQ1のベース
を充電し、Q1がオン状態となって負荷を高速に充電す
る。この時ＮチャネルMOSFET N1,N2は少なくとも一方
がオフ状態となっており、またPNP型バイポーラトラン
ジスタQ2のベース・エミッタ間は逆バイアス状態となっ
ているために、Q1の動作状態に影響を与えることはな
い。２つの入力端子の両方に高レベルの信号が加わる
と、ＮチャネルMOSFET N1とN2がオン状態となり、PNP
型バイポーラトランジスタQ2のベースを放電し、Q2がオ
ン状態となって負荷を高速に放電する。この時Ｐチャネ
ルMOSFET P1,P2は両方ともオフ状態となっており、ま
たNPN型バイポーラトランジスタQ1のベース・エミッタ
間は逆バイアス状態となっているために、Q2の動作状態
に影響を与えることはない。
図１の具体的なトランジスタサイズの一例を示すと、
高電位電源電圧が3.3V、低電位電源電圧が0V、負荷容量
が1.0pFの場合に、MOSFETはゲート酸化膜厚が100A,チャ
ネル長が0.5μm,チャネル幅が20μｍであり、バイポー
ラトランジスタのエミッタが0.8μｍ×10μｍである。
高速動作のためにはMOSFETのドレイン容量とバイポーラ
トランジスタのベース周りの容量をできるだけ小さくす
ることが望ましい。
高電位電源電圧が3.3V、低電位電源電圧が0V、負荷容量
が1.0pFの場合に、MOSFETはゲート酸化膜厚が100A,チャ
ネル長が0.5μm,チャネル幅が20μｍであり、バイポー
ラトランジスタのエミッタが0.8μｍ×10μｍである。
高速動作のためにはMOSFETのドレイン容量とバイポーラ
トランジスタのベース周りの容量をできるだけ小さくす
ることが望ましい。
次に本発明の実施例を第２図の回路図により説明す
る。回路は２入力NANDゲートの一例である。P1,P2,P3,P
4はＰチャネルMOSFET、N1,N2,N3,N4はＮチャネルMOSFE
T、Q1はNPN型バイポーラトランジスタ、Q2はPNP型バイ
ポーラトランジスタ、1,2は入力端子、３は出力端子、
４は高電位電源、５は低電位電源である。第２の実施例
ではＰチャネルMOSFET P3,P4がNPN型バイポーラトラン
ジスタQ1と並列に接続され、ＮチャネルMOSFET N3,N4
がPNP型バイポーラトランジスタQ2と並列に接続されて
おり、出力電位が低電位電源電圧から高電位電源電圧ま
で完全にスイングするという利点がある。
る。回路は２入力NANDゲートの一例である。P1,P2,P3,P
4はＰチャネルMOSFET、N1,N2,N3,N4はＮチャネルMOSFE
T、Q1はNPN型バイポーラトランジスタ、Q2はPNP型バイ
ポーラトランジスタ、1,2は入力端子、３は出力端子、
４は高電位電源、５は低電位電源である。第２の実施例
ではＰチャネルMOSFET P3,P4がNPN型バイポーラトラン
ジスタQ1と並列に接続され、ＮチャネルMOSFET N3,N4
がPNP型バイポーラトランジスタQ2と並列に接続されて
おり、出力電位が低電位電源電圧から高電位電源電圧ま
で完全にスイングするという利点がある。
〔発明の効果〕 以上説明したように本発明はバイポーラトランジスタ
のベース電極にMOSFETのドレイン電極が接続することに
より、MOSFETのゲート・ソース間には常に大きな電圧が
かかり、電源電圧を下げても動作速度が急激に劣化しな
い効果がある。例えばMOSFETのしきい値電圧を0.5Vに設
定した場合、従来のBiCMOSゲート回路では3.0V以下の電
源電圧で使うことは実質的に無理であるが、本発明のBi
CMOSゲート回路では2.0V程度まで使うことができる。
のベース電極にMOSFETのドレイン電極が接続することに
より、MOSFETのゲート・ソース間には常に大きな電圧が
かかり、電源電圧を下げても動作速度が急激に劣化しな
い効果がある。例えばMOSFETのしきい値電圧を0.5Vに設
定した場合、従来のBiCMOSゲート回路では3.0V以下の電
源電圧で使うことは実質的に無理であるが、本発明のBi
CMOSゲート回路では2.0V程度まで使うことができる。
第１図は本発明に関連する技術の回路図、第２図は本発
明の実施例の回路図、第３図は従来のBiCMOSゲート回路
の回路図である。 P1,P2,P3,P4,P11,P12……ＰチャネルMOSFET、N1,N2,N3,
N4,N11,N12,N13,N14,N15……ＮチャネルMOSFET.Q1,Q11,
Q12……NPN型バイポーラトランジスタ、Q2……PNP型バ
イポーラトランジスタ、1,2……入力端子、３……出力
端子、４……高電位電源、５……低電位電源。
明の実施例の回路図、第３図は従来のBiCMOSゲート回路
の回路図である。 P1,P2,P3,P4,P11,P12……ＰチャネルMOSFET、N1,N2,N3,
N4,N11,N12,N13,N14,N15……ＮチャネルMOSFET.Q1,Q11,
Q12……NPN型バイポーラトランジスタ、Q2……PNP型バ
イポーラトランジスタ、1,2……入力端子、３……出力
端子、４……高電位電源、５……低電位電源。
Claims (1)
- 【請求項１】第１及び第２の入力端子を有するCMOS論理
回路の出力にNPN型バイポーラトランジスタのベース電
極とPNP型バイポーラトランジスタのベース電極を接続
し、前記NPN型バイポーラトランジスタエミッタ電極と
前記PNP型バイポーラトランジスタエミッタ電極とを共
通接続して出力端子とし、前記NPN型バイポーラトラン
ジスタのコレクタ電極を高電位電源に接続し、前記PNP
型バイポーラトランジスタのコレクタ電極を低電位電源
に接続したBiCMOSゲート回路であって、前記高電位電源
と前記出力端子間に並列接続された第１及び第２のＰチ
ャネルMOSFETが接続され、前記低電位電源と前記出力端
子間に並列接続された第１及び第２のＮチャネルMOSFET
が接続され、前記第１のＰチャネルMOSFETのゲート電極
及び前記第１のＮチャネルMOSFETのゲート電極が前記第
１の入力端子に接続し、前記第２のＰチャネルMOSFETの
ゲート電極及び前記第２のＮチャネルMOSFETのゲート電
極が前記第２の入力端子に接続し、前記出力端子がＬレ
ベルの際には前記第１及び第２のＰチャネルMOSFETがオ
フ状態、前記第１及び第２のＮチャネルMOSFETがオン状
態となり、前記出力端子がＨレベルの際には前記第１及
び第２のＰチャネルMOSFETのうち少なくとも一方がオン
状態、前記第１及び第２のＮチャネルMOSFETのうち少な
くとも一方がオフ状態となることを特徴とするBiCMOSゲ
ート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040141A JP3008426B2 (ja) | 1990-02-20 | 1990-02-20 | ＢｉＣＭＯＳゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040141A JP3008426B2 (ja) | 1990-02-20 | 1990-02-20 | ＢｉＣＭＯＳゲート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03242023A JPH03242023A (ja) | 1991-10-29 |
| JP3008426B2 true JP3008426B2 (ja) | 2000-02-14 |
Family
ID=12572500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2040141A Expired - Lifetime JP3008426B2 (ja) | 1990-02-20 | 1990-02-20 | ＢｉＣＭＯＳゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008426B2 (ja) |
-
1990
- 1990-02-20 JP JP2040141A patent/JP3008426B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03242023A (ja) | 1991-10-29 |
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