JP2836533B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2836533B2 JP2836533B2 JP7160273A JP16027395A JP2836533B2 JP 2836533 B2 JP2836533 B2 JP 2836533B2 JP 7160273 A JP7160273 A JP 7160273A JP 16027395 A JP16027395 A JP 16027395A JP 2836533 B2 JP2836533 B2 JP 2836533B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- bipolar transistor
- semiconductor integrated
- integrated circuit
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タおよびＭＯＳトランジスタを組み合わせたバイポーラ
・ＭＯＳ論理回路に関し、特に、低電源電圧時の超高速
動作に適したＮＴＬ（non-threshold logic）回路を用
いた半導体集積回路に関する。
タおよびＭＯＳトランジスタを組み合わせたバイポーラ
・ＭＯＳ論理回路に関し、特に、低電源電圧時の超高速
動作に適したＮＴＬ（non-threshold logic）回路を用
いた半導体集積回路に関する。
【０００２】
【従来の技術】従来、この種の一般的なＮＴＬ回路とし
て、図５に従来例一を示す。従来例一は、出力段にエミ
ッタフォロア回路が付加されており、出力電荷の充電を
バイポーラトランジスタ（以下ＢＪＴとも記す）２１０
で行い、放電を定電流源２３０で行う。この従来例一の
回路構成において、高駆動能力化を図るためには、定電
流源２３０の電流値を大きくする必要がある。電流値の
増大化は回路の消費電力増大化を招く。
て、図５に従来例一を示す。従来例一は、出力段にエミ
ッタフォロア回路が付加されており、出力電荷の充電を
バイポーラトランジスタ（以下ＢＪＴとも記す）２１０
で行い、放電を定電流源２３０で行う。この従来例一の
回路構成において、高駆動能力化を図るためには、定電
流源２３０の電流値を大きくする必要がある。電流値の
増大化は回路の消費電力増大化を招く。
【０００３】上記従来例一の改良型として図６に示す従
来例二がある。従来例二では、従来例一における出力段
のエミッタフォロワの定電流源２３０を、ＢＪＴ３３０
と三端子回路網３７０とコンデンサ３６０とで構成され
たアクティブｐｕｌｌｄｏｗｎ回路とし、出力電荷放電
時のみ大電流を流す工夫がされた。
来例二がある。従来例二では、従来例一における出力段
のエミッタフォロワの定電流源２３０を、ＢＪＴ３３０
と三端子回路網３７０とコンデンサ３６０とで構成され
たアクティブｐｕｌｌｄｏｗｎ回路とし、出力電荷放電
時のみ大電流を流す工夫がされた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例二のコンデンサ３６０によるカップリングでＢＪＴ
３３０をオンさせるため、接点ｃの電圧をバイポーラの
ターンオン電圧付近に設定する必要がある。接点ｃの電
圧をＢＪＴ３３０のターンオン電圧により近づければ、
ＢＪＴ３３０の駆動能力を上げられる。しかし、ＢＪＴ
３３０のリーク電流が増し、消費電力が増加してしま
う。この様に、従来のＮＴＬ回路では、高駆動能力化を
図るために、消費電力の大きな増加が余儀なくされる。
従来のＮＴＬ回路では、高速化を図るために消費電力の
大きな増加が余儀なくされる問題点がある。
来例二のコンデンサ３６０によるカップリングでＢＪＴ
３３０をオンさせるため、接点ｃの電圧をバイポーラの
ターンオン電圧付近に設定する必要がある。接点ｃの電
圧をＢＪＴ３３０のターンオン電圧により近づければ、
ＢＪＴ３３０の駆動能力を上げられる。しかし、ＢＪＴ
３３０のリーク電流が増し、消費電力が増加してしま
う。この様に、従来のＮＴＬ回路では、高駆動能力化を
図るために、消費電力の大きな増加が余儀なくされる。
従来のＮＴＬ回路では、高速化を図るために消費電力の
大きな増加が余儀なくされる問題点がある。
【０００５】本発明は、高速化および低消費電力化され
たＮＴＬ回路構成の半導体集積回路を提供することを目
的とする。
たＮＴＬ回路構成の半導体集積回路を提供することを目
的とする。
【０００６】
【課題を解決するための手段】かかる目的を達成するた
め、本発明の半導体集積回路は、入力端子、出力端子、
電源端子および基準電位端子間に構成された半導体集積
回路において、第１、第２および第３のバイポーラトラ
ンジスタと、第１および第２の抵抗素子と３個の端子を
有する三端子回路網とコンデンサとを有し、第１のバイ
ポーラトランジスタのコレクタとエミッタが電源端子と
出力端子間、および第２のバイポーラトランジスタのコ
レクタとエミッタが出力端子と基準電位端子間にそれぞ
れ接続され、第１の抵抗素子と第３のバイポーラトラン
ジスタと第２の抵抗素子とがエミッタフォロアで電源端
子と入力端子と基準端子間にそれぞれ接続され、さら
に、第３のバイポーラトランジスタのコレクタと第１の
抵抗素子との接続端子が第１のバイポーラトランジスタ
のベースと、且つ第３のバイポーラトランジスタのエミ
ッタと第２の抵抗素子との接続端子が第２のバイポーラ
トランジスタのベースとコンデンサを介して接続され、
三端子回路網は、第１の所定の回路素子と第２の所定の
回路素子とを有し、第１の端子が第１の所定の回路素子
の一方の端子により、第２の端子が第２の所定の回路素
子の一方の端子により、第３の端子が第１の所定の回路
素子の他方の端子および第２の所定の回路素子の他方の
端子とにより成り、第１の端子が出力端子と、第２の端
子が基準電位端子と、第３の端子が第２のバイポーラト
ランジスタのベースと、それぞれ接続されて構成された
ことを特徴としている。
め、本発明の半導体集積回路は、入力端子、出力端子、
電源端子および基準電位端子間に構成された半導体集積
回路において、第１、第２および第３のバイポーラトラ
ンジスタと、第１および第２の抵抗素子と３個の端子を
有する三端子回路網とコンデンサとを有し、第１のバイ
ポーラトランジスタのコレクタとエミッタが電源端子と
出力端子間、および第２のバイポーラトランジスタのコ
レクタとエミッタが出力端子と基準電位端子間にそれぞ
れ接続され、第１の抵抗素子と第３のバイポーラトラン
ジスタと第２の抵抗素子とがエミッタフォロアで電源端
子と入力端子と基準端子間にそれぞれ接続され、さら
に、第３のバイポーラトランジスタのコレクタと第１の
抵抗素子との接続端子が第１のバイポーラトランジスタ
のベースと、且つ第３のバイポーラトランジスタのエミ
ッタと第２の抵抗素子との接続端子が第２のバイポーラ
トランジスタのベースとコンデンサを介して接続され、
三端子回路網は、第１の所定の回路素子と第２の所定の
回路素子とを有し、第１の端子が第１の所定の回路素子
の一方の端子により、第２の端子が第２の所定の回路素
子の一方の端子により、第３の端子が第１の所定の回路
素子の他方の端子および第２の所定の回路素子の他方の
端子とにより成り、第１の端子が出力端子と、第２の端
子が基準電位端子と、第３の端子が第２のバイポーラト
ランジスタのベースと、それぞれ接続されて構成された
ことを特徴としている。
【０００７】
【０００８】なお、第１の所定の回路素子はＰチャンネ
ルＭＯＳトランジスタであり、一方の端子をソース、他
方の端子をゲートおよびドレインとし、または第１の所
定の回路素子は抵抗素子であり、一方および他方の２つ
の端子を抵抗素子の２端子とするとよい。
ルＭＯＳトランジスタであり、一方の端子をソース、他
方の端子をゲートおよびドレインとし、または第１の所
定の回路素子は抵抗素子であり、一方および他方の２つ
の端子を抵抗素子の２端子とするとよい。
【０００９】さらに、第２の所定の回路素子はＮチャン
ネルＭＯＳトランジスタであり、一方の端子をソース、
他方の端子をゲートおよびドレインとし、または第２の
所定の回路素子は抵抗素子であり、一方および他方の２
つの端子を抵抗素子の２端子とするとよい。
ネルＭＯＳトランジスタであり、一方の端子をソース、
他方の端子をゲートおよびドレインとし、または第２の
所定の回路素子は抵抗素子であり、一方および他方の２
つの端子を抵抗素子の２端子とするとよい。
【００１０】
【作用】したがって、本発明の半導体集積回路によれ
ば、第１のバイポーラトランジスタのコレクタとエミッ
タが電源端子と出力端子間、および第２のバイポーラト
ランジスタのコレクタとエミッタが出力端子と基準電位
端子間にそれぞれ接続され、第１の抵抗素子と第３のバ
イポーラトランジスタと第２の抵抗素子とがエミッタフ
ォロアで電源端子と入力端子と基準端子間にそれぞれ接
続される。さらに、第３のバイポーラトランジスタのコ
レクタと第１の抵抗素子との接続端子が第１のバイポー
ラトランジスタのベースと、且つ第３のバイポーラトラ
ンジスタのエミッタと第２の抵抗素子との接続端子が第
２のバイポーラトランジスタのベースとコンデンサを介
して接続され、三端子回路網の３個の端子が出力端子と
第２のバイポーラトランジスタのベースと基準電位端子
とそれぞれ接続されて構成される。よって、出力段の第
２のバイポーラトランジスタのベースは、入力信号がコ
ンデンサによりカップリングされて伝達され、さらに三
端子回路網により電位レベルの制御がされる。
ば、第１のバイポーラトランジスタのコレクタとエミッ
タが電源端子と出力端子間、および第２のバイポーラト
ランジスタのコレクタとエミッタが出力端子と基準電位
端子間にそれぞれ接続され、第１の抵抗素子と第３のバ
イポーラトランジスタと第２の抵抗素子とがエミッタフ
ォロアで電源端子と入力端子と基準端子間にそれぞれ接
続される。さらに、第３のバイポーラトランジスタのコ
レクタと第１の抵抗素子との接続端子が第１のバイポー
ラトランジスタのベースと、且つ第３のバイポーラトラ
ンジスタのエミッタと第２の抵抗素子との接続端子が第
２のバイポーラトランジスタのベースとコンデンサを介
して接続され、三端子回路網の３個の端子が出力端子と
第２のバイポーラトランジスタのベースと基準電位端子
とそれぞれ接続されて構成される。よって、出力段の第
２のバイポーラトランジスタのベースは、入力信号がコ
ンデンサによりカップリングされて伝達され、さらに三
端子回路網により電位レベルの制御がされる。
【００１１】
【実施例】次に添付図面を参照して本発明による半導体
集積回路の実施例を詳細に説明する。図１〜図４を参照
すると本発明の半導体集積回路の実施例が示されてい
る。図１は実施例の半導体集積回路の回路構成例、図２
〜図４が実施例の動作を説明するための特性図例であ
る。
集積回路の実施例を詳細に説明する。図１〜図４を参照
すると本発明の半導体集積回路の実施例が示されてい
る。図１は実施例の半導体集積回路の回路構成例、図２
〜図４が実施例の動作を説明するための特性図例であ
る。
【００１２】図１の半導体集積回路は、電源端子１９０
と基準電位端子（以降、ＧＮＤともいう）１８０との間
に、第１のＢＪＴ（バイポーラトランジスタ）１１０と
第２のＢＪＴ１２０、および第１の抵抗素子１５０と第
３のＢＪＴ１３０と第２の抵抗素子１４０がそれぞれ直
列接続され、さらに三端子回路網１７０とコンデンサ１
６０とが前記の直列接続の各点間と接続されて構成され
る。また、前記の三端子回路網１７０は、Ｐチャンネル
ＭＯＳトランジスタ（以下ＰＭＯＳとも記す）１７１
と、ＮチャンネルＭＯＳトランジスタ（以下ＮＭＯＳと
も記す）１７２とで構成される。
と基準電位端子（以降、ＧＮＤともいう）１８０との間
に、第１のＢＪＴ（バイポーラトランジスタ）１１０と
第２のＢＪＴ１２０、および第１の抵抗素子１５０と第
３のＢＪＴ１３０と第２の抵抗素子１４０がそれぞれ直
列接続され、さらに三端子回路網１７０とコンデンサ１
６０とが前記の直列接続の各点間と接続されて構成され
る。また、前記の三端子回路網１７０は、Ｐチャンネル
ＭＯＳトランジスタ（以下ＰＭＯＳとも記す）１７１
と、ＮチャンネルＭＯＳトランジスタ（以下ＮＭＯＳと
も記す）１７２とで構成される。
【００１３】上記の各構成部の第１のＢＪＴ１１０は、
コレクタおよびエミッタがそれぞれ電源端子１９０と出
力端子１０１とに接続される。また、第２のＢＪＴ１２
０は、コレクタおよびエミッタがそれぞれ出力端子１０
１およびＧＮＤ１８０に接続される。
コレクタおよびエミッタがそれぞれ電源端子１９０と出
力端子１０１とに接続される。また、第２のＢＪＴ１２
０は、コレクタおよびエミッタがそれぞれ出力端子１０
１およびＧＮＤ１８０に接続される。
【００１４】第１の抵抗素子１５０は、一方の端子が電
源端子１９０と、他方の端子が第１のＢＪＴ１１０のベ
ースおよび第３のＢＪＴ１３０のコレクタと接続され
る。第３のＢＪＴ１３０は、コレクタが第１の抵抗素子
および第１のＢＪＴ１１０のベースと、ベースが入力端
子１０２と、さらにエミッタが第２の抵抗素子１４０お
よびコンデンサ１６０と接続される。第２の抵抗素子１
４０の一方の端子が第３のＢＪＴ１３０のエミッタおよ
びコンデンサ１６０と、他方の端子がＧＮＤ１８０とそ
れぞれ接続される。
源端子１９０と、他方の端子が第１のＢＪＴ１１０のベ
ースおよび第３のＢＪＴ１３０のコレクタと接続され
る。第３のＢＪＴ１３０は、コレクタが第１の抵抗素子
および第１のＢＪＴ１１０のベースと、ベースが入力端
子１０２と、さらにエミッタが第２の抵抗素子１４０お
よびコンデンサ１６０と接続される。第２の抵抗素子１
４０の一方の端子が第３のＢＪＴ１３０のエミッタおよ
びコンデンサ１６０と、他方の端子がＧＮＤ１８０とそ
れぞれ接続される。
【００１５】三端子回路網１７０は、ＰＭＯＳ１７１と
ＮＭＯＳ１７２とで構成される。この三端子回路網の端
子１７０ａがＰＭＯＳ１７１のソース、端子１７０ｂが
ＮＭＯＳ１７２のソース、端子１７０ｃがＰＭＯＳ１７
１とＮＭＯＳ１７２それぞれのゲートおよびドレインで
ある。これら３つの端子１７０ａ、１７０ｂ、１７０ｃ
の端子１７０ａは出力端子１０１と、端子１７０ｂはＧ
ＮＤ１８０と、端子１７０ｃはコンデンサ１６０の他方
の端子および第２のＢＪＴ１２０のベースと、それぞれ
接続される。
ＮＭＯＳ１７２とで構成される。この三端子回路網の端
子１７０ａがＰＭＯＳ１７１のソース、端子１７０ｂが
ＮＭＯＳ１７２のソース、端子１７０ｃがＰＭＯＳ１７
１とＮＭＯＳ１７２それぞれのゲートおよびドレインで
ある。これら３つの端子１７０ａ、１７０ｂ、１７０ｃ
の端子１７０ａは出力端子１０１と、端子１７０ｂはＧ
ＮＤ１８０と、端子１７０ｃはコンデンサ１６０の他方
の端子および第２のＢＪＴ１２０のベースと、それぞれ
接続される。
【００１６】上記に構成された半導体集積回路におい
て、三端子回路網の端子１７０ｃを接点ａ、第１のＢＪ
Ｔ１１０のベースと第１の抵抗素子１５０と第３のＢＪ
Ｔ１３０のコレクタとの接続点を接点ｂと称する。これ
らの関係において、ＰＭＯＳ１７１の閾値電圧をＶtp、
ＮＭＯＳ１７２の閾値電圧をＶtn、第３のＢＪＴ１３０
のターンオン電圧をＶfとする。
て、三端子回路網の端子１７０ｃを接点ａ、第１のＢＪ
Ｔ１１０のベースと第１の抵抗素子１５０と第３のＢＪ
Ｔ１３０のコレクタとの接続点を接点ｂと称する。これ
らの関係において、ＰＭＯＳ１７１の閾値電圧をＶtp、
ＮＭＯＳ１７２の閾値電圧をＶtn、第３のＢＪＴ１３０
のターンオン電圧をＶfとする。
【００１７】入力端子１０２に接続されたＢＪＴ１３０
のＯＮ／ＯＦＦ条件を説明する。ＢＪＴ１３０は、図４
に示すように、ＧＮＤ１８０からの入力端子１０２の電
位が第３のＢＪＴ１３０のターンオン電圧Ｖf以上にな
るとＯＮする。このＢＪＴ１３０がＯＮする電位をＨ入
力レベル、ＯＦＦする電位をＬ入力レベルと称する。
のＯＮ／ＯＦＦ条件を説明する。ＢＪＴ１３０は、図４
に示すように、ＧＮＤ１８０からの入力端子１０２の電
位が第３のＢＪＴ１３０のターンオン電圧Ｖf以上にな
るとＯＮする。このＢＪＴ１３０がＯＮする電位をＨ入
力レベル、ＯＦＦする電位をＬ入力レベルと称する。
【００１８】三端子回路網１７０の動作を図２、図３お
よび図４に基づいて説明する。図２、図３は三端子回路
網１７０を構成するＰＭＯＳ１７１とＮＭＯＳ１７２の
特性例であり、出力端子１０１の電位とドレイン電流の
関係を示している。図３は図２のＡ部を拡大図示したも
のである。
よび図４に基づいて説明する。図２、図３は三端子回路
網１７０を構成するＰＭＯＳ１７１とＮＭＯＳ１７２の
特性例であり、出力端子１０１の電位とドレイン電流の
関係を示している。図３は図２のＡ部を拡大図示したも
のである。
【００１９】図１に基づいて説明した通り、三端子回路
網１７０の端子１７０ｃは、第２のＢＪＴ１２０のベー
スであり第２の抵抗素子１４０の一方の端子とコンデン
サ１６０によりカップリング接続されている接続部と接
続される。この接続構成により、端子１７０ｃの電位レ
ベルは、第３のＢＪＴ１３０の導通状態に基づきｈｉｇ
ｈ／ｌｏｗに変化する。このｈｉｇｈ／ｌｏｗの変化状
態におけるＰＭＯＳ１７１とＮＭＯＳ１７２の特性例
を、図２、図３および図４が表している。
網１７０の端子１７０ｃは、第２のＢＪＴ１２０のベー
スであり第２の抵抗素子１４０の一方の端子とコンデン
サ１６０によりカップリング接続されている接続部と接
続される。この接続構成により、端子１７０ｃの電位レ
ベルは、第３のＢＪＴ１３０の導通状態に基づきｈｉｇ
ｈ／ｌｏｗに変化する。このｈｉｇｈ／ｌｏｗの変化状
態におけるＰＭＯＳ１７１とＮＭＯＳ１７２の特性例
を、図２、図３および図４が表している。
【００２０】図２および図３は、端子１７０ｃのｈｉｇ
ｈ／ｌｏｗの各状態におけるＰＭＯＳ１７１のｈｉｇｈ
側特性イおよびｌｏｗ側特性ロと、ＮＭＯＳ１７２の特
性ハとを示している。特に図３の拡大図の特性例から知
れるように、三端子回路網１７０は、接点ａを構成する
端子１７０ｃのｈｉｇｈ／ｌｏｗの状態間において、Ｄ
Ｃ的な電位変化を呈する。
ｈ／ｌｏｗの各状態におけるＰＭＯＳ１７１のｈｉｇｈ
側特性イおよびｌｏｗ側特性ロと、ＮＭＯＳ１７２の特
性ハとを示している。特に図３の拡大図の特性例から知
れるように、三端子回路網１７０は、接点ａを構成する
端子１７０ｃのｈｉｇｈ／ｌｏｗの状態間において、Ｄ
Ｃ的な電位変化を呈する。
【００２１】図４は、縦軸を電位レベル、横軸を時間軸
ｔとし、図１の主要部の電位レベルの関係を示してい
る。つまり、入力端子１０２へ印加される入力信号と、
入力信号の電位変化に伴う接点ａ、接点ｂおよび出力端
子１０１の出力信号の各点の電位変化を、ＧＮＤレベル
と対比して時間軸ｔと共に図化して表している。
ｔとし、図１の主要部の電位レベルの関係を示してい
る。つまり、入力端子１０２へ印加される入力信号と、
入力信号の電位変化に伴う接点ａ、接点ｂおよび出力端
子１０１の出力信号の各点の電位変化を、ＧＮＤレベル
と対比して時間軸ｔと共に図化して表している。
【００２２】図１に示した半導体集積回路の動作を図２
〜図４を用いて説明する。入力端子１０２へＨ→Ｌ→Ｈ
と変化するパルス状の入力信号が印加された場合、この
入力信号に伴い接点ｂの電位が変化する。また、入力信
号がターンオン電圧Ｖfレベルをクロスすることによ
り、第３のＢＪＴ１３０がオン／オフ動作し、第２の抵
抗素子１４０の端末電位が変動する。この電位変動はコ
ンデンサ１６０を介して接点ａの電位変動となって現れ
る。接点ａのＤＣ的な電位変動幅は、図２および図３で
表された電位変化である。接点ｂの電位変化により第
１のＢＪＴ１１０がオン／オフ動作し、接点ａの電位変
化により第２のＢＪＴ１２０の導通状態が変化する。第
１のＢＪＴ１１０および第２のＢＪＴ１２０の状態変化
に伴い、出力端子１０１の出力信号が得られる。
〜図４を用いて説明する。入力端子１０２へＨ→Ｌ→Ｈ
と変化するパルス状の入力信号が印加された場合、この
入力信号に伴い接点ｂの電位が変化する。また、入力信
号がターンオン電圧Ｖfレベルをクロスすることによ
り、第３のＢＪＴ１３０がオン／オフ動作し、第２の抵
抗素子１４０の端末電位が変動する。この電位変動はコ
ンデンサ１６０を介して接点ａの電位変動となって現れ
る。接点ａのＤＣ的な電位変動幅は、図２および図３で
表された電位変化である。接点ｂの電位変化により第
１のＢＪＴ１１０がオン／オフ動作し、接点ａの電位変
化により第２のＢＪＴ１２０の導通状態が変化する。第
１のＢＪＴ１１０および第２のＢＪＴ１２０の状態変化
に伴い、出力端子１０１の出力信号が得られる。
【００２３】上記の動作において、接点ａの電位は、出
力端子１０１の電位がＨｉｇｈレベルの時に上昇し、そ
の電位レベルは第２のＢＪＴ１２０がターンオンしない
電圧Ｖf付近に設定される。出力端子１０１がＬｏｗレ
ベルの時、接点ａの電位は下降し、第２のＢＪＴ１２０
のターンオン電圧Ｖf近傍から離れることにより、ＢＪ
Ｔ１２０のリーク電流が少なくなる。また、出力端子が
ＨｉｇｈレベルからＬｏｗレベルへ変化する時は、入力
端子１０２がＬｏｗレベルからＨｉｇｈレベルへ変化す
る時である。この入力変化により、接点ａをコンデンサ
１６０でカップリングし、電位を過度的に上昇させ、Ｂ
ＪＴ１２０をターンオンさせる。この三端子回路網１７
０は、出力端子がＨｉｇｈレベルの時のみ接点ａの電位
を上昇させ、出力電荷を引き抜く駆動能力を向上さる。
力端子１０１の電位がＨｉｇｈレベルの時に上昇し、そ
の電位レベルは第２のＢＪＴ１２０がターンオンしない
電圧Ｖf付近に設定される。出力端子１０１がＬｏｗレ
ベルの時、接点ａの電位は下降し、第２のＢＪＴ１２０
のターンオン電圧Ｖf近傍から離れることにより、ＢＪ
Ｔ１２０のリーク電流が少なくなる。また、出力端子が
ＨｉｇｈレベルからＬｏｗレベルへ変化する時は、入力
端子１０２がＬｏｗレベルからＨｉｇｈレベルへ変化す
る時である。この入力変化により、接点ａをコンデンサ
１６０でカップリングし、電位を過度的に上昇させ、Ｂ
ＪＴ１２０をターンオンさせる。この三端子回路網１７
０は、出力端子がＨｉｇｈレベルの時のみ接点ａの電位
を上昇させ、出力電荷を引き抜く駆動能力を向上さる。
【００２４】上記の動作を電位レベルにおいて更に説明
する。入力端子１０２へＬｏｗレベルの電圧が印加され
ると、ＢＪＴ１３０のコレクタに電流が流れ込まなくな
り、抵抗素子１５０の両端は同電位になる。すなわち、
ＢＪＴ１１０のベースは電源電圧Ｖccまで引き上げられ
出力端子１０１の電位は、電源電圧Ｖccの第１のＢＪＴ
１１０のターンオン電圧Ｖf落ちの電位となる。これが
出力端子のＨｉｇｈレベル電位である。
する。入力端子１０２へＬｏｗレベルの電圧が印加され
ると、ＢＪＴ１３０のコレクタに電流が流れ込まなくな
り、抵抗素子１５０の両端は同電位になる。すなわち、
ＢＪＴ１１０のベースは電源電圧Ｖccまで引き上げられ
出力端子１０１の電位は、電源電圧Ｖccの第１のＢＪＴ
１１０のターンオン電圧Ｖf落ちの電位となる。これが
出力端子のＨｉｇｈレベル電位である。
【００２５】入力端子１０２へＨｉｇｈレベルの電圧が
印加されると、ＢＪＴ１３０がＯＮし、抵抗素子１４０
に電流が流れ込み、ＢＪＴ１１０のベース電位は下降す
る。このときのベース電位は入力端子１０２の電位Ｖin
で決定され、下記の関係式で得られる電位となる。
印加されると、ＢＪＴ１３０がＯＮし、抵抗素子１４０
に電流が流れ込み、ＢＪＴ１１０のベース電位は下降す
る。このときのベース電位は入力端子１０２の電位Ｖin
で決定され、下記の関係式で得られる電位となる。
【００２６】Ｖcc−｛(Ｖin−Ｖf)／Ｒ2｝×Ｒ1 但し、Ｖcc；電源端子電圧 Ｖin；入力端子電圧 Ｖf ；第３のＢＪＴ１３０のターンオン電圧 Ｒ1 ；第１の抵抗素子の抵抗値 Ｒ2 ；第２の抵抗素子の抵抗値
【００２７】この時三端子回路網１７０の接点ａの電位
がコンデンサ１６０のカップリングにより過渡的に上昇
し、第２のＢＪＴ１２０をターンオンさせて出力電荷を
引き抜く。この動作により出力端子１０１の電位は、接
点ｂの第１のＢＪＴ１１０のターンオン電圧Ｖf落ちの
電位となる。これが出力端子のＬｏｗレベル電位であ
る。
がコンデンサ１６０のカップリングにより過渡的に上昇
し、第２のＢＪＴ１２０をターンオンさせて出力電荷を
引き抜く。この動作により出力端子１０１の電位は、接
点ｂの第１のＢＪＴ１１０のターンオン電圧Ｖf落ちの
電位となる。これが出力端子のＬｏｗレベル電位であ
る。
【００２８】このように、接点ａの電位を入力信号のＬ
／Ｈに呼応して変化させることにより、Ｌ時（図３参
照）に低消費電力状態におき、Ｈ時に高駆動力状態に変
移させる。結果的に低消費電力状態でスタンバイさせつ
つ高駆動力を得て、半導体集積回路を低消費電力化させ
る。
／Ｈに呼応して変化させることにより、Ｌ時（図３参
照）に低消費電力状態におき、Ｈ時に高駆動力状態に変
移させる。結果的に低消費電力状態でスタンバイさせつ
つ高駆動力を得て、半導体集積回路を低消費電力化させ
る。
【００２９】尚、上述の実施例は本発明の好適な実施の
一例ではあるがこれに限定されるものではなく、本発明
の要旨を逸脱しない範囲において種々変形実施可能であ
る。例えば、ＮＭＯＳ１７１を抵抗素子として置き換え
ても上記の実施例と同様の効果が得られる。さらに／ま
たは、ＮＭＯＳ１７２を抵抗素子として置き換えても同
様の効果が得られる。
一例ではあるがこれに限定されるものではなく、本発明
の要旨を逸脱しない範囲において種々変形実施可能であ
る。例えば、ＮＭＯＳ１７１を抵抗素子として置き換え
ても上記の実施例と同様の効果が得られる。さらに／ま
たは、ＮＭＯＳ１７２を抵抗素子として置き換えても同
様の効果が得られる。
【００３０】
【発明の効果】以上の説明より明かなように、本発明の
半導体集積回路は、第１のバイポーラトランジスタのコ
レクタとエミッタが電源端子と出力端子間、および第２
のバイポーラトランジスタのコレクタとエミッタが出力
端子と基準電位端子間にそれぞれ接続され、第１の抵抗
素子と第３のバイポーラトランジスタと第２の抵抗素子
とがエミッタフォロアで電源端子と入力端子と基準端子
間にそれぞれ接続される。さらに、第３のバイポーラト
ランジスタのコレクタと第１の抵抗素子との接続端子が
第１のバイポーラトランジスタのベースと、且つ第３の
バイポーラトランジスタのエミッタと第２の抵抗素子と
の接続端子が第２のバイポーラトランジスタのベースと
コンデンサを介して接続され、三端子回路網の３個の端
子が出力端子と第２のバイポーラトランジスタのベース
と基準電位端子とそれぞれ接続されて構成される。
半導体集積回路は、第１のバイポーラトランジスタのコ
レクタとエミッタが電源端子と出力端子間、および第２
のバイポーラトランジスタのコレクタとエミッタが出力
端子と基準電位端子間にそれぞれ接続され、第１の抵抗
素子と第３のバイポーラトランジスタと第２の抵抗素子
とがエミッタフォロアで電源端子と入力端子と基準端子
間にそれぞれ接続される。さらに、第３のバイポーラト
ランジスタのコレクタと第１の抵抗素子との接続端子が
第１のバイポーラトランジスタのベースと、且つ第３の
バイポーラトランジスタのエミッタと第２の抵抗素子と
の接続端子が第２のバイポーラトランジスタのベースと
コンデンサを介して接続され、三端子回路網の３個の端
子が出力端子と第２のバイポーラトランジスタのベース
と基準電位端子とそれぞれ接続されて構成される。
【００３１】したがって、出力段の第２のバイポーラト
ランジスタのベースへは、入力信号がコンデンサにより
カップリングされて伝達され、さらに三端子回路網によ
り電位レベルの制御がされる。この制御を出力端子の電
荷を引き抜く時のみ駆動能力を上げることにより、低消
費電力で、かつ高速化されたＮＴＬ回路構成の半導体集
積回路を得ることが可能となる。
ランジスタのベースへは、入力信号がコンデンサにより
カップリングされて伝達され、さらに三端子回路網によ
り電位レベルの制御がされる。この制御を出力端子の電
荷を引き抜く時のみ駆動能力を上げることにより、低消
費電力で、かつ高速化されたＮＴＬ回路構成の半導体集
積回路を得ることが可能となる。
【図１】本発明の半導体集積回路の実施例を示す回路図
である。
である。
【図２】実施例の動作を説明するための図であり、図１
の特性例を表す図である。
の特性例を表す図である。
【図３】図２のＡ部の拡大図である。
【図４】実施例の動作を説明するための図であり、図１
の要部の電位レベルを表す図である。
の要部の電位レベルを表す図である。
【図５】従来の半導体集積回路の一構成例を示す回路図
である。
である。
【図６】従来の半導体集積回路の他の構成例を示す回路
図である。
図である。
１０１ 出力端子 １０２ 入力端子 １１０、１２０、１３０ バイポーラトランジスタ（Ｂ
ＪＴ） １４０、１５０ 抵抗素子 １６０ コンデンサ １７０ 三端子回路網 １７１ ＰチャンネルＭＯＳトランジスタ（ＰＭＯＳ） １７２ ＮチャンネルＭＯＳトランジスタ（ＮＭＯＳ） １８０ 基準電位端子（ＧＮＤ） １９０ 電源端子
ＪＴ） １４０、１５０ 抵抗素子 １６０ コンデンサ １７０ 三端子回路網 １７１ ＰチャンネルＭＯＳトランジスタ（ＰＭＯＳ） １７２ ＮチャンネルＭＯＳトランジスタ（ＮＭＯＳ） １８０ 基準電位端子（ＧＮＤ） １９０ 電源端子
フロントページの続き (56)参考文献 特開 平６−77810（ＪＰ，Ａ) 特開 平４−334121（ＪＰ，Ａ) 特開 平４−170817（ＪＰ，Ａ) 特開 平４−159815（ＪＰ，Ａ) 特開 平３−295314（ＪＰ，Ａ) 特開 平３−252219（ＪＰ，Ａ) 電子情報通信学会技術研究報告（信学 技報ＩＣＤ93−35）Ｖｏｌ．93 Ｎｏ. 113，木村亨他，「１．６Ｖ電源電圧、 ０．８Ｖ振幅、高速動作ＢｉＣＭＯＳ基 本ゲート回路」，ｐａｇｅｓ．９−16 月刊 Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ，Ｖｏｌ．13 Ｎｏ．３ （1994年３月号），木村亨 他，「ゲー トアレイ最新テクノロジー 低電圧動作 ＢｉＣＭＯＳ基本ゲート回路」，ｐａｇ ｅｓ．58−67 (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/0175 H03K 19/082 H03K 19/0948 ＪＩＣＳＴファイル（ＪＯＩＳ) ＷＰＩ（ＤＩＡＬＯＧ)
Claims (5)
- 【請求項１】 入力端子、出力端子、電源端子および基
準電位端子間に構成された半導体集積回路において、 第１、第２および第３のバイポーラトランジスタと、第
１および第２の抵抗素子と３個の端子を有する三端子回
路網とコンデンサとを有し、 前記第１のバイポーラトランジスタのコレクタとエミッ
タが前記電源端子と出力端子間、および前記第２のバイ
ポーラトランジスタのコレクタとエミッタが前記出力端
子と基準電位端子間にそれぞれ接続され、 前記第１の抵抗素子と第３のバイポーラトランジスタと
第２の抵抗素子とがエミッタフォロアで前記電源端子と
入力端子と基準端子間にそれぞれ接続され、 さらに、前記第３のバイポーラトランジスタのコレクタ
と第１の抵抗素子との接続端子が前記第１のバイポーラ
トランジスタのベースと、且つ前記第３のバイポーラト
ランジスタのエミッタと第２の抵抗素子との接続端子が
前記第２のバイポーラトランジスタのベースと前記コン
デンサを介して接続され、 前記三端子回路網は、第１の所定の回路素子と第２の所
定の回路素子とを有し、第１の端子が前記第１の所定の
回路素子の一方の端子により、第２の端子が前記第２の
所定の回路素子の一方の端子により、第３の端子が前記
第１の所定の回路素子の他方の端子および前記第２の所
定の回路素子の他方の端子とにより成り、前記第１の端
子が前記出力端子と、前記第２の端子が前記基準電位端
子と、前記第３の端子が前記第２のバイポーラトランジ
スタのベースと、それぞれ接続されて構成されたことを
特徴とする半導体集積回路。 - 【請求項２】 前記第１の所定の回路素子はＰチャンネ
ルＭＯＳトランジスタであり、前記一方の端子はソー
ス、前記他方の端子はゲートおよびドレインであること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記第１の所定の回路素子は抵抗素子で
あり、前記一方および他方の２つの端子は該抵抗素子の
２端子であることを特徴とする請求項１記載の半導体集
積回路。 - 【請求項４】 前記第２の所定の回路素子はＮチャンネ
ルＭＯＳトランジスタであり、前記一方の端子はソー
ス、前記他方の端子はゲートおよびドレインで あること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項５】 前記第２の所定の回路素子は抵抗素子で
あり、前記一方および他方の２つの端子は該抵抗素子の
２端子であることを特徴とする請求項１記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7160273A JP2836533B2 (ja) | 1995-06-27 | 1995-06-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7160273A JP2836533B2 (ja) | 1995-06-27 | 1995-06-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918330A JPH0918330A (ja) | 1997-01-17 |
| JP2836533B2 true JP2836533B2 (ja) | 1998-12-14 |
Family
ID=15711438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7160273A Expired - Lifetime JP2836533B2 (ja) | 1995-06-27 | 1995-06-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2836533B2 (ja) |
-
1995
- 1995-06-27 JP JP7160273A patent/JP2836533B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| 月刊 Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ，Ｖｏｌ．１３ Ｎｏ．３（１９９４年３月号），木村亨 他，「ゲートアレイ最新テクノロジー 低電圧動作ＢｉＣＭＯＳ基本ゲート回路」，ｐａｇｅｓ．５８−６７ |
| 電子情報通信学会技術研究報告（信学技報ＩＣＤ９３−３５）Ｖｏｌ．９３ Ｎｏ．１１３，木村亨他，「１．６Ｖ電源電圧、０．８Ｖ振幅、高速動作ＢｉＣＭＯＳ基本ゲート回路」，ｐａｇｅｓ．９−１６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0918330A (ja) | 1997-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0436606B2 (ja) | ||
| KR900000487B1 (ko) | 논리 게이트 회로 | |
| EP0361841B1 (en) | Bicmos logic circuit | |
| US4880998A (en) | Bipolar transistor and CMOS transistor logic circuit having improved discharge capabilities | |
| JP2836533B2 (ja) | 半導体集積回路 | |
| EP0517010A1 (en) | BICMOS driver circuits with improved low output level | |
| EP0432472B1 (en) | Signal output circuit having bipolar transistor in output stage and arranged in CMOS semiconductor integrated circuit | |
| US5574391A (en) | ECL integrated circuit allowing fast operation | |
| KR20210089099A (ko) | 게이트 구동 장치 및 제어 방법 | |
| US5077492A (en) | Bicmos circuitry having a combination cmos gate and a bipolar transistor | |
| US5426377A (en) | BiMIS circuit | |
| US5162673A (en) | Bi-CMOS logic circuit | |
| CN113078888B (zh) | 栅极驱动设备和控制方法 | |
| JP2621248B2 (ja) | 半導体集積回路装置 | |
| KR100452176B1 (ko) | 전류원-숏회로 | |
| KR0147455B1 (ko) | 반도체 논리회로 | |
| JP2846338B2 (ja) | シュミットトリガ回路 | |
| EP0520830A2 (en) | Apparatus and method for ECL-like signal to CMOS signal conversion | |
| JP3171518B2 (ja) | Ｂｉｍｏｓ回路 | |
| KR930007564B1 (ko) | Fet 풀다운 부하를 가지는 ecl 회로 | |
| JPH04103217A (ja) | ＢｉＣＭＯＳ回路 | |
| JPH0681033B2 (ja) | 半導体集積回路 | |
| JP2783115B2 (ja) | ＢｉＣＭＯＳ論理回路 | |
| JP3068355B2 (ja) | インバータ回路 | |
| JPH0563545A (ja) | Ｂｉ−ＣＭＯＳ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980908 |