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JPH03231455A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPH03231455A
JPH03231455A JP2027941A JP2794190A JPH03231455A JP H03231455 A JPH03231455 A JP H03231455A JP 2027941 A JP2027941 A JP 2027941A JP 2794190 A JP2794190 A JP 2794190A JP H03231455 A JPH03231455 A JP H03231455A
Authority
JP
Japan
Prior art keywords
circuit
cmos
node
potential
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2027941A
Other languages
English (en)
Inventor
Michinori Nakamura
中村　通憲
Yasuhiro Sugimoto
泰博 杉本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2027941A priority Critical patent/JPH03231455A/ja
Priority to US07/649,901 priority patent/US5146118A/en
Priority to KR1019910001944A priority patent/KR910016077A/ko
Priority to EP91101514A priority patent/EP0441317A1/en
Publication of JPH03231455A publication Critical patent/JPH03231455A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路、特にＢｉ−ＣＭＯＳ論理ゲ
ート回路の改良に関する。
（従来の技術） 第２図は従来のＢ　ｉ−ＣＭＯＳ論理ゲート回路の構成
を示す回路図である。これは１９８９年の電子情報通信
学会春季全国大会で発表された、論文Ｎｏ、Ｃ−２７４
、「融合デバイス構造を用いた新Ｂ１−ＣＭＯＳ回路の
提案」に基づくものである。
入力端子ＩＮにＰチャネルＭＯ８）ランジスタＭ１、Ｎ
チャネルＭＯ３）ランジスタＭ２それぞれのゲートが接
続され、トランジスタＭｌ、Ｍ２のソースはそれぞれ電
源電圧ＶＤＤ％接地電圧ＶＳＳに接続されている。また
、トランジスタＭ１のソース・ドレイン間にはＮＰＮ　
トランジスタＱ１のコレクタ・ベース間が接続され、ト
ランジスタＭ２のソース・ドレイン間にはＰＮＰ　）ラ
ンジスタＱ２のコレクタ・ベース間が接続されており、
互いのドレインとベースの接続ノードａ、ｂ間には２個
のダイオードＤ１．Ｄ２のアノード、カソード間が直列
接続されている。これはバイポーラトランジスタのベー
ス・エミッタ間の拡散容量の電荷を保持しておくための
ものであり、これを挿入することによって低負荷時にお
いても高速可化を図ることができる。上記トランジスタ
Ｑｌ。
Ｑ２の両エミッタは出力端子ＯＵＴに接続され、出力段
がＮＰＮトランジスタＱ１、ＰＮＰ　）ランジスタＱ２
によるコンプリメンタリ構成のＢ１−ＣＭＯＳ論理ゲー
ト回路を構成している。
次に、上記構成のＢｉ−ＣＭＯＳ論理ゲート回路の動作
を説明する。いま、出力ＯＵＴは論理的にハイ（“Ｈ”
）レベル、つまり電源電圧ｖＤＤからトランジスタＱｌ
　（Ｑ２）のベース・エミッタ間の電圧ＶＢＥを引いた
値に保持されている。
入力端子ＩＮが“Ｈ２レベルのとき、ＮチャネルＭＯ８
）ランジスタＭ２は導通状態、ＰチャネルＭＯＳトラン
ジスタＭ１は非導通状態となり、ノードｂの電位は接地
電圧Ｖｓｓ（ＯＶ）となる。
これにより、トランジスタＱ２が導通状態になり出力端
子ＯＵＴの電位はトランジスタＱ２のベース・エミッタ
間の電圧Ｖａｔ（約０．７Ｖ）となる。
入力端子ＩＮがロウ（“Ｌ−）レベルに変化すると、Ｐ
チャネルＭＯＳトランジスタＭ１が導通状態、Ｎチャネ
ルＭＯ５）ランジスタＭ２は非導通状態となり、ノード
ａの電位は電源電圧ＶＤＤとなる。これにより、トラン
ジスタＱ１が導通状態になり出力端子ＯＵＴの電位は（
ＶＤＤ　　ＶＢＥ）となる。
ところで、このようなりｉ−ＣＭＯＳ論理ゲート回路は
微細化に伴ない、素子のゲート幅が小さくなるので、素
子のブレークダウン電圧が低くなる。従って、素子の耐
圧が下がるので低電圧で駆動する必要がある。
例えば、０．５μｍルールの微細Ｂ１−ＣＭＯＳ構成に
おいて、ＶＤＤが５ｖ以下（例えば３．３Ｖ）（７）場
合、コノヨウナＢ　ｉ　−ＣＭ　ＯＳ論理ゲート回路は
高速性を失わないように開発された回路ではあるが、Ｖ
ＤＤ−３，３Ｖのとき、出力の“Ｌ゛レベルＶ　ＩＩＥ
−０、７Ｖ、“Ｈ°レベルはＶＤＤ　　ＶＢＥ−３，３
０，７−２，６Ｖとなり、出力振幅は１．９ｖになり、
ＣＭＯＳ構成の論理ゲートに比べて回路のノイズマージ
ンが著しく損なわれる。
（発明が解決しようとする課１ｉ） このように従来ではＣＭＯＳ論理ゲートに比べて回路の
ノイズマージンが著しく損なわれるという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、低電圧に対して高速で、しかも回路
のノイズマージンがＣＭＯＳゲートなみのＢｉ−ＣＭＯ
Ｓ構成の半導体集積回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体集積回路は、出力段が第１極性のバイ
ポーラトランジスタ及び第２極性のバイポーラトランジ
スタのコンプリメンタリ構成であるＢｉ−ＣＭＯＳ論理
ゲート回路と、ＣＭＯＳインバータ回路とを具備し、前
記Ｂ１−ＣＭＯＳ論理ゲート回路における入力ノードと
出力ノードに前記ＣＭＯＳインバータ回路の入出力端間
が並列接縁されて構成される。
（作用） この発明ではＢｉ−ＣＭＯＳ論理ゲート回路における入
力ノードと出力ノードとの間に設けたＣＭＯＳインバー
タ回路により、本来、出力振幅が２個のバイポーラトラ
ンジスタのベース・エミッタ間電圧骨狭い出力段を高電
位電源から低電位電源までフルスイングさせる。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図はこの発明の半導体集積回路の構成を示す回路図
である。この実施例の回路は、第２図に示す従来回路に
対し、新たにＰチャネルＭＯ８）ランジスタＭ３及びＮ
チャネルＭＯＳトランジスタＭ４からなるＣＭＯＳイン
バータ回路１を追加し、このＣＭＯＳインバータ回路１
の入出力端を前記入出力端子ＩＮ、ＯＵＴにそれぞれ接
続したものである。
このような構成にすれば、まず、入力端子ＩＮが論理的
に“Ｈ”レベルのとき、ＮチャネルＭＯＳトランジスタ
Ｍ２．Ｍ４は導通状態、ＰチャネルＭＯＳｌ−ランジス
タＭｌ、Ｍ３は非導通状態となり、ノードｂの電位が接
地電圧ＶＳＳとなる。
これにより、トランジスタＱ２が導通状態になり、出力
端子ＯＵＴの電位はトランジスタＱ２のベース・エミッ
タ間の電圧ＶＢ！！（約０．７Ｖ）まで降下する。一方
、ＣＭＯＳインバータ回路１のトランジスタＭ４がオン
しているので、出力端ＯＵＴの電位はさらにＶＳＳまで
降下する。
次に、入力端子ＩＮが“Ｌルーベルに変化すると、Ｐチ
ャネルＭＯ５）ランジスタＭｌ、Ｍ３’が導通状態、Ｎ
チャネルＭＯ３）ランジスタＭ２゜Ｍ４は非導通状態と
なり、ノードａの電位は電源電圧ＶＤＤとなる。これに
より、トランジスタＱ１が導通状態になり出力端子ＯＵ
Ｔの電位をｖＤＤからトランジスタＱ１のベース・エミ
ッタ間の電圧ＶＢＥ（約０．７Ｖ）だけ低い電位まで上
昇させる。
一方、ＣＭＯＳインバータ回路１のトランジスタＭ３が
オンしているので、出力端ＯＵＴの電位はさらにｖＤＤ
まで上昇する。
このようにして、このＢｉ−ＣＭＯ８論理ゲートの出力
はほぼ°０〜ＶＤＤまでフルスイングすることになる。
上記実施例の構成によれば、ＣＭＯＳインバータ回路を
Ｂｉ−ＣＭＯＳ論理ゲート回路の入出力ノード間に設け
たので、出力の振幅が大きくなる。
これニヨリ、ｖＤＤが５ｖ以下（例えば３．３Ｖ）であ
る低電圧動作か実現できる。よって、従来回路のノイズ
マージンが小さいという欠点が改善された。例えば、ゲ
ートアレイのような集積回路を構成する場合でも回路の
ノイズマージンはＣＭＯＳなみである。
なお、この発明は上記実施例に限定されることはな（Ｂ
ｉ−ＣＭＯＳ論理ゲート回路は、ＮＰＮトランジスタＱ
ｌ、ＰＮＰ）ランジスタＱ２からなるコンプリメンタリ
構成の出力段であればよく、ＣＭＯＳインバータ回路の
構成も限定されない。
［発明の効果コ 以上説明したようにこの発明によれば、低電圧に対して
も高速で、しかも回路のノイズマージンがＣＭＯＳゲー
トなみにあるＢｉ−ＣＭＯＳ構成の半導体集積回路を提
供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例による構成の回路図、第２
図は従来のＢ　ｉ−ＣＭＯＳ論理ゲート回路の構成を示
す回路図である。 １・・・ＣＭＯＳインバータ回路、Ｄｌ、Ｄ２・・・ダ
イオード、Ｍｌ、Ｍ３・・・ＰチャネルＭＯＳトランジ
スタ、Ｍ２．Ｍ４・・・ＮチャネルＭＯＳトランジスタ
、Ｑｌ・・・ＮＰＮ　トランジスタ、Ｑ２・・・ＰＮＰ
トランジスタ。

Claims (1)

  1. 【特許請求の範囲】 出力段が第１極性のバイポーラトランジスタ及び第２極
    性のバイポーラトランジスタのコンプリメンタリ構成で
    あるＢｉ−ＣＭＯＳ論理ゲート回路と、 ＣＭＯＳインバータ回路とを具備し、 前記Ｂｉ−ＣＭＯＳ論理ゲート回路における入力ノード
    と出力ノードに前記ＣＭＯＳインバータ回路の入出力端
    間が並列接続されていることを特徴とする半導体集積回
    路。
JP2027941A 1990-02-07 1990-02-07 半導体集積回路 Pending JPH03231455A (ja)

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KR1019910001944A KR910016077A (ko) 1990-02-07 1991-02-05 반도체집적회로
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