JP2809131B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に層間絶縁膜の構造およびその製造
方法に関するものである。
製造方法に関し、特に層間絶縁膜の構造およびその製造
方法に関するものである。
【０００２】
【従来の技術】近年の半導体デバイスの高密度化・微細
化に伴い、層間絶縁膜も薄膜化しつつある。層間絶縁膜
が薄膜化すると、特に高速動作のデバイスでは層間の寄
生容量が無視できなくなり、層間絶縁膜を誘電体とした
層間のカップリングが問題になってくる。層間の容量
（寄生容量）を減少させるためには層間絶縁膜の低誘電
率化が重要である。
化に伴い、層間絶縁膜も薄膜化しつつある。層間絶縁膜
が薄膜化すると、特に高速動作のデバイスでは層間の寄
生容量が無視できなくなり、層間絶縁膜を誘電体とした
層間のカップリングが問題になってくる。層間の容量
（寄生容量）を減少させるためには層間絶縁膜の低誘電
率化が重要である。
【０００３】現在、主に層間絶縁膜として用いられてい
るシリコン酸化膜系の材料は比誘電率が約３．６〜３．
８でありかなり低誘電率であるが、さらに低誘電率化す
るためにフッ素樹脂膜を層間絶縁膜に用いることにより
寄生配線容量を低減する技術が考えられている。また、
さらに低誘電率化するために半導体素子の導電性領域に
オーミック接触をなす導電性支柱を設けることにより配
線を半導体素子面と離して空気中に浮かせ、寄生配線容
量を極限にまで小さくする方法などが知られている。
るシリコン酸化膜系の材料は比誘電率が約３．６〜３．
８でありかなり低誘電率であるが、さらに低誘電率化す
るためにフッ素樹脂膜を層間絶縁膜に用いることにより
寄生配線容量を低減する技術が考えられている。また、
さらに低誘電率化するために半導体素子の導電性領域に
オーミック接触をなす導電性支柱を設けることにより配
線を半導体素子面と離して空気中に浮かせ、寄生配線容
量を極限にまで小さくする方法などが知られている。
【０００４】配線に関するものではないが、例えば、特
開昭５６−３２７２３号公報には、図５に示すように、
活性層２２とゲート電極２３との間に空隙（２４）を設
け、両者間の寄生容量を低減化することが提案されてい
る。この半導体装置は次のように作製される。半絶縁性
基板２１上に活性層２２を設け、活性層上に形成された
絶縁膜２５にフォトエッチング法を適用して開孔２６を
形成する。次いで、この開孔２６を通して活性層２２を
エッチングしてくぼみ２４を形成する。ショットキーバ
リアを形成する金属材料を蒸着し、これをパターンニン
グしてゲート電極２３を形成する。
開昭５６−３２７２３号公報には、図５に示すように、
活性層２２とゲート電極２３との間に空隙（２４）を設
け、両者間の寄生容量を低減化することが提案されてい
る。この半導体装置は次のように作製される。半絶縁性
基板２１上に活性層２２を設け、活性層上に形成された
絶縁膜２５にフォトエッチング法を適用して開孔２６を
形成する。次いで、この開孔２６を通して活性層２２を
エッチングしてくぼみ２４を形成する。ショットキーバ
リアを形成する金属材料を蒸着し、これをパターンニン
グしてゲート電極２３を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
従来の技術は以下に示すような問題点があった。まず、
フッ素樹脂膜を層間絶縁膜に用いる技術では、フッ素樹
脂の比誘電率が２．０〜２．１であり、シリコン酸化膜
を層間絶縁膜に用いる場合に比べ、４０〜５０％の寄生
容量低減効果しか得られず、層間絶縁膜がさらに薄膜化
してくると、依然として層間のカップリングが問題にな
ってしまう。
従来の技術は以下に示すような問題点があった。まず、
フッ素樹脂膜を層間絶縁膜に用いる技術では、フッ素樹
脂の比誘電率が２．０〜２．１であり、シリコン酸化膜
を層間絶縁膜に用いる場合に比べ、４０〜５０％の寄生
容量低減効果しか得られず、層間絶縁膜がさらに薄膜化
してくると、依然として層間のカップリングが問題にな
ってしまう。
【０００６】また、配線を半導体素子面と離して空気中
に浮かせる技術では比誘電率は１ともっとも小さくでき
るが、空気絶縁配線層上にさらに上層の配線を形成する
ことが困難であり、したがって多層構造が形成できない
という問題がある。また、特開昭５６−３２７２３号公
報に記載された構造では、ゲート電極の寄生容量低減に
は効果があるものの、この構造を一般の配線に適用する
ことはできないため、配線をも含めたト−タルな実効的
な寄生容量の低減効果は少ない。
に浮かせる技術では比誘電率は１ともっとも小さくでき
るが、空気絶縁配線層上にさらに上層の配線を形成する
ことが困難であり、したがって多層構造が形成できない
という問題がある。また、特開昭５６−３２７２３号公
報に記載された構造では、ゲート電極の寄生容量低減に
は効果があるものの、この構造を一般の配線に適用する
ことはできないため、配線をも含めたト−タルな実効的
な寄生容量の低減効果は少ない。
【０００７】本発明は、上述した従来技術の問題点に鑑
みてなされたものであって、その目的は、多層配線が可
能で、かつ十分な低誘導率の層間絶縁膜構造を提供する
ことである。
みてなされたものであって、その目的は、多層配線が可
能で、かつ十分な低誘導率の層間絶縁膜構造を提供する
ことである。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、下層の配線層が形成された半導体
基板上に第１の絶縁膜を形成する工程と、前記第１の絶
縁膜上に第１の絶縁膜とエッチング特性の異なる第３の
絶縁膜を形成する工程と、前記第３の絶縁膜上に第３の
絶縁膜とエッチング特性の異なる第２の絶縁膜を形成す
る工程と、前記第２の絶縁膜上に上層の配線層を形成す
る工程と、前記第１の絶縁膜と前記第２の絶縁膜を残し
て前記第３の絶縁膜のみをＨＦを用いた気相エッチング
法によって選択的に除去する工程と、を有することを特
徴とする半導体装置の製造方法、が提供される。そし
て、より好ましくは第１および第２の絶縁膜が不純物を
含まないシリコン酸化膜であり、かつ、前記第３の絶縁
膜がリンおよび／またはボロンを含有するシリコン酸化
膜により形成される。
め、本発明によれば、下層の配線層が形成された半導体
基板上に第１の絶縁膜を形成する工程と、前記第１の絶
縁膜上に第１の絶縁膜とエッチング特性の異なる第３の
絶縁膜を形成する工程と、前記第３の絶縁膜上に第３の
絶縁膜とエッチング特性の異なる第２の絶縁膜を形成す
る工程と、前記第２の絶縁膜上に上層の配線層を形成す
る工程と、前記第１の絶縁膜と前記第２の絶縁膜を残し
て前記第３の絶縁膜のみをＨＦを用いた気相エッチング
法によって選択的に除去する工程と、を有することを特
徴とする半導体装置の製造方法、が提供される。そし
て、より好ましくは第１および第２の絶縁膜が不純物を
含まないシリコン酸化膜であり、かつ、前記第３の絶縁
膜がリンおよび／またはボロンを含有するシリコン酸化
膜により形成される。
【０００９】
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例の半導
体装置の構造を示した断面図である。シリコン基板１上
に素子分離酸化膜２が形成されており、この素子分離酸
化膜２によって区画された領域にＭＯＳ型ＦＥＴ３が形
成されている。そして、コンタクトホール４の部分を除
く表面全体にシリコン酸化膜５が形成されている。この
シリコン酸化膜５と空気層６を挟んでその上に、コンタ
クトホール４の領域および後述する開口の部分を除く全
面にシリコン酸化膜７が形成されている。さらにその上
面には、コンタクトホール４を介してシリコン基板の表
面と接触する配線層８が形成されている。シリコン酸化
膜７は配線層８に密着してこれに保持されており、した
がって、シリコン酸化膜５と接触することはなく、その
間に空気層６が確保されている。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例の半導
体装置の構造を示した断面図である。シリコン基板１上
に素子分離酸化膜２が形成されており、この素子分離酸
化膜２によって区画された領域にＭＯＳ型ＦＥＴ３が形
成されている。そして、コンタクトホール４の部分を除
く表面全体にシリコン酸化膜５が形成されている。この
シリコン酸化膜５と空気層６を挟んでその上に、コンタ
クトホール４の領域および後述する開口の部分を除く全
面にシリコン酸化膜７が形成されている。さらにその上
面には、コンタクトホール４を介してシリコン基板の表
面と接触する配線層８が形成されている。シリコン酸化
膜７は配線層８に密着してこれに保持されており、した
がって、シリコン酸化膜５と接触することはなく、その
間に空気層６が確保されている。
【００１１】したがって、本来実施例では、層間絶縁膜
構造はシリコン酸化膜５／空気層６／シリコン酸化膜７
の３層構造となる。このような三層構造の層間絶縁膜を
用いた場合の実効比誘電率εは次式であたえられる。 ε＝ε1 ε2 ε3 （ｔ1 ＋ｔ2 ＋ｔ3 ） ／（ｔ1 ε2 ε3 ＋ｔ2 ε1 ε3 ＋ｔ3 ε1 ε2 ） 但し、ｔ1 ：シリコン酸化膜５の膜厚、ｔ2:：空気層６
の厚さ、ｔ3 ：シリコン酸化膜７の膜厚、ε1 ：シリコ
ン酸化膜５の比誘電率、ε2 ：空気層６の比誘電率、ε
3 ：シリコン酸化膜７の比誘電率である。
構造はシリコン酸化膜５／空気層６／シリコン酸化膜７
の３層構造となる。このような三層構造の層間絶縁膜を
用いた場合の実効比誘電率εは次式であたえられる。 ε＝ε1 ε2 ε3 （ｔ1 ＋ｔ2 ＋ｔ3 ） ／（ｔ1 ε2 ε3 ＋ｔ2 ε1 ε3 ＋ｔ3 ε1 ε2 ） 但し、ｔ1 ：シリコン酸化膜５の膜厚、ｔ2:：空気層６
の厚さ、ｔ3 ：シリコン酸化膜７の膜厚、ε1 ：シリコ
ン酸化膜５の比誘電率、ε2 ：空気層６の比誘電率、ε
3 ：シリコン酸化膜７の比誘電率である。
【００１２】シリコン酸化膜の比誘電率は約３．６であ
り空気層の比誘電率は１．０であるので、例えばシリコ
ン酸化膜５および７の膜厚を１００ｎｍ、空気層の厚さ
を３００ｎｍとすると、本構造での層間絶縁膜のεは実
効的に約１．４となり、シリコン酸化膜単層の層間絶縁
膜を用いた場合に比べ２．６分の１に低減できる。
り空気層の比誘電率は１．０であるので、例えばシリコ
ン酸化膜５および７の膜厚を１００ｎｍ、空気層の厚さ
を３００ｎｍとすると、本構造での層間絶縁膜のεは実
効的に約１．４となり、シリコン酸化膜単層の層間絶縁
膜を用いた場合に比べ２．６分の１に低減できる。
【００１３】次に、図２を参照して図１に示す半導体装
置の製造方法について説明する。図２（ａ）〜（ｇ）
は、第１の実施例の半導体装置の製造方法を説明するた
めの工程順断面図である。まず、従来より知られている
一般的な工程によりシリコン基板１上に素子分離酸化膜
２およびＭＯＳ型ＦＥＴ３を形成する〔図２（ａ）〕。
次に、ＣＶＤ法を用いて全面にシリコン酸化膜５を形成
する〔図２（ｂ）〕。さらに、前記シリコン酸化膜上に
ＣＶＤ法を用いてＢＰＳＧ膜１０およびシリコン酸化膜
７を順次堆積する〔図２（ｃ）〕。
置の製造方法について説明する。図２（ａ）〜（ｇ）
は、第１の実施例の半導体装置の製造方法を説明するた
めの工程順断面図である。まず、従来より知られている
一般的な工程によりシリコン基板１上に素子分離酸化膜
２およびＭＯＳ型ＦＥＴ３を形成する〔図２（ａ）〕。
次に、ＣＶＤ法を用いて全面にシリコン酸化膜５を形成
する〔図２（ｂ）〕。さらに、前記シリコン酸化膜上に
ＣＶＤ法を用いてＢＰＳＧ膜１０およびシリコン酸化膜
７を順次堆積する〔図２（ｃ）〕。
【００１４】その後、フォトリソグラフィ技術を用いて
コンタクトホール形成領域上に開口を有するフォトレジ
スト膜１１形成する〔図２（ｄ）〕。次に、ドライエッ
チング技術を用いて、基板表面の被コンタクト領域に達
するコンタクトホール４をシリコン酸化膜７、ＢＰＳＧ
膜１０およびシリコン酸化膜５を貫通して開孔する〔図
２（ｅ）〕。さらに、アルミニウム合金の被着とそのパ
ターンニングにより、コンタクトホール４を介して被コ
ンタクト領域と接触する配線層８を形成する〔図２
（ｆ）〕。次いで、フォトリソグラフィ法およびドライ
エッチング法を適用してシリコン酸化膜７の適宜個所に
開口（図示なし）を開設する。最後に、気相ＨＦ処理を
行うことによりＢＰＳＧ膜１０のみを前記開口を通して
選択的に除去して空気層６を形成することにより、本実
施例の半導体装置の製作を完了する〔図２（ｇ）〕。
コンタクトホール形成領域上に開口を有するフォトレジ
スト膜１１形成する〔図２（ｄ）〕。次に、ドライエッ
チング技術を用いて、基板表面の被コンタクト領域に達
するコンタクトホール４をシリコン酸化膜７、ＢＰＳＧ
膜１０およびシリコン酸化膜５を貫通して開孔する〔図
２（ｅ）〕。さらに、アルミニウム合金の被着とそのパ
ターンニングにより、コンタクトホール４を介して被コ
ンタクト領域と接触する配線層８を形成する〔図２
（ｆ）〕。次いで、フォトリソグラフィ法およびドライ
エッチング法を適用してシリコン酸化膜７の適宜個所に
開口（図示なし）を開設する。最後に、気相ＨＦ処理を
行うことによりＢＰＳＧ膜１０のみを前記開口を通して
選択的に除去して空気層６を形成することにより、本実
施例の半導体装置の製作を完了する〔図２（ｇ）〕。
【００１５】［第２の実施例］図３は本発明の第２の実
施例の構造を示す断面図である。本実施例では、図１に
示した第１の実施例の半導体装置上に上層の配線層を形
成した構造となっている。すなわち、本実施例では、図
１に示した構造上に配線層８と配線層１２の電気的接触
領域であるビアホール１３の領域を除いた全面にシリコ
ン酸化膜１４が形成されている。前記シリコン酸化膜１
４と空気層１５を挟んでその上に、ビアホール１３領域
および気相エッチングを行うに必要な開口部を除いて全
面にシリコン酸化膜１６が形成されている。シリコン酸
化膜１６上には、ビアホール１３を介して配線層８と接
触する配線層１２が形成されている。
施例の構造を示す断面図である。本実施例では、図１に
示した第１の実施例の半導体装置上に上層の配線層を形
成した構造となっている。すなわち、本実施例では、図
１に示した構造上に配線層８と配線層１２の電気的接触
領域であるビアホール１３の領域を除いた全面にシリコ
ン酸化膜１４が形成されている。前記シリコン酸化膜１
４と空気層１５を挟んでその上に、ビアホール１３領域
および気相エッチングを行うに必要な開口部を除いて全
面にシリコン酸化膜１６が形成されている。シリコン酸
化膜１６上には、ビアホール１３を介して配線層８と接
触する配線層１２が形成されている。
【００１６】下層のシリコン酸化膜７の場合と同様に、
シリコン酸化膜１６は配線層１２に密着して保持されて
おり、シリコン酸化膜１４と接触することはなく、その
間に空気層１５が確保されている。本発明によれば、こ
の第２の実施例のように、低容量層間絶縁膜構造を２層
以上形成することが可能である。
シリコン酸化膜１６は配線層１２に密着して保持されて
おり、シリコン酸化膜１４と接触することはなく、その
間に空気層１５が確保されている。本発明によれば、こ
の第２の実施例のように、低容量層間絶縁膜構造を２層
以上形成することが可能である。
【００１７】次に、図４を参照して図３に示す第２の実
施例の半導体装置の製造方法について説明する。図４
（ａ）〜（ｇ）は、この第２の実施例の半導体装置の製
造方法を説明するための工程順断面図である。図２に示
した製造工程を経ることにより図４（ａ）に示す半導体
装置を得る。次に、ＣＶＤ法を用いて全面にシリコン酸
化膜１４を形成する〔図４（ｂ）〕。なお、ＢＰＳＧ膜
をエッチングするためにシリコン酸化膜７に形成された
開口の径は十分小さく、シリコン酸化膜１４の堆積時に
この開口は塞がれる。続いて、シリコン酸化膜１４上に
ＣＶＤ法を用いてＢＰＳＧ膜１７およびシリコン酸化膜
１６を順次堆積する〔図４（ｃ）〕。
施例の半導体装置の製造方法について説明する。図４
（ａ）〜（ｇ）は、この第２の実施例の半導体装置の製
造方法を説明するための工程順断面図である。図２に示
した製造工程を経ることにより図４（ａ）に示す半導体
装置を得る。次に、ＣＶＤ法を用いて全面にシリコン酸
化膜１４を形成する〔図４（ｂ）〕。なお、ＢＰＳＧ膜
をエッチングするためにシリコン酸化膜７に形成された
開口の径は十分小さく、シリコン酸化膜１４の堆積時に
この開口は塞がれる。続いて、シリコン酸化膜１４上に
ＣＶＤ法を用いてＢＰＳＧ膜１７およびシリコン酸化膜
１６を順次堆積する〔図４（ｃ）〕。
【００１８】その後、フォトリソグラフィ技術を用いて
ビアホール形成領域上に開口を有するフォトレジスト膜
１８形成する〔図４（ｄ）〕。次に、ドライエッチング
技術を用いて、下層の配線層に達するビアホール１３を
シリコン酸化膜１４、ＢＰＳＧ膜１７、およびシリコン
酸化膜１６を貫通して開孔する〔図４（ｅ）〕。さらに
配線層１２を形成する〔図４（ｆ）〕。しかる後、フォ
トリソグラフィ法およびドライエッチング法を適用して
シリコン酸化膜１６に開口（図示なし）を形成する。最
後に、気相ＨＦ処理を行い、上記開口を通してＢＰＳＧ
膜１７のみを選択的に除去して空気層１５を形成するこ
とにより本実施例の半導体装置を得ることができる〔図
４（ｇ）〕。
ビアホール形成領域上に開口を有するフォトレジスト膜
１８形成する〔図４（ｄ）〕。次に、ドライエッチング
技術を用いて、下層の配線層に達するビアホール１３を
シリコン酸化膜１４、ＢＰＳＧ膜１７、およびシリコン
酸化膜１６を貫通して開孔する〔図４（ｅ）〕。さらに
配線層１２を形成する〔図４（ｆ）〕。しかる後、フォ
トリソグラフィ法およびドライエッチング法を適用して
シリコン酸化膜１６に開口（図示なし）を形成する。最
後に、気相ＨＦ処理を行い、上記開口を通してＢＰＳＧ
膜１７のみを選択的に除去して空気層１５を形成するこ
とにより本実施例の半導体装置を得ることができる〔図
４（ｇ）〕。
【００１９】なお、上記実施例では、第３の絶縁膜（エ
ッチング除去される絶縁膜）としてＢＰＳＧを用いてい
たが、これに代えリンを含有するＰＳＧやボロンを含有
するＢＳＧを用いることができる。また、第１、第２の
絶縁膜（空気層を挟む絶縁膜）としてＮＳＧを用いてい
たが、これに代えてシリコン窒化膜を用いるようにして
もよい。また、実施例ではＭＯＳ型半導体装置について
説明したが、本発明は、ＭＯＳ型半導体装置ばかりでな
く一般の半導体装置すべてに適用が可能なものである。
ッチング除去される絶縁膜）としてＢＰＳＧを用いてい
たが、これに代えリンを含有するＰＳＧやボロンを含有
するＢＳＧを用いることができる。また、第１、第２の
絶縁膜（空気層を挟む絶縁膜）としてＮＳＧを用いてい
たが、これに代えてシリコン窒化膜を用いるようにして
もよい。また、実施例ではＭＯＳ型半導体装置について
説明したが、本発明は、ＭＯＳ型半導体装置ばかりでな
く一般の半導体装置すべてに適用が可能なものである。
【００２０】
【発明の効果】以上説明したように、本発明の半導体装
置は、酸化膜／空気層／酸化膜を層間絶縁膜とするもの
であるので、多層配線構造が可能で、かつ十分に低誘電
率の層間絶縁膜を形成することが可能になる。したがっ
て、本発明によれば、寄生容量の影響を最小にすること
が可能になり、従来に比べより高速動作可能な高集積・
高密度の集積回路を形成することが可能となる。
置は、酸化膜／空気層／酸化膜を層間絶縁膜とするもの
であるので、多層配線構造が可能で、かつ十分に低誘電
率の層間絶縁膜を形成することが可能になる。したがっ
て、本発明によれば、寄生容量の影響を最小にすること
が可能になり、従来に比べより高速動作可能な高集積・
高密度の集積回路を形成することが可能となる。
【図１】本発明の第１の実施例の半導体装置を示す断面
図。
図。
【図２】本発明の第１の実施例の半導体装置の製造方法
を示す工程順断面図。
を示す工程順断面図。
【図３】本発明の第２の実施例の半導体装置を示す断面
図。
図。
【図４】本発明の第２の実施例の半導体装置の製造方法
を示す工程順断面図。
を示す工程順断面図。
【図５】ゲート電極−活性層間に空隙を形成した従来の
半導体装置の断面図。
半導体装置の断面図。
１ シリコン基板 ２ 素子分離酸化膜 ３ ＭＯＳ型ＦＥＴ ４ コンタクトホール ５ シリコン酸化膜 ６ 空気層 ７ シリコン酸化膜 ８ 配線層 ９ シリコン酸化膜 １０ ＢＰＳＧ膜 １１ フォトレジスト膜 １２ 配線層 １３ ビアホール １４ シリコン酸化膜 １５ 空気層 １６ シリコン酸化膜 １７ ＢＰＳＧ膜 １８ フォトレジスト膜 ２１ 半絶縁性基板 ２２ 活性層 ２３ ゲート電極 ２４ くぼみ（空隙） ２５ 絶縁膜 ２６ 開孔
Claims (2)
- 【請求項１】 下層の配線層が形成された半導体基板上
に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上
に第１の絶縁膜とエッチング特性の異なる第３の絶縁膜
を形成する工程と、前記第３の絶縁膜上に第３の絶縁膜
とエッチング特性の異なる第２の絶縁膜を形成する工程
と、前記第２の絶縁膜上に上層の配線層を形成する工程
と、前記第１の絶縁膜と前記第２の絶縁膜を残して前記
第３の絶縁膜のみをＨＦを用いた気相エッチング法によ
って選択的に除去する工程と、を有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記第１および第２の絶縁膜が不純物を
含まないシリコン酸化膜であり、かつ、前記第３の絶縁
膜がリンおよび／またはボロンを含有するシリコン酸化
膜であることを特徴とする請求項１記載の半導体装置の
製造方法。
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|---|---|---|---|
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| KR1019960016071A KR100231669B1 (ko) | 1995-05-11 | 1996-05-10 | 층간 절연막에 형성된 기체절연층을 갖는 반도체장치및그제조방법 |
| TW085105590A TW295711B (ja) | 1995-05-11 | 1996-05-11 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7135605A JP2809131B2 (ja) | 1995-05-11 | 1995-05-11 | 半導体装置の製造方法 |
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|---|---|
| JPH08306784A JPH08306784A (ja) | 1996-11-22 |
| JP2809131B2 true JP2809131B2 (ja) | 1998-10-08 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7135605A Expired - Fee Related JP2809131B2 (ja) | 1995-05-11 | 1995-05-11 | 半導体装置の製造方法 |
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| US5328868A (en) * | 1992-01-14 | 1994-07-12 | International Business Machines Corporation | Method of forming metal connections |
| JPH05283542A (ja) * | 1992-03-31 | 1993-10-29 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
| US5413962A (en) * | 1994-07-15 | 1995-05-09 | United Microelectronics Corporation | Multi-level conductor process in VLSI fabrication utilizing an air bridge |
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| JPH08306775A (ja) * | 1995-05-01 | 1996-11-22 | Hitachi Ltd | 半導体装置及びその製造方法 |
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-
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- 1995-05-11 JP JP7135605A patent/JP2809131B2/ja not_active Expired - Fee Related
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1996
- 1996-05-10 KR KR1019960016071A patent/KR100231669B1/ko not_active IP Right Cessation
- 1996-05-10 US US08/644,339 patent/US5861653A/en not_active Expired - Fee Related
- 1996-05-11 TW TW085105590A patent/TW295711B/zh active
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| US5861653A (en) | 1999-01-19 |
| TW295711B (ja) | 1997-01-11 |
| KR100231669B1 (ko) | 1999-11-15 |
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Legal Events
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