JPH03145159A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置およびその製造方法に係わり
、特に積層型のキャパシタ・セル構造のダイナミック型
ＲＡＭ　（ＤＲＡＭ）およびその製造方法に関する。

（従来の技術） ＤＲＡＭは高集積化の一途を辿り、それに伴ってキャパ
シタ面積が減少して、メモリ内容の誤読み出しや、放射
線によるデータ破壊等が大きな問題になっている。

このような問題を解決するため、キャパシタに様々な構
造を持たせる提案がなされている。その一つが積層型キ
ャパシタ・セル構造である。

これは、素子分離された半導体基板上に、まずＭＯＳト
ランジスタを形成し、その上を絶縁膜で覆ってこれにコ
ンタクト孔を開け、ＭＯＳトランジスタのソースまたは
ドレイン拡散層の一方にコンタクトするストレージノー
ド電極を形成し、さらにキャパシタ絶縁膜を介してセル
プレート電極を形成し、メモリセルを構成する。

このような積層型キャパシタ・セル構造では、平面的に
はメモリセルの占有面積を増大することなく、ストレー
ジノード電極の表面積を大きくして、キャパシタの実質
的な面積を補償することができる。

しかし従来の積層型キャパシタ・セル構造および製造方
法には、さらに高集積化を進める場合に以下のような問
題があった。

まず、ストレージノード電極の表面積を大きくし、充分
なキャパシタ容量を得るためには、ストレージノード電
極の側面を有効に利用すべく、その膜厚を少なくとも３
０００Åという厚いものにしなければならない。このよ
うな厚いストレージノード電極を微細加工するのは困難
であり、ストレージノード電極同士の短絡等の原因とな
る。

また、ストレージノード電極が厚いと、ビット線コンタ
クト孔のアスペクト比が高くなり、ビット線がコンタク
ト孔部で薄くなったり、段切れしたりして不良の原因と
なる。

この問題を解決すべくストレージノード電極下の絶縁膜
に形成されるコンタクト孔の外側に導体膜等の下地膜を
形成し、スト１ノージノード電極の側面部分の面積を増
大せしめるようにした構造が提案されている（特願昭６
３−１１９２０１）。

この構造によれば、メモリセルの占有面積の低下による
キャパシタ容量の低下を、コンタクト孔の外側に導体膜
の下地膜を形成し、ストレージノ−ド電極の側面部分の
面積を増大せしめることによって補償することができ、
高集積化をはかることが可能となる。

しかしながら、このような構造においても、高集積化に
伴うデザインルールから、コンタクト孔周辺の面積低下
の要求は大きく、スイッチングトランジスタのソースま
たはドレイン拡散層へのストレージノード電極のコンタ
クトのためのコンタクト孔の形成に際し、わずかの位置
ずれが生じた場合にも、スイッチングトランジスタのゲ
ート電極と、ストレージノード電極との間に短絡がおこ
ることが度々であった。

さらに、この問題を解決すべく、スイッチングトランジ
スタのゲート電極上の絶縁膜上のコンタクト孔の周辺に
下地膜を配設すると共に、コンタクト孔周辺の側壁に側
壁絶縁膜を配設し、この側壁絶縁膜と、コンタクト孔の
周辺に配設された下地膜とを覆うようにストレージノー
ド電極を形成する構造が提案されている。

しかしながら、この構造においても、コンタクト孔と、
ＭＯＳトランジスタとのゲート電極との余裕を小さくし
ていくと、合わせズレによってコンタクト孔がゲート電
極にかかり、トランジスタの特性に悪影響を与え、半導
体記憶装置の信頼性の低下を招いている。

したがって、上記コンタクト孔は、ゲート電極に対して
自己整合的に形成されることが望まれている。

（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、積
層型キャパシタ・セル構造を持った半導体記憶装置であ
って、ストレージノード電極の側面部分の面積を増大さ
せることによって、キャパシタ容量の低下を補償した半
導体記憶装置において、いっそうの高集積化に適して、
かつ高い信頼性を維持しえる半導体記憶装置およびその
製造方法を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明による半導体記憶装置によれば、半導体基板に
形成されたＭＯＳトランジスタと、このＭＯＳトランジ
スタのソース／ドレイン拡散層の一方に接続されたキャ
パシタとによりメモリセルを構成する半導体記憶装置に
おいて、上記キャパシタは、ソース／ドレイン拡散層の
一方に接続され、かつＭＯＳトランジスタのゲート電極
上に延在する部分を持つ第１のキャパシタ電極と、 この第１のキャパシタ電極の一方の面に、キャパシタ絶
縁膜を介して形成された第２のキャパシタ電極とからな
り、 第１のキャパシタ電極の他方の面には、これに接して、
上記ゲート電極上に延在する部分のみに下地膜が形成さ
れ、 この下地膜は、上記ゲート電極と絶縁膜を介して電気的
に分離されていることを特徴とする。

また、その製造方法は、 第１導電型の半導体基板上に、素子分離領域を形成する
工程と、 基板上に、ＭＯＳトランジスタのゲート絶縁膜となる第
１の絶縁膜を形成する工程と、第１の絶縁膜上に、ＭＯ
Ｓトランジスタのゲート電極となる第１の導体膜を形成
する工程と、第１の導体膜上に、第２の絶縁膜を形成す
る工程と、 第２の絶縁膜上に、下地膜を形成する工程と、これら第
１の導体膜、第２の絶縁膜、および下地膜からなる積層
膜を、ＭＯＳトランジスタゲート電極部形状にパターニ
ングする工程と、パターニングされた積層膜をマスクに
して第２導電型の不純物を導入し、少なくとも２つの第
１、第２のソース／ドレイン拡散層を形成する工程と、
全面に、第３の絶縁膜を形成する工程と、第３の絶縁膜
を、パターニングされた積層膜側壁に残置させ、ゲート
電極を含む積層膜に対して自己整合的に第１、第２のソ
ース／ドレイン拡散層に通じる少なくとも第１、第２の
コンタクト孔を開孔する工程と、 全面に、第２の導体膜を形成する工程と、第２の導体膜
を、第１のコンタクト孔を介して第１のソース／ドレイ
ン拡散層に接続される第１のキャパシタ電極形状、およ
び第２のコンタクト孔を介して第２のソース／ドレイン
拡散層に接続されるパッド電極形状にパターニングする
工程と、パターニングされた第２の導体膜表面にキャパ
シタ絶縁膜を形成する工程と、 全面に、第２のキャパシタ電極となる第３の導体膜を形
成する工程と、 第３の導体膜を、少なくともパッド電極が全て露出する
開孔部を持つ第２のキャパシタ電極形状にパターニング
する工程と、 全面に、層間絶縁膜となる第４の絶縁膜を形成する工程
と、 第４の絶縁膜に、パッド電極に通じる第３のコンタクト
孔を開孔する工程と、 全面に、ビット線となる第４の導体膜を形成する工程と
、 第４の導体膜を、第３のコンタクト孔を介してパッド電
極に接続されるビット線形状にパターニングする工程と
を具備することを特徴とする。

（作用） 上記のような半導体記憶装置およびその製造方法にあっ
ては、第１のキャパシタ電極（ストレージノード電極）
と、基板内に形成されている拡散層とを接続するコンタ
クト孔が、ゲート電極と、ゲート電極上に形成された絶
縁膜と、下地膜とを、同時にパターニングすることによ
り得られる積層膜の側面に、いわゆる絶縁膜の側壁残し
技術によって開孔形成される。

つまり、上記コンタクト孔がゲート電極を含む積層膜に
対して自己整合的に形成されるので、コンタクト孔が、
ゲート電極にかかって開孔されることはなくなる。この
結果、トランジスタの特性が変動する等の装置の信頼性
の低下が少なくなる。

そして、上記積層膜を用いて自己整合的にコンタクト孔
を開孔するから、装置の微細化、すなわち高集積化に適
したメモリセル構造となる。

（実施例） 以下、図面を参照してこの発明の実施例に係わる半導体
記憶装置およびその製造方法について説明する。

第１図は、この発明の第１の実施例にかかる装置の、特
にメモリセルの２ビット分を示した断面図である。

第１図に示すように、例えばｐ型半導体基板１上にはフ
ィールド絶縁膜２が形成されている。このフィールド絶
縁膜２によって囲まれた領域が素子領域となる。素子領
域上には、ｎ型拡散層３（３１〜３．）が形成されてい
る。このｎ型拡散層３１〜３３の各相互間に形成される
チャネル領域上には、ゲート絶縁ｌＩ４　（４１，４２
＞が形成されている。このゲート絶縁膜４上には、スイ
ッチングトランジスタのゲート電極５（５１，５２）が
形成され、また、フィールド絶縁膜２上には、他のメモ
リセルのゲート電極上 れている。ゲート電極５を構成する材料は、例えばポリ
シリコンである。これらのゲート電極５１〜５４上には
、ストレージノード電極とゲート電極とを電気的に分離
するための絶縁膜６（６１〜６４）が形成されている。

これらの絶縁Ｈ６ｒ〜６４上には、ストレージノード電
極の下地膜となる下地膜７（７、〜７４）が形成されて
いる。下地膜７を構成する。材料は、例えばポリシリコ
ンである。これらゲート電極５、絶縁膜６、および導体
Ｈ７にて構成された積層膜の側面には、側壁状に残置さ
れた側部絶縁膜８（８、〜８８）が形成されている。ま
た、側部絶縁膜８の相互間には、ゲート電極に対して自
己整合的に形成され、ｎ型拡散層３に通じるコンタクト
孔が開孔されている。

ｎ型拡散層３０、および３．上に開孔されているコンタ
クト孔内部には、下地１１！７に接続されるストレージ
ノード電極９　（９１，９□）が形成されている。スト
レージノード電極９を構成する材料は、例えばポリシリ
コンである。また、ｎ型拡散層３□上に開孔されている
コンタクト孔内部には、ビット線コンタクトのずれを補
償するパッド電極１０が形成されている。パッド電極１
０を構成する材料は、例えばストレージノード電極９を
構成したものと同一のポリシリコンである。ストレージ
ノード電極９上には、キャパシタの誘電体となるキャパ
シタ絶縁膜１１（１１１，，１１２）が形成されている
。このキャパシタ絶縁膜１１を構成する材料は、例えば
酸化膜、酸化膜と窒化膜との積層膜等である。このキャ
パシタ絶縁膜１１上には、セルプレート電極１２　（１
２＋　１１２□）が形成されている。このセルプレート
電極１２を構成する材料は、例えばポリシリコンである
。このセルプレート電極１２上には、層間絶縁膜１３が
形成されている。この層間絶縁膜１３には、パッド電極
１０に対して開孔されたコンタクト孔が開孔されており
、このコンタクト孔内部には、ｎ型拡散層３□に電気的
に接続されるビット線１４が形成されている。

次に、上記第１の実施例にかかる装置の製造方法を、第
２図（ａ）ないし第２図（ｅ）を参照して説明する。

第２図（ａ）ないし第２図（ｅ）は、上記第１の実施例
にかかる装置の、特に１ビット分を製造工程順に示した
断面図である。第２図（ａ）ないし第２図（ｅ）におい
て、第１図と同一の部分については、同一の符号を付す
。

まず、第２図（ａ）に示すように、例えばｐ型シリコン
基板１上に、例えば選択酸化法により、フィールド絶縁
膜２を形成する。次いで、素子領域上に、例えば熱酸化
法により、ゲート絶縁膜４、を形成する。次いで、全面
に、例えばＣＶＤ法により、第１層ポリシリコン層を堆
積形成し、この第１層ポリシリコン層上に、例えば熱酸
化膜等からなる絶縁膜を形威し、さらにこの絶縁膜上に
、例えばＣＶＤ法により、第２層ポリシリコン層を形成
する。次いで、これらを、例えば写真蝕刻法により、順
次エツチングし、第１層ポリシリコン層からなるゲート
電極５　（５，，５□）と、絶縁膜６　（６，，６□）
と、第２層ポリシリコン層からなる下地膜７（７，７□
〉とからなる積層膜をパターン形成する。次いで、この
積層膜と、フィールド絶縁膜２とをマスクとして、例え
ばｎ型不純物であるリン等をイオン注入することにより
、ｎ型拡散層３　（３１，３□）を形成する。

次に、第２図（ｂ）に示すように、全面に、例えばＣＶ
Ｄ法により、シリコン酸化膜を堆積形成し、これを、異
方性エツチングである、例えばＲＩＥ法によってエツチ
ングする。そして、上記積層膜の側面に、側壁状に残置
した側部絶縁膜８（８１〜８４）を形成する。この時、
図示されるように、例えば側部絶縁膜８２と、８．との
相互間には、ｎ型拡散層３□に通じるコンタクト孔１５
が形成されている。このコンタクト孔１５は、ゲート電
極５を含む上記積層膜に対して自己整合的に形成される
ものであり、結果的にゲート電極５に対して自己整合的
に形威されたものとなる。

次に、第２図（ｃ）に示すように、全面に、例えばＣＶ
Ｄ法により、第３層ポリシリコン層を堆積形成し、次い
で、例えば写真蝕刻法により、ストレージノード電極９
（９１）、およびパッド電極１０の形状にパターニング
する。このとき、−図示するように、下地膜７□は、ス
トレージノード電極９．と、後に形成されるビット線と
の短絡を防ぐために、例えばゲート電極５．上で、完全
に分離されるようにする。

次に、第２図（ｄ）に示すように、例えば熱酸化法によ
り、キャパシタ絶縁膜１１．を形威し、次いで、全面に
、例えばＣＶＤ法により、セルプレート電極となる第４
層ポリシリコン層を堆積形成する。次いで、この第４層
ポリシリコン層を、例えば写真蝕刻法により、セルプレ
ート電極１２（１２１）の形状にパターニングする。

ここで、セルプレート電極１２には、パッド電極１０が
全て露出する開孔部が形成される。そして、この開孔部
から、パッド電極１０の表面に形成されたキャパシタ絶
縁膜１１を除去する。

ところで、この工程中、パッド電極１０の表面に形成さ
れたキャパシタ絶縁膜１１は、必ずしも除去される必要
はない。

次に、第２図（ｅ）に示すように、全面に、例えばＣＶ
Ｄ法により、シリコン酸化膜からなる層間絶縁膜１３を
形成し、これに、パッド電極１０に通じるコンタクト孔
を、写真蝕刻法を用いて開孔する。次いで、全面にビッ
ト線となる、例えばアルミニウム、あるいは高融点金属
等の導体膜を、スパッタ法により蒸着形成する。次いで
、このアルミニウム膜をパターニングして、パッド電極
１０を介し、ｎ型拡散層３□に電気的に接続されるビッ
ト線１４を形成する。

以上のような工程を経ることにより、第１の実施例にか
かる装置が製造される。

このような、第１の実施例にかかる半導体記憶装置およ
びその製造方法であると、ゲート電極５と、絶縁膜６と
、下地膜７とを、同時にパターニングすることによって
得られる積層膜の側面に、いわゆる絶縁膜の側壁残し技
術によって得られる側壁状の側部絶縁ｌｌｌ８が形成さ
れる。この結果、ストレージノード電極９、およびパッ
ド電極１０こ、ｎ型拡散層３とを接続するコンタクト孔
１５がゲート電極５に対して自己整合的に形成される。

よって、コンタクト孔１５の開孔が、マスク合わせの必
要なしに開孔形成できるようになり、素子の微細化、す
なわち高集積化に適した半導体記憶装置を提供すること
が可能となる。

さらに、ゲート電極５に対して自己整合的にコンタクト
孔１５が開孔形成されるので、従来のように、コンタク
ト孔開孔の際のマスクずれによって起こる例えばゲート
電極５と、ストレージノード電極９との短絡はない。ま
た、ゲート電極５にかかってのコンタクト孔１５の開孔
もなくなる。

したがって、製造工程での歩留りが向上し、スイッチン
グトランジスタの特性変動等の装置の信頼性の低下を招
くこともない。

また、ストレージノード電極９に接して、これに一体化
される下地膜７が形成されることにより、ストレージノ
ード電極９の、特に側面周囲部分の面積が増大し、素子
の微細化に伴うキャパシタ容量の低下が補償されるここ
は言うまでもない。

次に、第３図を参照して、この発明の第２の実施例に係
わる半導体記憶装置およびその製造方法について説明す
る。

第３図は、この発明の第２の実施例にかかる装置の、特
にメモリセルの２ビット分を示した断面図である。第３
図において、第１図と同一部分については、同一の符号
を付し、重複する説明は避ける。

第３図に示すように、第２の実施例にかかる装置の特徴
としては、ゲート電極５上に存在する絶縁膜６の上部に
、側部絶縁ＩＩ！［８とエツチング比の異なる第２の絶
縁膜１６（１６，〜１６４）が形成されている点である
。側部絶縁膜８と、第２の絶縁膜１６とを構成する材料
の例は、例えば側部絶縁膜８を構成する絶縁物がシリコ
ン酸化膜である場合、第２の絶縁膜１６を構成する絶縁
物は、例えばシリコン窒化膜とする。

また、その製造方法は、はぼ第２図（ａ）ないし第２図
（ｅ）に示す工程で製造でき、異なる工程箇所は、第２
図（ａ）に示す工程における下地ｌ１ｌｌＩ７となる第
２層ポリシリコン層形成の際、これに変えて第２の絶縁
膜１６を形成すれば良い。

このような、第２の実施例にかかる半導体記憶装置であ
ると、第１の実施例同様に、ストレージノード電極９と
、ｎ型拡散層３（３，３□）とを接続するためのコンタ
クト孔が、ゲート電極５に対して自己整合的に形成でき
る。

さらに、側部絶縁膜８と、エツチング比が異なる絶縁物
にて構成される第２の絶縁膜１６が形成されていること
により、側部絶縁膜８を形成する際に、第２の絶縁膜１
６がエツチングの障壁膜の役目を果たすことができる。

よって、側部絶縁膜８の形成をより精度良く行なえる効
果もある。

また、この第２の絶縁膜１６の厚みを増して形成すれば
、上記コンタクト孔内に落ち込むストレージノード電極
９の量が増し、セルプレー１・電極１２との対向面積が
増大できる効果がある。これによって、素子の微細化に
伴うキャパシタ容量の低下の、いっそうの補償も可能で
ある。

この第２の実施例のように下地膜は、絶縁膜によって構
成されていてもよい。

次に、第４図を参照して、この発明の第３の実施例に係
わる半導体記憶装置およびその製造方法について説明す
る。

第４図は、この発明の第３の実施例にかかる装置の、特
にメモリセルの２ビット分を示した断面図である。第４
図において、第１図と同一部分については、同一の符号
を付し、重複する説明は避ける。

第４図に示すように、第３の実施例にかかる装置の特徴
としては、第１の実施例にかかる装置の、特に側部絶縁
膜８（８１〜８８）の部分を、さらにエツチングするこ
とにより、下地膜７（７１〜７４）の側面を全て露出さ
せた点である。第４図では、側部絶縁膜を８．〜８１６
として図示する。

また、その製造方法は、はぼ第２図（ａ）ないし第２図
（ｅ）に示す工程で製造でき、異なる工程箇所は、第２
図（ｂ）に示す工程における側部絶縁膜８を形成する異
方性エツチングの際、下地膜７の側面が全て露出するま
で、エツチングを行なえば良い。

ただし、この時、側部絶縁膜８は、これの一部が必ず絶
縁膜６の側面にかかつて形成されるようにする。こうす
ることで、ストレージノード電極つと、ゲート電極５と
の短絡を防ぐことができる。

このような、第２の実施例にかかる半導体記憶装置であ
ると、第１の実施例同様に、ストレージノード電極９と
、ｎ型拡散層３　（３，，３□）とを接続するためのコ
ンタクト孔１５を、ゲート電極°５に対して自己整合的
に開孔できる。

さらに、この効果に加えて下地膜７の側面が全て露出さ
れていることにより、ストレージノード電極９の側面周
囲部分の面積をいっそう増大させることができ、キャパ
シタ容量がより増加する。

［発明の効果］ 以上説明したように、この発明によれば、積層型キャパ
シタ・セル構造を持った半導体記憶装置であって、スト
レージノード電極の側面部分の面積を増大させることに
よって、キャパシタ容量の低下を補償した半導体記憶装
置において、いっそうの高集積化に適して、かつ高い信
頼性を維持しえる半導体記憶装置およびその製造方法が
提供される。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係わる半導体記憶装
置の断面図、第２図（ａ、）ないし第２図（ｅ）は第１
の実施例に係わる半導体記憶装置を製造工程順に示した
断面図、第３図は第２の実施例に係わる半導体記憶装置
の断面図、第４図は第３の実施例に係わる半導体記憶装
置の断面図である。 １・・・ｐ型半導体基板、２・・・フィールド絶縁膜、
３１〜３３・・・ｎ型拡散層、４１．４□・・・ゲート
絶縁膜、５、〜５４・・・ゲート電極、６１〜６４・・
・絶縁膜、７１〜７４・・・下地膜、８．〜８１６・・
・側部絶縁膜、９＋、９□・・・ストレージノード電極
、１０・・・パッド電極、１１１，１１２・・・キャパ
シタ絶縁膜、１２．．１２２・・・セルプレート電極、
１３・・・層間絶縁膜、１４・・・ビット線、１５・・
・コンタクト孔。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板に形成されたＭＯＳトランジスタと、 このＭＯＳトランジスタのソース／ドレイン拡散層の一
   方に接続されたキャパシタとによりメモリセルを構成す
   る半導体記憶装置において、上記キャパシタは、ソース
   ／ドレイン拡散層の一方に接続され、かつＭＯＳトラン
   ジスタのゲート電極上に延在する部分を持つ第１のキャ
   パシタ電極と、 この第１のキャパシタ電極の一方の面に、キャパシタ絶
   縁膜を介して形成された第２のキャパシタ電極とからな
   り、 第１のキャパシタ電極の他方の面には、これに接して、
   上記ゲート電極上に延在する部分のみに下地膜が形成さ
   れ、 この下地膜は、上記ゲート電極と絶縁膜を介して電気的
   に分離されていることを特徴とする半導体記憶装置。
2. （２）ＭＯＳトランジスタと、 このＭＯＳトランジスタの一方のソース／ドレイン拡散
   層に接続されたキャパシタとによりメモリセルを構成す
   る半導体記憶装置の製造方法であって、 第１導電型の半導体基板上に、素子分離領域を形成する
   工程と、 基板上に、ＭＯＳトランジスタのゲート絶縁膜となる第
   １の絶縁膜を形成する工程と、 第１の絶縁膜上に、ＭＯＳトランジスタのゲート電極と
   なる第１の導体膜を形成する工程と、第１の導体膜上に
   、第２の絶縁膜を形成する工程と、 第２の絶縁膜上に、下地膜を形成する工程と、これら第
   １の導体膜、第２の絶縁膜、および下地膜からなる積層
   膜を、ＭＯＳトランジスタゲート電極部形状にパターニ
   ングする工程と、 パターニングされた積層膜をマスクにして第２導電型の
   不純物を導入し、少なくとも２つの第１、第２のソース
   ／ドレイン拡散層を形成する工程と、全面に、第３の絶
   縁膜を形成する工程と、 第３の絶縁膜を、パターニングされた積層膜側壁に残置
   させ、ゲート電極を含む積層膜に対して自己整合的に第
   １、第２のソース／ドレイン拡散層に通じる少なくとも
   第１、第２のコンタクト孔を開孔する工程と、 全面に、第２の導体膜を形成する工程と、 第２の導体膜を、第１のコンタクト孔を介して第１のソ
   ース／ドレイン拡散層に接続される第１のキャパシタ電
   極形状、および第２のコンタクト孔を介して第２のソー
   ス／ドレイン拡散層に接続されるパッド電極形状にパタ
   ーニングする工程とパターニングされた第２の導体膜表
   面にキャパシタ絶縁膜を形成する工程と、 全面に、第２のキャパシタ電極となる第３の導体膜を形
   成する工程と、 第３の導体膜を、少なくともパッド電極が全て露出する
   開孔部を持つ第２のキャパシタ電極形状にパターニング
   する工程と、 全面に、層間絶縁膜となる第４の絶縁膜を形成する工程
   と、 第４の絶縁膜に、パッド電極に通じる第３のコンタクト
   孔を開孔する工程と、 全面に、ビット線となる第４の導体膜を形成する工程と
   、 第４の導体膜を、第３のコンタクト孔を介してパッド電
   極に接続されるビット線形状にパターニングする工程と
   を具備することを特徴とする半導体記憶装置の製造方法
   。