JPH0824180B2 - 電極取り出し部の構成方法 - Google Patents
電極取り出し部の構成方法Info
- Publication number
- JPH0824180B2 JPH0824180B2 JP10164589A JP10164589A JPH0824180B2 JP H0824180 B2 JPH0824180 B2 JP H0824180B2 JP 10164589 A JP10164589 A JP 10164589A JP 10164589 A JP10164589 A JP 10164589A JP H0824180 B2 JPH0824180 B2 JP H0824180B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- contact hole
- polycrystalline silicon
- electrode
- silicon film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路装置における電極取り出し
部の構成方法に関する。
部の構成方法に関する。
（従来の技術） 近年の半導体集積回路装置の高密度、高集積化の進展
に伴い、集積素子の超微細化、配線層の多層化は解決す
べき大きな問題である。中でも金属配線については微細
化が困難であり、一般的に行なわれているアルミ配線を
１μｍ以下の微細配線とするには技術的に解決すべき多
くの問題を有し、その主なものにコンタクトホールの形
成、アルミ配線のコンタクトホール内の被覆性の劣化に
起因する接続の不安定性、あるいは多層配線化に伴う電
極取り出し部のコンタクトホールの深さの多様性等が挙
げられる。
に伴い、集積素子の超微細化、配線層の多層化は解決す
べき大きな問題である。中でも金属配線については微細
化が困難であり、一般的に行なわれているアルミ配線を
１μｍ以下の微細配線とするには技術的に解決すべき多
くの問題を有し、その主なものにコンタクトホールの形
成、アルミ配線のコンタクトホール内の被覆性の劣化に
起因する接続の不安定性、あるいは多層配線化に伴う電
極取り出し部のコンタクトホールの深さの多様性等が挙
げられる。
第４図は上記の問題点をNMOS型DRAMを例として説明す
る図で、図（ａ）は平面図、図（ｂ）はそのＸ−Ｘ′線
断面図であり、トレンチキャパシタを有する１キャパシ
タ１トランジスンタにより１ビットを構成するメモリセ
ルを示している。以下、コンタクトホールと電極取り出
し部を示した図（ｂ）により電極部を中心に説明する
（日経マイクロデバイス別冊、1987,No.1、p117、及びp
133参照）。
る図で、図（ａ）は平面図、図（ｂ）はそのＸ−Ｘ′線
断面図であり、トレンチキャパシタを有する１キャパシ
タ１トランジスンタにより１ビットを構成するメモリセ
ルを示している。以下、コンタクトホールと電極取り出
し部を示した図（ｂ）により電極部を中心に説明する
（日経マイクロデバイス別冊、1987,No.1、p117、及びp
133参照）。
図（ｂ）において１はＰ型シリコン基板であり、素子
分離領域２、溝３が形成され、その内壁にはN+拡散層
４、その上面には容量絶縁膜５が形成されており、多結
晶シリコン電極６が埋め込まれてトレンチキャパシタが
形成されている。またゲート絶縁膜７、ワードラインを
兼ねる多結晶シリコン膜８、ソースドレイン拡散層９、
9aによってトランスファーゲートトランジスタが構成さ
れ、それらの上面には層間絶縁膜10、コンタクトホール
11、及びビットラインを形成するアルミ合金膜12が設け
られている。なお、表面保護膜は省略してある。
分離領域２、溝３が形成され、その内壁にはN+拡散層
４、その上面には容量絶縁膜５が形成されており、多結
晶シリコン電極６が埋め込まれてトレンチキャパシタが
形成されている。またゲート絶縁膜７、ワードラインを
兼ねる多結晶シリコン膜８、ソースドレイン拡散層９、
9aによってトランスファーゲートトランジスタが構成さ
れ、それらの上面には層間絶縁膜10、コンタクトホール
11、及びビットラインを形成するアルミ合金膜12が設け
られている。なお、表面保護膜は省略してある。
コンタクトホール11は面積が１μm2、層間絶縁膜10の
膜厚が１μｍであり、多結晶シリコン膜８に対するマス
ク合せ余裕を0.6μｍ設けてある。そのためコンタクト
ホール11を形成するには、両側の多結晶シリコン膜８間
の間隔は少なくとも2.2μｍ以上必要となる。また、こ
のような大きさが１μm2、深さ１μｍのアスペクト比の
高い開孔部を有するコンタクトホール11には、アルミ合
金を均一に蒸着被覆することが困難で、そのためコンタ
クトホール11の内壁はアルミ蒸着の膜厚が薄くなり、か
つ、底部の隅ではマイクロクラックが発生することにな
る。
膜厚が１μｍであり、多結晶シリコン膜８に対するマス
ク合せ余裕を0.6μｍ設けてある。そのためコンタクト
ホール11を形成するには、両側の多結晶シリコン膜８間
の間隔は少なくとも2.2μｍ以上必要となる。また、こ
のような大きさが１μm2、深さ１μｍのアスペクト比の
高い開孔部を有するコンタクトホール11には、アルミ合
金を均一に蒸着被覆することが困難で、そのためコンタ
クトホール11の内壁はアルミ蒸着の膜厚が薄くなり、か
つ、底部の隅ではマイクロクラックが発生することにな
る。
このように半導体集積回路装置の電極部の構成におい
て、コンタクトホールの直径が1.0μｍにまで微細化さ
れると、アルミ合金の蒸着工程においてコンタクトホー
ルの内部にアルミ原子が充分入り込むことが困難にな
り、したがって均一なアルミ被覆による安定して接続さ
れる電極を形成することは不能となる。
て、コンタクトホールの直径が1.0μｍにまで微細化さ
れると、アルミ合金の蒸着工程においてコンタクトホー
ルの内部にアルミ原子が充分入り込むことが困難にな
り、したがって均一なアルミ被覆による安定して接続さ
れる電極を形成することは不能となる。
（発明が解決しようとする課題） 本発明は上記従来の電極部構成上の問題点に鑑み、高
密度半導体集積回路装置の微細構成を有する電極取り出
しに適用可能な、接続の安定性を維持する形成容易な電
極構造の構成方法を提供することを目的とする。
密度半導体集積回路装置の微細構成を有する電極取り出
しに適用可能な、接続の安定性を維持する形成容易な電
極構造の構成方法を提供することを目的とする。
（課題を解決するための手段） 本発明は上記の目的を、不純物拡散層を有する半導体
基板の主面に形成した絶縁膜にコンタクトホールを形成
して、上記不純物拡散層に電極を接続するための窓を設
ける工程と、このコンタクトホールを含み半導体基板の
主面全域に窒化珪素膜、及び多結晶シリコン膜を順次堆
積させる工程と、その多結晶シリコン膜を選択的に異方
性エッチングして、前記コンタクトホールの内壁面に多
結晶シリコン膜を選択的に残存させる工程と、この残存
する多結晶シリコン膜を酸化することにより絶縁膜に形
成する工程と、上記コンタクトホールの底部に露出する
窒化珪素膜を除去して、不純物拡散層を露出させる工程
と、１または複数の導電性被膜を堆積して、これに配線
パターンを形成する工程とにより、半導体集積回路装置
における電極を取り出すことにより達成する。
基板の主面に形成した絶縁膜にコンタクトホールを形成
して、上記不純物拡散層に電極を接続するための窓を設
ける工程と、このコンタクトホールを含み半導体基板の
主面全域に窒化珪素膜、及び多結晶シリコン膜を順次堆
積させる工程と、その多結晶シリコン膜を選択的に異方
性エッチングして、前記コンタクトホールの内壁面に多
結晶シリコン膜を選択的に残存させる工程と、この残存
する多結晶シリコン膜を酸化することにより絶縁膜に形
成する工程と、上記コンタクトホールの底部に露出する
窒化珪素膜を除去して、不純物拡散層を露出させる工程
と、１または複数の導電性被膜を堆積して、これに配線
パターンを形成する工程とにより、半導体集積回路装置
における電極を取り出すことにより達成する。
（作 用） 上記電極構成による本発明によれば、微細なコンタク
トホールから安定して電極が取り出され、半導体集積回
路装置の信頼性を向上させることができる。
トホールから安定して電極が取り出され、半導体集積回
路装置の信頼性を向上させることができる。
（実施例） 以下、本発明を一実施例により図面を用いて説明す
る。
る。
第１図は本発明の第１の実施例を説明する図で、前出
第４図と同じくNMOS型DRAMを例にして、トレンチキャパ
シタを有する１トランジスタ１キャパシタから１ビット
を構成するメモリセルを示しており図（ａ）は平面図、
図（ｂ）はそのＸ−Ｘ′線の断面図である。
第４図と同じくNMOS型DRAMを例にして、トレンチキャパ
シタを有する１トランジスタ１キャパシタから１ビット
を構成するメモリセルを示しており図（ａ）は平面図、
図（ｂ）はそのＸ−Ｘ′線の断面図である。
これは第４図と同じくＰ型シリコン基板１に素子分離
領域２、溝３が形成され、その側壁にはN+拡散層４、そ
の上面には容量絶縁膜５、多結晶シリコン電極６から構
成されるトレンチキャパシタと、及びゲート絶縁膜７、
ワードラインを兼ねる多結晶シリコン膜８、ソースドレ
イン拡散層９、9aからなるトランスファーゲートトラン
ジスタと、層間絶縁膜10、コンタクトホール11の内壁
に、多結晶シリコン膜８の側壁が酸化された二酸化珪素
膜13、窒化珪素膜21a、二酸化珪素膜23が形成されてお
り、それらの三層膜によって絶縁されてワードラインで
ある多結晶シリコン膜８とビットラインを構成するアル
ミ合金膜12とが分離されている。なお、上述で保護膜は
省略されている。
領域２、溝３が形成され、その側壁にはN+拡散層４、そ
の上面には容量絶縁膜５、多結晶シリコン電極６から構
成されるトレンチキャパシタと、及びゲート絶縁膜７、
ワードラインを兼ねる多結晶シリコン膜８、ソースドレ
イン拡散層９、9aからなるトランスファーゲートトラン
ジスタと、層間絶縁膜10、コンタクトホール11の内壁
に、多結晶シリコン膜８の側壁が酸化された二酸化珪素
膜13、窒化珪素膜21a、二酸化珪素膜23が形成されてお
り、それらの三層膜によって絶縁されてワードラインで
ある多結晶シリコン膜８とビットラインを構成するアル
ミ合金膜12とが分離されている。なお、上述で保護膜は
省略されている。
第２図は上記第１図の電極部の構成工程を示す断面図
である。
である。
まず、Ｐ型シリコン基板１の主面に二酸化珪素からな
る素子分離領域２、及び３溝が形成され、溝３の内壁に
はN+拡散層４、その上に容量絶縁膜５が形成され、多結
晶シリコン電極６が埋め込まれてなるトレンチキャパシ
タと、ゲート絶縁膜７、ワードラインを兼ねた多結晶シ
リコン膜８、及びソースドレイン拡散層９、9aとからな
るトランスファーゲートトランジスタとが形成され、そ
の主面には層間絶縁膜10を堆積して、それを熱処理等に
よって平坦化させる。
る素子分離領域２、及び３溝が形成され、溝３の内壁に
はN+拡散層４、その上に容量絶縁膜５が形成され、多結
晶シリコン電極６が埋め込まれてなるトレンチキャパシ
タと、ゲート絶縁膜７、ワードラインを兼ねた多結晶シ
リコン膜８、及びソースドレイン拡散層９、9aとからな
るトランスファーゲートトランジスタとが形成され、そ
の主面には層間絶縁膜10を堆積して、それを熱処理等に
よって平坦化させる。
つぎに第２図（ｂ）のように、層間絶縁膜10のソース
ドレイン拡散層9aに対応させてコンタクトホール11を開
孔する。このとき第１図（ｂ）のように、従来例の方法
と異なり多結晶シリコン膜８に一部オーバーラップさせ
て開孔させる。開孔部内では層間絶縁膜10の側壁111、
多結晶シリコン膜８の側壁112がコンタクトホール11の
内壁を構成し、底部にはソースドレイン拡散層9aが露出
されている。なお、この実施例では多結晶シリコン膜８
に一部オーバーラップさせて開孔したが、第４図の従来
例のようにコンタクトホール11と、多結晶シリコン膜８
との間に間隔を設けてもよく、また、コンタクトホール
11を形成する酸化膜エッチングは周知のドライエッチン
グによって容易に加工可能である。
ドレイン拡散層9aに対応させてコンタクトホール11を開
孔する。このとき第１図（ｂ）のように、従来例の方法
と異なり多結晶シリコン膜８に一部オーバーラップさせ
て開孔させる。開孔部内では層間絶縁膜10の側壁111、
多結晶シリコン膜８の側壁112がコンタクトホール11の
内壁を構成し、底部にはソースドレイン拡散層9aが露出
されている。なお、この実施例では多結晶シリコン膜８
に一部オーバーラップさせて開孔したが、第４図の従来
例のようにコンタクトホール11と、多結晶シリコン膜８
との間に間隔を設けてもよく、また、コンタクトホール
11を形成する酸化膜エッチングは周知のドライエッチン
グによって容易に加工可能である。
つぎに第２図（ｃ）のように、コンタクトホール11の
内壁を形成する層間絶縁膜10の側壁111、および多結晶
シリコン膜８の側壁112等を薄く酸化し、二酸化珪素膜1
3を形成した後、窒化珪素膜21を厚さ50nm、多結晶シリ
コン膜22を同じく50nmに順次堆積させる。
内壁を形成する層間絶縁膜10の側壁111、および多結晶
シリコン膜８の側壁112等を薄く酸化し、二酸化珪素膜1
3を形成した後、窒化珪素膜21を厚さ50nm、多結晶シリ
コン膜22を同じく50nmに順次堆積させる。
つぎに第２図（ｄ）のように六弗化硫黄（SF6）とフ
ロン115（C2ClF5）の混合ガスを用いて異方性ドライエ
ッチングし層間絶縁膜10の側壁111、および多結晶シリ
コン膜８の側壁112にのみ多結晶シリコン膜22を残置さ
せて、多結晶シリコン膜22aとし、それを第２図（ｅ）
のように酸化し二酸化珪素膜23に変換する。さらに、こ
の二酸化珪素膜23をマスクにしてCF4,O2およびCH3Brの
混合ガスにより異方性ドライエッチングすることにより
窒化珪素膜21を除去し、コンタクトホール11の内壁を構
成する二酸化珪素膜23により挟まれた窒化珪素膜21aの
みを残置させる。さらにコンタクトホール11底部のソー
スドレイン拡散層9aを露出させ、アルミ合金膜12を蒸着
した後、周知のフォトエッチングによってビットライン
などを構成するアルミ配線パターンを形成してアニール
処理することにより電極の取り出し部が構成される。
ロン115（C2ClF5）の混合ガスを用いて異方性ドライエ
ッチングし層間絶縁膜10の側壁111、および多結晶シリ
コン膜８の側壁112にのみ多結晶シリコン膜22を残置さ
せて、多結晶シリコン膜22aとし、それを第２図（ｅ）
のように酸化し二酸化珪素膜23に変換する。さらに、こ
の二酸化珪素膜23をマスクにしてCF4,O2およびCH3Brの
混合ガスにより異方性ドライエッチングすることにより
窒化珪素膜21を除去し、コンタクトホール11の内壁を構
成する二酸化珪素膜23により挟まれた窒化珪素膜21aの
みを残置させる。さらにコンタクトホール11底部のソー
スドレイン拡散層9aを露出させ、アルミ合金膜12を蒸着
した後、周知のフォトエッチングによってビットライン
などを構成するアルミ配線パターンを形成してアニール
処理することにより電極の取り出し部が構成される。
このときコンタクトホール11は第１図（ａ）に示すよ
うに多結晶シリコン膜８（ワードライン）に対してセル
ファラインされ、横方向に長方形に開孔され、実質的に
大きな面積のコンタクトホールに形成される。また、ア
ルミ合金膜12と多結晶シリコン膜８は、多結晶シリコン
膜８の側壁の酸化膜13、窒化珪素膜21a、二酸化珪素膜2
3の三層の膜により絶縁されることになり、したがって
絶縁耐圧は約30V以上が確保され耐圧は充分である。ま
た、実質的に大きな面積のコンタクトホールが形成でき
るから、アルミ等の金属のコンタクトホール内への被覆
性が向上する。
うに多結晶シリコン膜８（ワードライン）に対してセル
ファラインされ、横方向に長方形に開孔され、実質的に
大きな面積のコンタクトホールに形成される。また、ア
ルミ合金膜12と多結晶シリコン膜８は、多結晶シリコン
膜８の側壁の酸化膜13、窒化珪素膜21a、二酸化珪素膜2
3の三層の膜により絶縁されることになり、したがって
絶縁耐圧は約30V以上が確保され耐圧は充分である。ま
た、実質的に大きな面積のコンタクトホールが形成でき
るから、アルミ等の金属のコンタクトホール内への被覆
性が向上する。
第３図は第２の実施例を説明する製造工程断面図で第
１図のコンタクトホール11からの電極取り出し部分を簡
略化して示している。
１図のコンタクトホール11からの電極取り出し部分を簡
略化して示している。
第３図（ａ）はＰ型シリコン基板１、ゲート絶縁膜
７、多結晶シリコン膜８、ソースドレイン拡散層９、9a
からなるMOSトランジスタに、層間絶縁膜10を被覆した
構成を示している。これに第３図（ｂ）に示すようにコ
ンタクトホール11を開孔し、その開孔は第１の実施例と
同様に多結晶シリコン膜８に対してオーバーラップさせ
る。
７、多結晶シリコン膜８、ソースドレイン拡散層９、9a
からなるMOSトランジスタに、層間絶縁膜10を被覆した
構成を示している。これに第３図（ｂ）に示すようにコ
ンタクトホール11を開孔し、その開孔は第１の実施例と
同様に多結晶シリコン膜８に対してオーバーラップさせ
る。
つぎに第３図（ｃ）のようにコンタクトホール11を覆
うように窒化珪素膜21、多結晶シリコン膜22を積層し、
それを酸化して二酸化珪素膜23に形成する（第３図
（ｄ））。
うように窒化珪素膜21、多結晶シリコン膜22を積層し、
それを酸化して二酸化珪素膜23に形成する（第３図
（ｄ））。
つぎに第３図（ｅ）のように異方性ドライエッチング
して、二酸化珪素膜23、窒化珪素膜21をコンタクトホー
ル11の内壁にのみ残置させ、その後、アルミ合金膜12を
被覆して電極の取り出し部を形成させる。
して、二酸化珪素膜23、窒化珪素膜21をコンタクトホー
ル11の内壁にのみ残置させ、その後、アルミ合金膜12を
被覆して電極の取り出し部を形成させる。
この実施例のように被覆した多結晶シリコン膜22を酸
化して二酸化珪素膜23に形成した後、異方性ドライエッ
チングによりコンタクトホール11の内壁のみに窒化珪素
膜21とともに残存させても、第１の実施例と同様な電極
の取り出し効果が得られる。また、アルミ電極を、パタ
ーンの微細化により耐熱性合金とアルミ合金の二層膜か
ら構成した金属電極配線としても同様な効果が得られ、
さらに導電性電極が多結晶シリコン膜と金属珪化物であ
ってもよく、たとえば多結晶シリコン膜とタングステン
珪化物であっても本発明が適用できる。
化して二酸化珪素膜23に形成した後、異方性ドライエッ
チングによりコンタクトホール11の内壁のみに窒化珪素
膜21とともに残存させても、第１の実施例と同様な電極
の取り出し効果が得られる。また、アルミ電極を、パタ
ーンの微細化により耐熱性合金とアルミ合金の二層膜か
ら構成した金属電極配線としても同様な効果が得られ、
さらに導電性電極が多結晶シリコン膜と金属珪化物であ
ってもよく、たとえば多結晶シリコン膜とタングステン
珪化物であっても本発明が適用できる。
（発明の効果） 以上説明して明らかなように本発明は、高密度半導体
装置の微細構造を有する電極の形成において、たとえば
1.0μｍ角、深さ1.0μｍのような高アスペクト比のコン
タクトホールの形成においても、多結晶シリコン膜への
コンタクトホールのマスク合せ余裕を必要とせず、実質
的にコンタクトホールの開孔面積を拡大することがで
き、アルミ合金等の蒸着による被覆性を改善して安定し
た電極取り出しが可能である。また、多結晶シリコンへ
のコンタクトホールのマスク合せはセルファラインされ
るから、同時に集積度の向上も図ることができる。さら
にアルミ電極と多結晶シリコン膜とは、窒化珪素膜、二
酸化珪素膜の多層膜により絶縁されるから絶縁耐圧は30
V以上あり、それはマスク合せの精度には依存しないか
ら半導体集積回路装置の信頼性を大きく向上させる効果
を有する。
装置の微細構造を有する電極の形成において、たとえば
1.0μｍ角、深さ1.0μｍのような高アスペクト比のコン
タクトホールの形成においても、多結晶シリコン膜への
コンタクトホールのマスク合せ余裕を必要とせず、実質
的にコンタクトホールの開孔面積を拡大することがで
き、アルミ合金等の蒸着による被覆性を改善して安定し
た電極取り出しが可能である。また、多結晶シリコンへ
のコンタクトホールのマスク合せはセルファラインされ
るから、同時に集積度の向上も図ることができる。さら
にアルミ電極と多結晶シリコン膜とは、窒化珪素膜、二
酸化珪素膜の多層膜により絶縁されるから絶縁耐圧は30
V以上あり、それはマスク合せの精度には依存しないか
ら半導体集積回路装置の信頼性を大きく向上させる効果
を有する。
第１図は本発明の第１の実施例による半導体集積回路装
置要部を示す平面図及び断面図、第２図はその製造工程
断面図、第３図は第２の実施例の製造工程図、第４図は
半導体集積回路装置の電極取りだし部の従来例を示す平
面図及び断面図である。 １……Ｐ型シリコン基板、２……素子分離領域、３……
溝、４……N+拡散層、５……容量絶縁膜、６……多結晶
シリコン電極、７……ゲート絶縁膜、８……多結晶シリ
コン膜、9,9a……ソースドレイン拡散層、10……層間絶
縁膜、11……コンタクトホール、111……（層間絶縁膜1
0の）側壁、112……（多結晶シリコン膜８の）側壁、12
……アルミ合金膜、13,23……二酸化珪素膜、21,21a…
…窒化珪素膜、22,22a……多結晶シリコン膜。
置要部を示す平面図及び断面図、第２図はその製造工程
断面図、第３図は第２の実施例の製造工程図、第４図は
半導体集積回路装置の電極取りだし部の従来例を示す平
面図及び断面図である。 １……Ｐ型シリコン基板、２……素子分離領域、３……
溝、４……N+拡散層、５……容量絶縁膜、６……多結晶
シリコン電極、７……ゲート絶縁膜、８……多結晶シリ
コン膜、9,9a……ソースドレイン拡散層、10……層間絶
縁膜、11……コンタクトホール、111……（層間絶縁膜1
0の）側壁、112……（多結晶シリコン膜８の）側壁、12
……アルミ合金膜、13,23……二酸化珪素膜、21,21a…
…窒化珪素膜、22,22a……多結晶シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/04 29/43 Ｈ０１Ｌ 21/88 Ｔ 21/90 Ｃ 27/04 Ｅ
Claims (1)
- 【請求項１】不純物拡散層を有する半導体基板の主面に
形成した絶縁膜にコンタクトホールを形成して、上記不
純物拡散層に電極を接続するための窓を設ける工程と、
このコンタクトホールを含み半導体基板の主面全域に窒
化珪素膜、及び多結晶シリコン膜を順次堆積させる工程
と、その多結晶シリコン膜を選択的に異方性エッチング
して、前記コンタクトホールの内壁面に多結晶シリコン
膜を選択的に残存させる工程と、この残存する多結晶シ
リコン膜を酸化することにより絶縁膜に形成する工程
と、上記コンタクトホールの底部に露出する窒化珪素膜
を除去して、不純物拡散層を露出させる工程と、１また
は複数の導電性被膜を堆積して、これに配線パターンを
形成する工程とにより、半導体集積回路装置における電
極を取り出すことを特徴とする電極取り出し部の構成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10164589A JPH0824180B2 (ja) | 1989-04-24 | 1989-04-24 | 電極取り出し部の構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10164589A JPH0824180B2 (ja) | 1989-04-24 | 1989-04-24 | 電極取り出し部の構成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02281756A JPH02281756A (ja) | 1990-11-19 |
| JPH0824180B2 true JPH0824180B2 (ja) | 1996-03-06 |
Family
ID=14306115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10164589A Expired - Fee Related JPH0824180B2 (ja) | 1989-04-24 | 1989-04-24 | 電極取り出し部の構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824180B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127523A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | 半導体装置の製造方法 |
| JPH04352959A (ja) * | 1991-05-29 | 1992-12-08 | Imusetsuku:Kk | 医療用廃棄物処理装置 |
-
1989
- 1989-04-24 JP JP10164589A patent/JPH0824180B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02281756A (ja) | 1990-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2504606B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH10242147A (ja) | 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法 | |
| JPH0821695B2 (ja) | 高集積半導体メモリ装置及びその製造方法 | |
| US5498561A (en) | Method of fabricating memory cell for semiconductor integrated circuit | |
| US5387533A (en) | Method of making dynamic random access memory | |
| US5580811A (en) | Method for the fabrication of a semiconductor memory device having a capacitor | |
| US4921816A (en) | Method of making a trench dram | |
| US5409855A (en) | Process for forming a semiconductor device having a capacitor | |
| US6383862B2 (en) | Method of forming a contact hole in a semiconductor substrate using oxide spacers on the sidewalls of the contact hole | |
| JP2865155B2 (ja) | 半導体装置およびその製造方法 | |
| US6136659A (en) | Production process for a capacitor electrode formed of a platinum metal | |
| US6300667B1 (en) | Semiconductor structure with air gaps formed between metal leads | |
| JP2005150769A (ja) | 半導体装置及びその製造方法 | |
| JP2917912B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US5723374A (en) | Method for forming dielectric spacer to prevent poly stringer in stacked capacitor DRAM technology | |
| JP3594213B2 (ja) | 接続部を形成する方法および半導体チップ | |
| JP3200974B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH0824180B2 (ja) | 電極取り出し部の構成方法 | |
| US5536671A (en) | Method for fabricating capacitor of a semiconductor device | |
| JPH0834303B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH0254960A (ja) | 半導体装置の製造方法 | |
| JPH04348070A (ja) | 半導体装置及びその製造方法 | |
| JP3224916B2 (ja) | 半導体装置の製造方法 | |
| US5658817A (en) | Method for fabricating stacked capacitors of semiconductor device | |
| US5691227A (en) | Method for forming charge storage electrodes of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |