CN114335013A - 阵列基板及其制备方法 - Google Patents
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Abstract
本发明提供了一种阵列基板及其制备方法。所述阵列基板包括第一走线层、第二走线层、绝缘膜层以及空气层。所述阵列基板具有交叠区，所述第一走线层和所述第二走线层在所述交叠区中交叠。所述空气层设于所述第一走线层与所述第二走线层之间的绝缘膜层中，并位于所述交叠区中。由于所述空气层的介电常数低于所述绝缘膜层的介电常数，从而降低交叠区中第一走线层与第二走线层之间膜层的电介质常数，进而降低交叠的走线之间所产生的寄生电容。
Description
技术领域
本发明涉及显示设备领域，特别是一种阵列基板及其制备方法。
背景技术
随着显示技术的发展，OLED(有机电致显示)、Micro LED(微型发光二极管)、MiniLED(迷你发光二极管)等主动发光显示在显示领域展示较多优越特性，如高对比度，高色域，轻薄等。
对于某些显示领域，如电竞等显示，需要较高的刷新频率以提升显示体验。但一般的主动显示的面板信号线较多，以3T1C像素为例，栅极走线会与Vdd走线、Vss走线、检测走线等信号走线形成交叠，而数据走线也会与栅极走线、栅极检测走线等信号走线形成交叠。在交叠的区域中，信号走线之间会产生寄生电容，导致面板栅极走线和数据走线的信号RC(Resistance-Capacitance，容抗/阻抗)Loading较大，从而导致栅极信号和数据信号产生延迟，增加高解析度、高刷新频率显示的难度。
发明内容
本发明的目的是提供一种阵列基板及其制备方法，以解决现有技术中交叠的信号走线之间产生较大的寄生电容，从而导致信号走线传输信号时产生延迟，严重影响面板的刷新频率。
为实现上述目的，本发明提供一种阵列基板，所述阵列基板包括第一走线层、第二走线层、绝缘膜层以及空气层。所述第一走线层设于一衬底层上。所述绝缘膜层设于所述衬底层上，并覆盖所述第一走线层。所述第二走线层设于所述绝缘膜层远离所述第一走线层的一表面上。所述空气层设于所述绝缘膜层中。
所述阵列基板具有交叠区，所述第一走线层和所述第二走线层在所述交叠区中交叠，所述空气层位于所述交叠区中。
进一步地，所述绝缘膜层包括缓冲层、绝缘层和层间介质层。所述缓冲层设于所述衬底层上。所述绝缘层设于所述缓冲层远离所述衬底层的一表面上。所述层间介质层设于所述缓冲层上，并覆盖所述绝缘层的裸露面上。
进一步地，所述第一走线层位于所述绝缘层与所述层间介质层之间，所述空气层位于所述层间介质层中。
进一步地，所述第一走线层位于所述衬底层与所述缓冲层之间，所述空气层位于所述层间介质层与所述绝缘层之间。
进一步地，所述阵列基板还包括钝化层和像素电极层。所述钝化层设于所述绝缘膜层上，并覆盖所述第二走线层。所述像素电极层设于所述钝化层远离所述第二走线层的一表面上。
进一步地，所述阵列基板还包括第一薄膜晶体管结构和第二薄膜晶体管结构，所述第一薄膜晶体管结构和所述第二薄膜晶体管结构均设于所述衬底层上，并且所述第一薄膜晶体管结构中的第一栅极层与所述第二薄膜晶体管结构中的第二源漏极层电连接。所述第二走线层与所述第二薄膜晶体管结构中的第一源漏极层和所述第二源漏极层共同设于所述绝缘膜层的同一表面上。所述像素电极层穿过所述钝化层与所述第一源漏极层电连接。
本发明中还提供一种阵列基板的制备方法，所述阵列基板的制备方法包括以下步骤：在一衬底层上形成第一走线层；在所述第一走线层上形成绝缘膜层；在交叠区中的绝缘膜层中形成牺牲层；在所述绝缘膜层上形成第二走线层；去除所述牺牲层，在所述绝缘膜层中形成空气层。
进一步地，所述阵列基板的制备方法还包括以下步骤：在所述绝缘膜层上形成钝化层；在所述钝化层上形成像素电极层。
进一步地，去除所述牺牲层步骤中包括以下步骤：在所述钝化层和所述绝缘膜层中形成刻蚀孔，所述刻蚀孔对应于所述牺牲层；通过所述刻蚀孔将刻蚀液引入至所述牺牲层，并通过刻蚀工艺去除所述牺牲层，形成所述空气层。
进一步地，所述牺牲层的材料为金属。
本发明的优点是：本发明中所提供的阵列基板及制备方法中，在交叠的第一走线层和第二走线层之间形成镂空的空气层，由于空气层的介电常数远远低于绝缘膜层的介电常数，从而降低交叠区中第一走线层与第二走线层之间膜层的电介质常数，大幅度降低交叠的走线之间所产生的寄生电容，进而提高信号走线的传输速度，实现高解析度、高刷新频率的显示效果。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例1中阵列基板的层状结构示意图；
图2为本发明实施例1中阵列基板的层状结构示意图；
图3为本发明实施例1中阵列基板交叠区的平面结构示意图；
图4为本发明实施例1中步骤S10后阵列基板的层状结构示意图；
图5为本发明实施例1中步骤S20后阵列基板的层状结构示意图；
图6为本发明实施例1中步骤S30后阵列基板的层状结构示意图；
图7为本发明实施例1中步骤S40中阵列基板的层状结构示意图；
图8为本发明实施例1中步骤S40后阵列基板的层状结构示意图；
图9为本发明实施例1中步骤S50后阵列基板的层状结构示意图；
图10为本发明实施例1中步骤S60中阵列基板的层状结构示意图；
图11为本发明实施例1中步骤S60后阵列基板交叠区的平面结构示意图；
图12为本发明实施例2中步骤S60后阵列基板的层状结构示意图；
图13为本发明实施例2中阵列基板的层状结构示意图；
图14为本发明实施例2中阵列基板的层状结构示意图；
图15为本发明实施例2中阵列基板交叠区的平面结构示意图；
图16为本发明实施例2中步骤S10后阵列基板的层状结构示意图；
图17为本发明实施例2中步骤S20后阵列基板的层状结构示意图；
图18为本发明实施例2中步骤S30后阵列基板的层状结构示意图；
图19为本发明实施例2中步骤S40后阵列基板的层状结构示意图；
图20为本发明实施例2中步骤S50后阵列基板的层状结构示意图；
图21为本发明实施例2中步骤S60中阵列基板的层状结构示意图；
图22为本发明实施例2中步骤S60后阵列基板交叠区的平面结构示意图；
图23为本发明实施例2中步骤S60后阵列基板的层状结构示意图；
图24为本发明其他实施例中阵列基板的层状结构示意图；
图25为本发明其他实施例中阵列基板的层状结构示意图。
图中部件表示如下：
阵列基板1； 交叠区1A；
衬底层10； 第一薄膜晶体管结构20；
遮光层21； 第一有源层22；
第一栅极层23； 第一源漏极层24；
第二薄膜晶体管结构30； 第二有源层31；
第二栅极层32； 第二源漏极层33；
绝缘膜层40； 缓冲层41；
绝缘层42； 第一绝缘层421；
第二绝缘层422； 第三绝缘层423；
层间介质层43； 层间介质层半成品43’；
第一走线层50； 第二走线层60；
空气层70； 牺牲层71；
刻蚀孔72； 钝化层80；
像素电极层90； 平坦层100；
第三走线层110。
具体实施方式
以下参考说明书附图介绍本发明的优选实施例，证明本发明可以实施，所述发明实施例可以向本领域中的技术人员完整介绍本发明，使其技术内容更加清楚和便于理解。本发明可以通过许多不同形式的发明实施例来得以体现，本发明的保护范围并非仅限于文中提到的实施例。
在附图中，结构相同的部件以相同数字标号表示，各处结构或功能相似的组件以相似数字标号表示。附图所示的每一部件的尺寸和厚度是任意示出的，本发明并没有限定每个组件的尺寸和厚度。为了使图示更清晰，附图中有些地方适当夸大了部件的厚度。
此外，以下各发明实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定发明实施例。本发明中所提到的方向用语，例如，“上”、“下”、“前”、“后”、“左”、“右”、“内”、“外”、“侧面”等，仅是参考附加图式的方向，因此，使用的方向用语是为了更好、更清楚地说明及理解本发明，而不是指示或暗指所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于描述目的，而不能理解为指示或暗示相对重要性。
当某些部件被描述为“在”另一部件“上”时，所述部件可以直接置于所述另一部件上；也可以存在一中间部件，所述部件置于所述中间部件上，且所述中间部件置于另一部件上。当一个部件被描述为“安装至”或“连接至”另一部件时，二者可以理解为直接“安装”或“连接”，或者一个部件通过一中间部件间接“安装至”、或“连接至”另一个部件。
实施例1
本发明实施例中提供了一种阵列基板1，如图1-图2所示，所述阵列基板1中包括衬底层10、第一薄膜晶体管结构20、第二薄膜晶体管结构30、第一走线层50、第二走线层60、绝缘膜层40以及空气层70。
所述第一薄膜晶体管结构20、所述第二薄膜晶体管结构30、所述第一走线层50、所述第二走线层60和所述绝缘膜层40均设于所述衬底层10上，所述衬底层10可以为硬性基板(例如玻璃板、石英板)或柔性基板(例如聚酰亚胺膜层)。
所述绝缘膜层40中包括缓冲层41、绝缘层42以及层间介质层43。所述缓冲层41设于所述衬底层10上，所述绝缘层42设于所述缓冲层41远离所述衬底层10的一表面上，所述层间介质层43设于所述缓冲层41上并覆盖所述绝缘层42的裸露面。所述绝缘膜层40由硅氧化物、硅氮化物等无机材料制备而成，其用于绝缘保护所述阵列基板1中的导电走线。其中，所述绝缘层42包括第一绝缘层421、第二绝缘层422和第三绝缘层423，所述第一绝缘层421和所述第二绝缘层422分别位于所述第一薄膜晶体管结构20和所述第二薄膜晶体管结构30中。
所述第一薄膜晶体管结构20包括遮光层21、第一有源层22、第一栅极层23以及第一源漏极层24。所述遮光层21设于所述衬底层10与所述缓冲层41之间。所述第一有源层22设于所述缓冲层41远离所述遮光层21的一表面上。所述第一绝缘层421位于所述第一有源层22远离所述缓冲层41的一表面上。所述第一栅极层23设于所述第一绝缘层421远离所述第一有源层22的一表面上。所述层间介质层43覆盖所述第一薄膜晶体管结构20中的第一有源层22、第一绝缘层421和栅极层的裸露面。所述第一源漏极层24设于所述层间介质层43远离所述第一栅极层23的一表面上，并与所述第一有源层22和所述遮光层21电连接。
所述第二薄膜晶体管结构30包括第二有源层31、第一栅极层23以及第二源漏极层33。所述第二有源层31与所述第一有源层22共同设于所述缓冲层41的同一表面上。所述第二有源层31远离所述缓冲层41的一表面上设有所述第二绝缘层422，所述第二栅极层32设于所述第二绝缘层422远离所述的第二有源层31的一表面上。所述层间介质层43覆盖所述第二薄膜晶体管结构30中的第二有源层31、第二绝缘层422和第二栅极层32的裸露面。所述第二源漏极层33与所述第一源漏极层24同层设于所述层间介质层43远离所述第一栅极层23和所述第二栅极层32的一表面上。
其中，所述第一有源层22和所述第二有源层31均为金属氧化物型半导体，所述金属氧化物可以为铟镓锌氧化物(IGZO)、铟镓氚氧化物(IGTO)、铟镓氧化物(IGO)、铟锌氧化物(IZO)、铝铟锌氧化物(AIZO)等。所述遮光层21、所述第一栅极层23、所述第一源漏极层24、所述第二栅极层32和所述第二源漏极层33均由导电材料制备而成。
当薄膜晶体管结构中的栅极层通入电流电压时，其会产生电场，所述电场会促使所述有源层的表面产生感应电荷，改变所述有源层中沟道部的宽度，从而达到控制源漏极层电流的目的，实现对显示面板中每一发光像素的驱动。
进一步地，所述第一薄膜晶体管为驱动TFT，所述第二薄膜晶体管结构30为开关TFT。如图1和图2中所示，像素电极层90与所述第一薄膜晶体管结构20中的第一源漏极层24电连接，所述第一薄膜晶体管结构20中的第一栅极层23绕开所述第一源漏极层24的引脚与所述第二薄膜晶体管结构30中的第二源漏极层33的引脚电连接。
所述第一走线层50和所述第二走线层60中设有若干信号走线，所述信号走线排布在所述阵列基板1中。如图1-图3所示，所述阵列基板1具有交叠区1A，其中图1和图2中交叠区1A中阵列基板1的层状结构图与图3中阵列基板1沿AA’线处剖开所形成的剖面结构图相同。所述第一走线层50中的信号走线和所述第二走线层60中的信号走线在所述交叠区1A中绝缘相交并产生叠层，所述第三绝缘层423也位于所述交叠区1A中。
如图1-图2所示，所述第一走线层50设于所述第三绝缘层423与所述层间介质层43之间。所述第一走线层50中的信号走线可以为栅极信号线、栅极检测线(Sensing Gateline)等。每一条信号走线下都对应设有一第三绝缘层423，所述层间介质层43覆盖在所述第三绝缘层423和所述第一走线的裸露面，从绝缘保护所述第一走线层50。
所述第二走线层60与所述第一源漏极层24和所述第二源漏极层33同层设置，即共同设于所述层间介质层43远离所述第一栅极层23、所述第二栅极层32以及所述第一走线层50的一表面上。所述第二走线层60中的信号走线可以为数据信号线、Vdd走线、Vss走线、检测走线(Sensing line)等。
所述空气层70设于所述层间介质层43中，并位于所述交叠区1A中。具体的，所述空气层70位于所述第一走线层50与所述第二走线层60之间的层间介质层43中。所述空气层70的厚度大于或等于所述层间介质层43的一半厚度。并且，在所述交叠区1A中，所述第一走线层50、所述第二走线层60和所述空气层70在所述衬底层10上的正投影互相重合。所述空气层70在所述层间介质层43中为镂空结构，其中并不填充任何固体材料，只填充了空气。由于空气的介电常数远远小于所述层间介质层43中硅氧化物及硅氮化物的介电常数，因此在所述层间介质层43中设置所述空气层70可以大幅度降低第一走线层50和第二走线层60在交叠区1A中所产生的寄生电容，从而提高信号走线的传输速率。
所述阵列基板1中还包括钝化层80、像素电极层90和平坦层100。
如图1所示，所述钝化层80设于所述层间介质层43上，并覆盖所述第一源漏极层24、所述第二源漏极层33和所述第二走线层60，所述钝化层80用于钝化保护源漏极层和第二走线层60。
所述像素电极层90设于所述钝化层80远离所述第一源漏极层24的一表面上，并穿过所述钝化层80与所述第一源漏极层24电连接。
所述平坦层100设于所述钝化层80远离所述像素电极层90的一表面上，其用于将所述阵列基板1的表面平坦化。
本发明实施例中还提供一种阵列基板1的制备方法，用于制备如上所述的阵列基板1。所述阵列基板1的制备方法中包括以下步骤：
步骤S10)制备遮光层21和缓冲层41：
在一衬底层10上进行金属膜层的镀膜，所述金属膜层所采用的材料可以为钼、铝、铜、镍、锡、铬、铌等，所述金属膜层可以为单层金属结构、多种金属的叠层结构或金属与金属氧化物或合金的叠层结构。将该金属膜层图案化，形成如图4中所示的遮光层21。
在所述衬底层10上沉积一层覆盖所述遮光层21的无机材料，形成如图4所示缓冲层41。其中，所述缓冲层41可以为单层无机材料结构，也可以为多种无机材料的叠层结构。
步骤S20)制备第一有源层22、第二有源层31以及绝缘层42：
在所述缓冲层41上形成一半导体材料层，并将所述半导体材料层图案化，形成如图5中所示的第一有源层22和第二有源层31。
在所述缓冲层41上沉积一层覆盖所述第一有源层22和所述第二有源层31的无机材料，并将该层无机材料图案化，形成如图5所述的第一绝缘层421、第二绝缘层422和第三绝缘层423。所述第一绝缘层421、第二绝缘层422和所述第三绝缘层423组合形成所述绝缘层42。
S30)制备第一栅极层23、第二栅极层32和第一走线层50：
在所述绝缘层42上进行金属膜层的镀膜，所述金属膜层所采用的材料可以为钼、铝、铜、镍、锡、铬、铌等，所述金属膜层可以为单层金属结构、多种金属的叠层结构或金属与金属氧化物或合金的叠层结构。将该金属膜层图案化，如图6所示，形成位于所述第一绝缘层421上的第一栅极层23、位于所述第二绝缘层422上的第二栅极层32和位于所述第三绝缘层423上的第一走线层50。
步骤S40)制备层间介质层43和牺牲层71：
在所述缓冲层41上沉积一层覆盖所述第一栅极层23、所述第二栅极层32和所述第一走线层50的无机材料，形成层间介质层半成品43’。所述无机材料为硅氧化物、硅氮化物、硅氮氧化物等。
在所述层间介质层半成品43’远离所述第一走线层50的一表面上镀上一层金属材料层，所述金属材料可以为铜。将该金属材料层图案化，形成如图7中所示的牺牲层71。其中，所述牺牲层71从所述交叠区1A的内部延伸至所述交叠区1A的外部，以便于后续通过刻蚀工艺将其掏空。
在所述层间介质层半成品43’上继续沉积无机材料，该层无机材料与所述层间介质层半成品43’组合形成如图8中所示的层间介质层43。
步骤S50)制备第一源漏极层24、第二源漏极层33和第二走线层60：
将所述层间介质层43图案化，在所述层间介质层43中形成若干连接孔。在所述层间介质层43上蒸镀一层填充所述连接孔的金属膜层，所述金属膜层所采用的材料可以为钼、铝、铜、镍、锡、铬、铌等，所述金属膜层可以为单层金属结构、多种金属的叠层结构或金属与金属氧化物或合金的叠层结构。将该层金属膜层图案化，形成如图9中所示的第一源漏极层24、第二源漏极层33和第二走线层60。
步骤S60)制备钝化层80和像素电极层90，并形成空气层70：
在所述层间介质层43上沉积一层覆盖所述第一源漏极层24、所述第二源漏极层33和所述第二走线层60的无机材料，形成如图10中所示的钝化层80。
在所述钝化层80远离所述第一源漏极层24的一表面上蒸镀一层导电材料。所述导电材料层可以为单层导电材料结构或多种导电材料的叠层结构，其中所述导电材料层中最外层所使用的材料与所述牺牲层71中所使用的材料不同，以便于所述牺牲层71的刻蚀。将该层导电材料图案化，形成如图10中所示的像素电极层90。
如图11所示，在所述交叠区1A以外的钝化层80和层间介质层43中刻蚀出一刻蚀孔72，所述刻蚀孔72贯穿所述钝化层80和部分层间介质层43至所述牺牲层71的表面上，并避开了所述阵列基板1中的信号走线。
在所述刻蚀孔72中引入金属刻蚀液，通过所述金属刻蚀液将所述牺牲层71刻蚀去除。刻蚀结束后将刻蚀废液去除，形成镂空结构，从而在所述交叠区1A中的层间介质层43中形成如图12中所示的空气层70。
其中，由于像素电极层90最外层的材料与所述牺牲层71的材料不同，所以刻蚀牺牲层71时所使用的金属刻蚀液与制备像素电极层90时所使用的刻蚀液不同，因此在刻蚀所述牺牲层71时不会影响所述像素电极层90。
步骤S70)制备平坦层100：
在所述钝化层80上沉积一层覆盖所述像素电极层90的无机材料，并将该层无机材料图案化，形成所述平坦层100，完成如图1中所示的阵列基板1的制备。
在本发明实施例所提供的阵列基板中，在交叠的第一走线层和第二走线层之间形成镂空的空气层，由于空气层的介电常数(空气的介电常数约为1)远远低于绝缘膜层的介电常数(硅氧化物的介电常数约为，氮氧化物的介电常数约为)，从而可以降低交叠区中第一走线层与第二走线层之间的膜层的电介质常数，大幅度降低交叠的走线之间所产生的寄生电容，进而提高信号走线的传输速度，从而实现高解析度、高刷新频率的显示效果。并且，所述阵列基的制备方法简单，无需引入新的生产设备便可在绝缘膜层中形成空气层，不会提高生产成本。
实施例2
本发明实施例中提供了一种阵列基板1，如图13-图14所示，所述阵列基板1中包括衬底层10、第一薄膜晶体管结构20、第二薄膜晶体管结构30、第一走线层50、第二走线层60、绝缘膜层40以及空气层70。
所述第一薄膜晶体管结构20、所述第二薄膜晶体管结构30、所述第一走线层50、所述第二走线层60和所述绝缘膜层40均设于所述衬底层10上，所述衬底层10可以为硬性基板(例如玻璃板、石英板)或柔性基板(例如聚酰亚胺膜层)。
所述绝缘膜层40中包括缓冲层41、绝缘层42以及层间介质层43。所述缓冲层41设于所述衬底层10上，所述绝缘层42设于所述缓冲层41远离所述衬底层10的一表面上，所述层间介质层43设于所述缓冲层41上并覆盖所述绝缘层42的裸露面。所述绝缘膜层40由硅氧化物、硅氮化物等无机材料制备而成，其用于绝缘保护所述阵列基板1中的导电走线。其中，所述绝缘层42包括第一绝缘层421、第二绝缘层422和第三绝缘层423，所述第一绝缘层421和所述第二绝缘层422分别位于所述第一薄膜晶体管结构20和所述第二薄膜晶体管结构30中。
所述第一薄膜晶体管结构20包括遮光层21、第一有源层22、第一栅极层23以及第一源漏极层24。所述遮光层21设于所述衬底层10与所述缓冲层41之间。所述第一有源层22设于所述缓冲层41远离所述遮光层21的一表面上。所述第一绝缘层421位于所述第一有源层22远离所述缓冲层41的一表面上。所述第一栅极层23设于所述第一绝缘层421远离所述第一有源层22的一表面上。所述层间介质层43覆盖所述第一薄膜晶体管结构20中的第一有源层22、第一绝缘层421和栅极层的裸露面。所述第一源漏极层24设于所述层间介质层43远离所述第一栅极层23的一表面上，并与所述第一有源层22和所述遮光层21电连接。
所述第二薄膜晶体管结构30包括第二有源层31、第一栅极层23以及第二源漏极层33。所述第二有源层31与所述第一有源层22共同设于所述缓冲层41的同一表面上。所述第二有源层31远离所述缓冲层41的一表面上设有所述第二绝缘层422，所述第二栅极层32设于所述第二绝缘层422远离所述的第二有源层31的一表面上。所述层间介质层43覆盖所述第二薄膜晶体管结构30中的第二有源层31、第二绝缘层422和第二栅极层32的裸露面。所述第二源漏极层33与所述第一源漏极层24同层设于所述层间介质层43远离所述第一栅极层23和所述第二栅极层32的一表面上。
其中，所述第一有源层22和所述第二有源层31均为金属氧化物型半导体，所述金属氧化物可以为铟镓锌氧化物(IGZO)、铟镓氚氧化物(IGTO)、铟镓氧化物(IGO)、铟锌氧化物(IZO)、铝铟锌氧化物(AIZO)等。所述遮光层21、所述第一栅极层23、所述第一源漏极层24、所述第二栅极层32和所述第二源漏极层33均由导电材料制备而成。
当薄膜晶体管结构中的栅极层通入电流电压时，其会产生电场，所述电场会促使所述有源层的表面产生感应电荷，改变所述有源层中沟道部的宽度，从而达到控制源漏极层电流的目的，实现对显示面板中每一发光像素的驱动。
进一步地，所述第一薄膜晶体管为驱动TFT，所述第二薄膜晶体管结构30为开关TFT。如图13和图14中所示，像素电极层90与所述第一薄膜晶体管结构20中的第一源漏极层24电连接，所述第一薄膜晶体管结构20中的第一栅极层23绕开所述第一源漏极层24的引脚与所述第二薄膜晶体管结构30中的第二源漏极层33的引脚电连接。
所述第一走线层50和所述第二走线层60中设有若干信号走线，所述信号走线排布在所述阵列基板1中。如图13-图15所示，所述阵列基板1具有交叠区1A，其中图13和图14中交叠区1A中阵列基板1的层状结构图与图3中阵列基板1沿AA’线处剖开所形成的剖面结构图相同。所述第一走线层50中的信号走线和所述第二走线层60中的信号走线在所述交叠区1A中绝缘相交并产生叠层，所述第三绝缘层423也位于所述交叠区1A中。
如图13-图14所示，所述第一走线层50与所述遮光层21同层设置，共同设于所述衬底层10朝向所述缓冲层41的一表面。所述第一走线层50中的信号走线可以为数据信号线、Vdd走线、Vss走线、检测走线(Sensing line)等。
所述第二走线层60与所述第一源漏极层24和所述第二源漏极层33同层设置，即共同设于所述层间介质层43远离所述第一栅极层23、所述第二栅极层32以及所述第一走线层50的一表面上。所述第二走线层60中的信号走线可以为栅极信号线、栅极检测线(SensingGate line)等。
所述空气层70设于所述第三绝缘层423与所述层间介质层43之间，并位于所述交叠区1A中。所述空气层70的厚度小于或等于所述层间介质层43的厚度。并且，在所述交叠区1A中，所述第一走线层50、所述第二走线层60和所述空气层70在所述衬底层10上的正投影互相重合。所述空气层70在所述层间介质层43中为镂空结构，其中并不填充任何固体材料，只填充了空气。由于空气的介电常数远远小于所述层间介质层43、所述绝缘层42和所述缓冲层41中硅氧化物及硅氮化物的介电常数，因此在所述绝缘膜层40中设置所述空气层70可以大幅度降低第一走线层50和第二走线层60在交叠区1A中所产生的寄生电容，从而提高信号走线的传输速率。
所述阵列基板1中还包括第三走线层110、钝化层80、像素电极层90和平坦层100。
如图13-图14所示，所述第三走线层110设于所述层间介质层43远离所述第二栅极层32的一表面上，其对应于所述第二栅极层32并穿过所述层间介质层43与所述第二栅极层32电连接。所述第三走线层110中也设有信号走线，所述信号走线可以为栅极信号线。
所述钝化层80设于所述层间介质层43上，并覆盖所述第一源漏极层24、所述第二源漏极层33、所述第二走线层60和所述第三走线层110，所述钝化层80用于钝化保护源漏极层和走线层。
所述像素电极层90设于所述钝化层80远离所述第一源漏极层24的一表面上，并穿过所述钝化层80与所述第一源漏极层24电连接。
所述平坦层100设于所述钝化层80远离所述像素电极层90的一表面上，其用于将所述阵列基板1的表面平坦化。
本发明实施例中还提供一种阵列基板1的制备方法，用于制备如上所述的阵列基板1。所述阵列基板1的制备方法中包括以下步骤：
步骤S10)制备第一走线层50、遮光层21和缓冲层41：
在一衬底层10上进行金属膜层的镀膜，所述金属膜层所采用的材料可以为钼、铝、铜、镍、锡、铬、铌等，所述金属膜层可以为单层金属结构、多种金属的叠层结构或金属与金属氧化物或合金的叠层结构。将该金属膜层图案化，形成如图16中所示的第一走线层50和遮光层21。
在所述衬底层10上沉积一层覆盖所述第一走线层50和所述遮光层21的无机材料，形成如图16所示缓冲层41。其中，所述缓冲层41可以为单层无机材料结构，也可以为多种无机材料的叠层结构。
步骤S20)制备第一有源层22、第二有源层31以及绝缘层42：
在所述缓冲层41上形成一半导体材料层，并将所述半导体材料层图案化，形成如图17中所示的第一有源层22和第二有源层31。
在所述缓冲层41上沉积一层覆盖所述第一有源层22和所述第二有源层31的无机材料，并将该层无机材料图案化，形成如图17所述的第一绝缘层421、第二绝缘层422和第三绝缘层423。所述第一绝缘层421、第二绝缘层422和所述第三绝缘层423组合形成所述绝缘层42。
S30)制备第一栅极层23、第二栅极层32和牺牲层71：
在所述绝缘层42上进行金属膜层的镀膜，所述金属膜层所采用的材料可以为钼、铝、铜、镍、锡、铬、铌等，所述金属膜层可以为单层金属结构、多种金属的叠层结构或金属与金属氧化物或合金的叠层结构。将该金属膜层图案化，如图18所示，形成位于所述第一绝缘层421上的第一栅极层23、位于所述第二绝缘层422上的第二栅极层32和位于所述第三绝缘层423上的牺牲层71。其中，所述牺牲层71从所述交叠区1A的内部延伸至所述交叠区1A的外部，以便于后续通过刻蚀工艺将其掏空。
步骤S40)制备层间介质层43：
在所述缓冲层41上沉积一层覆盖所述第一栅极层23、所述第二栅极层32和所述第一走线层50的无机材料，形成如图19中所示的层间介质层43。其中。所述无机材料为硅氧化物、硅氮化物、硅氮氧化物等。
步骤S50)制备第一源漏极层24、第二源漏极层33、第二走线层60和第三走线层110：
将所述层间介质层43图案化，在所述层间介质层43中形成若干连接孔。在所述层间介质层43上蒸镀一层填充所述连接孔的金属膜层，所述金属膜层所采用的材料可以为钼、铝、铜、镍、锡、铬、铌等，所述金属膜层可以为单层金属结构、多种金属的叠层结构或金属与金属氧化物或合金的叠层结构。将该层金属膜层图案化，形成如图20中所示的第一源漏极层24、第二源漏极层33、第二走线层60和第三走线层110。
步骤S60)制备钝化层80和像素电极层90，并形成空气层70：
在所述层间介质层43上沉积一层覆盖所述第一源漏极层24、所述第二源漏极层33和所述第二走线层60的无机材料，并将其图案化，形成如图21中所示的钝化层80。
在所述钝化层80远离所述第一源漏极层24的一表面上蒸镀一层导电材料。所述导电材料层可以为单层导电材料结构或多种导电材料的叠层结构，其中所述导电材料层中最外层所使用的材料与所述牺牲层71中所使用的材料不同，以便于所述牺牲层71的刻蚀。将该层导电材料图案化，形成如图21中所示的像素电极层90。
如图22所示，在所述交叠区1A以外的钝化层80和层间介质层43中刻蚀出一刻蚀孔72，所述刻蚀孔72贯穿所述钝化层80和部分层间介质层43至所述牺牲层71的表面上，并避开了所述阵列基板1中的信号走线。
在所述刻蚀孔72中引入金属刻蚀液，通过所述金属刻蚀液将所述牺牲层71刻蚀去除。刻蚀结束后将刻蚀废液去除，形成镂空结构，从而在所述交叠区1A中的层间介质层43中形成如图23中所示的空气层70。
其中，由于像素电极层90最外层的材料与所述牺牲层71的材料不同，所以刻蚀牺牲层71时所使用的金属刻蚀液与制备像素电极层90时所使用的刻蚀液不同，因此在刻蚀所述牺牲层71时不会影响所述像素电极层90。
步骤S70)制备平坦层100：
在所述钝化层80上沉积一层覆盖所述像素电极层90的无机材料，并将该层无机材料图案化，形成所述平坦层100，完成如图1中所示的阵列基板1的制备。
在本发明实施例所提供的阵列基板中，在交叠的第一走线层和第二走线层之间形成镂空的空气层，由于空气层的介电常数(空气的介电常数约为1)远远低于绝缘膜层的介电常数(硅氧化物的介电常数约为，氮氧化物的介电常数约为)，从而可以降低交叠区中第一走线层与第二走线层之间的膜层的电介质常数，大幅度降低交叠的走线之间所产生的寄生电容，进而提高信号走线的传输速度，从而实现高解析度、高刷新频率的显示效果。并且，所述阵列基的制备方法简单，无需引入新的生产设备便可在绝缘膜层中形成空气层，不会提高生产成本。
在本发明的其他实施例中还提供一种阵列基板及其制备方法，如图24或图25所示，所述阵列基板中的平坦层100远离像素电极层90的一表面上还可以通过钝化层工艺再覆盖一层钝化层80。所述阵列基板1中的其余层状结构及制备工艺与本发明实施例1或实施例2中所提供的阵列基板及其制备方法相似，因此不在此做过多赘述。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其他的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其他所述实施例中。
Claims (10)
1.一种阵列基板，其特征在于，包括：
第一走线层，设于一衬底层上；
绝缘膜层，设于所述衬底层上，并覆盖所述第一走线层；
第二走线层，设于所述绝缘膜层远离所述第一走线层的一表面上；
空气层，设于所述绝缘膜层中；
所述阵列基板具有交叠区，所述第一走线层和所述第二走线层在所述交叠区中交叠，所述空气层位于所述交叠区中。
2.如权利要求1所述的阵列基板，其特征在于，所述绝缘膜层包括：
缓冲层，设于所述衬底层上；
绝缘层，设于所述缓冲层远离所述衬底层的一表面上；
层间介质层，设于所述缓冲层上，并覆盖所述绝缘层的裸露面上。
3.如权利要求2所述的阵列基板，其特征在于，
所述第一走线层位于所述绝缘层与所述层间介质层之间；
所述空气层位于所述层间介质层中。
4.如权利要求2所述的阵列基板，其特征在于，
所述第一走线层位于所述衬底层与所述缓冲层之间；
所述空气层位于所述层间介质层与所述绝缘层之间。
5.如权利要求1所述的阵列基板，其特征在于，还包括：
钝化层，设于所述绝缘膜层上，并覆盖所述第二走线层；
像素电极层，设于所述钝化层远离所述第二走线层的一表面上。
6.如权利要求5所述的阵列基板，其特征在于，还包括第一薄膜晶体管结构和第二薄膜晶体管结构，所述第一薄膜晶体管结构和所述第二薄膜晶体管结构均设于所述衬底层上，并且所述第一薄膜晶体管结构中的第一栅极层与所述第二薄膜晶体管结构中的第二源漏极层电连接；
所述第二走线层与所述第二薄膜晶体管结构中的第一源漏极层和所述第二源漏极层共同设于所述绝缘膜层的同一表面上；
所述像素电极层穿过所述钝化层与所述第一源漏极层电连接。
7.一种阵列基板的制备方法，其特征在于，包括以下步骤：
在一衬底层上形成第一走线层；
在所述第一走线层上形成绝缘膜层；
在交叠区中的绝缘膜层中形成牺牲层；
在所述绝缘膜层上形成第二走线层；
去除所述牺牲层，在所述绝缘膜层中形成空气层。
8.如权利要求7所述的阵列基板的制备方法，其特征在于，还包括以下步骤：
在所述绝缘膜层上形成钝化层；
在所述钝化层上形成像素电极层。
9.如权利要求8所述的阵列基板的制备方法，其特征在于，去除所述牺牲层步骤中包括以下步骤：
在所述钝化层和所述绝缘膜层中形成刻蚀孔，所述刻蚀孔对应于所述牺牲层；
通过所述刻蚀孔将刻蚀液引入至所述牺牲层，并通过刻蚀工艺去除所述牺牲层，形成所述空气层。
10.如权利要求7所述的阵列基板的制备方法，其特征在于，所述牺牲层的材料为金属。
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|---|---|
| CN (1) | CN114335013A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2025025845A1 (zh) * | 2023-07-31 | 2025-02-06 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示面板 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5861653A (en) * | 1995-05-11 | 1999-01-19 | Nec Corporation | Semiconductor device having gaseous isolating layer formed in inter-level insulating layer and process of fabrication thereof |
| KR20000018593A (ko) * | 1998-09-03 | 2000-04-06 | 한민구 | 박막 트랜지스터 액정 표시장치의 배선 방법 및 그 구조 |
| CN107665909A (zh) * | 2016-07-27 | 2018-02-06 | 乐金显示有限公司 | 混合型薄膜晶体管以及使用其的有机发光显示装置 |
| CN110085635A (zh) * | 2019-04-08 | 2019-08-02 | 深圳市华星光电半导体显示技术有限公司 | 一种显示面板及其制备方法 |
| CN111192884A (zh) * | 2020-02-21 | 2020-05-22 | 深圳市华星光电半导体显示技术有限公司 | Oled显示装置及tft阵列基板的制备方法 |
| CN111665670A (zh) * | 2020-06-29 | 2020-09-15 | 武汉华星光电技术有限公司 | 阵列基板和显示面板 |
| CN112470282A (zh) * | 2018-07-24 | 2021-03-09 | 三星显示有限公司 | 显示装置及其制造方法 |
-
2021
- 2021-12-24 CN CN202111597068.9A patent/CN114335013A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5861653A (en) * | 1995-05-11 | 1999-01-19 | Nec Corporation | Semiconductor device having gaseous isolating layer formed in inter-level insulating layer and process of fabrication thereof |
| KR20000018593A (ko) * | 1998-09-03 | 2000-04-06 | 한민구 | 박막 트랜지스터 액정 표시장치의 배선 방법 및 그 구조 |
| CN107665909A (zh) * | 2016-07-27 | 2018-02-06 | 乐金显示有限公司 | 混合型薄膜晶体管以及使用其的有机发光显示装置 |
| CN112470282A (zh) * | 2018-07-24 | 2021-03-09 | 三星显示有限公司 | 显示装置及其制造方法 |
| CN110085635A (zh) * | 2019-04-08 | 2019-08-02 | 深圳市华星光电半导体显示技术有限公司 | 一种显示面板及其制备方法 |
| CN111192884A (zh) * | 2020-02-21 | 2020-05-22 | 深圳市华星光电半导体显示技术有限公司 | Oled显示装置及tft阵列基板的制备方法 |
| CN111665670A (zh) * | 2020-06-29 | 2020-09-15 | 武汉华星光电技术有限公司 | 阵列基板和显示面板 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2025025845A1 (zh) * | 2023-07-31 | 2025-02-06 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示面板 |
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