JPH0254960A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は下地層のコンタクト領域を自己整合的に露出す
る工程を有した半導体装置の製造方法に関する。

〔発明の１既要〕 本発明は、導電層上に選択的に絶８ｉ層マスクを形成し
、４電層と絶縁層マスクをパターニングし絶縁膜で被覆
してから、下地層のコンタクト領域を自己整合的に露出
する半導体装置の製造方法において、そのパターニング
の際に導電層の角部を除去することにより、層間耐圧の
向上を図る方法である。

〔従来の技術〕

半導体装置特に高集積化が要求されるＤＲＡＭとして、
第５図に示すようなスタックド・キャパシタ型のセル構
造が知られており、例えば、「日経エレクトロニクス」
、６月３日号、１９８５年。

第２０９頁〜第２３１頁（特に第１５図参照）にもその
ＤＲＡＭの構造に関する技術が記載されている。

第５図に示すように、スタツクド・キャパシタ型のセル
構造は、シリコン基板１００上にアクセストランジスタ
のゲート電極１０１がゲート絶縁膜１０２を介して形成
され、このゲート電極１０１は層間絶縁膜１０３に被覆
される。ゲート電極１０１はポリサイド構造である。キ
ャパシタは第２層目のポリシリコン層１０４と第３層目
のポリシリコン層１０５とからなり、そのキャパシタは
ソース・ドレイン領域１０６のコンタクト領域１０７か
ら段差を有した眉間絶縁膜１０３上に沿ってゲート電極
１０１の上部まで延在される。

ここで、その製造工程について第６図ａ、第６図すを参
照して説明すると、まず、第６図ａに示すように、絶縁
層マスク１１０を用いてバターニングされたゲート電極
１０１がシリコン基板１００上にゲート絶縁ｌｌ！１０
２を介して形成され、これらを被覆するようにＣＶＤ５
ｉＯ□からなる絶縁膜１１１が形成される０次に、ソー
ス・ドレイン領域のコンタクト領域を開口するためにエ
ツチングが行われるが、この間口の形成はゲート電極１
０１の段差を利用して自己整合的に行われる。

すなわち、上記絶縁膜１１１と絶縁層マスク１１０を共
にＲＩＥでエッチバックして行き、シリコン基板１００
のソース・ドレイン領域１１２を露出させている。

〔発明が解決しようとする課題〕

ところが、自己整合的にソース・ドレイン領域１１２を
露出させる方法では、ゲート電極１０１と第２層目のポ
リシリコンＮ１０４の間の層間耐圧が劣化しやすい。

すなわち、ゲート電極ｌＯ１の上端部では、異方性エツ
チングを用いたパターニングによって、第６図すに示す
ように、角部１１３が形成されている。そして、そのゲ
ート電極１０１を被覆する絶縁膜１１１はこの角部１１
３の部分で最も薄くなり、その結果、第２層目のポリシ
リコン層１０４との間の眉間耐圧が劣化する。

そこで、本発明はその耐圧劣化の５題に鑑み、その耐圧
を向上させるような半導体装ｌの製造方法を提供するこ
とを目的とする。

〔課題を解決するための手段〕

上述の目的を達成するため、本発明の半導体装置の製造
方法は、導電層上に選択的に絶縁層マスクを形成する工
程と、上記導電層を上記絶縁層マスクを用いて選択的に
エツチングし且つ上記導電層の角部を除去する工程と、
上記導電層側壁と上記絶縁層マスク上を覆って絶縁膜を
形成する工程と、上記絶縁膜を全面エツチングして上記
導電層の下地層に形成されたコンタク）　ＳＭ域を自己
整合的に露出する工程と、上記コンタクト領域と接続さ
れる第２の導’ａｒ、ｍを上記絶縁膜上に亘って形成す
る工程を具備することを特徴とする。

ここで、上記導電層の角部の除去は、異方性エツチング
に等方性エツチングを組み合わせることで行うことがで
きる０例えば、導電層をポリサイド構造とする場合では
、シリサイド層を等方性エツチングし、ポリシリコン層
を異方性エツチングすることができる。そのポリサイド
構造の導電層の角部の除去は、シリサイド層のみに限ら
ず、下層のポリシリコン層の一部を除去するまでのもの
であっても良い。

〔作用〕

導電層を絶縁層マスクを用いて選択的にエツチングし且
つ上記導電層の角部を除去することで、導電層の断面形
状は、上部の角部が脱落した形状となる。そして、絶縁
膜を被覆させてから、全面エンチングしてコンタクト領
域を自己整合的に露出させた時、既に導電層は角部が脱
落した形状とされているために、絶縁膜の表面との距離
を大きくとることができ、角部のように電界が集中する
こともない０次に、コンタクト領域と接続される第２の
導電層を上記絶縁膜上に亘って形成した時では、その第
２の導電層は絶縁膜の表面に形成され、従って、耐圧を
向上させることができる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例の半導体装置の製造方法は、第１図に示すよう
なスタックド・キャパシタ型のセル構造のＤＲＡＭの製
造方法であり、そのアクセストランジスタのソース・ド
レイン領域のコンタクト領域の形成がセルファラインで
行われる製造方法である。

その製造方法について説明する前に、その製造方法を明
確にするために、ビット線形成時の構造について第１図
を参照しながら説明する。

第１図に示すように、シリコン基板１上にフィールド酸
化膜２及びゲート酸化膜３が形成され、そのゲート酸化
１１Ｕ３上には、図に垂直な方向を延長方向とするパタ
ーンでアクセストランジスタのゲート電罹（ワード線）
が形成されている。このゲート電極はポリサイド構造と
され、下層がポリシリコン層４であり、上層がタングス
テンシリサイド層５である。なお、フィールド酸化膜２
上のゲート電極は、隣接するセルのワード線となる。

これらタングステンシリサイドＮ５は、後述するプロセ
スによって、その上部の角部が除去されて窪み１４が形
成されている。そして、これらタングステンシリサイド
層５は、層間絶縁［Ｑ６に被覆されている。

シリコン基板１０表面に形成されたアクセストランジス
タのソース・ドレイン領域７の一方には、上記層間絶縁
膜６を自己整合的にエンチングして露出したコンタクト
領域８が形成されており、スタックド・キャパシタ型の
セル構造となるように、このコンタクト？＋’Ｊ４域８
から層間絶縁膜６に沿ってタングステンシリサイド層５
の上部に至るまでのパターンで第２層目のポリシリコン
層９が形成されている。この第２層目のポリシリコンｌ
１Ｊ９は、キャパシタの下部電極であり、キャパシタの
上部電極は絶縁膜１１を介して設けられる第３層目のポ
リシリコン層１０である。そして、第３層目のポリシリ
コン層１０上にも眉間絶縁膜１２が形成され、アクセス
トランジスタのソース・ドレイン領域７の他方と接続す
るビット線１３がその眉間絶縁膜１２上に形成されてい
る。

次に、このような構造を得るための製造方法について第
２図ａ〜第２図ｄを参照しながら説明する。なお、第２
図ａ〜第２図ｄは、それぞれアクセストランジスタの部
分を示す。

まず、第２図ａに示すように、シリコン基板２１上にゲ
ート酸化膜２２が形成され、そのゲート酸化膜２２上に
不純物を含有したポリシリコン層（ＤＯＰＯ３）２３．
タングステンシリサイド層２４が積層される。これらポ
リシリコン層２３゜タングステンシリサイド層２４でポ
リサイド構造の導電層として機能する。これらポリシリ
コン層２３、タングステンシリサイド層２４の上部には
、絶縁膜マスクとしてのシリコン酸化層２５が形成され
る。このシリコン酸化層２５上には、シリコン酸化層２
５をパターニングするためのレジスト膜２６が形成され
、選択露光される。

次に、そのレジスト膜２６をマスクとしてシリコン酸化
Ｎ２５がパターニングされる。レジスト膜２６を除去し
、そのパターニングされたシリコン酸化層２５をマスク
として、選択的にエツチングを行う。この時、初めに等
方性エツチングを行ってタングステンシリサイド層２４
の角部を除去する。シリコン酸化１２５をマスクとする
等方性エツチングが進みポリシリコン層２３が露出した
ところで、今度は異方性エツチングを行う。タングステ
ンシリサイド７１２４を等方向にエツチングするガスと
しては、ＣＣｅ４　＋ＳＦｈがある。また、ポリシリコ
ン層２３を異方性エツチングするガスとしては、ＣＣｌ
４＋Ｏｔ　＋Ｈｚがある。すると、第２図すに示すよう
に、シリコン酸化層２５の下部では角部が除去され端部
がら等方性形状に窪み２７が形成されたタングステンシ
リサイド層２４が得られ、さらにシリコン酸化層２５の
パターンを反映した形状のポリシリコン層２３が得られ
ることになる。

このような導電層の角部を除去した形状を得るための手
段として、初めにシリコン酸化層２５をマスクとする異
方性エンチングを行い、ポリシリコン層２３までバター
ニングしてから、上側のタングステンシリサイド層２４
の端部を等方性に除去して行くことも可能である。また
、タングステンシリサイド層２４のエツチングレートが
ポリシリコン層２３のエツチングレートより大きくなる
ような等方性エツチングを異方性エツチングと組合せて
も良い。さらに、第３図に示すように、等方性形状に窪
み３１がタングステンシリサイド層２４のみならずポリ
シリコン層２３まで至る形状であっても良い。

このような導電層の選択的なエンチングの後、例えば、
第２図す中、点線で示すように、ソース・ドレイン領域
３２をそのバターニングした導電層とセルファラインで
形成することができる。

次に、第２図Ｃに示すように、全面に絶縁膜としてのソ
リコン酸化膜２８を上記タングステンシリサイドＩ！２
４及びポリシリコンＩ’１ｉ２３の側壁と絶縁膜マスク
としてのシリコン酸化層２５上を覆って形成する。この
シリコン酸化膜２８は、窪み２７にも充填され、例えば
ＣＶＤ法によって形成される。

そして、第２図ｄに示すように、上記シリコン酸化膜２
８やシリコン酸化層２５をＲＩＥ法により全面エツチン
グする。すると、導電層の下地層であるソース・ドレイ
ン領域に形成されたコンタクト領域２９が自己整合的に
露出させられることになる。上記タングステンシリサイ
ド層２４及びポリシリコン層２３の側壁にはサイドウメ
ール部３０が形成される。

次に、その露出したコンタクト領域２９に第２の導電層
としての第２層目のポリシリコン層（第１図の引用符号
９に該当する。）が接続されて形成される。この第２層
目のポリシリコン層はキャパシタの下部電極として機能
する。この第２層目のポリシリコン層は、上記エツチン
グされたシリコン酸化層２５．サイドウオール部３０上
に亘って形成される。

このような本実施例の半導体装置の製造方法では、導電
層の角部が除去されることから、その除去された窪み２
７．３１の部分で第２図ｄに示す絶縁膜の厚みＰｏが厚
くなる。従って、その耐圧が向上することになる。また
、導電層の角部が除去されて等方形形状の窪み２７が形
成されることから、突き出た部分がなくなって形状的に
角部で集中していた電界が和らげられることになる。従
って、十分な耐圧を容易に得ることができる。

なお、本実施例の半導体装置の製造方法では、その環７
１層をタングステンシリサイド層とポリシリコン層のポ
リサイド構造としたが、他の材料。

構造の導電層についても実施可能である。

第２の実施例 本実施例は、第１の実施例の変形例であり、第１の実施
例と同様にスタックド・キャパシタ型のセル構造のＤＲ
ＡＭの製造方法であって、そのアクセストランジスタの
ソース・ドレイン領域のコンタクト領域の形成がセルフ
ァフィンで行われる製造方法である。また、本実施例か
ら製造されるＤＲＡＭの構造は、第１図に示したビット
線形成時の構造と同様であり、筒車のためその構造の説
明は省略する。

第１の実施例の第２図ａ〜第２図ｄに対応した工程につ
いて、第４図ａ〜第４図ｅを参照しながら説明する。

まず、第４図ａに示すように、シリコン基板４１上にゲ
ート酸化膜４２が形成され、そのゲート酸化膜４２上に
不純物を含有したポリシリコン層（ＤＯＰＯ３）４３．
タングステンシリサイド層４４が積層される。これらポ
リシリコン層４３゜タングステンシリサイド層４４でポ
リサイド構造の導電層として機能する。これらポリシリ
コン層４３　タングステンシリサイド層４４の上部には
、絶縁層マスクとしてのシリコン酸化層４５が形成され
る。

そのシリコン酸化層４５上には、シリコン酸化層４５を
バターニングするためのレジスト膜が形成され、選択露
光される。そして、第４図すに示すように、レジスト膜
のパターンでシリコン酸化層４５がパターニングされ、
レジスト膜は剥離される０次に、そのシリコン酸化層４
５のパターンでタングステンシリサイド層４４及びポリ
ソリコンＮ４３がパターニングされる。これらの選択的
なエツチングは、例えばＲＩＥにより行われる。

また、ここで、図中、点線で示すように、ソース・ドレ
イン領域形成のためのイオン注入を行っても良い。

次に、第４図Ｃに示すように、酸化膜をマスクとした等
方性エツチングを行って、タングステンシリサイド層４
４の角部を含む導電層の側壁を後退させる。このエンチ
ングによって、シリコン酸化層４５．タングステンシリ
サイド層４４及びポリシリコン層４３は、シリコン酸化
層４５が突き出たオーバーハング形状にされる。

次に、第４図ｄに示すように、全面に絶縁膜としてのシ
リコン酸化膜４６を被着させる。このシリコン酸化膜４
６を、例えばＴＥ０１等を用いたおよそ７００°Ｃ程度
の高温のＬＰ−ＣＶＤにより、前述のようなオーバーハ
ング形状であっても十分に被覆性良く形成することがで
きる。

次に、第４図ｅに示すように、上記シリコン酸化膜４６
やシリコン酸化層４５をＲＩＥ法により全面エツチング
する。すると、導電層の下地層であるソース・ドレイン
領域に形成されたコンタクト領域４７が自己整合的に露
出させられることになる。上記タングステンシリサイド
層４４及びポリシリコン層４３の側壁にはサイドウオー
ル部４８が形成される。

次に、第１の実施例と同様に、キャパシタの下部電極と
して機能する第２層目のポリシリコン層が、シリコン酸
化Ｎ４５．サイドウオール部４８上に亘って形成される
。そのキャパシタの形状については第１図に示したもの
と同様である。

以上の如き、本実施例の半導体装置の製造方法において
も、第２層目のポリシリコン層とタングステンシリサイ
ド層４４等の導電層の眉間の距離を大きくすることがで
きる。従って、層間耐圧の劣化は防止されることになる
。

なお、上述の各実施例は、スタックド・キャパシタ型の
セル構造のＤＲＡＭであり、そのアクセストランジスタ
のソース・ドレイン領域のコンタクト領域の形成がセル
ファラインで行われる製造方法について説明したが、こ
れに限定されず、自己整合的に導電層上の絶縁膜がエツ
チングされるプロセスを含むすべての半導体装置の製造
方法に本発明は適用することができ、第２の導電層もキ
ャパシタに限定されず、配線層その他の材料層等であっ
ても良い。

〔発明の効果］ 本発明の半導体装置の製造方法は、導電層を絶縁層マス
クを用いて選択的にエツチングし、且つその導電層の角
部を除去するため、被覆した絶縁膜を全面エツチングし
てコンタクト領域を自己整合的に露出させても、その眉
間耐圧が劣化することがない。従って、その歩留りの向
上を図ることができ、しかも追加するプロセスの数は数
多くなく行うことができる。

【図面の簡単な説明】

第１図は本発明の半導体装置の製造方法の一例により製
造されるＤ　ＲＡ　Ｍの構造を示す要部断面図、第２図
ａ〜第２図ｄは本発明の半導体装置の製造方法の一例を
その工程に従って説明するためのそれぞれ工程要部断面
図、第３図は本発明の半導体装置の製造方法の一例にお
いて角部の除去の形状を変えた例を示す要部断面図であ
る。また、第４図ａ〜第４図ｅは本発明の半導体装置の
製造方法の他の一例をその工程に従って説明するための
それぞれ工程要部断面図、第５図は一般的なスタックド
・キャパシタ型のセル構造のＤＲＡＭの構造を示す要部
断面図、第６図ａ及び第６図すは従来の上記セル構造の
ＤＲＡＭの製造方法の一例を説明するためのそれぞれ工
程要部断面図である。 ２３．４３・・・ポリシリコン層 ４４・・・タングステンシリサイド層 ４５・・・シリコン酸化層 ２８゜ ４６・・・シリコン酸化膜

Claims (1)

1. 【特許請求の範囲】 導電層上に選択的に絶縁層マスクを形成する工程と、 上記導電層を上記絶縁層マスクを用いて選択的にエッチ
   ングし、且つ上記導電層の角部を除去する工程と、 上記導電層側壁と上記絶縁層マスク上を覆って絶縁膜を
   形成する工程と、 上記絶縁膜を全面エッチングして上記導電層の下地層に
   形成されたコンタクト領域を自己整合的に露出する工程
   と、 上記コンタクト領域と接続される第２の導電層を上記絶
   縁膜上に亘って形成する工程を具備する半導体装置の製
   造方法。