JP2956234B2 - 半導体メモリ装置とその製造方法 - Google Patents
半導体メモリ装置とその製造方法Info
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- Semiconductor Memories (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に係
り，特にDRAMの記憶素子であるセルキャパシタの構造に
関する。
り，特にDRAMの記憶素子であるセルキャパシタの構造に
関する。
【０００２】近年，DRAMの大容量化に伴い, １ビットの
記憶素子を構成するセルの面積は年々縮小しているが，
回路の安定動作のためにはセルキャパシタには或る限度
以上の静電容量を確保する必要がある。そのための方法
の一つとしてポリシリコン膜とポリシリコン膜の間に容
量を持たせるスタックトキャパシタセルが用いられてい
る。
記憶素子を構成するセルの面積は年々縮小しているが，
回路の安定動作のためにはセルキャパシタには或る限度
以上の静電容量を確保する必要がある。そのための方法
の一つとしてポリシリコン膜とポリシリコン膜の間に容
量を持たせるスタックトキャパシタセルが用いられてい
る。
【０００３】本発明は大容量化に対応し，基板表面の段
差を緩和して素子形成を容易にしたスタックトキャパシ
タとして利用できる。
差を緩和して素子形成を容易にしたスタックトキャパシ
タとして利用できる。
【０００４】
【従来の技術】図４ (A)〜(C) は従来例によるスタック
トキャパシタの断面図である。図４(A) は通常のスタッ
クトキャパシタを示す。
トキャパシタの断面図である。図４(A) は通常のスタッ
クトキャパシタを示す。
【０００５】図において，１はｐ型シリコン(p-Si)基
板，２は分離絶縁膜で二酸化シリコン(SiO2)膜, ３はセ
ルFET のソースドレイン領域，４はセルFET のゲート絶
縁膜，５はセルFET のゲート，６は層間絶縁膜でSiO
2膜, ７はポリシリコン膜からなる記憶ノード，８はキ
ャパシタの誘電体膜，９はポリシリコン膜からなる対向
電極である。
板，２は分離絶縁膜で二酸化シリコン(SiO2)膜, ３はセ
ルFET のソースドレイン領域，４はセルFET のゲート絶
縁膜，５はセルFET のゲート，６は層間絶縁膜でSiO
2膜, ７はポリシリコン膜からなる記憶ノード，８はキ
ャパシタの誘電体膜，９はポリシリコン膜からなる対向
電極である。
【０００６】図４(B) は，容量増加のために記憶ノード
７を厚く形成した例である。この場合は，この場合も図
４(A) よりも記憶ノードのパターニングが困難となり
（Ａ部），さらに対向電極等上層膜の段差被覆が困難と
なる（Ａ部）。
７を厚く形成した例である。この場合は，この場合も図
４(A) よりも記憶ノードのパターニングが困難となり
（Ａ部），さらに対向電極等上層膜の段差被覆が困難と
なる（Ａ部）。
【０００７】図４(C) は，２層のポリシリコン膜7A, 7B
を使用し，記憶ノード７の外周を厚く形成して容量を増
やした例で，この場合も図４(A) よりも記憶ノードのパ
ターニングが困難となり（Ａ部），さらに対向電極等上
層膜の段差被覆が困難となる（Ａ部およびＢ部）。
を使用し，記憶ノード７の外周を厚く形成して容量を増
やした例で，この場合も図４(A) よりも記憶ノードのパ
ターニングが困難となり（Ａ部），さらに対向電極等上
層膜の段差被覆が困難となる（Ａ部およびＢ部）。
【０００８】
【発明が解決しようとする課題】スタックトキャパシタ
の容量を増加させるための従来例の構造では，記憶ノー
ドのパターニングが困難であり，また，段差が大きくな
り上層膜の段差被覆が悪化し，製造歩留が低下するとい
う問題が生じた。
の容量を増加させるための従来例の構造では，記憶ノー
ドのパターニングが困難であり，また，段差が大きくな
り上層膜の段差被覆が悪化し，製造歩留が低下するとい
う問題が生じた。
【０００９】本発明は記憶ノードのパターニングや上層
膜の段差被覆を悪化させないで，スタックトキャパシタ
の容量を増加させる構造を提供し，DRAMの製造歩留の向
上を目的とする。
膜の段差被覆を悪化させないで，スタックトキャパシタ
の容量を増加させる構造を提供し，DRAMの製造歩留の向
上を目的とする。
【００１０】
【課題を解決するための手段】上記課題の解決は、基板
上に，導電膜からなる記憶ノードと対向電極とが誘電体
膜を介して積層されたセルキャパシタを有し，該記憶ノ
ードは，第１のエッチング端で規定された第１の記憶ノ
ード用導電層と，該第１の記憶ノード用導電層を覆い，
該第１のエッチング端よりも外方の第２のエッチング端
で規定された第２の記憶ノード用導電層とを有し，該記
憶ノードの中央部の厚さが周辺部より厚い半導体メモリ
装置と， 基板表面に形成されたメモリトランジスタの一
端にコンタクトホールを開口し，第１のポリシリコン層
を形成したのち，選択的にエッチングして該コンタクト
ホールの領域に第１のエッチング端で規定された第１の
記憶ノード用導電層を形成し，第２のポリシリコン層を
形成したのち選択的にエッチングして該第１の記憶用導
電層を覆い，該第１のエッチング端よりも外方の第２の
エッチング端で規定された第２の記憶ノード用導電層を
形成し，次いで，誘電体膜，対向電極を形成することに
よってキャパシタを形成する半導体メモリ装置の製造方
法とにより達成される。
上に，導電膜からなる記憶ノードと対向電極とが誘電体
膜を介して積層されたセルキャパシタを有し，該記憶ノ
ードは，第１のエッチング端で規定された第１の記憶ノ
ード用導電層と，該第１の記憶ノード用導電層を覆い，
該第１のエッチング端よりも外方の第２のエッチング端
で規定された第２の記憶ノード用導電層とを有し，該記
憶ノードの中央部の厚さが周辺部より厚い半導体メモリ
装置と， 基板表面に形成されたメモリトランジスタの一
端にコンタクトホールを開口し，第１のポリシリコン層
を形成したのち，選択的にエッチングして該コンタクト
ホールの領域に第１のエッチング端で規定された第１の
記憶ノード用導電層を形成し，第２のポリシリコン層を
形成したのち選択的にエッチングして該第１の記憶用導
電層を覆い，該第１のエッチング端よりも外方の第２の
エッチング端で規定された第２の記憶ノード用導電層を
形成し，次いで，誘電体膜，対向電極を形成することに
よってキャパシタを形成する半導体メモリ装置の製造方
法とにより達成される。
【００１１】
【作用】本発明によれば，２層のポリシリコン膜を用い
て，記憶ノードの中央部を厚く，周辺部を薄く形成して
いるので，記憶ノードのパターニング（パターンの抜
き）は従来の１層ポリシリコン膜を用いた場合と同程度
に容易となり，また，記憶ノードの段差が段階的に形成
されているため，記憶ノードの上部の層，例えばビット
線やワード線のパターニングも容易となる。
て，記憶ノードの中央部を厚く，周辺部を薄く形成して
いるので，記憶ノードのパターニング（パターンの抜
き）は従来の１層ポリシリコン膜を用いた場合と同程度
に容易となり，また，記憶ノードの段差が段階的に形成
されているため，記憶ノードの上部の層，例えばビット
線やワード線のパターニングも容易となる。
【００１２】上記のように，本発明は，２層構造にして
キャパシタ面積を増加させ，かつセルのパターニングを
従来と同程度に容易にすることができる。
キャパシタ面積を増加させ，かつセルのパターニングを
従来と同程度に容易にすることができる。
【００１３】
【実施例】図１は本発明の一実施例によるスタックトキ
ャパシタの断面図である。図において，１はp-Si基板，
２は分離絶縁膜でSiO2膜, ３はセルFET のソースドレイ
ン領域，４はセルFET のゲート絶縁膜，５はセルFET の
ゲート，６は層間絶縁膜でSiO2膜, 7C, 7Dはポリシリコ
ン膜からなる記憶ノード，８はキャパシタの誘電体膜，
９はポリシリコン膜からなる対向電極である。
ャパシタの断面図である。図において，１はp-Si基板，
２は分離絶縁膜でSiO2膜, ３はセルFET のソースドレイ
ン領域，４はセルFET のゲート絶縁膜，５はセルFET の
ゲート，６は層間絶縁膜でSiO2膜, 7C, 7Dはポリシリコ
ン膜からなる記憶ノード，８はキャパシタの誘電体膜，
９はポリシリコン膜からなる対向電極である。
【００１４】ここで，7Cは第１のポリシリコン膜で記憶
ノードの中央部を構成し，7Dは第２のポリシリコン膜で
第１のポリシリコン膜7Cを覆って被着形成されている。
図のように，記憶ノードは周辺部で薄くなっているの
で，パターニングは従来の１層のものと同様に容易であ
り，記憶ノードの段差が段階的につくため上層膜の段差
被覆が良好となる（Ａ部）。
ノードの中央部を構成し，7Dは第２のポリシリコン膜で
第１のポリシリコン膜7Cを覆って被着形成されている。
図のように，記憶ノードは周辺部で薄くなっているの
で，パターニングは従来の１層のものと同様に容易であ
り，記憶ノードの段差が段階的につくため上層膜の段差
被覆が良好となる（Ａ部）。
【００１５】図２ (A)〜(F) は実施例のスタックトキャ
パシタの製造工程の概略を説明する断面図である。図２
(A) において，１はp-Si基板，２は分離絶縁膜でSiO
2膜, ３はセルFET のソースドレイン領域，４はセルFET
のゲート絶縁膜，５はセルFET のゲート，６は層間絶
縁膜でSiO2膜である。
パシタの製造工程の概略を説明する断面図である。図２
(A) において，１はp-Si基板，２は分離絶縁膜でSiO
2膜, ３はセルFET のソースドレイン領域，４はセルFET
のゲート絶縁膜，５はセルFET のゲート，６は層間絶
縁膜でSiO2膜である。
【００１６】セルキャパシタの製造工程は通常の工程に
よりセルFET が形成された状態より出発する。まず, 気
相成長(CVD) 法により, 基板上に層間絶縁膜として厚さ
1000ÅのSiO2膜６を成長し，ドライエッチング法によ
り，FET のドレイン領域３上にコンタクトホールを開口
する。
よりセルFET が形成された状態より出発する。まず, 気
相成長(CVD) 法により, 基板上に層間絶縁膜として厚さ
1000ÅのSiO2膜６を成長し，ドライエッチング法によ
り，FET のドレイン領域３上にコンタクトホールを開口
する。
【００１７】図２(B) において, CVD 法により，コンタ
クトホールを覆って基板上に厚さ2000Åの第１のポリシ
リコン膜7Cを成長する。図２(C) において，第１のポリ
シリコン膜7Cをパターニングし, 記憶ノードの中央部を
残す。
クトホールを覆って基板上に厚さ2000Åの第１のポリシ
リコン膜7Cを成長する。図２(C) において，第１のポリ
シリコン膜7Cをパターニングし, 記憶ノードの中央部を
残す。
【００１８】図２(D) において，CVD 法により，基板上
に厚さ1000Åの第２のポリシリコン膜7Dを成長する。図
２(E) において，第２のポリシリコン膜7Dをパターニン
グし, 記憶ノードを形成する。
に厚さ1000Åの第２のポリシリコン膜7Dを成長する。図
２(E) において，第２のポリシリコン膜7Dをパターニン
グし, 記憶ノードを形成する。
【００１９】図２(F) において，CVD 法により，キャパ
シタの誘電体膜となる厚さ70ÅのSi3N4 膜８を成長し，
パターニングして記憶ノードの露出面を残す。つぎに，
キャパシタの対向電極として，CVD 法により基板上に厚
さ1500Åの第３のポリシリコン膜９を成長してキャパシ
タの形成を終わる。
シタの誘電体膜となる厚さ70ÅのSi3N4 膜８を成長し，
パターニングして記憶ノードの露出面を残す。つぎに，
キャパシタの対向電極として，CVD 法により基板上に厚
さ1500Åの第３のポリシリコン膜９を成長してキャパシ
タの形成を終わる。
【００２０】図３はDRAMセルの回路図である。図は実施
例の構造図に対応する回路図である。対応する箇所に構
造図と同じ符号を記入した。
例の構造図に対応する回路図である。対応する箇所に構
造図と同じ符号を記入した。
【００２１】
【発明の効果】記憶ノードのパターニングや上層膜の段
差被覆を悪化させないで，スタックトキャパシタの容量
を増加させることができた。
差被覆を悪化させないで，スタックトキャパシタの容量
を増加させることができた。
【００２２】この結果, 記憶保持の確実性が増し，DRAM
の製造歩留が向上した。
の製造歩留が向上した。
【図１】 本発明の一実施例によるスタックトキャパシ
タの断面図
タの断面図
【図２】 本発明の実施例のスタックトキャパシタの製
造工程の概略を説明する断面図
造工程の概略を説明する断面図
【図３】 DRAMセルの回路図
【図４】 従来例によるスタックトキャパシタの断面図
１ 半導体基板でp-Si基板 ２ 分離絶縁膜でSiO2膜 ３ セルFET のソースドレイン領域 ４ セルFET のゲート絶縁膜 ５ セルFET のゲート ６ 層間絶縁膜でSiO2膜 ７ 記憶ノード 7C 記憶ノードの中央部を構成する第２のポリシリコン
膜 7D 記憶ノードで第１のポリシリコン膜 ８ キャパシタの誘電体膜でSi3N4 膜 ９ 対向電極でポリシリコン膜
膜 7D 記憶ノードで第１のポリシリコン膜 ８ キャパシタの誘電体膜でSi3N4 膜 ９ 対向電極でポリシリコン膜
Claims (2)
- 【請求項１】 基板上に，導電膜からなる記憶ノードと
対向電極とが誘電体膜を介して積層されたセルキャパシ
タを有し，該記憶ノードは，第１のエッチング端で規定された第１
の記憶ノード用導電層と，該第１の記憶ノード用導電層
を覆い，該第１のエッチング端よりも外方の第２のエッ
チング端で規定された第２の記憶ノード用導電層とを有
し， 該記憶ノードの中央部の厚さが周辺部より厚いことを特
徴とする半導体メモリ装置。 - 【請求項２】 基板表面に形成されたメモリトランジス
タの一端にコンタクトホールを開口し， 第１のポリシリコン層を形成したのち，選択的にエッチ
ングして該コンタクトホールの領域に第１のエッチング
端で規定された第１の記憶ノード用導電層を形成し， 第２のポリシリコン層を形成したのち選択的にエッチン
グして該第１の記憶用導電層を覆い，該第１のエッチン
グ端よりも外方の第２のエッチング端で規定された第２
の記憶ノード用導電層を形成し， 次いで，誘電体膜，対向電極を形成することによってキ
ャパシタを形成することを特徴とする半導体メモリ装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035802A JP2956234B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体メモリ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035802A JP2956234B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体メモリ装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04274360A JPH04274360A (ja) | 1992-09-30 |
| JP2956234B2 true JP2956234B2 (ja) | 1999-10-04 |
Family
ID=12452054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3035802A Expired - Fee Related JP2956234B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体メモリ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956234B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288472A (ja) * | 1995-04-17 | 1996-11-01 | Oki Electric Ind Co Ltd | 半導体メモリセル及びその製造方法 |
-
1991
- 1991-03-01 JP JP3035802A patent/JP2956234B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04274360A (ja) | 1992-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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