JP2950620B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
多結晶シリコン層を配線層として用いるＭＯＳ型半導体
装置に関する。
多結晶シリコン層を配線層として用いるＭＯＳ型半導体
装置に関する。
【０００２】
【従来の技術】一般に、半導体装置、特にＭＯＳ型半導
体装置においては、不純物をドープした多結晶シリコン
を電極や配線層として用いる場合が多い。また通常の配
線を行う材料として、アルミニウムが用いられている。
そこで一般には、多結晶シリコンによる配線層と、アル
ミニウムによる配線層とを絶縁膜を介して積層形成し、
絶縁膜中に設けた開孔を介して相互に電気的接続を行っ
て、多結晶シリコン層とアルミニウム層とを導通させて
いる。
体装置においては、不純物をドープした多結晶シリコン
を電極や配線層として用いる場合が多い。また通常の配
線を行う材料として、アルミニウムが用いられている。
そこで一般には、多結晶シリコンによる配線層と、アル
ミニウムによる配線層とを絶縁膜を介して積層形成し、
絶縁膜中に設けた開孔を介して相互に電気的接続を行っ
て、多結晶シリコン層とアルミニウム層とを導通させて
いる。
【０００３】通常は多結晶シリコン層を形成した後、こ
れを被覆するように絶縁膜を形成し、この絶縁膜にコン
タクトホールをあけ、ついでアルミニウム層を被着し
て、コンタクトホールを介して多結晶シリコン層とコン
タクトを取るようにしている。
れを被覆するように絶縁膜を形成し、この絶縁膜にコン
タクトホールをあけ、ついでアルミニウム層を被着し
て、コンタクトホールを介して多結晶シリコン層とコン
タクトを取るようにしている。
【０００４】近年のプロセス技術の進歩に伴い、配線層
が形成される下地となる層間絶縁膜における段差が緩和
される傾向にあり、さらに微細加工技術も進歩したこと
により多結晶シリコン層の薄膜化が可能となってきた。
が形成される下地となる層間絶縁膜における段差が緩和
される傾向にあり、さらに微細加工技術も進歩したこと
により多結晶シリコン層の薄膜化が可能となってきた。
【０００５】また上述したコンタクトホールの形成に当
たっては、従来のウエットエッチングからドライエッチ
ングが採用されるようになっている。
たっては、従来のウエットエッチングからドライエッチ
ングが採用されるようになっている。
【０００６】
【発明が解決しようとする課題】上述したように相互接
続のコンタクトホールを形成するためには、多結晶シリ
コン層の表面に形成された絶縁膜にドライエッチングに
より所望の開孔を形成する必要がある。この場合ドライ
エッチングのためのガスやエッチング条件を適当に設定
することにより絶縁膜のみをエッチングし、下層にある
多結晶シリコン膜はエッチングしないようにすることが
必要である。しかし一般には確実にコンタクトをとるた
めに絶縁膜と多結晶シリコン膜とのエッチングレートの
差を利用して、絶縁膜が完全に除去できるようなドライ
エッチング条件を設定するため、わずかではあっても、
多結晶シリコン層がエッチングされるのはさけられな
い。
続のコンタクトホールを形成するためには、多結晶シリ
コン層の表面に形成された絶縁膜にドライエッチングに
より所望の開孔を形成する必要がある。この場合ドライ
エッチングのためのガスやエッチング条件を適当に設定
することにより絶縁膜のみをエッチングし、下層にある
多結晶シリコン膜はエッチングしないようにすることが
必要である。しかし一般には確実にコンタクトをとるた
めに絶縁膜と多結晶シリコン膜とのエッチングレートの
差を利用して、絶縁膜が完全に除去できるようなドライ
エッチング条件を設定するため、わずかではあっても、
多結晶シリコン層がエッチングされるのはさけられな
い。
【０００７】上述したように、多結晶シリコンの薄膜化
が行われていると、図３の右側に示されているように、
コンタクトホールが多結晶シリコン層６の位置で止まら
ず、この多結晶シリコン層を突き抜けて、下層にあるフ
ィールド酸化膜３の途中まで進行してしまうことがあ
る。
が行われていると、図３の右側に示されているように、
コンタクトホールが多結晶シリコン層６の位置で止まら
ず、この多結晶シリコン層を突き抜けて、下層にあるフ
ィールド酸化膜３の途中まで進行してしまうことがあ
る。
【０００８】このような状態で上層にアルミニウム配線
層を形成してもアルミニウム配線層と、多結晶シリコン
層との間の電気的接続が正常に取れず、抵抗が高くなっ
たりする。また最悪の場合には、コンタクトが取れず、
電気的接続が行われないことが発生する。
層を形成してもアルミニウム配線層と、多結晶シリコン
層との間の電気的接続が正常に取れず、抵抗が高くなっ
たりする。また最悪の場合には、コンタクトが取れず、
電気的接続が行われないことが発生する。
【０００９】本発明は、上述した問題点を解消するため
になされたもので、下層にある多結晶シリコン層と上層
に形成される金属配線層とを良好に電気的接続を施すこ
とのできる半導体装置を提供することを目的とする。
になされたもので、下層にある多結晶シリコン層と上層
に形成される金属配線層とを良好に電気的接続を施すこ
とのできる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、半導体基板
と、この半導体基板の表面に形成された素子分離用の第
１の絶縁膜と、少なくともこの第１の絶縁膜上に形成さ
れた多結晶シリコン層と、この多結晶シリコン層上に形
成され、上記多結晶シリコン層に至る開孔を有する第２
の絶縁膜と、この第２の絶縁膜上および上記開口内に形
成され、上記開孔を介して上記多結晶シリコン層と電気
的に接続された金属配線層とを有する半導体装置におい
て、上記多結晶シリコン層は、上記第１の絶縁膜上にお
ける上記金属配線層との接続部分と、上記接続部以外の
部分とが一体的に形成された層となっており、上記第１
の絶縁膜上における上記金属配線層との接続部分の膜厚
は、上記接続部以外の部分の膜厚よりも厚いことを特徴
とする。
と、この半導体基板の表面に形成された素子分離用の第
１の絶縁膜と、少なくともこの第１の絶縁膜上に形成さ
れた多結晶シリコン層と、この多結晶シリコン層上に形
成され、上記多結晶シリコン層に至る開孔を有する第２
の絶縁膜と、この第２の絶縁膜上および上記開口内に形
成され、上記開孔を介して上記多結晶シリコン層と電気
的に接続された金属配線層とを有する半導体装置におい
て、上記多結晶シリコン層は、上記第１の絶縁膜上にお
ける上記金属配線層との接続部分と、上記接続部以外の
部分とが一体的に形成された層となっており、上記第１
の絶縁膜上における上記金属配線層との接続部分の膜厚
は、上記接続部以外の部分の膜厚よりも厚いことを特徴
とする。
【００１１】
【作用】本発明では多結晶シリコン層の厚さをフィール
ド酸化膜上における金属配線層とのコンタクト形成部分
と、このコンタクト形成部分以外の配線部分とで膜厚を
変えて、コンタクト形成部分の膜厚を厚くしたことによ
り、開孔を形成するに際して下層の多結晶シリコン層が
必要以上にエッチングされたとしても突き抜けることが
防止できる。このため上層の金属配線層とコンタクトを
取った場合に良好な電気的接続が図れる。
ド酸化膜上における金属配線層とのコンタクト形成部分
と、このコンタクト形成部分以外の配線部分とで膜厚を
変えて、コンタクト形成部分の膜厚を厚くしたことによ
り、開孔を形成するに際して下層の多結晶シリコン層が
必要以上にエッチングされたとしても突き抜けることが
防止できる。このため上層の金属配線層とコンタクトを
取った場合に良好な電気的接続が図れる。
【００１２】
【実施例】以下本発明の実施例を図面を参照して詳細に
説明する。
説明する。
【００１３】図１は、本発明の一実施例にかかる半導体
装置の素子断面図である。Ｐ型の半導体基板１の表面に
形成された素子分離用のフィールド酸化膜３（第１の絶
縁膜）で囲まれた能動領域の基板１の表面にはゲート酸
化膜４が形成され、その上にはゲート電極５および配線
層となる第１の多結晶シリコン層５が一体的に形成され
て堆積されている。このゲート電極の両側の基板１内に
はソース・ドレイン領域となるＮ＋拡散層２が形成され
ている。フィールド酸化膜３の上には第２の多結晶シリ
コン層６が一体的に形成されている。これらの上には絶
縁膜７（第２の絶縁膜）が堆積され、コンタクトをとる
べき箇所は開孔され、アルミニウムの蒸着により、アル
ミニウム電極層８が絶縁膜７上および孔部内に形成され
ている。図から明らかなように、アルミニウム電極層８
とのコンタクトが行われる多結晶シリコン層の部分であ
る接続部（コンタクト予定領域）５ｂ，６ｂが、この接
続部５ｂ，６ｂ以外の多結晶シリコン層の部分５ａ，６
ａに比べて膜厚が厚く形成されている。したがってこの
接続部にアルミニウム電極層８とのコンタクトのための
開孔を形成した際に、ドライエッチングプロセスによっ
て多結晶シリコン層が必要以上にエッチングされたとし
ても下層までつき抜けることを防止することができる。
装置の素子断面図である。Ｐ型の半導体基板１の表面に
形成された素子分離用のフィールド酸化膜３（第１の絶
縁膜）で囲まれた能動領域の基板１の表面にはゲート酸
化膜４が形成され、その上にはゲート電極５および配線
層となる第１の多結晶シリコン層５が一体的に形成され
て堆積されている。このゲート電極の両側の基板１内に
はソース・ドレイン領域となるＮ＋拡散層２が形成され
ている。フィールド酸化膜３の上には第２の多結晶シリ
コン層６が一体的に形成されている。これらの上には絶
縁膜７（第２の絶縁膜）が堆積され、コンタクトをとる
べき箇所は開孔され、アルミニウムの蒸着により、アル
ミニウム電極層８が絶縁膜７上および孔部内に形成され
ている。図から明らかなように、アルミニウム電極層８
とのコンタクトが行われる多結晶シリコン層の部分であ
る接続部（コンタクト予定領域）５ｂ，６ｂが、この接
続部５ｂ，６ｂ以外の多結晶シリコン層の部分５ａ，６
ａに比べて膜厚が厚く形成されている。したがってこの
接続部にアルミニウム電極層８とのコンタクトのための
開孔を形成した際に、ドライエッチングプロセスによっ
て多結晶シリコン層が必要以上にエッチングされたとし
ても下層までつき抜けることを防止することができる。
【００１４】図２は、図１に示す構造を得るための製造
方法の一例を示す工程別素子断面図である。まず図２
（Ａ）に示すように半導体基板１の表面に周知の選択酸
化技術を用いてフィールド領域３を形成したのち、熱酸
化等の方法によりゲート絶縁膜４を形成する。ついでゲ
ート領域を含む部分に第１の多結晶シリコン層５をＬＰ
ＣＶＤ等の方法により被着する。
方法の一例を示す工程別素子断面図である。まず図２
（Ａ）に示すように半導体基板１の表面に周知の選択酸
化技術を用いてフィールド領域３を形成したのち、熱酸
化等の方法によりゲート絶縁膜４を形成する。ついでゲ
ート領域を含む部分に第１の多結晶シリコン層５をＬＰ
ＣＶＤ等の方法により被着する。
【００１５】なおこの時の多結晶シリコン層５の膜厚は
後の工程でのコンタクトを取ることを考慮して例えば４
０００オングストローム程度に厚めに被着しておく。つ
いで周知のフォトエッチング技術によりフォトレジスト
９を用いて第１の多結晶シリコン層５を所望の形状に形
成する。
後の工程でのコンタクトを取ることを考慮して例えば４
０００オングストローム程度に厚めに被着しておく。つ
いで周知のフォトエッチング技術によりフォトレジスト
９を用いて第１の多結晶シリコン層５を所望の形状に形
成する。
【００１６】ついで、図２（Ｂ）に示すように再度フォ
トレジスト１０を用いて周知のフォトエッチング技術に
より第１の多結晶シリコン層５のコンタクト予定領域５
ｂの部分以外を均一にエッチングし、所望の厚さまで薄
くして領域５ａとする。
トレジスト１０を用いて周知のフォトエッチング技術に
より第１の多結晶シリコン層５のコンタクト予定領域５
ｂの部分以外を均一にエッチングし、所望の厚さまで薄
くして領域５ａとする。
【００１７】同様にして図２（Ｃ）に示すように第２の
多結晶シリコン層６についてもコンタクト予定領域６ｂ
を厚く、他の領域６ａを薄くなるように形成する。
多結晶シリコン層６についてもコンタクト予定領域６ｂ
を厚く、他の領域６ａを薄くなるように形成する。
【００１８】その後図２（Ｄ）に示すようにソース・ド
レイン領域２および厚い中間絶縁層７を形成し、この厚
い絶縁層７に周知のフォトエッチング技術によりフォト
レジスト９を用いて開孔１１を形成する。そしてフォト
レジスト９を除去した後、図示しないアルミニウム電極
層８を形成して、コンタクト予定領域５ｂ，６ｂにおい
てアルミニウム電極層と多結晶シリコン層とのコンタク
トを形成する。
レイン領域２および厚い中間絶縁層７を形成し、この厚
い絶縁層７に周知のフォトエッチング技術によりフォト
レジスト９を用いて開孔１１を形成する。そしてフォト
レジスト９を除去した後、図示しないアルミニウム電極
層８を形成して、コンタクト予定領域５ｂ，６ｂにおい
てアルミニウム電極層と多結晶シリコン層とのコンタク
トを形成する。
【００１９】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに本発明では、金属配線層とのコンタクトが行われる
多結晶シリコン層のコンタクト予定領域の膜厚を他の部
分の膜厚よりも厚くし、コンタクトホールの形成時にエ
ッチングによって除去される多結晶シリコン層のマージ
ンを大きくしたため、後続の工程で形成される金属配線
層とのコンタクトにおいて良好な電気的接続を図ること
ができる。
うに本発明では、金属配線層とのコンタクトが行われる
多結晶シリコン層のコンタクト予定領域の膜厚を他の部
分の膜厚よりも厚くし、コンタクトホールの形成時にエ
ッチングによって除去される多結晶シリコン層のマージ
ンを大きくしたため、後続の工程で形成される金属配線
層とのコンタクトにおいて良好な電気的接続を図ること
ができる。
【図１】本発明の一実施例にかかる半導体装置の断面構
造図。
造図。
【図２】本発明の一実施例の構造を得るための製造方法
の一例を示す工程別素子断面図。
の一例を示す工程別素子断面図。
【図３】従来の半導体装置の断面構造図。
１ 半導体基板 ２ ソース・ドレイン領域 ３ フィールド酸化膜 ４ ゲート絶縁膜 ５ 第１の多結晶シリコン層 ６ 第２の多結晶シリコン層 ７ 絶縁膜 ８ アルミニウム電極層 ９ フォトレジスト １０ フォトレジスト １１ コンタクトホール
Claims (1)
- 【請求項１】半導体基板と、 前記半導体基板の表面に形成された素子分離用の第１の
絶縁膜と、 少なくとも前記第１の絶縁膜上に形成された多結晶シリ
コン層と、 前記多結晶シリコン層上に形成され、前記多結晶シリコ
ン層に至る開孔を有する第２の絶縁膜と、 前記第２の絶縁膜上および前記開口内に形成され、前記
開孔を介して前記多結晶シリコン層と電気的に接続され
た金属配線層とを有する半導体装置において、前記多結
晶シリコン層は、前記第１の絶縁膜上における前記金属
配線層との接続部分と、前記接続部を除く部分とが一体
的に形成された層となっており、前記第１の絶縁膜上に
おける前記金属配線層との接続部分の膜厚は、前記接続
部を除く部分の膜厚よりも厚いことを特徴とする半導体
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401081A JP2950620B2 (ja) | 1990-12-10 | 1990-12-10 | 半導体装置 |
| US07/804,386 US5321296A (en) | 1990-12-10 | 1991-12-09 | Semiconductor device having an interconnection layer of a polysilicon layer and a metallic layer |
| KR1019910022524A KR960006339B1 (ko) | 1990-12-10 | 1991-12-10 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401081A JP2950620B2 (ja) | 1990-12-10 | 1990-12-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04213860A JPH04213860A (ja) | 1992-08-04 |
| JP2950620B2 true JP2950620B2 (ja) | 1999-09-20 |
Family
ID=18510940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401081A Expired - Fee Related JP2950620B2 (ja) | 1990-12-10 | 1990-12-10 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5321296A (ja) |
| JP (1) | JP2950620B2 (ja) |
| KR (1) | KR960006339B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09266197A (ja) * | 1996-03-28 | 1997-10-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267532A (en) * | 1975-12-03 | 1977-06-04 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory unit |
| US5136361A (en) * | 1982-09-30 | 1992-08-04 | Advanced Micro Devices, Inc. | Stratified interconnect structure for integrated circuits |
| JPS6450443A (en) * | 1987-08-20 | 1989-02-27 | Toshiba Corp | Semiconductor device |
-
1990
- 1990-12-10 JP JP2401081A patent/JP2950620B2/ja not_active Expired - Fee Related
-
1991
- 1991-12-09 US US07/804,386 patent/US5321296A/en not_active Expired - Lifetime
- 1991-12-10 KR KR1019910022524A patent/KR960006339B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5321296A (en) | 1994-06-14 |
| KR960006339B1 (ko) | 1996-05-13 |
| KR920013629A (ko) | 1992-07-29 |
| JPH04213860A (ja) | 1992-08-04 |
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