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JP2019161080A - 半導体記憶装置 - Google Patents

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JP2019161080A
JP2019161080A JP2018047390A JP2018047390A JP2019161080A JP 2019161080 A JP2019161080 A JP 2019161080A JP 2018047390 A JP2018047390 A JP 2018047390A JP 2018047390 A JP2018047390 A JP 2018047390A JP 2019161080 A JP2019161080 A JP 2019161080A
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Kenta Yoshinaga
健太 吉永
英幹 猪熊
Hidemiki Iguma
英幹 猪熊
久詞 加藤
Hisashi Kato
久詞 加藤
正和 澤野
Masakazu Sawano
正和 澤野
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Abstract

【課題】配線抵抗の低減した半導体記憶装置を提供する。【解決手段】基板と、基板上に設けられ第１と第２の領域に跨がるように基板面と平行に延びる板状の第１の導電層と、第１の領域内で第１の導電層の端部が突き出た階段形状となるように第１の導電層上に離間して配置され、第１と第２の領域に跨がるように第１の導電層と平行に延びる板状の第２の導電層と、第１の領域内の第１の導電層の端部が突き出た位置で第１の導電層の側面又は底面で第１の導電層と接続され第１の導電層から基板へと延びる第１のコンタクトと、第１の領域内における第２の導電層の側面又は底面で第２の導電層と接続され第１の導電層を貫通するように第２の導電層から基板へと延びる第２のコンタクトと第２の領域内で第１及び第２の導電層を貫通するチャネルボディと、第２の領域内で第１及び第２の導電層とチャネルボディの間に設けられた電荷蓄積部を含むメモリ膜を備える。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。
大容量の不揮発性メモリの開発が盛んに行われている。このタイプのメモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
大容量メモリアレイでは、ビット線及びワード線と呼ばれる金属配線が多数配列されている。１つのメモリセルの書き込みは、そのセルに接続されたビット線とワード線に電圧を印加することで行う。かかるワード線となる導電層と絶縁層とを交互に積層した積層体を使って、メモリセルを３次元配列したメモリデバイスが提案されている。かかる３次元配列したメモリデバイスでは、積層された各階層の導電層を他の階層の配線と接続させるための構造として、導電層を階層毎にずれるように階段状に形成して、上層側からのコンタクトと接続しやすい構造にしている。
特開２０１５−０５６４５２号公報 特開２００９−０１６４００号公報 特開２０１３−１３１５８０号公報
実施形態の目的は、配線抵抗の低減した半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、基板と、第１の導電層と、第２の導電層と、第１のコンタクトと、第２のコンタクトと、チャネルボディと、メモリ膜と、を備えている。第１の導電層は、基板上に設けられ、第１と第２の領域に跨がるように、基板面と平行に延びる板状の導電層である。第２の導電層は、第１の領域内で第１の導電層の端部が突き出た階段形状となるように第１の導電層上に離間して配置され、第１と第２の領域に跨がるように、第１の導電層と平行に延びる板状の導電層である。第１のコンタクトは、第１の領域内の第１の導電層の端部が突き出た位置で、第１の導電層の側面又は底面で第１の導電層と接続され、第１の導電層から基板へと延びる。第２のコンタクトは、第１の領域内における第２の導電層の側面又は底面で第２の導電層と接続され、第１の導電層を貫通するように、第２の導電層から基板へと延びる。チャネルボディは、第２の領域内で、第１及び第２の導電層を貫通する。メモリ膜は、第２の領域内で、第１及び第２の導電層と、チャネルボディの間に設けられ、電荷蓄積部を含む。
実施形態の半導体記憶装置の等価回路図である。 実施形態の半導体記憶装置の模式断面図である。 実施形態の半導体記憶装置のメモリホール付近の模式断面図である。 実施形態の半導体記憶装置の導電層と電極部材とが交差する領域付近の模式断面図である。 実施形態の半導体記憶装置の第１の階段領域及びメモリセル領域における模式図である。 実施形態の変形例となる半導体記憶装置の模式断面図である。 実施形態の半導体記憶装置の要部の製造方法において、製造途中の半導体記憶装置の断面を示す模式図である。 実施形態の半導体記憶装置の要部の製造方法の変形例において、製造途中の半導体記憶装置の断面を示す模式図である。
以下、図面を用いて実施の形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
実施形態の半導体記憶装置は、基板と、基板上に設けられ、第１と第２の領域に跨がるように、基板面と平行に延びる板状の第１の導電層と、第１の領域内で第１の導電層の端部が突き出た階段形状となるように第１の導電層上に離間して配置され、第１と第２の領域に跨がるように、第１の導電層と平行に延びる板状の第２の導電層と、第１の領域内の第１の導電層の端部が突き出た位置で、第１の導電層の側面又は底面で第１の導電層と接続され、第１の導電層から基板へと延びる第１のコンタクトと、第１の領域内における第２の導電層の側面又は底面で第２の導電層と接続され、第１の導電層を貫通するように、第２の導電層から基板へと延びる第２のコンタクトと、第２の領域内で、第１及び第２の導電層を貫通するチャネルボディと、第２の領域内で、第１及び第２の導電層と、チャネルボディの間に設けられた、電荷蓄積部を含むメモリ膜と、を備えた半導体記憶装置である。
図１は、実施形態の半導体記憶装置１００の等価回路図である。
実施形態の半導体記憶装置１００は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
図１に示すように、半導体記憶装置１００は、複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、複数のメモリストリングＭＳを備える。
メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＴＳ、複数のメモリセルトランジスタＭＴ、及びドレイン選択トランジスタＳＴＤを有する。
なお、ワード線ＷＬの数、ビット線ＢＬの数、メモリストリングＭＳの数、ドレイン選択ゲート線ＳＧＤの数は、図１のものに限定されない。
図２は、実施形態の半導体記憶装置の模式断面図である。
図２において、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤ、ソース選択トランジスタＳＴＳ、ドレイン選択トランジスタＳＴＤ、及びビット線ＢＬは、図示を省略している。
基板１０は、例えば半導体基板である。基板１０は、例えばシリコン基板である。基板１０は、図２において、ｘｙ面と基板面が平行になるように配置されている。
基板１０には複数のトランジスタ１８が設けられている。例えば、トランジスタ１８ａ、１８ｂ及び１８ｃが、基板１０に設けられている。トランジスタ１８ａ、１８ｂ及び１８ｃは、基板１０の上層部分に設けられたソース領域１４と、基板１０の上層部分に設けられたドレイン領域１５と、ソース領域１４とドレイン領域１５の間における基板１０の上層部分に設けられた半導体領域１３と、半導体領域１３上に設けられたゲート絶縁膜１６と、ゲート絶縁膜１６上に設けられたゲート電極１７と、を有する。トランジスタ１８ａ、１８ｂ及び１８ｃは、例えば、電界効果型トランジスタである。トランジスタ１８ａ、１８ｂ及び１８ｃは、３次元ＮＡＮＤフラッシュメモリの駆動に用いられる。トランジスタ１８ａ、１８ｂ及び１８ｃは、半導体素子の一例である。図２の例では、複数のトランジスタ１８として、例えば、トランジスタ１８ａ、１８ｂ及び１８ｃを示している。
絶縁層３３は、基板１０上に設けられている。絶縁層３３は、例えばシリコン酸化物を含む。
集積回路２０は、基板１０内及び絶縁層３３内に設けられている。集積回路２０は、複数のトランジスタ１８と、複数のトランジスタ１８に電気的に接続されたコンタクト２３と、コンタクト２３に電気的に接続された配線２２と、を有する。
埋込ソース線４４は、集積回路２０上に設けられている。埋込ソース線４４は、例えば、Ｗ（タングステン）を含む埋込ソース線下層部分４６と、ポリシリコンを含む埋込ソース線上層部分４８と、を有する。埋込ソース線４４には、集積回路２０から電位が供給される。埋込ソース線４４は、図１の共通ソース線ＣＳＬに対応する。
基板１０上には、第１の階段領域、メモリセル領域、ビア領域、メモリセル領域及び第２の階段領域に跨がるように、基板１０の面と平行に延びる板状の複数の導電層３４が設けられている。例えば、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ及び３４ｉが、それぞれ絶縁層３３を介して積層されている。第１の階段領域は、第１の領域の一例である。メモリセル領域は第２の領域の一例である。図２の例において、これらの複数の導電層３４は、例えば３層ずつ組みとなって、組毎に、図２におけるｘ方向に向かって階段状に形成される。具体的には以下のように配置される。
導電層３４ｂは、導電層３４ａ上に、導電層３４ａと離間して配置され、導電層３４ａと平行に延びる板状の導電層である。導電層３４ｃは、導電層３４ｂ上に、導電層３４ｂと離間して配置され、導電層３４ｂと平行に延びる板状の導電層である。
導電層３４ｄは、第１の階段領域内で導電層３４ａ、３４ｂ及び３４ｃの端部が突き出た階段形状となるように、導電層３４ｃ上に導電層３４ｃと離間して配置され、導電層３４ｃと平行に延びる板状の導電層である。
導電層３４ｅは、導電層３４ｄ上に、導電層３４ｄと離間して配置され、導電層３４ｄと平行に延びる板状の導電層である。導電層３４ｆは、導電層３４ｅ上に、導電層３４ｅと離間して配置され、導電層３４ｅと平行に延びる板状の導電層である。
導電層３４ｇは、第１の階段領域内で導電層３４ｄ、３４ｅ及び３４ｆの端部が突き出た階段形状となるように、導電層３４ｆ上に導電層３４ｆと離間して配置され、導電層３４ｆと平行に延びる板状の導電層である。
導電層３４ｈは、導電層３４ｇ上に、導電層３４ｇと離間して配置され、導電層３４ｇと平行に延びる板状の導電層である。導電層３４ｉは、導電層３４ｈ上に、導電層３４ｈと離間して配置され、導電層３４ｈと平行に延びる板状の導電層である。
導電層３４ｃは第１の導電層の一例である。導電層３４ｆは第２の導電層の一例である。
導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ及び３４ｉは、ワード線ＷＬとして機能する。
実施形態の半導体記憶装置１００において導電層３４の層数は９層であるが、導電層３４の層数はこれに限定されない。
第１の階段領域には、電極部材５８が設けられている。図２の例では、例えば、電極部材５８ａ、５８ｂ及び５８ｃが設けられている。各電極部材５８は、対応する階層の導電層３４と基板側の配線２２とを接続するコンタクトとして機能する。
電極部材５８ａは、第１の階段領域内の導電層３４ａ、３４ｂ及び３４ｃが導電層３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ及び３４ｉに対して突き出た位置で、導電層３４ｃの側面又は底面で導電層３４ｃと接続されている。電極部材５８ａは、導電層３４ｃから基板（ここでの「基板」には、基板１０上に形成された集積回路２０を含む）へと延びている。電極部材５８ａは、導電層３４ｃよりも下層側の導電層３４ａ及び３４ｂを貫通している。また、図２では図示されていないが、図２の紙面に向かって奥側に、導電層３４ａから基板１０へと延びる電極部材、及び導電層３４ｂから基板１０へと延びる電極部材が、例えば、電極部材５８ａと重なる位置に配置される。導電層３４ｂから基板１０へと延びる電極部材は、導電層３４ｂよりも下層側の導電層３４ａを貫通している。
電極部材５８ｂは、第１の階段領域内の、導電層３４ｄ、３４ｅ及び３４ｆが、導電層３４ａ、３４ｂ及び３４ｃと重なり、導電層３４ｇ、３４ｈ及び３４ｉに対して突き出た位置で、導電層３４ｆの側面又は底面で導電層３４ｆと接続されている。電極部材５８ｂは、導電層３４ｆから基板（ここでの「基板」には、基板１０上に形成された集積回路２０を含む）へと延び、導電層３４ｆよりも下層側の導電層３４ａ、３４ｂ、３４ｃ、３４ｄ及び３４ｅを貫通している。また、図２では図示されていないが、図２の紙面に向かって奥側に、導電層３４ｄから基板１０へと延びる電極部材、及び導電層３４ｅから基板１０へと延びる電極部材が、例えば、電極部材５８ｂと重なる位置に配置される。導電層３４ｄから基板１０へと延びる電極部材は、導電層３４ｄよりも下層側の導電層３４ａ、３４ｂ、及び３４ｃを貫通している。導電層３４ｅから基板１０へと延びる電極部材は、導電層３４ｅよりも下層側の導電層３４ａ、３４ｂ、３４ｃ、及び３４ｄを貫通している。
電極部材５８ｃは、第１の階段領域内の、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ及び３４ｉが重なる位置で、導電層３４ｉから基板（ここでの「基板」には、基板１０上に形成された集積回路２０を含む）へと延びている。電極部材５８ｃは、導電層３４ｉよりも下層側の導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ及び３４ｈを貫通している。また、図２では図示されていないが、図２の紙面に向かって奥側に、導電層３４ｇから基板１０へと延びる電極部材、及び導電層３４ｈから基板１０へと延びる電極部材が、例えば、電極部材５８ｃと重なる位置に配置される。導電層３４ｇから基板１０へと延びる電極部材は、導電層３４ｇよりも下層側の導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、及び３４ｆを貫通している。導電層３４ｈから基板１０へと延びる電極部材は、導電層３４ｈよりも下層側の導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、及び３４ｇを貫通している。
また、導電層３４ａの端部が突き出た位置の、電極部材５８が接続された部分の導電層３４ａの上面は、導電層３４ｂの底面よりも下に配置されている。言い換えると、導電層３４ａおよび導電層３４ａに接続された電極部材５８における最上部は、例えこれらの接続部分に凸部が形成された場合でも、導電層３４ｂの高さにまで突き出ていない。同様に、導電層３４ｂの端部が突き出た位置の導電層３４ｂの上面は、例え電極部材５８との接続部分に凸部が形成された場合でも、導電層３４ｃの底面よりも下に配置されている。導電層３４ｃの端部が突き出た位置の導電層３４ｃの上面は、例え電極部材５８ａとの接続部分に凸部が形成された場合でも、導電層３４ｄの底面よりも下に配置されている。導電層３４ｄの端部が突き出た位置の導電層３４ｄの上面は、例え電極部材５８との接続部分に凸部が形成された場合でも、導電層３４ｅの底面よりも下に配置されている。導電層３４ｅの端部が突き出た位置の導電層３４ｅの上面は、例え電極部材５８との接続部分に凸部が形成された場合でも、導電層３４ｆの底面よりも下に配置されている。導電層３４ｆの端部が突き出た位置の導電層３４ｆの上面は、例え電極部材５８ｂとの接続部分に凸部が形成された場合でも、導電層３４ｇの底面よりも下に配置されている。導電層３４ｇの端部が突き出た位置の導電層３４ｇの上面は、例え電極部材５８との接続部分に凸部が形成された場合でも、導電層３４ｈよりも底面の下に配置されている。導電層３４ｈの端部が突き出た位置の導電層３４ｈの上面は、例え電極部材５８との接続部分に凸部が形成された場合でも、導電層３４ｉの底面よりも下に配置されている。
第２の階段領域内には、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ及び３４ｉから基板１０へ延びる電極部材５８は設けられていない。
導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ及び３４ｉの材料として、例えば、タングステン、窒化チタン、又は、銅を用いると好適である。なお、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ及び３４ｉは、その他の金属、金属半導体化合物、又は、半導体等の導電材を用いても良い。
電極部材５８ａ、５８ｂ及び５８ｃ（及び、その他の図示されていない上述した各電極部材）の材料として、例えば、タングステン、窒化チタン、又は、銅を用いると好適である。なお電極部材５８ａ、５８ｂ及び５８ｃは、その他の金属、金属半導体化合物、又は、半導体等の導電材を用いても良い。
メモリホール７０は、メモリセル領域において、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ及び３４ｉを貫通している。
ビア３０、３１及び３２は、ビア領域内に設けられている。ビア３０及び３１は、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ及び３４ｉ、埋込ソース線４４を貫通し、例えば配線２２に電気的に接続されている。ビア３２は、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ及び３４ｉを貫通し、例えば埋込ソース線４４に電気的に接続されている。ビア３０、３１の周囲には、例えば図示しないバリアメタル膜及び絶縁膜が設けられ、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ及び３４ｉ及び埋込ソース線４４と電気的に絶縁されている。ビア３２の周囲には、例えば図示しないバリアメタル膜及び絶縁層が設けられ、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ及び３４ｉと電気的に絶縁されている。
ビア３０、３１及び３２の材料として、例えばタングステンを用いると好適である。
ビア２４は、配線２２及びコンタクト２３を介して基板１０に設けられたトランジスタ１８ｃと電気的に接続されている。
電極部材５８ａ、電極部材５８ｂ、電極部材５８ｃは、配線２２及びコンタクト２３を介して、トランジスタ１８ａ及びトランジスタ１８ｂと電気的に接続されている。
電極部材５８ａは、第１のコンタクトの一例である。電極部材５８ｂは、第２のコンタクトの一例である。
埋込ソース線４４と接続されたビア２６は、配線２２及びコンタクト２３を介して図示しないトランジスタ（トランジスタ１８と同様の素子）と電気的に接続されている。
補強部材８０は、第１の階段領域、第２の階段領域において基板１０面に対して垂直に延びている。補強部材８０の材料として、例えば酸化シリコンを用いると好適である。後述するように、各導電層３４の代わりに、まず窒化シリコン層を形成して、かかる窒化シリコン層を導電層３４に置き換える。その際、一旦、空洞化するために補強部材８０が積層構造を維持するために配置される。
図３は、実施形態の半導体記憶装置１００のメモリホール７０付近の模式断面図である。
コア部材７１は、メモリホール７０内に設けられている。コア部材７１は、例えば酸化シリコンである。
チャネルボディ４１は、メモリホール７０内のコア部材７１の周囲に設けられている。チャネルボディ４１は、例えばシリコン等の半導体材料を含むピラーである。チャネルボディ４１は、埋込ソース線４４に電気的に接続されている。
トンネル絶縁膜７２は、チャネルボディ４１の周囲に設けられている。電荷蓄積膜７３（電荷蓄積部）は、トンネル絶縁膜７２の周囲に設けられている。ブロック絶縁膜７４は、電荷蓄積膜７３の周囲に設けられている。
トンネル絶縁膜７２は、絶縁性であるが、所定の電圧の印加により電流を流す絶縁膜である。トンネル絶縁膜７２は、例えばシリコン酸化物を含む。
電荷蓄積膜７３は、電荷を蓄積することが出来る材料を含む膜である。電荷蓄積膜７３は、例えばシリコン窒化物を含む。
ブロック絶縁膜７４は、電荷蓄積膜７３と導電層３４の間に電荷が流れることを抑制する膜である。ブロック絶縁膜７４は、例えばシリコン酸化物を含む。
メモリ膜４２は、トンネル絶縁膜７２、電荷蓄積膜７３及びブロック絶縁膜７４を有する。
図３にて点線で示した領域が１個のメモリセルＭＣである。例えば、導電層３４ｈ（ワード線）、メモリ膜４２、チャネルボディ４１が、１個のメモリセルトランジスタＭＴを構成する。１本のメモリホール７０に設けられる複数のメモリセルＭＣが１本のメモリストリングＭＳに含まれる。
図４は、実施形態の半導体記憶装置１００の導電層と電極部材とが交差する領域付近の模式断面図である。
バリアメタル膜３６ａは、導電層３４ａを覆うように設けられている。バリアメタル膜３６ｂは、導電層３４ｂを覆うように設けられている。バリアメタル膜３６ｃは、導電層３４ｃと電極部材５８ａを一体として覆うように設けられている。バリアメタル膜３６ｄは、導電層３４ｄを覆うように設けられている。バリアメタル膜３６ｅは、導電層３４ｅを覆うように設けられている。バリアメタル膜３６ｆは、導電層３４ｆと電極部材５８ｂを一体として覆うように設けられている。また図３に示したように、バリアメタル膜３６ｇは、導電層３４ｇを覆うように設けられている。バリアメタル膜３６ｈは、導電層３４ｈを覆うように設けられている。バリアメタル膜３６ａ、３６ｂ、３６ｃ、３６ｄ、３６ｅ、３６ｆ、３６ｇ及び３６ｈは、例えばチタン窒化物（ＴｉＮ）を含む。
例えば、導電層３４ｃと電極部材５８ｂが交差する領域では、図４に示すように、導電層３４ｃ、バリアメタル膜３６ｃ（バリアメタル膜の一部）、絶縁層３３ｂ（絶縁膜スペーサ）、バリアメタル膜３６ｆ（バリアメタル膜の他の一部）、電極部材５８ｂの順で接続されるように配置される。
図５は、実施形態の半導体記憶装置１００の第１の階段領域及びメモリセル領域における模式図である。図５は、実施形態の半導体記憶装置１００の第１の階段領域及びメモリセル領域における、メモリストリングＭＳを構成する複数のメモリセルトランジスタＭＴの最上層の導電層の模式上面図である。図５に示す導電層よりも上層側に、図１に示したドレイン選択トランジスタＳＴＤの階層が構成されることになる。なお、絶縁層３３の図示は省略する。
ｙ方向に順に、基板１０面に平行で基板１０からの距離がそれぞれ異なる、第１の階段テラス領域、第２の階段テラス領域、第３の階段テラス領域が設けられている。第１の階段テラス領域は、導電層３４ｉの階層に相当する。第２の階段テラス領域は、導電層３４ｈの階層に相当する。第３の階段テラス領域は、導電層３４ｇの階層に相当する。言い換えれば、図２の構成において、ｘ方向だけではなく、紙面奥側（ｙ方向側）でも第１の階段領域において各導電層３４は階段状に形成される。なお、図５の例では、導電層３４ｉの階層から見た図を示しているが、導電層３４ｆの階層から見た場合も同様に、第１の階段テラス領域、第２の階段テラス領域、第３の階段テラス領域が設けられている。第１の階段テラス領域は、導電層３４ｆの階層に相当する。第２の階段テラス領域は、導電層３４ｅの階層に相当する。第３の階段テラス領域は、導電層３４ｄの階層に相当する。同様に、導電層３４ｃの階層から見た場合も同様に、第１の階段テラス領域、第２の階段テラス領域、第３の階段テラス領域が設けられている。第１の階段テラス領域は、導電層３４ｃの階層に相当する。第２の階段テラス領域は、導電層３４ｂの階層に相当する。第３の階段テラス領域は、導電層３４ａの階層に相当する。また、それぞれの導電層３４に上述したように電気的に接続された電極部材５８が設けられている。それぞれの電極部材５８の周囲に、補強部材８０が設けられている。
スリット領域２８は、後述する半導体記憶装置１００の製造の際に、導電層３４及び電極部材５８の形成に用いられるウエットエッチング液の導入と排出、及び導電材の導入に用いられる溝が設けられている部分である。導電材の導入が行われた後の溝は、例えばシリコン酸化物等で埋められ、スリット領域２８が形成される。
電極部材５８が設けられている領域とメモリホール７０が設けられている領域の間の第１の階段領域には、補強部材８０が設けられている。さらに、複数のドレイン選択ゲート線ＳＧＤに電気的接続を行うための図示しない電極部材が設けられ、第１の階段領域の上層に設けられた図示しない配線と接続されている。第１の階段領域の上層に設けられた配線は、例えば、第１の階段領域外に設けられた図示しないビアを介して、集積回路２０に接続されている。
なお、導電層の数及び配置、電極部材５８の数及び配置、補強部材８０の数及び配置、メモリホール７０の数及び配置は、図５で示されているものに限定されない。
図６は、実施形態の変形例となる半導体記憶装置２００の模式断面図である。図２の例では、導電層３４の一方の端部に電極部材５８を設ける場合について説明したが、これに限るものではない。図６に示すように、変形例では、第１の階段領域だけではなく、第２の階段領域にも電極部材５８ｄ、５８ｅ、５８ｆが設けられている。第２の階段領域下の基板１０にトランジスタ１８ｄ及びトランジスタ１８ｅが設けられている。そして、第２の階段領域内で、トランジスタ１８ｄ及びトランジスタ１８ｅは、電極部材５８を介して、導電層３４と電気的に接続されている。構造は、第１の階段領域の場合と同様で構わないので説明を省略する。
図７は、実施形態の半導体記憶装置１００の製造方法において、製造途中の半導体記憶装置１００の断面を示す模式図である。
まず、図７（ａ）に示すように、窒化膜９２と酸化膜９４の積層体９６を形成する。窒化膜９２は、例えばシリコン窒化物を含む。酸化膜９４は、例えばシリコン酸化物を含む。
次に、積層体９６上にレジスト８８ａのパターンを形成する。次に、図７（ｂ）に示すように、例えばフォトリソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）により、レジスト８８ａをマスクにして積層体９６に対して複数の貫通孔９０を形成する。
次に、レジスト８８ａを除去し、次に、図７（ｃ）に示すように、積層体９６上及び貫通孔９０内に、シリコン酸化物を含む表面層９８を形成する。次に、表面層９８上及び貫通孔９０内に、アモルファスシリコン８６を形成する。
次に、図７（ｄ）に示すように、例えばエッチバックにより、積層体９６上に形成されたアモルファスシリコン８６の一部を除去し、貫通孔９０内に形成されたアモルファスシリコン８６を残す。
次に、積層体９６上にレジスト８８ｂのパターンを形成する。次に、図７（ｅ）に示すように、アッシング法によるレジスト８８ｂの一部の除去と、積層体９６の一部の除去を繰り返すことにより、積層体９６に第１の階段領域を形成する。
次に、図７（ｆ）に示すように、例えばトリメチル−２−ヒドロキシエチルアンモニウムハイドロオキサイド水溶液を用い、貫通孔９０内に形成されたアモルファスシリコン８６を除去する。
次に、図７（ｇ）に示すように、例えばＲＩＥを用いたエッチバックにより、表面層９８の一部を除去し、第１の階段領域内の上層に設けられた窒化膜９２の上面及び側面を露出させる。貫通孔９０内の上部の表面層９８は除去される。一方、貫通孔９０内の上部以外の表面層９８は、除去されずに貫通孔９０内に残される。
次に、図７（ｈ）に示すように、第１の階段領域上に、貫通孔９０内に空孔８２が形成されるように、絶縁膜６２を形成する。その後、絶縁膜６２を平坦化する。このとき、絶縁膜６２を高成膜速度で形成すると、空孔８２が形成されやすくなるため好ましい。なお、空孔８２の上部を、空孔８２上部周囲の窒化膜９２の上面の高さと同じ高さになるまで、絶縁膜６２を形成して覆うことは難しい。そのため、空孔８２の上には、絶縁膜６２が形成されずドーム状空洞８３が形成される。
次に、絶縁膜６２及び積層体９６に図示しないスリットを形成する。次に、スリットを経由したウエットエッチングにより窒化膜９２を除去する。次に、窒化膜９２が除去された部分、空孔８２、及びドーム状空洞８３内の、酸化膜９４の表面、表面層９８の表面及び絶縁膜６２の表面に、図示しないバリアメタル膜を形成する。次に、スリットを経由して例えばタングステンを含む第２の導電材料を形成する。絶縁膜６２、酸化膜９４及び表面層９８は、絶縁層３３となる。導電層３４及び電極部材５８は、第２の導電材料により一体として形成される（図７（ｉ））。導電層３４は、導電層３４の底面３５で電極部材５８と接続される。また、ドーム状空洞８３に導入された第２の導電材料により、導電層３４の突き出た部分の上面に、凸部８４が導電層３４及び電極部材５８と一体として形成される。バリアメタル膜は、導電層３４の上面、導電層３４の底面、導電層３４の外側面３９、凸部８４の上面、及び電極部材５８の表面を、一体として覆うように形成される。なお、このときに、窒化膜９２が存在していた部分だけでなく貫通孔９０にも第２の導電材料を形成するため、空孔８２の一部が残ることがある。その後、スリット内に絶縁材料を埋め込む。
貫通孔９０の径サイズは、表面層９８が除去された貫通孔９０内の上端近傍部分と比較して、表面層９８が残っている貫通孔９０内の下の部分の方が、一段小さい。そのため、貫通孔９０内の上端近傍部分に形成された電極部材５８の径サイズと比較して、表面層９８が残っている貫通孔９０内の下の部分に形成された電極部材５８の径サイズは、一段小さい。また、各階層において導電層３４及び電極部材５８の最上部となる導電層３４上面の凸部８４は、階段状に形成された導電層３４と対応する段差を凸部８４の表面同士が有しつつ、各階段テラス領域内に配置される。
図８は、実施形態の半導体記憶装置１００の製造方法の変形例において、製造途中の半導体記憶装置の断面を示す模式図である。
まず、図８（ａ）に示すように、窒化膜９２と酸化膜９４の積層体９６を形成する。窒化膜９２は、例えばシリコン窒化物を含む。酸化膜９４は、例えばシリコン酸化物を含む。
次に、積層体９６上にレジスト８８ａのパターンを形成する。次に、図８（ｂ）に示すように、例えばフォトリソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）により、レジスト８８ａをマスクにして積層体９６に対して複数の貫通孔９０を形成する。
次に、レジスト８８ａを除去する。次に、図８（ｃ）に示すように、貫通孔９０内及び積層体９６上にレジスト８８ｂのパターンを形成する。
次に、図８（ｄ）に示すように、レジスト８８ｂの一部を、例えばアッシング法により除去する。次に、除去されたレジスト８８ｂの一部の下に設けられていた積層体９６の一部を、例えばＲＩＥにより除去する。このように、アッシング法によるレジスト８８ｂの一部の除去と、ＲＩＥによる積層体９６の一部の除去を繰り返すことにより、積層体９６に第１の階段領域を形成する。
次に、図８（ｅ）に示すように、第１の階段領域内における積層体９６の表面及び貫通孔９０内に、例えばシリコン酸化物を含む表面層９８を形成する。
次に、図８（ｆ）に示すように、例えばＲＩＥを用いたエッチバックにより、表面層９８の一部を除去し、第１の階段領域内の上層の窒化膜９２の上面及び側面を露出させる。
次に、露出された第１の階段領域の上面及び側面並びに表面層９８の表面に、例えばチタン酸化物を含む図示しないバリアメタル膜を形成する。次に、図８（ｇ）に示すように、例えばプラズマＣＶＤにより、タングステンを含む第１の導電材料７８を、貫通孔９０内部及び第１の階段領域上に形成する。
次に、図８（ｈ）に示すように、例えば等方的エッチバックにより、貫通孔９０の内部以外に形成された第１の導電材料７８を除去し、第１の階段領域の上面及び側面を露出させる。
次に、図８（ｉ）に示すように、第１の階段領域上に絶縁膜６２を形成し、その後平坦化する。次に、絶縁膜６２及び積層体９６に図示しないスリットを形成する。次に、スリットを経由したウエットエッチングにより窒化膜９２を除去する。次に、窒化膜９２が除去された部分の酸化膜９４の表面に、例えばチタン窒化物を含む図示しないバリアメタル膜を形成する。なお、バリアメタル膜の図示は省略する。
次に、窒化膜９２が除去された部分に、スリットを経由してタングステンを導入することにより、第２の導電材料を埋め込む。
絶縁膜６２、酸化膜９４及び表面層９８は、絶縁層３３となる。第１の導電材料７８は、電極部材５８となる。また、第２の導電材料は導電層３４となる。すなわち、図８に示した製造方法によれば、図７の製造方法の場合と異なり、導電層３４と電極部材５８は別体として形成される。そして、導電層３４は導電層３４の内側面（側面）３７で導電層３４を覆うバリアメタル層を介して電極部材５８と接続される。さらにバリアメタル層は、導電層３４の上面、導電層３４の底面及び導電層の外側面３９も覆うように形成される。また、バリアメタル層は、電極部材５８の表面を覆うように形成される。
なお、窒化膜９２の代わりに、例えばリン（Ｐ）を含むシリコン膜を使用しても良い。リン（Ｐ）を含むシリコン膜は導電性を有するため、図８（ｉ）に示したような、ウエットエッチングにより窒化膜９２を除去するプロセスを省くことが出来るためである。
なお、導電層３４及び電極部材５８の形状は、図８で示したものに限定されない。
次に、実施形態の作用効果を記載する。
導電層３４から電極部材が上方に延び、第１の階段領域の上層に設けられた配線及び第１の階段領域外に設けられたビアを介して集積回路２０に接続される場合を考える。この場合、配線長が長くなってしまうため、配線抵抗が大きくなってしまう。
実施形態の半導体記憶装置１００、２００は、例えば、第１の階段領域内の導電層３４ｃの端部が突き出た位置で、導電層３４ｃの側面又は底面で導電層３４ｃと接続され、導電層３４ｃから基板１０へと延びる電極部材５８ａを備える。また、第１の階段領域内における導電層３４ｆの側面又は底面で導電層３４ｆと接続され、導電層３４ｃを貫通するように、導電層３４ｆから基板１０へと延びる電極部材５８ｂと、を備える。このように、電極部材５８を基板１０へと延びるように形成したことにより、長い配線長の回路を経由せずに、導電層３４と集積回路２０を接続出来る。したがって、導電層３４から集積回路２０までの配線長が短くなり、配線抵抗を低減することが可能になる。
また、本実施形態の半導体記憶装置１００、２００においては、導電層３４の側面又は底面で電極部材５８との接続が行われる。そのため、例えば導電層３４の上面で電極部材５８との接続を行う場合と比較して、導電層３４と電極部材５８を接続させるための接続部分を、別途設けなくとも良い。そのため、導電層３４と電極部材５８の接続部分の面積縮小を図ることが出来る。
また、例えば電極部材５８ａ、５８ｂの上部が導電層３４ｃ、３４ｆを貫通してさらにそれらの上方まで突き出ている場合、電極部材５８ａと電極部材５８ｂの間の寄生容量や、電極部材５８ａと導電層３４ｆの間の寄生容量が増加してしまう。しかし、本実施形態の半導体記憶装置１００、２００においては、例えば、導電層３４ｃの端部が突き出た位置の導電層３４ｃおよび電極部材５８ａの最上部は、導電層３４ｆの底面よりも下に配置されている。なお図７に示した製造方法を用いた場合には導電層３４の上面に凸部８４が形成される。しかし、導電層３４上面の凸部８４同士が階段状の段差を有するように形成されており、例えば、導電層３４ｃの上面に設けられた凸部８４が導電層３４ｆの高さ以上に突き出るわけではない。そのため、上述の寄生容量を減少させて、導電層３４及び電極部材５８の低インピーダンス化を実現することが可能となる。
図６に示したように、第１の階段領域と第２の階段領域の両方に導電層３４を貫通する電極部材５８を設け、第２の階段領域内でトランジスタ１８ｄ又はトランジスタ１８ｅを導電層３４と電気的に接続する場合、第１の階段領域と第２の階段領域の両方に３次元ＮＡＮＤフラッシュメモリの駆動回路が設けられることになる。そのため、駆動回路の数を増加させることが出来るため、データのより高速な書き込み又はより高速な読み出しが可能となる。
本発明のいくつかの実施形態及び変形例を説明したが、これらの実施形態及び変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 基板
１８ トランジスタ
３３ 絶縁層（絶縁膜）
３４ 導電層
３５ （導電層の）底面
３６ バリアメタル膜
３７ （導電層の）側面
４１ チャネルボディ
４２ メモリ膜
５８ 電極部材（第１のコンタクト、第２のコンタクト）
７０ メモリホール
７２ トンネル絶縁膜
７３ 電荷蓄積膜
７４ ブロック絶縁膜
１００ 半導体記憶装置
２００ 半導体記憶装置
ＭＣ メモリセル

Claims (5)

  1. 基板と、
    前記基板上に設けられ、第１と第２の領域に跨がるように、基板面と平行に延びる板状の第１の導電層と、
    前記第１の領域内で前記第１の導電層の端部が突き出た階段形状となるように前記第１の導電層上に離間して配置され、前記第１と第２の領域に跨がるように、前記第１の導電層と平行に延びる板状の第２の導電層と、
    前記第１の領域内の前記第１の導電層の端部が突き出た位置で、前記第１の導電層の側面又は底面で前記第１の導電層と接続され、前記第１の導電層から前記基板へと延びる第１のコンタクトと、
    前記第１の領域内における前記第２の導電層の側面又は底面で前記第２の導電層と接続され、前記第１の導電層を貫通するように、前記第２の導電層から前記基板へと延びる第２のコンタクトと、
    前記第２の領域内で、前記第１及び第２の導電層を貫通するチャネルボディと、
    前記第２の領域内で、前記第１及び第２の導電層と、前記チャネルボディの間に設けられた、電荷蓄積部を含むメモリ膜と、
    を備えた半導体記憶装置。
  2. 前記第１と第２の導電層と、前記第１と第２のコンタクトを覆う、バリアメタル膜をさらに備えた請求項１記載の半導体記憶装置。
  3. 前記第１の導電層と前記第２のコンタクトの間に設けられた絶縁膜をさらに備えた請求項１又は請求項２記載の半導体記憶装置。
  4. 前記第１と第２のコンタクトは、それぞれ前記基板に設けられた半導体素子に電気的に接続されている請求項１ないし請求項３いずれか一項記載の半導体記憶装置。
  5. 前記第１の導電層の端部が突き出た位置における前記第１の導電層及び前記第１のコンタクトの最上部は、前記第２の導電層の底面の下に配置されている請求項１ないし請求項４いずれか一項記載の半導体記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11521898B2 (en) 2020-11-12 2022-12-06 Macronix Iniernational Co., Ltd. Three-dimensional NAND flash memory device and method of fabricating the same
TWI753644B (zh) * 2020-11-12 2022-01-21 旺宏電子股份有限公司 記憶體元件及其製造方法
US11856786B2 (en) * 2021-02-26 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including three-dimensional memory device
US20230073372A1 (en) * 2021-09-03 2023-03-09 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices, electronic systems, and methods

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016400A (ja) 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
KR101562969B1 (ko) * 2009-03-03 2015-10-26 삼성전자주식회사 반도체 장치
US8822287B2 (en) * 2010-12-10 2014-09-02 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
KR101688838B1 (ko) * 2011-01-20 2016-12-22 삼성전자주식회사 연결 구조체 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
JP2013131580A (ja) 2011-12-20 2013-07-04 Toshiba Corp 半導体装置及びその製造方法
JP2015056452A (ja) 2013-09-10 2015-03-23 株式会社東芝 半導体記憶装置及びその製造方法
US9633945B1 (en) 2016-01-27 2017-04-25 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
JP6524006B2 (ja) 2016-03-18 2019-06-05 東芝メモリ株式会社 半導体記憶装置
US10381369B2 (en) * 2017-02-21 2019-08-13 Samsung Electronics Co., Ltd. Vertical semiconductor memory device structures including vertical channel structures and vertical dummy structures

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