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CN112530964A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

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CN112530964A
CN112530964A CN202010758849.0A CN202010758849A CN112530964A CN 112530964 A CN112530964 A CN 112530964A CN 202010758849 A CN202010758849 A CN 202010758849A CN 112530964 A CN112530964 A CN 112530964A
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CN
China
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conductive layer
film
insulating
layer
insulating layer
Prior art date
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Withdrawn
Application number
CN202010758849.0A
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English (en)
Inventor
佐藤弘康
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Kioxia Corp
Original Assignee
Kioxia Corp
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Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
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Abstract

半导体存储装置具备：基板；遍及基板的第一区域以及第二区域地设置的第一和第二导电层，第二导电层与第一导电层分离地配置在其之上；柱，在第二区域内沿第一方向贯通第一及第二导电层，包含半导体膜；电荷累积膜，设于半导体膜与第一导电层之间和半导体膜与第二导电层之间；第一绝缘层，在第一区域内设于第一与第二导电层之间，包含氧化硅即第一绝缘材料；以及第二绝缘层，在第二区域内设于第一与第二导电层之间，包含介电常数高于氧化硅的第二绝缘材料；分割膜，遍及第一及第二区域地沿与第一方向交叉的第二方向将第一、第二导电层以及第二绝缘层分割；以及第三绝缘层，设于分割膜与第二绝缘层之间，包含第一绝缘材料，与第一绝缘层相接。

Description

半导体存储装置
相关申请
本申请享受以日本专利申请2019－169908号(申请日：2019年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本发明的实施方式涉及半导体存储装置。
背景技术
大容量的非易失性存储器的开发正在盛行。该类型的存储器能够实现低电压·低电流动作、高速开关、存储器单元的细微化·高集成化。
在大容量存储器阵列中，排列有多个被称作位线以及字线的金属布线。一个存储器单元的写入通过对连接于该单元的位线与字线施加电压来进行。提出了使用将成为该字线的导电层与绝缘层交替层叠后得到的层叠体而将存储器单元三维排列得到的存储器器件。
发明内容
实施方式提供提高了可靠性的半导体存储装置。
实施方式的半导体存储装置具备：基板；遍及基板的第一区域以及第二区域地设置的第一导电层；第二导电层，与第一导电层分离地配置在第一导电层之上，并遍及第一区域以及第二区域地设置；柱，在第二区域内沿第一方向贯通第一导电层以及第二导电层，包含半导体膜；电荷累积膜，设于半导体膜与第一导电层之间和半导体膜与第二导电层之间；第一绝缘层，在第一区域内设于第一导电层与第二导电层之间，包含氧化硅即第一绝缘材料；以及第二绝缘层，在第二区域内设于第一导电层与第二导电层之间，包含介电常数高于氧化硅的介电常数的第二绝缘材料；分割膜，遍及第一区域以及第二区域地沿与第一方向交叉的第二方向将第一导电层、第二导电层以及第二绝缘层分割；以及第三绝缘层，设于分割膜与第二绝缘层之间，包含第一绝缘材料，与第一绝缘层相接。
附图说明
图1是第一实施方式的半导体存储装置的等价电路图。
图2是第一实施方式的半导体存储装置的示意剖面图。
图3是第一实施方式的半导体存储装置的台阶区域以及存储单元区域中的示意剖面图。
图4是第一实施方式的半导体存储装置的存储柱附近的示意剖面图。
图5是第一实施方式的半导体存储装置的存储柱附近的示意剖面图。
图6是表示第一实施方式的半导体存储装置的主要部分的制造方法中的制造中途的半导体存储装置的剖面的示意图。
图7是第二实施方式的半导体存储装置的存储柱附近的示意剖面图。
图8是第三实施方式的半导体存储装置的存储柱附近的示意剖面图。
图9是第四实施方式的半导体存储装置的存储柱附近的示意剖面图。
图10是第五实施方式的半导体存储装置的存储柱附近的示意剖面图。
图11是第六实施方式的半导体存储装置的存储柱附近的示意剖面图。
图12是第七实施方式的半导体存储装置的存储柱附近的示意剖面图。
图13是第八实施方式的半导体存储装置的存储柱附近的示意剖面图。
附图标记说明
10 基板
28a 第一分割膜
28b 第二分割膜
29a 第一绝缘区域
29b 第二绝缘区域
34c 导电层(第一导电层)
34d 导电层(第二导电层)
52 第三信号线(柱、第三柱)
55 绝缘膜(第三绝缘膜)
55a 第三部分
62 第一信号线(柱、第一柱)
65 第一块绝缘膜(第一绝缘膜)
65a 第一部分
72 第二信号线(柱、第二柱)
75 第二块绝缘膜(第二绝缘膜)
75a 第二部分
82 第二绝缘层
MC1 第一存储器单元
MC2 第二存储器单元
100 半导体存储装置
110 半导体存储装置
120 半导体存储装置
130 半导体存储装置
140 半导体存储装置
150 半导体存储装置
160 半导体存储装置
170 半导体存储装置
具体实施方式
以下，使用附图对实施方式进行说明。另外，在附图中，对相同或者类似的位置标注相同或者类似的附图标记。
在本说明书中，为了表示部件等的位置关系，将附图的上方向记述为“上”，将附图的下方向记述为“下”。在本说明书中，“上”、“下”的概念不一定是表示与重力的朝向的关系的词语。
(第一实施方式)
本实施方式的半导体存储装置具备：基板；遍及基板的第一区域以及第二区域地设置的第一导电层；第二导电层，与第一导电层分离地配置在第一导电层之上，并遍及第一区域以及第二区域地设置；柱，在第二区域内沿第一方向贯通第一导电层以及第二导电层，包含半导体膜；电荷累积膜，设于半导体膜与第一导电层之间和半导体膜与第二导电层之间；第一绝缘层，在第一区域内设于第一导电层与第二导电层之间，包含氧化硅即第一绝缘材料；以及第二绝缘层，在第二区域内设于第一导电层与第二导电层之间，包含介电常数高于氧化硅的介电常数的第二绝缘材料；分割膜，遍及第一区域以及第二区域地沿与第一方向交叉的第二方向将第一导电层、第二导电层以及第二绝缘层分割；以及第三绝缘层，设于分割膜与第二绝缘层之间，包含第一绝缘材料，与第一绝缘层相接。
图1是实施方式的半导体存储装置100的等价电路图。
实施方式的半导体存储装置100是三维地配置存储器单元而成的三维NAND闪存。
如图1所示，半导体存储装置100具备多个字线WL、共用源极线CSL、源极选择栅极线SGS、多个漏极选择栅极线SGD、多个位线BL、多个存储器串MS。
存储器串MS具有串联连接于共用源极线CSL与位线BL之间的源极选择晶体管STS、作为多个存储器单元晶体管MT的MTlower以及MTupper、以及漏极选择晶体管STD。
另外，字线WL的数量、位线BL的数量、存储器串MS的数量、存储器单元晶体管MT的数量、漏极选择栅极线SGD的数量并不限定于图1的数量。
图2是实施方式的半导体存储装置的示意剖面图。
在图2中，关于源极选择栅极线SGS、漏极选择栅极线SGD、源极选择晶体管STS、漏极选择晶体管STD、位线BL以及阻挡金属省略了图示。
基板10例如是半导体基板。基板10例如是硅基板。基板10在图2中配置为xy面与基板面平行。这里，定义x轴、与x轴垂直地交叉的y轴、和与x轴以及y轴垂直地交叉的z轴。基板10的表面设为与xy面平行地配置。与z轴平行的z方向是第一方向的一个例子，与x轴平行的x方向是第二方向的一个例子。
在基板10设有多个晶体管18。例如晶体管18a、18b以及18c设于基板10。晶体管18a、18b以及18c具有设于基板10的上层部分的源极区域14、设于基板10的上层部分的漏极区域15、设于源极区域14与漏极区域15之间的基板10的上层部分的半导体区域13、设于半导体区域13上的栅极绝缘膜16、以及设于栅极绝缘膜16上的栅极电极17。晶体管18a、18b以及18c例如是场效应型晶体管。晶体管18a、18b以及18c例如使用于三维NAND闪存的驱动。晶体管18a、18b以及18c是半导体元件的一个例子。在图2的例子中，作为多个晶体管18，例如示出了晶体管18a、18b以及18c。
第一绝缘层33设于基板10上。第一绝缘层33例如包含硅氧化物(第一绝缘材料的一个例子)。
集成电路20设于基板10内以及第一绝缘层33内。集成电路20具有多个晶体管18、电连接于多个晶体管18的接触件23、以及电连接于接触件23的布线22。
埋入源极线44设于集成电路20上。埋入源极线44例如具有包含W(钨)的埋入源极线下层部分46和包含多晶硅的埋入源极线上层部分48。从集成电路20向埋入源极线44供给电位。埋入源极线44与图1的共用源极线CSL对应。
在基板10上，设有遍及台阶区域(第一区域的一个例子)以及存储单元区域(第二区域的一个例子)地与基板10的基板面平行地延伸的板状的多个导电层34。例如作为多个导电层34的导电层34a、34b、34c、34d、34e、34f分别隔着第一绝缘层33而被层叠。在图2所示的半导体存储装置100中，这些多个导电层34朝向图2中的x方向形成为台阶状。具体而言如以下那样配置。
导电层34b是以在台阶区域内导电层34a的端部成为突出的台阶形状的方式在导电层34a上与导电层34a分离地配置、并与导电层34a平行地延伸的板状的导电层。
导电层34c(第一导电层的一个例子)是以在台阶区域内导电层34b的端部成为突出的台阶形状的方式在导电层34b上与导电层34b分离地配置、并与导电层34b平行地延伸的板状的导电层。
导电层34d(第二导电层的一个例子)是以在台阶区域内导电层34c的端部成为突出的台阶形状的方式在导电层34c上与导电层34c分离地配置、并与导电层34c平行地延伸的板状的导电层。
导电层34e是以在台阶区域内导电层34d的端部成为突出的台阶形状的方式在导电层34d上与导电层34d分离地配置、并与导电层34d平行地延伸的板状的导电层。
导电层34f是以在台阶区域内导电层34e的端部成为突出的台阶形状的方式在导电层34e上与导电层34e分离地配置、并与导电层34e平行地延伸的板状的导电层。
导电层34a、34b、34c、34d、34e以及34f字作为线WL发挥功能。另外，基板10与导电层34a、34b、34c、34d、34e以及34f的位置关系并不限定于本实施方式中所示的情况。
在实施方式的半导体存储装置100中，导电层34的层数为6层，但导电层34的层数并不限定于此。
在台阶区域设有电极部件58。在图2的例子中，例如设有电极部件58a、58b、58c、58d、58e以及58f。各电极部件58作为将对应的导电层34与基板侧的布线22连接的接触件发挥功能。
电极部件58a在台阶区域内的导电层34a相对于导电层34b、34c、34d、34e以及34f突出的位置与导电层34a连接。而且，电极部件58a从导电层34a向基板(这里的“基板”中包含在基板10上形成的集成电路20)延伸。
电极部件58b在台阶区域内的导电层34b相对于导电层34c、34d、34e以及34f突出的位置与导电层34b连接。电极部件58b从导电层34b向基板(这里的“基板”中包含在基板10上形成的集成电路20)延伸，贯通比导电层34b靠下层侧的导电层34a。
电极部件58c在台阶区域内的导电层34c相对于导电层34d、34e以及34f突出的位置与导电层34c连接。电极部件58c从导电层34c向基板(这里的“基板”中包含在基板10上形成的集成电路20)延伸，贯通比导电层34c靠下层侧的导电层34a以及34b。
电极部件58d在台阶区域内的导电层34d相对于导电层34e以及34f突出的位置与导电层34d连接。电极部件58d从导电层34d向基板(这里的“基板”中包含在基板10上形成的集成电路20)延伸，贯通比导电层34d靠下层侧的导电层34a、34b以及34c。
电极部件58e在台阶区域内的导电层34e相对于导电层34f突出的位置与导电层34e连接。电极部件58e从导电层34e向基板(这里的“基板”中包含在基板10上形成的集成电路20)延伸，贯通比导电层34e靠下层侧的导电层34a、34b、34c以及34d。
电极部件58f在台阶区域内与导电层34f连接。电极部件58f从导电层34f向基板(这里的“基板”中包含在基板10上形成的集成电路20)延伸，贯通比导电层34f靠下层侧的导电层34a、34b、34c、34d以及34e。
作为导电层34a、34b、34c、34d、34e以及34f的材料，例如优选使用钨、氮化钛、或者铜。另外，也可以在导电层34a、34b、34c、34d、34e以及34f中使用其他金属、金属半导体化合物、或者半导体等导电材料。
作为电极部件58a、58b、58c、58d、58e以及58f(及其他未图示的上述各电极部件)的材料，例如优选使用钨、氮化钛、或者铜。另外，也可以在电极部件58a、58b、58c、58d、58e以及58f中使用其他金属、金属半导体化合物、或者半导体等导电材料。
另外，导电层34与电极部件58的连接方法并不限定于此。
存储柱60在存储单元区域中贯通导电层34a、34b以及34c。存储柱70在存储单元区域中贯通导电层34d、34e以及34f。
另外，在图2所示的半导体存储装置100中，如后述那样设为，形成导电层34a、34b以及34c而形成了用于形成存储柱60的贯通导电层34a、34b以及34c的未图示的空洞之后，形成导电层34d、34e以及34f，并形成用于形成存储柱70的贯通导电层34d、34e以及34f的未图示的空洞。在导电层34的数量多且与基板面垂直的方向上的空洞的长度变长的情况下，难以使空洞的上部的径与空洞的下部的径相等。因此，空洞的下部的径可能变得过于小于空洞的上部的径。因此，不形成单个贯通导电层34a、34b、34c、34d、34e以及34f的空洞，而是分别形成贯通导电层34a、34b、34c的空洞和贯通导电层34d、34e以及34f的空洞。
另外，如上述那样，在分别形成贯通导电层34a、34b、34c的空洞和贯通导电层34d、34e以及34f的空洞的情况下，与基板面垂直的方向上的导电层34c与导电层34d的距离有大于如下距离的情况：与基板面垂直的方向(z方向)上的导电层34a与导电层34b的距离、导电层34b与导电层34c的距离、导电层34d与导电层34e的距离、以及导电层34e与导电层34f的距离。但是，与基板面垂直的方向(z方向)上的导电层34c与导电层34d的距离也可以和如下距离相等或小于如下距离：与基板面垂直的方向(z方向)上的导电层34a与导电层34b的距离、导电层34b与导电层34c的距离、导电层34d与导电层34e的距离以及导电层34e与导电层34f的距离。
第二绝缘层82在存储单元区域内，在导电层34c与导电层34d之间与基板面平行地设置。而且，第二绝缘层82包含介电常数比氧化硅的介电常数高的第二绝缘材料。第二绝缘材料例如是AlOx(氧化铝)、ZrOx(氧化锆)、HfOx(氧化铪)、HfSiOx(硅酸铪)。
通孔24经由布线22以及接触件23而与设于基板10的晶体管18c电连接。
电极部件58a、58b、58c、58d、58e以及58f经由布线22以及接触件23与晶体管18a以及晶体管18b电连接。
与埋入源极线44连接的通孔26经由布线22以及接触件23而与未图示的晶体管(与晶体管18相同的元件)电连接。
加强部件80在台阶区域中相对于基板面垂直地延伸而设置。作为加强部件80的材料，例如优选使用氧化硅。如后述那样，也可以取代各导电层34，首先形成氮化硅层，然后将该氮化硅层置换为导电层34。此时，为了暂时进行空洞化而配置加强部件80以便维持层叠构造。
第三分割膜84是设有槽的部分，所述槽在制造后述的半导体存储装置100时用于在导电层34以及电极部件58的形成中使用的湿式蚀刻液的导入与排出、以及导电材料的导入。进行了导电材料的导入之后的槽例如被硅氧化物等填埋，形成第三分割膜84。
图3是第一实施方式的半导体存储装置的台阶区域以及存储单元区域中的示意剖面图。图3是以在与xy面平行的面上包含第二绝缘层82的上表面的方式图示的示意剖面图。
在与基板面平行的面内，第一分割膜28a(分割膜的一个例子)以及第二分割膜28b遍及台阶区域以及存储单元区域地设置，将导电层34a、34b、34c、34d、34e以及34f以及第二绝缘层82在x方向上分割。第一分割膜28a以及第二分割膜28b是设有槽的部分，所述槽在制造后述的半导体存储装置100时用于在导电层34以及电极部件58的形成中使用的湿式蚀刻液的导入与排出、以及导电材料的导入。进行了导电材料的导入之后的槽例如被硅氧化物等填埋，形成第一分割膜28a以及第二分割膜28b。
第一绝缘区域(第三绝缘层的一个例子)29a设于第一分割膜28a与第二绝缘层82之间，与第二绝缘层82相接。第二绝缘区域29b设于第二分割膜28b与第二绝缘层82之间，与第二绝缘层82相接。第一绝缘区域29a以及第二绝缘区域29b例如包含作为硅氧化物的第一绝缘材料。例如在第二绝缘层82包含AlOx的情况下，有时由于导入到设于第一分割膜28a以及第二分割膜28b的槽中的磷酸(H3PO4)等湿式蚀刻液而第二绝缘层82被蚀刻。因此，为了防止第二绝缘层82的蚀刻而设有第一绝缘区域29a以及第二绝缘区域29b。
图4以及图5是实施方式的半导体存储装置100的存储柱60、存储柱70以及连接部50附近的示意剖面图。
存储柱60具备第一芯部件61、第一信号线62(第一柱部或者柱的一个例子)、第一隧道绝缘膜63、第一电荷累积膜64(电荷累积膜的一个例子)以及第一块绝缘膜65(绝缘膜的一个例子)。
第一芯部件61设于存储柱60内。第一芯部件61例如是氧化硅。
包含半导体膜(第一半导体膜的一个例子)的第一信号线62设于存储柱60内的第一芯部件61的周围。第一信号线62例如是包含硅等半导体材料的柱。第一信号线62电连接于埋入源极线44。
第一隧道绝缘膜63设于第一信号线62的周围。第一电荷累积膜64设于第一隧道绝缘膜63的周围。第一块绝缘膜65设于第一电荷累积膜64的周围。
第一隧道绝缘膜63是虽然为绝缘性但通过施加规定的电压会流过电流的绝缘膜。第一隧道绝缘膜63例如包含硅氧化物。
第一电荷累积膜64是包含能够累积电荷的材料的膜。第一电荷累积膜64例如包含硅氮化物。
第一块绝缘膜65是抑制电荷流过第一电荷累积膜64与导电层34之间的膜。第一块绝缘膜65例如包含硅氧化物。
在图4中虚线所包围的部分中，示出第一存储器单元MC1。第一存储器单元MC1设于导电层34与第一信号线62之间，包含第一电荷累积膜64。
存储柱70设于存储柱60之上。存储柱70具备第二芯部件71、第二信号线72、第二隧道绝缘膜73、第二电荷累积膜74(电荷累积膜的一个例子)以及第二块绝缘膜75(绝缘膜的一个例子)。
第二芯部件71设于存储柱70内。第二芯部件71例如是氧化硅。
包含半导体膜(第二半导体膜的一个例子)的第二信号线72(第二柱部或者柱的一个例子)设于存储柱70内的第二芯部件71的周围。第二信号线72例如是包含硅等半导体材料的柱。第二信号线72经由后述的包含半导体膜的第三信号线52(第三柱部或者柱的一个例子)电连接于第一信号线62，而且电连接于埋入源极线44(图2)。
第二隧道绝缘膜73设于第二信号线72的周围。第二电荷累积膜74设于第二隧道绝缘膜73的周围。第二块绝缘膜75设于第二电荷累积膜74的周围。
第二隧道绝缘膜73是虽然为绝缘性但通过施加规定的电压会流过电流的绝缘膜。第二隧道绝缘膜73例如包含硅氧化物。
第二电荷累积膜74是包含能够累积电荷的材料的膜。第二电荷累积膜74例如包含硅氮化物。
第二块绝缘膜75是抑制电荷流过第二电荷累积膜74与导电层34之间的膜。第二块绝缘膜75例如包含硅氧化物。
在图4中虚线所包围的部分中，示出第二存储器单元MC2。第二存储器单元MC2设于导电层34与第二信号线72之间，包含第二电荷累积膜74。
连接部50设于存储柱60与存储柱70之间。连接部50具备第三芯部件51、第三信号线52、绝缘膜53、绝缘膜54以及绝缘膜55(第三绝缘膜的一个例子)。
第三芯部件51设于第一芯部件61与第二芯部件71之间，与第一芯部件61以及第二芯部件71相接。第三芯部件51例如是氧化硅。
包含半导体膜的第三信号线52设于第三芯部件51的周围。第三信号线52例如是包含硅等半导体材料的柱。第三信号线52设于第一信号线62与第二信号线72之间，并与第一信号线62以及第二信号线72相接。而且，第三信号线52将第一信号线62与第二信号线72电连接。
绝缘膜53设于第三信号线52的周围。绝缘膜53例如包含硅氧化物。绝缘膜53例如包含与第一隧道绝缘膜63以及第二隧道绝缘膜73相同的材料。而且，绝缘膜53与第一隧道绝缘膜63以及第二隧道绝缘膜73相接。
绝缘膜54设于绝缘膜53的周围。绝缘膜54例如包含硅氮化物。
绝缘膜55设于绝缘膜54的周围。绝缘膜55例如包含硅氧化物。
xy面内的第一芯部件61的径L1比xy面内的第二芯部件71的径L6大。xy面内的第一信号线62的径L2比xy面内的第二信号线72的径L7大。xy面内的第一隧道绝缘膜63的径L3比xy面内的第二隧道绝缘膜73的径L8大。xy面内的第一电荷累积膜64的径L4比xy面内的第二电荷累积膜74的径L9大。xy面内的第一块绝缘膜65的径L5比xy面内的第二块绝缘膜75的径L10大。
另外，xy面内的第三芯部件51的径L11比xy面内的第一芯部件61的径L1大。xy面内的第三信号线52的径L12比xy面内的第一信号线62的径L2大。xy面内的绝缘膜53的径L13比xy面内的第一隧道绝缘膜63的径L3大。xy面内的绝缘膜54的径L14比xy面内的第一电荷累积膜64的径L4大。xy面内的绝缘膜55的径L15比xy面内的第一块绝缘膜65的径L5大。
连接部50以使形成存储柱70的位置具有余量的目的被设置，以便即使存储柱70偏离存储柱60的正上方一些地形成，包含存储柱60内的第一存储器单元MC1以及存储柱70内的第二存储器单元MC2的存储器单元也会作为一个存储器串发挥功能。因此，如上述那样，连接部50的各部件的径比对应的存储柱60的各部件的径大。
第二绝缘层82设于连接部50的绝缘膜55的周围，与绝缘膜55相接。第二绝缘层82的上表面为与绝缘膜55的上表面相同的高度。第二绝缘层82的下表面设于比连接部50靠下方，与第一块绝缘膜65相接。
在与第二绝缘层82相接的绝缘膜55的第三部分55a混合有第二绝缘层82所含的第二绝缘材料。换言之，与第二绝缘层82相接的绝缘膜55的第三部分55a包含第二绝缘层82所含的第二绝缘材料。
另外，在与第二绝缘层82相接的第一块绝缘膜65(绝缘膜的一个例子)的第一部分65a混合有第二绝缘层82所含的第二绝缘材料。换言之，与第二绝缘层82相接的第一块绝缘膜65的第一部分65a包含第二绝缘层82所含的第二绝缘材料。
在图4以及图5中，省略了阻挡金属的图示。
图6是表示在本实施方式的半导体存储装置的主要部分的制造方法中的制造中途的半导体存储装置的剖面的示意图。
首先，形成氧化膜94与氮化膜92的层叠构造。例如形成作为氧化膜94的氧化膜94a、94b以及94c和作为氮化膜92的氮化膜92a以及92b的层叠构造。氧化膜94例如包含硅氧化物。氮化膜92例如包含硅氮化物。接下来，形成贯通氧化膜94与氮化膜92的层叠构造的孔，在该孔的内部形成非晶体硅88以及非晶体硅89。形成有非晶体硅88的部分是之后形成存储柱60的部分。形成有非晶体硅89的部分是之后形成连接部50的部分。另外，氧化膜94c内的非晶体硅89与形成在比非晶体硅89靠下的非晶体硅88相比，径形成得大(图6的(a))。
接下来，例如通过蚀刻，残留非晶体硅88以及非晶体硅89而将氧化膜94c的一部分去除(图6的(b))。
接下来，在去除了氧化膜94c的一部分的部分处，形成第二绝缘层82(图6的(c))。
接下来，在第二绝缘层82以及非晶体硅89之上形成氧化膜94与氮化膜92的层叠构造。例如形成作为氧化膜94的氧化膜94d、94e以及94f和作为氮化膜92的氮化膜92c以及92d的层叠构造。接下来，形成贯通氧化膜94d、94e以及94f、氮化膜92c以及92d并到达非晶体硅89的空洞87(图6的(d))。
接下来，例如使用三甲基－2－羟基乙基氢氧化铵水溶液，去除非晶体硅88以及非晶体硅89。接下来，在去除了空洞87、非晶体硅88以及非晶体硅89的部分，形成成为存储柱60的第一芯部件61、第一信号线62、第一隧道绝缘膜63、第一电荷累积膜64以及第一块绝缘膜65、和成为存储柱70的第二芯部件71、第二信号线72、第二隧道绝缘膜73、第二电荷累积膜74以及第二块绝缘膜75、和成为连接部50的第三芯部件51、第三信号线52、绝缘膜53、绝缘膜54以及绝缘膜55。接下来，例如以1000℃以上进行热处理。由此，第二绝缘层82所含的第二绝缘材料混合到第一块绝缘膜65的第一部分65a以及绝缘膜55的第三部分55a中(图6的(e))。
接下来，通过经由第一分割膜28a以及第二分割膜28b(图3)的湿式蚀刻，将氮化膜92去除。接下来，在去除了氮化膜92的部分形成未图示的阻挡金属之后，形成例如包含钨的导电材料。由此，形成导电层34。之后，在第一分割膜28a内以及第二分割膜28b内例如埋入硅氧化物等绝缘材料(图6的(f))。
接下来，记载本实施方式的作用效果。
在本实施方式的半导体存储装置100中，设有包含第二绝缘材料的第二绝缘层82。由此，即使空洞87(图6的(d))偏离非晶体硅89的上部地形成，第二绝缘层82也会作为蚀刻阻挡部发挥功能，因此能够防止空洞87到达存在于第二绝缘层82之下的氧化膜94以及氮化膜92。因此，即使在空洞87偏离非晶体硅89的上部地形成的情况下，之后被置换成导电层34的存在于第二绝缘层82之下的氮化膜92也不会消失，能够在存储柱60的周围形成导电层34。
另外，在存储柱70偏离了非晶体硅89的上部的部分时，第二绝缘层82作为蚀刻阻挡部发挥功能，因此即使使连接部50的径小于以往，包含存储柱60内的第一存储器单元MC1以及存储柱70内的第二存储器单元MC2的存储器单元也能够作为一个存储器串发挥功能。
而且，以往，对于连接部50上下的从导电层34到连接部50的第三信号线52，由于距离较远，因此难以施加较强的电场，难以使第三信号线52反转，因此有难以在信号线中流过电流这一问题。但是，通过设置第二绝缘层82并进行热处理，在导电层34与第三信号线52之间形成第二绝缘层82所含的第二绝缘材料与第一块绝缘膜65以及绝缘膜55进行了混合而成的第一块绝缘膜65的第一部分65a以及绝缘膜55的第三部分55a。第一部分65a以及第三部分55a具有比氧化硅高的介电常数，因此容易从导电层34对于第三信号线52施加较强的电场。其结果，容易利用来自导电层34的电场使第三信号线52反转，增加流经信号线中的电流量，因此能够提供提高了可靠性的半导体存储装置。
根据本实施方式的半导体存储装置100，能够提供提高了可靠性的半导体存储装置。
(第二实施方式)
在本实施方式的半导体存储装置中，在第二绝缘层82与导电层34c的上表面相接这一点与第一实施方式不同。这里，省略与第一实施方式重复的内容的记载。
图7是本实施方式的半导体存储装置110的存储柱附近的示意剖面图。另外，省略了阻挡金属的图示。
通过本实施方式的半导体存储装置110，也能够提供提高了可靠性的半导体存储装置。
(第三实施方式)
在本实施方式的半导体存储装置中，第二绝缘层82与第二块绝缘膜75(绝缘膜的一个例子)相接，在与第二绝缘层82相接的第二块绝缘膜75的第二部分75a混合有第二绝缘材料这一点与第一以及第二实施方式不同。这里，省略与第一以及第二实施方式重复的内容的记载。
图8是本实施方式的半导体存储装置120的存储柱附近的示意剖面图。另外，省略了阻挡金属的图示。
根据本实施方式的半导体存储装置120，也能够提供提高了可靠性的半导体存储装置。
(第四实施方式)
在本实施方式的半导体存储装置中，第二绝缘层82与导电层34d的上表面相接这一点与第一至第三实施方式不同。这里，省略与第一至第三实施方式重复的内容的记载。
图9是本实施方式的半导体存储装置130的存储柱附近的示意剖面图。另外，省略了阻挡金属的图示。
根据本实施方式的半导体存储装置130，也能够提供提高了可靠性的半导体存储装置。
(第五实施方式)
在本实施方式的半导体存储装置中，在未设有连接部50这一点与第一至第四实施方式不同。这里，省略与第一至第四实施方式重复的内容的记载。
图10是本实施方式的半导体存储装置140的存储柱附近的示意剖面图。第一芯部件61与第二芯部件71直接连接。第一信号线62与第二信号线72直接连接。第一隧道绝缘膜63与第二隧道绝缘膜73直接连接。第一电荷累积膜64与第二电荷累积膜74直接连接。第一块绝缘膜65与第二块绝缘膜75直接连接。另外，省略了阻挡金属的图示。在与第二绝缘层82相接的第一块绝缘膜65的第一部分65a中混合有第二绝缘材料。另外，在与第一部分65a相接的第二块绝缘膜75的第二部分75a中混合有第二绝缘材料。
通过设置第二绝缘层82，从而即使不设置连接部50，也易于在存储柱60之上形成存储柱70。因此，能够去除第三信号线52而缩短流经第一信号线62以及第二信号线72的电流的路径，因此能够使流经信号线的电流量增加。而且，由于导电层34与第一电荷累积膜64的距离以及导电层34与第二电荷累积膜74的距离离开的部分的大小变小，因此易于对存储器单元施加较强的电场。
根据本实施方式的半导体存储装置140，也能够提供提高了可靠性的半导体存储装置。
(第六实施方式)
在本实施方式的半导体存储装置中，在第二绝缘层82与导电层34c的上表面相接这一点上与第五实施方式不同。这里，省略与第一实施方式重复的内容的记载。
图11是本实施方式的半导体存储装置150的存储柱附近的示意剖面图。另外，省略了阻挡金属的图示。
根据本实施方式的半导体存储装置150，也能够提供提高了可靠性的半导体存储装置。
(第七实施方式)
在本实施方式的半导体存储装置中，在第二绝缘层82与第二块绝缘膜75相接且与第二绝缘层82相接的第二块绝缘膜75的第二部分75a混合有第二绝缘材料这一点上，与第五实施方式以及第六实施方式不同。这里，省略与第一实施方式以及第二实施方式重复的内容的记载。
图12是本实施方式的半导体存储装置160的存储柱附近的示意剖面图。另外，省略了阻挡金属的图示。
根据本实施方式的半导体存储装置160，也能够提供提高了可靠性的半导体存储装置。
(第八实施方式)
在本实施方式的半导体存储装置中，在第二绝缘层82与导电层34d的上表面相接这一点上，与第五实施方式至第七实施方式不同。这里，省略与第五实施方式至第七实施方式重复的内容的记载。
图13是本实施方式的半导体存储装置170的存储柱附近的示意剖面图。另外，省略了阻挡金属的图示。
根据本实施方式的半导体存储装置170，也能够提供提高了可靠性的半导体存储装置。
虽然说明了本发明的几个实施方式以及变形例，但这些实施方式以及变形例是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨范围内能够进行各种省略、替换、变更。这些实施方式、其变形包含在发明的范围、主旨中，并且包含在权利要求书所记载的发明和与其等价的范围中。

Claims (19)

1.一种半导体存储装置，具备：
第一导电层，包含第一区域以及第二区域；
第二导电层，与所述第一导电层分离地配置在所述第一导电层的上方，并遍及所述第一区域以及所述第二区域地设置；
柱，在所述第二区域内沿第一方向贯通所述第一导电层以及所述第二导电层，包含半导体膜；
电荷累积膜，设于所述半导体膜与所述第一导电层之间、和所述半导体膜与所述第二导电层之间；
第一绝缘层，在所述第一区域内设于所述第一导电层与所述第二导电层之间，包含氧化硅即第一绝缘材料；以及
第二绝缘层，在所述第二区域内设于所述第一导电层与所述第二导电层之间，包含介电常数高于所述氧化硅的介电常数的第二绝缘材料；
分割膜，遍及所述第一区域以及所述第二区域地沿与所述第一方向交叉的第二方向将所述第一导电层、所述第二导电层、所述第一绝缘层以及所述第二绝缘层分割；以及
第三绝缘层，设于所述分割膜与所述第二绝缘层之间，包含所述第一绝缘材料，与所述第一绝缘层相接。
2.根据权利要求1所述的半导体存储装置，
还具备设于所述第二绝缘层与所述电荷累积膜之间的绝缘膜，在所述绝缘膜中混合有所述第二绝缘材料。
3.根据权利要求1所述的半导体存储装置，
还具备设于所述第二绝缘层与所述电荷累积膜之间并包含所述第二绝缘材料的绝缘膜。
4.根据权利要求1至3中任一项所述的半导体存储装置，
所述第二绝缘层与所述第一导电层相接。
5.根据权利要求1至3中任一项所述的半导体存储装置，
所述第二绝缘层与所述第二导电层相接。
6.根据权利要求1至3中任一项所述的半导体存储装置，
所述柱具有贯通所述第一导电层的第一柱部、贯通所述第二导电层的第二柱部、以及设于所述第一柱部与所述第二柱部之间且径大于所述第一柱部的径以及所述第二柱部的径的第三柱部。
7.根据权利要求6所述的半导体存储装置，
所述第一柱部的径大于所述第二柱部的径。
8.一种半导体存储装置，具备：
第一导电层；
第二导电层，配置于所述第一导电层的上方；
第一柱部，沿第一方向贯通所述第一导电层，包含第一半导体膜；
第二柱部，设于所述第一柱部的上方，沿所述第一方向贯通所述第二导电层，包含第二半导体膜，在所述第一方向上的所述第一导电层与所述第二导电层之间连接于所述第一柱部；
第一电荷累积膜，设于所述第一半导体膜与所述第一导电层之间；
第二电荷累积膜，设于所述第二半导体膜与所述第二导电层之间；
第二绝缘层，设于所述第一导电层与所述第二导电层之间，包含介电常数高于氧化硅即第一绝缘材料的介电常数的第二绝缘材料；以及
绝缘膜，设于所述第一电荷累积膜与所述第二绝缘层之间、或者所述第二电荷累积膜与所述第二绝缘层之间，混合有所述第二绝缘材料。
9.根据权利要求8所述的半导体存储装置，
还具备设于所述第一柱部与所述第二柱部之间且径大于所述第一柱部的径的第三柱部。
10.根据权利要求9所述的半导体存储装置，
所述绝缘膜还设于所述第三柱部与所述第二绝缘层之间。
11.根据权利要求8至10中任一项所述的半导体存储装置，还具备：
分割膜，沿与所述第一方向交叉的第二方向将所述第一导电层、所述第二导电层以及所述第二绝缘层分割；以及
第三绝缘层，设于所述分割膜与所述第二绝缘层之间，包含所述第一绝缘材料。
12.根据权利要求8至10中任一项所述的半导体存储装置，
所述第二绝缘层与所述第一导电层相接。
13.根据权利要求8至10中任一项所述的半导体存储装置，
所述第二绝缘层与所述第二导电层相接。
14.一种半导体存储装置，具备：
第一导电层；
第二导电层，配置于所述第一导电层的上方；
第一柱部，沿第一方向贯通所述第一导电层，包含第一半导体膜；
第二柱部，设于所述第一柱部的上方，沿所述第一方向贯通所述第二导电层，包含第二半导体膜，在所述第一方向上的所述第一导电层与所述第二导电层之间连接于所述第一柱部；
第一电荷累积膜，设于所述第一半导体膜与所述第一导电层之间；
第二电荷累积膜，设于所述第二半导体膜与所述第二导电层之间；
第二绝缘层，设于所述第一导电层与所述第二导电层之间，包含介电常数高于氧化硅即第一绝缘材料的介电常数的第二绝缘材料；以及
绝缘膜，设于所述第一电荷累积膜与所述第二绝缘层之间、或者所述第二电荷累积膜与所述第二绝缘层之间，包含所述第二绝缘材料。
15.根据权利要求14所述的半导体存储装置，
还具备设于所述第一柱部与所述第二柱部之间且径大于所述第一柱部的径的第三柱部。
16.根据权利要求15所述的半导体存储装置，
所述绝缘膜还设于所述第三柱部与所述第二绝缘层之间。
17.根据权利要求14至16中任一项所述的半导体存储装置，还具备：
分割膜，沿与所述第一方向交叉的第二方向将所述第一导电层、所述第二导电层以及所述第二绝缘层分割；以及
第三绝缘层，设于所述分割膜与所述第二绝缘层之间，包含所述第一绝缘材料。
18.根据权利要求14至16中任一项所述的半导体存储装置，
所述第二绝缘层与所述第一导电层相接。
19.根据权利要求14至16中任一项所述的半导体存储装置，
所述第二绝缘层与所述第二导电层相接。
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