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JP2020047348A - 半導体記憶装置及びその制御方法 - Google Patents

半導体記憶装置及びその制御方法 Download PDF

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JP2020047348A JP2018175464A JP2018175464A JP2020047348A JP 2020047348 A JP2020047348 A JP 2020047348A JP 2018175464 A JP2018175464 A JP 2018175464A JP 2018175464 A JP2018175464 A JP 2018175464A JP 2020047348 A JP2020047348 A JP 2020047348A
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竜也 加藤
裕介 嶋田
Yusuke Shimada
裕介 嶋田
史隆 荒井
Fumitaka Arai
史隆 荒井
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Abstract

【課題】分断された導電層端部に形成される寄生トランジスタを制御して、メモリセル電流及び閾値電圧の高い半導体記憶装置を提供する。【解決手段】データ読み出し動作においてＷＬＬ（ｎ＋１）導電層３４ｅというＷＬＬ（ｎ）導電層３４ｄに隣接している導電層にはＶｒｅａｄより小さいＶｒｅａｄＫという電圧を印加し、ＷＬＬ（ｎ＋１）導電層３４ｅとＷＬＬ（ｎ）導電層３４ｄの間に形成される寄生トランジスタをオフにして、メモリセル電流が減少することを抑制する。さらにＷＬＬ（ｎ＋２）導電層３４ｆに対してＶｒｅａｄより大きいＶｒｅａｄＫＫという電圧を印加し、ＷＬＬ（ｎ＋１）導電層３４ｅの場合とは逆に、ＷＬＬ（ｎ＋２）導電層３４ｆとＷＬＬ（ｎ）導電層３４ｄの間の寄生トランジスタをオンにしてメモリセル電流を増加させる。【選択図】図４

Description

本発明の実施形態は、半導体記憶装置及びその制御方法に関する。
大容量の不揮発性メモリの開発が盛んに行われている。このタイプのメモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
大容量メモリアレイでは、ビット線及びワード線と呼ばれる金属配線が多数配列されている。１つのメモリセルの書き込みは、そのセルに接続されたビット線とワード線に電圧を印加することで行う。かかるワード線となる導電層と絶縁層とを交互に積層した積層体を使って、メモリセルを３次元配列したメモリデバイスが提案されている。
さらに、例えば、メモリセル及びワード線を貫通する絶縁体を設けて、メモリセル及びワード線を分断することにより、メモリアレイの大容量化が図られている。しかし、かかる絶縁体が設けられる場合には、隣接する複数のワード線と当該絶縁体により寄生トランジスタが形成される。これにより、メモリセルに書き込みを行う際に、メモリセルに十分な電流が流れずに、寄生トランジスタがオンして隣接するワード線間に電流が流れてしまう。そのために、メモリセル電流が増加せず、メモリセルの閾値電圧が増加しないという問題があった。
特開２０１５−０５６４５２号公報
実施形態の目的は、メモリセル電流及び閾値電圧の高い半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、基板と、基板上に、基板と第１方向に離間して、基板面に平行に設けられた第１の導電層と、第１の導電層と第１方向に交差する第２方向に隣り合い、基板面に平行に設けられた第２の導電層と、第１の導電層上に、第１の導電層と第１方向に離間して、基板面に平行に設けられた第３の導電層と、第２の導電層上に、第２の導電層と第１方向に離間して、基板面に平行に設けられた第４の導電層と、第３の導電層上に、第３の導電層と第１方向に離間して、基板面に平行に設けられた第５の導電層と、第４の導電層上に、第４の導電層と第１方向に離間して、基板面に平行に設けられた第６の導電層と、第１、第２の導電層の間及び、第３、第４導電層の間及び、第５、第６の導電層の間に設けられた絶縁体と、第１、第３及び第５の導電層と絶縁体との間に設けられ第1方向に延びる第１信号線と、第２、４及び第６の導電層と絶縁体との間に設けられ第１方向に延びる第２信号線と、第１の導電層と第１信号線との間に第１情報を格納するために設けられた第１メモリセルと、第２の導電層と第２信号線との間に第２情報を格納するために設けられた第２メモリセルと、第３の導電層と第１信号線との間に第３情報を格納するために設けられた第３メモリセルと、第４の導電層と第２信号線との間に第４情報を格納するために設けられた第４メモリセルと、第５の導電層と第１信号線との間に第５情報を格納するために設けられた第５メモリセルと、第６の導電層と第２信号線との間に第６情報を格納するために設けられた第６メモリセルと、第３の導電層に第１導電層に印加される第１の電圧より小さい第２の電圧を印加し、第５の導電層に第１の電圧より大きい第３の電圧を印加して、メモリセルからデータを読み出す制御回路と、を備える。
実施形態の半導体記憶装置の模式断面図である。 実施形態の半導体記憶装置のメモリホール付近における導電層と絶縁体の模式図である。 実施形態の半導体記憶装置の導電層と絶縁体の模式図である。 実施形態の半導体記憶装置において、メモリセルからのデータの読み出しの際に、導電層へ印加する電圧をまとめたものである。 実施形態の半導体記憶装置において、メモリセルからのデータの読み出しの際に、導電層へ印加する電圧をまとめたものである。
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
本実施形態の半導体記憶装置は、基板と、基板上に、基板と第１方向に離間して、基板面に平行に設けられた第１の導電層と、第１の導電層と第１方向に交差する第２方向に隣り合い、基板面に平行に設けられた第２の導電層と、第１の導電層上に、第１の導電層と第１方向に離間して、基板面に平行に設けられた第３の導電層と、第２の導電層上に、第２の導電層と第１方向に離間して、基板面に平行に設けられた第４の導電層と、第３の導電層上に、第３の導電層と第１方向に離間して、基板面に平行に設けられた第５の導電層と、第４の導電層上に、第４の導電層と第１方向に離間して、基板面に平行に設けられた第６の導電層と、第１、第２の導電層の間及び、第３、第４導電層の間及び、第５、第６の導電層の間に設けられた絶縁体と、第１、第３及び第５の導電層と絶縁体との間に設けられ第1方向に延びる第１信号線と、第２、４及び第６の導電層と絶縁体との間に設けられ第１方向に延びる第２信号線と、第１の導電層と第１信号線との間に第１情報を格納するために設けられた第１メモリセルと、第２の導電層と第２信号線との間に第２情報を格納するために設けられた第２メモリセルと、第３の導電層と第１信号線との間に第３情報を格納するために設けられた第３メモリセルと、第４の導電層と第２信号線との間に第４情報を格納するために設けられた第４メモリセルと、第５の導電層と第１信号線との間に第５情報を格納するために設けられた第５メモリセルと、第６の導電層と第２信号線との間に第６情報を格納するために設けられた第６メモリセルと、第３の導電層に第１導電層に印加される第１の電圧より小さい第２の電圧を印加し、第５の導電層に第１の電圧より大きい第３の電圧を印加して、メモリセルからデータを読み出す制御回路と、を備える。
ここで後述するが、ｚ方向は第１方向の一例、ｘ方向は第２方向の一例、導電層３４ｄは第１の導電層の一例、導電層３４ｋは第２の導電層の一例、導電層３４ｅは第３の導電層の一例、導電層３４ｌは第４の導電層の一例、導電層３４ｆは第５の導電層の一例、導電層３４ｍは第６の導電層の一例、導電層３４ｃは第７の導電層の一例、導電層３４ｂは第８の導電層の一例、導電層３４ｊは第９の導電層の一例、導電層３４ｉは第１０の導電層の一例である。
本実施形態の半導体記憶装置の制御方法は、基板と、基板上に、基板と離間して、基板面に平行に設けられた板状の第１の導電層と、第１の導電層上に、第１の導電層と離間して、基板面に平行に設けられた板状の第２の導電層と、第２の導電層上に、第２の導電層と離間して、基板面に平行に設けられた板状の第３の導電層と、第１、第２及び第３の導電層を貫通して設けられた絶縁体と、第１、第２及び第３の導電層と絶縁体の間に設けられ基板面に延びるチャネルボディと、第１の導電層とチャネルボディの間に設けられ電荷蓄積膜を有するメモリセルと、を用いた半導体記憶装置において、第２の導電層に第１の電圧より小さい第２の電圧を印加し、第３の導電層に第１の電圧より大きい第３の電圧を印加して、メモリセルからデータを読み出す半導体記憶装置の制御方法である。
図１は、実施形態の半導体記憶装置の模式断面図である。図２は、実施形態の半導体記憶装置のメモリセル付近における導電層と絶縁体の模式図である。
実施形態の半導体記憶装置１００は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。半導体記憶装置１００は、複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、複数のメモリストリングＭＳを備える。メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＴＳ、複数のメモリセルトランジスタＭＴ、及びドレイン選択トランジスタＳＴＤを有する。なお、図１において、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤ、ソース選択トランジスタＳＴＳ、ドレイン選択トランジスタＳＴＤ、及びビット線ＢＬは、図示を省略している。また、図１においては、絶縁体９７の図示を省略している。また、図１及び図２においては、バリアメタルの記載を省略している。
基板１０は、例えば半導体基板である。基板１０は、例えばシリコン基板である。
ここで、ｘ方向と、ｘ方向に対して垂直な１つの方向であるｙ方向と、ｘ方向及びｙ方向に垂直なｚ方向を定義する。基板１０は、図１において、ｘｙ面と基板面が平行になるように配置されている。
基板１０には複数のトランジスタ１８が設けられている。例えば、トランジスタ１８ａ、１８ｂ及び１８ｃが、基板１０に設けられている。トランジスタ１８ａ、１８ｂ及び１８ｃは、基板１０の上層部分に設けられたソース領域１４と、基板１０の上層部分に設けられたドレイン領域１５と、ソース領域１４とドレイン領域１５の間における基板１０の上層部分に設けられた半導体領域１３と、半導体領域１３上に設けられたゲート絶縁膜１６と、ゲート絶縁膜１６上に設けられたゲート電極１７と、を有する。トランジスタ１８ａ、１８ｂ及び１８ｃは、例えば、電界効果型トランジスタである。トランジスタ１８ａ、１８ｂ及び１８ｃは、半導体素子の一例である。図１の例では、複数のトランジスタ１８として、例えば、トランジスタ１８ａ、１８ｂ及び１８ｃを示している。
絶縁層３３は、基板１０上に設けられている。絶縁層３３は、例えばシリコン酸化物を含む。
制御回路２０は、基板１０内及び絶縁層３３内に設けられている。制御回路２０は、複数のトランジスタ１８と、複数のトランジスタ１８に電気的に接続されたコンタクト２３と、コンタクト２３に電気的に接続された配線２２と、を有する。制御回路２０は、３次元ＮＡＮＤフラッシュメモリの駆動に用いられる。なお、制御回路２０は、例えば、半導体記憶装置１００の外部に設けられていてもかまわない。
埋込ソース線４４は、制御回路２０上に設けられている。埋込ソース線４４は、例えば、Ｗ（タングステン）を含む埋込ソース線下層部分４６と、ポリシリコンを含む埋込ソース線上層部分４８と、を有する。埋込ソース線４４には、制御回路２０から電位が供給される。埋込ソース線４４は、図１の共通ソース線ＣＳＬに対応する。
基板１０上には、第１の階段領域、メモリセル領域、ビア領域、メモリセル領域及び第２の階段領域に跨がるように、基板１０の面と平行に延びる板状の複数の導電層３４が設けられている。例えば、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ、３４ｉ、３４ｊ、３４ｋ、３４ｌ、３４ｍ及び３４ｎが、それぞれ絶縁層３３を介して積層されている。なお、図１においては、３４ｈ、３４ｉ、３４ｊ、３４ｋ、３４ｌ、３４ｍ及び３４ｎの図示を省略している。具体的には以下のように配置される。
導電層３４ａは、基板１０上に、基板面に平行に設けられている。導電層３４ｂは、導電層３４ａ上に、基板面に平行に設けられている。導電層３４ｃは、導電層３４ｂ上に、基板面に平行に設けられている。導電層３４ｄは、導電層３４ｃ上に、基板面に平行に設けられている。導電層３４ｅは、導電層３４ｄ上に、基板面に平行に設けられている。導電層３４ｆは、導電層３４ｅ上に、基板面に平行に設けられている。
絶縁体９７は、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ及び３４ｇと、導電層３４ｈ、３４ｉ、３４ｊ、３４ｋ、３４ｌ、３４ｍ及び３４ｎの間に設けられ、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ及び３４ｇと、導電層３４ｈ、３４ｉ、３４ｊ、３４ｋ、３４ｌ、３４ｍ及び３４ｎ、及びメモリホール７０を、基板面に垂直な方向で分断している。
導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ、３４ｉ、３４ｊ、３４ｋ、３４ｌ、３４ｍ及び３４ｎは、ワード線ＷＬとして機能する。
実施形態の半導体記憶装置１００において導電層３４の層数は７層であるが、導電層３４の層数はこれに限定されない。
第１の階段領域には、電極部材５８が設けられている。図１の例では、例えば、電極部材５８ａ、５８ｂ、５８ｃ、５８ｄ、５８ｅ、５８ｆ及び５８ｇが設けられている。各電極部材５８は、対応する導電層３４と制御回路２０を接続するコンタクトとして機能する。
電極部材５８ａは、第１の階段領域内の、導電層３４ａが、導電層３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ及び３４ｇに対して突き出た位置で、導電層３４ａと接続されている。電極部材５８ａは、導電層３４ａから基板１０（ここでの「基板」には、基板１０上に形成された制御回路２０を含む）へと延びている。
電極部材５８ｂは、第１の階段領域内の、導電層３４ｂが、導電層３４ｃ、３４ｄ、３４ｅ、３４ｆ及び３４ｇに対して突き出た位置で、導電層３４ｂと接続されている。電極部材５８ｂは、導電層３４ｂから基板１０（ここでの「基板」には、基板１０上に形成された制御回路２０を含む）へと延び、導電層３４ｂの下に設けられた導電層３４ａを貫通している。
電極部材５８ｃは、第１の階段領域内の、導電層３４ｃが、導電層３４ｄ、３４ｅ、３４ｆ及び３４ｇに対して突き出た位置で、導電層３４ｃと接続されている。電極部材５８ｃは、導電層３４ｃから基板１０（ここでの「基板」には、基板１０上に形成された制御回路２０を含む）へと延び、導電層３４ｃの下に設けられた導電層３４ａ及び３４ｂを貫通している。
電極部材５８ｄは、第１の階段領域内の、導電層３４ｄが、導電層３４ｅ、３４ｆ及び３４ｇに対して突き出た位置で、導電層３４ｄと接続されている。電極部材５８ｄは、導電層３４ｄから基板１０（ここでの「基板」には、基板１０上に形成された制御回路２０を含む）へと延び、導電層３４ｄの下に設けられた導電層３４ａ、３４ｂ及び３４ｃを貫通している。
電極部材５８ｅは、第１の階段領域内の、導電層３４ｅが、導電層３４ｆ及び３４ｇに対して突き出た位置で、導電層３４ｅと接続されている。電極部材５８ｅは、導電層３４ｅから基板１０（ここでの「基板」には、基板１０上に形成された制御回路２０を含む）へと延び、導電層３４ｅの下に設けられた導電層３４ａ、３４ｂ、３４ｃ及び３４ｄを貫通している。
電極部材５８ｆは、第１の階段領域内の、導電層３４ｆが、導電層３４ｇに対して突き出た位置で、導電層３４ｆと接続されている。電極部材５８ｆは、導電層３４ｆから基板１０（ここでの「基板」には、基板１０上に形成された制御回路２０を含む）へと延び、導電層３４ｆの下に設けられた導電層３４ａ、３４ｂ、３４ｃ、３４ｄ及び３４ｅを貫通している。
電極部材５８ｇは、第１の階段領域内で、導電層３４ｇと接続されている。電極部材５８ｇは、導電層３４ｇから基板１０（ここでの「基板」には、基板１０上に形成された制御回路２０を含む）へと延び、導電層３４ｇの下に設けられた導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ及び３４ｆを貫通している。
なお、図示しない電極部材５８が、導電層３４ｈ、３４ｉ、３４ｊ、３４ｋ、３４ｌ、３４ｍ及び３４ｎにそれぞれ接続され、例えば基板１０（ここでの「基板」には、基板１０上に形成された制御回路２０を含む）へと延びている。
導電層３４の材料として、例えば、タングステン、窒化チタン、又は、銅を用いると好適である。なお、導電層３４は、その他の金属、金属半導体化合物、又は、半導体等の導電材を用いても良い。
電極部材５８の材料として、例えば、タングステン、窒化チタン、又は、銅を用いると好適である。なお電極部材は、その他の金属、金属半導体化合物、又は、半導体等の導電材を用いても良い。
メモリホール７０は、メモリセル領域において、導電層３４を貫通している。
ビア３０、３１及び３２は、ビア領域内に設けられている。ビア３０及び３１は、導電層３４及び埋込ソース線４４を貫通し、例えば配線２２に電気的に接続されている。ビア３２は、導電層３４を貫通し、例えば埋込ソース線４４に電気的に接続されている。ビア３０、３１の周囲には、例えば図示しないバリアメタル膜及び絶縁膜が設けられ、導電層３４及び埋込ソース線４４と電気的に絶縁されている。ビア３２の周囲には、例えば図示しないバリアメタル膜及び絶縁層が設けられ、導電層３４と電気的に絶縁されている。
ビア３０、３１及び３２の材料として、例えばタングステンを用いると好適である。
電極部材５８は、配線２２及びコンタクト２３を介して、トランジスタ１８ａ及びトランジスタ１８ｂと電気的に接続されている。
埋込ソース線４４と接続されたビア２６は、配線２２及びコンタクト２３を介して図示しないトランジスタ（トランジスタ１８と同様の素子）と電気的に接続されている。
補強部材８０は、第１の階段領域、第２の階段領域において基板１０面に対して垂直に延びている。補強部材８０の材料として、例えば酸化シリコンを用いると好適である。例えば、各導電層３４の代わりに、まず窒化シリコン層を形成して、かかる窒化シリコン層を導電層３４に置き換える。その際、一旦、空洞化するために補強部材８０が積層構造を維持するために配置される。
図２に示すように、チャネルボディ４１ａ（第１のチャネルボディ及び第１信号線の一例）は、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ及び３４ｇと、Ｚ方向に延びる絶縁体９７の間に設けられている。チャネルボディ４１aは基板面に向かってｚ方向に延びている。チャネルボディ４１ｂ（第２のチャネルボディ及び第２信号線の一例）は、導電層３４ｈ、３４ｉ、３４ｊ、３４ｋ、３４ｌ、３４ｍ及び３４ｎと、絶縁体９７の間に設けられ、基板面に向かってｚ方向に延びている。チャネルボディ４１は、例えばシリコン等の半導体材料を含むピラーである。チャネルボディ４１は、埋込ソース線４４に電気的に接続されている。
トンネル絶縁膜７２ａは、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ及び３４ｇと、チャネルボディ４１ａの間に設けられている。トンネル絶縁膜７２ｂは、導電層３４ｈ、３４ｉ、３４ｊ、３４ｋ、３４ｌ、３４ｍ及び３４ｎと、チャネルボディ４１ｂの間に設けられている。トンネル絶縁膜７２ａ及びトンネル絶縁膜７２ｂは、絶縁性であるが、所定の電圧の印加により電流を流す絶縁膜である。トンネル絶縁膜７２は、例えばシリコン酸化物を含む。
電荷蓄積膜７３ａは、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ及び３４ｇと、トンネル絶縁膜７２ａの間に設けられている。電荷蓄積膜７３ｂは、導電層３４ｈ、３４ｉ、３４ｊ、３４ｋ、３４ｌ、３４ｍ及び３４ｎと、トンネル絶縁膜７２ｂの間に設けられている。電荷蓄積膜７３ａ及び７３ｂは、電荷を蓄積することが出来る材料を含む膜である。電荷蓄積膜７３ａ及び７３ｂは、例えばシリコン窒化物を含む。
ブロック絶縁膜７４ａは、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ及び３４ｇと、電荷蓄積膜７３ａの間に設けられている。ブロック絶縁膜７４ｂは、導電層３４ｈ、３４ｉ、３４ｊ、３４ｋ、３４ｌ、３４ｍ及び３４ｎと、電荷蓄積膜７３ｂの間に設けられている。ブロック絶縁膜７４ａ及び７４ｂは、電荷蓄積膜７３ａ及び７３ｂと導電層３４の間に電荷が流れることを抑制する膜である。ブロック絶縁膜７４ａ及び７４ｂは、例えばシリコン酸化物を含む。
メモリ膜４２ａは、トンネル絶縁膜７２ａ、電荷蓄積膜７３ａ及びブロック絶縁膜７４ａを有する。メモリ膜４２ｂは、トンネル絶縁膜７２ｂ、電荷蓄積膜７３ｂ及びブロック絶縁膜７４ｂを有する。
図２にて点線で示した領域が１個のメモリセルＭＣである。
例えば、導電層３４ａ、メモリ膜４２ａ、チャネルボディ４１ａが、１個のメモリセルトランジスタＭＴを構成する。同様に、導電層３４ｂ、メモリ膜４２ａ及びチャネルボディ４１ａ、導電層３４ｃ、メモリ膜４２ａ及びチャネルボディ４１ａ、導電層３４ｄ、メモリ膜４２ａ及びチャネルボディ４１ａ、導電層３４ｅ、メモリ膜４２ａ及びチャネルボディ４１ａ、導電層３４ｆ、メモリ膜４２ａ及びチャネルボディ４１ａ、及び導電層３４ｇ、メモリ膜４２ａ及びチャネルボディ４１ａが、それぞれ１個のメモリセルトランジスタＭＴを構成する。これらのメモリセルトランジスタＭＴにより構成されるメモリセルＭＣが、１本のメモリストリングＭＳに含まれる。
また、例えば、導電層３４ｈ、メモリ膜４２ｂ、チャネルボディ４１ｂが、１個のメモリセルトランジスタＭＴを構成する。同様に、導電層３４ｉ、メモリ膜４２ｂ及びチャネルボディ４１ｂ、導電層３４ｊ、メモリ膜４２ｂ及びチャネルボディ４１ｂ、導電層３４ｋ、メモリ膜４２ｂ及びチャネルボディ４１ｂ、導電層３４ｌ、メモリ膜４２ｂ及びチャネルボディ４１ｂ、導電層３４ｍ、メモリ膜４２ｂ及びチャネルボディ４１ｂ、及び導電層３４ｎ、メモリ膜４２ｂ及びチャネルボディ４１ｂが、それぞれ１個のメモリセルトランジスタＭＴを構成する。これらのメモリセルトランジスタＭＴにより構成されるメモリセルＭＣが、１本のメモリストリングＭＳに含まれる。このように、一本のメモリホール７０に、２本のメモリストリングＭＳが含まれている。
図３は、実施形態の半導体記憶装置の導電層と絶縁体の模式図である。図３では、メモリホール７０内のチャネルボディ４１ａ及び４１ｂ、メモリ膜４２ａ及び４２ｂ、及びメモリホール７０内にはみ出している絶縁体９７の図示を省略している。絶縁体９７は、メモリホール７０から導電層３４へ延び、導電層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ及び３４ｇと、導電層３４ｈ、３４ｉ、３４ｊ、３４ｋ、３４ｌ、３４ｍ及び３４ｎを、それぞれ分断している。
なお、図３において、バリアメタルの記載は省略している。
図４は、本実施形態の半導体記憶装置において、メモリセルからのデータの読み出しの際に、導電層へ印加する電圧をまとめたものである。
まず、図４（ａ）を用いて、本実施形態について説明をする。本発明の一態様では、導電層３４ａ、メモリ膜４２ａ及びチャネルボディ４１ａにより構成されたメモリセルＭＣのデータを読み出すものとする。図４（ａ）中、例えばＷＬＬ（ｎ−３）は、導電層３４ａに対応するワード線を意味する。そして、ＷＬＬ（ｎ−３）の右側に記載された「Ｖｒｅａｄ」とは、導電層３４ａ、メモリ膜４２ａ及びチャネルボディ４１ａにより構成されたメモリセルＭＣのデータを読み出す時に、「Ｖｒｅａｄ」という電圧をＷＬＬ（ｎ−３）に印加することを意味する。なおワード線ＷＬＬ又はＷＬＲに付されている文字「ｎ」は、任意の自然数である。
データの読み出しの対象となっているメモリセルＭＣの一部を構成するＷＬＬ（ｎ）（導電層３４ｄ）には、所定の読み出し電圧Ｖｓｅｎｓｅを印加する。
ＷＬＬ（ｎ−１）（導電層３４ｃ）、ＷＬＬ（ｎ―２）（導電層３４ｂ）、ＷＬＬ（ｎ―３）（導電層３４ａ）、ＷＬＲ（ｎ―３）（導電層３４ｈ）、ＷＬＲ（ｎ−２）（導電層３４ｉ）、ＷＬＲ（ｎ＋２）（導電層３４ｍ）及びＷＬＲ（ｎ＋３）（導電層３４ｎ）には、所定の正の電圧Ｖｒｅａｄ（第１の電圧の一例）を印加する。
ＷＬＬ（ｎ＋１）（導電層３４ｅ）には、Ｖｒｅａｄより小さいＶｒｅａｄＫ（第２の電圧の一例）という電圧を印加する。そして、ＷＬＬ（ｎ＋２）（導電層３４ｆ）には、Ｖｒｅａｄより大きいＶｒｅａｄＫＫ（第３の電圧の一例）という電圧を印加する。
ＷＬＲ（ｎ―１）（導電層３４ｊ）、ＷＬＲ（ｎ）（導電層３４ｋ）及びＷＬＲ（ｎ＋１）（導電層３４ｌ）には、所定の電圧Ｖｃｏｕｎｔを印加する。Ｖｃｏｕｎｔは所定の負の電圧である。
上記の導電層３４への電圧の印加は、例えば制御回路２０を用いて、コンタクト５８を経由して行う。
次に、図４（ａ）に記載した本実施形態の一態様の作用効果を記載する。
本実施形態のような、メモリホール７０と導電層３４を絶縁体９７で分断した半導体記憶装置により、メモリセルＭＣの高密度化を図ることが出来る。
しかし、上述の、分断された導電層３４の端部には、寄生トランジスタが形成される。一例をあげると、導電層３４ｄ又は導電層３４ｅをソース電極又はドレイン電極とし、絶縁体９７と絶縁層３３の間の付近をチャネルとする寄生トランジスタが形成される。この寄生トランジスタがオンしてしまうと、メモリセル電流が隣接する導電層３４に流れてしまい、十分にメモリセル電流を稼ぐことが出来ず、メモリセルＭＣの閾値電圧を増加させることが出来ないという問題があった。
そこで、図４（ａ）に記載した本実施形態の一態様の半導体記憶装置では、ＷＬＬ（ｎ＋１）（導電層３４ｅ）という、ＷＬＬ（ｎ）（導電層３４ｄ）に隣接している導電層には、Ｖｒｅａｄより小さいＶｒｅａｄＫという電圧を印加する。これにより、ＷＬＬ（ｎ＋１）（導電層３４ｅ）とＷＬＬ（ｎ）（導電層３４ｄ）の間に形成される寄生トランジスタをオフにして、メモリセル電流が減少することを抑制することが出来、メモリセルＭＣの閾値電圧の低下を抑制することが出来る。
さらに、ＷＬＬ（ｎ＋２）（導電層３４ｆ）に対して、Ｖｒｅａｄより大きいＶｒｅａｄＫＫという電圧を印加する。これにより、ＷＬＬ（ｎ＋１）（導電層３４ｅ）の場合とは逆に、ＷＬＬ（ｎ＋２）（導電層３４ｆ）とＷＬＬ（ｎ）（導電層３４ｄ）の間の寄生トランジスタをオンにして、メモリセル電流を増加させて、メモリセルＭＣの閾値電圧を増加させることが出来る。
本実施形態によれば、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の提供が可能となる。また、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の制御方法の提供が可能となる。
（第２の実施形態）
図４（ｂ）を用いて、本実施形態について説明をする。ＷＬＬ（ｎ＋２）（導電層３４ｆ）とＷＬＬ（ｎ＋１）（導電層３４ｅ）については、Ｖｒｅａｄという電圧を印加する。一方、ＷＬＬ（ｎ−１）（導電層３４ｃ）にはＶｒｅａｄＫを印加し、ＷＬＬ（ｎ−２）（導電層３４ｂ）にはＶｒｅａｄＫＫを印加する。これにより、ＷＬＬ（ｎ−１）（導電層３４ｃ）とＷＬＬ（ｎ）（導電層３４ｄ）の間に形成される寄生トランジスタをオフにし、ＷＬＬ（ｎ―２）（導電層３４ｂ）とＷＬＬ（ｎ）（導電層３４ｄ）の間に形成される寄生トランジスタをオンにして、メモリセル電流を増加させて、メモリセルＭＣの閾値電圧を増加させることが出来る。
本実施形態によっても、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の提供が可能となる。また、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の制御方法の提供が可能となる。
（第３の実施形態）
本実施形態の半導体記憶装置では、基板と第１の導電層の間に、基板面に平行に設けられた板状の第４の導電層３４ｃと、基板と第４の導電層の間に、基板面に平行に設けられた板状の第５の導電層３４ｂと、をさらに備え、絶縁体は第４及び第５の導電層をさらに貫通し、チャネルボディは第４及び第５の導電層と絶縁体の間にさらに設けられ、制御回路は、第４の導電層に第１の電圧より小さい第４の電圧を印加し、第５の導電層に第１の電圧より大きい第５の電圧を印加して、メモリセルからデータを読み出す点で、第１の実施形態と異なっている。ここで、第１の実施形態及び第２の実施形態と重複する点については、記載を省略する。
図４（ｃ）を用いて、本実施形態について説明をする。ＷＬＬ（ｎ―１）（導電層３４ｃ）には、Ｖｒｅａｄより小さいＶｒｅａｄＫ（第４の電圧の一例）という電圧を印加する。ＷＬＬ（ｎ―２）（導電層３４ｂ）には、Ｖｒｅａｄより大きいＶｒｅａｄＫＫ（第５の電圧の一例）という電圧を印加する。ＷＬＬ（ｎ＋１）（導電層３４ｅ）にはＶｒｅａｄＫを印加する。ＷＬＬ（ｎ＋１）（導電層３４ｅ）にはＶｒｅａｄＫＫを印加する。
図４（ｃ）に記載された態様により、いわば第１の実施形態（図４（ａ））と第２の実施形態（図４（ｂ））の両方の効果を得ることができる。
本実施形態によっても、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の提供が可能となる。また、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の制御方法の提供が可能となる。
（第４の実施形態）
第１ないし第３の実施形態と重複する点については、記載を省略する。図４（ｄ）を用いて、本実施形態について説明をする。ＷＬＬ（ｎ―３）（導電層３４ａ）、ＷＬＬ（ｎ―２）（導電層３４ｂ）、ＷＬＬ（ｎ―１）（導電層３４ｃ）、ＷＬＬ（ｎ）（導電層３４ｄ）、ＷＬＬ（ｎ＋１）（導電層３４ｅ）、ＷＬＬ（ｎ＋２）（導電層３４ｆ）、ＷＬＬ（ｎ＋３）（導電層３４ｇ）については、図４（ａ）に示した第１の実施形態と同様である。一方、ＷＬＲ（ｎ−２）には、ＶｒｅａｄＫＫを印加している。
本実施形態は、絶縁体９７を挟んで反対側に設けられている導電層３４に印加する電圧を制御するものである。ＷＬＲ（ｎ−２）（導電層３４ｉ）にＶｒｅａｄＫＫを印加して、さらに、メモリセル電流を大きく、また、閾値電圧を高くすることが可能となる。
本実施形態によっても、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の提供が可能となる。また、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の制御方法の提供が可能となる。
（第５の実施形態）
本実施形態の半導体記憶装置は、基板と、基板上に、基板と離間して設けられた第１の段３８ｄにおいて、基板面に平行に設けられた板状の第１の導電層３４ｄと、第１の段において、第１の導電層と離間して、基板面に平行に設けられた板状の第２の導電層３４ｋと、第１の段上に、第１の段と離間して配置された第２の段３８ｅにおいて、第１の導電層上に、基板面に平行に設けられた板状の第３の導電層３４ｅと、第２の段において、第２の導電層上に、基板面に平行に設けられた板状の第４の導電層３４ｌと、第２の段上に、第２の段と離間して配置された第３の段３８ｆにおいて、第２の導電層の上に、基板面に平行に設けられた板状の第５の導電層３４ｆと、第３の段において、第４の導電層の上に、基板面に平行に設けられた板状の第６の導電層３４ｍと、第１、第２及び第３の導電層と第４、第５及び第６の導電層の間に設けられた絶縁体と、第１、第２及び第３の導電層と絶縁体の間に設けられ基板面に延びる第１のチャネルボディと、第４、第５及び第６の導電層と絶縁体の間に設けられ基板面に延びる第２のチャネルボディと、第１の導電層と第１のチャネルボディの間に設けられ電荷蓄積膜を有するメモリセルと、第４の導電層に第１の電圧より小さい第２の電圧を印加し、第６の導電層に第１の電圧より大きい第３の電圧を印加して、メモリセルからデータを読み出す制御回路と、を備える半導体記憶装置である。ここで第１乃至第４の実施形態と重複する点については、記載を省略する。
図４（ｅ）を用いて、本実施形態について説明をする。第４の実施形態に加えて、ＷＬＲ（ｎ−１）（導電層３４ｊ）にＶｒｅａｄＫを印加している。
本実施形態によっても、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の提供が可能となる。また、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の制御方法の提供が可能となる。
（第６の実施形態）
第１乃至第５の実施形態と重複する点については、記載を省略する。図４（ｆ）を用いて、本実施形態について説明をする。ＷＬＲ（ｎ−２）（導電層３４ｉ）にＶｒｅａｄ、ＷＬＲ（ｎ−１）（導電層３４ｊ）にＶｃｏｕｎｔを印加している。一方、ＷＬＲ（ｎ＋２）（導電層３４ｍ）にＶｒｅａｄＫＫを印加している。これにより、ＷＬＬ（ｎ）（導電層３４ｄ）とＷＬＲ（ｎ＋２）（導電層３４ｍ）の間における寄生トランジスタをオンにして、メモリセル電流を大きくして閾値電圧を増加させることができる。
本実施形態によっても、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の提供が可能となる。また、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の制御方法の提供が可能となる。
（第７の実施形態）
第１乃至第６の実施形態と重複する点については、記載を省略する。図４（ｇ）を用いて、本実施形態について説明をする。図４（ｆ）に示した第６の実施形態に加えて、ＷＬＲ（ｎ＋１）（導電層３４ｌ）にＶｒｅａｄＫを印加している。これにより、ＷＬＬ（ｎ）（導電層３４ｄ）とＷＬＲ（ｎ＋１）（導電層３４ｌ）の間における寄生トランジスタをオフにして、メモリセル電流の減少を抑制し、閾値電圧の低下を抑制することが出来る。
本実施形態によっても、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の提供が可能となる。また、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の制御方法の提供が可能となる。
（第８の実施形態）
第１乃至第７の実施形態と重複する点については、記載を省略する。図４（ｈ）を用いて、本実施形態について説明をする。図４（ｇ）に示した第７の実施形態に加えて、ＷＬＲ（ｎ−２）（導電層３４ｉ）にＶｒｅａｄＫＫ、ＷＬＲ（ｎ−１）（導電層３４ｊ）にＶｒｅａｄＫを印加している。これにより、ＷＬＬ（ｎ）（導電層３４ｄ）とＷＬＲ（ｎ−２）（導電層３４ｉ）の間における寄生トランジスタをオンにし、ＷＬＬ（ｎ）（導電層３４ｄ）とＷＬＲ（ｎ−２）（導電層３４ｊ）の間における寄生トランジスタをオフにして、メモリセル電流を大きくして閾値電圧を増加させることができる。
本実施形態によっても、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の提供が可能となる。また、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の制御方法の提供が可能となる。
（第９の実施形態）
第１乃至第８の実施形態と重複する点については、記載を省略する。図５は、実施形態の半導体記憶装置において、メモリセルからのデータの読み出しの際に、導電層へ印加する電圧をまとめたものである。図５（ａ）を用いて、本実施形態について説明をする。ＷＬＬ（ｎ−３）（導電層３４ａ）、ＷＬＬ（ｎ−２）（導電層３４ｂ）、ＷＬＬ（ｎ−１）（導電層３４ｃ）、ＷＬＬ（ｎ）（導電層３４ｄ）、ＷＬＬ（ｎ＋１）（導電層３４ｅ）、ＷＬＬ（ｎ＋２）（導電層３４ｆ）及びＷＬＬ（ｎ＋３）（導電層３４ｇ）については第３の実施形態と同様に、また、ＷＬＲ（ｎ−３）（導電層３４ｈ）、ＷＬＲ（ｎ−２）（導電層３４ｉ）、ＷＬＲ（ｎ−１）（導電層３４ｊ）、ＷＬＲ（ｎ）（導電層３４ｋ）、ＷＬＲ（ｎ＋１）（導電層３４ｌ）、ＷＬＲ（ｎ＋２）（導電層３４ｍ）及びＷＬＲ（ｎ＋３）（導電層３４ｎ）については、第４の実施形態と同様に、電圧を印加している。
本実施形態によっても、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の提供が可能となる。また、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の制御方法の提供が可能となる。
（第１０の実施形態）
第１乃至第９の実施形態と重複する点については、記載を省略する。図５（ｂ）を用いて、本実施形態について説明をする。第９の実施形態との違いは、ＷＬＲ（ｎ−３）（導電層３４ｈ）、ＷＬＲ（ｎ−２）（導電層３４ｉ）、ＷＬＲ（ｎ−１）（導電層３４ｊ）、ＷＬＲ（ｎ）（導電層３４ｋ）、ＷＬＲ（ｎ＋１）（導電層３４ｌ）、ＷＬＲ（ｎ＋２）（導電層３４ｍ）及びＷＬＲ（ｎ＋３）（導電層３４ｎ）については、第５の実施形態と同様に、電圧を印加している点である。
本実施形態によっても、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の提供が可能となる。また、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の制御方法の提供が可能となる。
（第１１の実施形態）
第１乃至第１０の実施形態と重複する点については、記載を省略する。図５（ｃ）を用いて、本実施形態について説明をする。第９の実施形態との違いは、ＷＬＲ（ｎ−３）（導電層３４ｈ）、ＷＬＲ（ｎ−２）（導電層３４ｉ）、ＷＬＲ（ｎ−１）（導電層３４ｊ）、ＷＬＲ（ｎ）（導電層３４ｋ）、ＷＬＲ（ｎ＋１）（導電層３４ｌ）、ＷＬＲ（ｎ＋２）（導電層３４ｍ）及びＷＬＲ（ｎ＋３）（導電層３４ｎ）については、第６の実施形態と同様に、電圧を印加している点である。
本実施形態によっても、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の提供が可能となる。また、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の制御方法の提供が可能となる。
（第１２の実施形態）
第１乃至第１１の実施形態と重複する点については、記載を省略する。図５（ｄ）を用いて、本実施形態について説明をする。第９の実施形態との違いは、ＷＬＲ（ｎ−３）（導電層３４ｈ）、ＷＬＲ（ｎ−２）（導電層３４ｉ）、ＷＬＲ（ｎ−１）（導電層３４ｊ）、ＷＬＲ（ｎ）（導電層３４ｋ）、ＷＬＲ（ｎ＋１）（導電層３４ｌ）、ＷＬＲ（ｎ＋２）（導電層３４ｍ）及びＷＬＲ（ｎ＋３）（導電層３４ｎ）については、第７の実施形態と同様に、電圧を印加している点である。
本実施形態によっても、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の提供が可能となる。また、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の制御方法の提供が可能となる。
（第１３の実施形態）
第１乃至第１１の実施形態と重複する点については、記載を省略する。図５（ｅ）を用いて、本実施形態について説明をする。第９の実施形態との違いは、ＷＬＲ（ｎ−３）（導電層３４ｈ）、ＷＬＲ（ｎ−２）（導電層３４ｉ）、ＷＬＲ（ｎ−１）（導電層３４ｊ）、ＷＬＲ（ｎ）（導電層３４ｋ）、ＷＬＲ（ｎ＋１）（導電層３４ｌ）、ＷＬＲ（ｎ＋２）（導電層３４ｍ）及びＷＬＲ（ｎ＋３）（導電層３４ｎ）については、第８の実施形態と同様に、電圧を印加している点である。
本実施形態によっても、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の提供が可能となる。また、メモリセル電流の大きく閾値電圧の高い半導体記憶装置の制御方法の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 基板
１８ トランジスタ
２０ 制御回路
３３ 絶縁層
３４ａ 導電層
３４ｂ 導電層
３４ｃ 導電層
３４ｄ 導電層
３４ｅ 導電層
３４ｆ 導電層
３４ｇ 導電層
３４ｈ 導電層
３４ｉ 導電層
３４ｊ 導電層
３４ｋ 導電層
３４ｌ 導電層
３４ｍ 導電層
３４ｎ 導電層
３６ バリアメタル膜
３８ａ 段
３８ｂ 段
３８ｃ 段
３８ｄ 段
３８ｅ 段
３８ｆ 段
３８ｇ 段
４１ チャネルボディ
４２ メモリ膜
５８ コンタクト
７０ メモリホール
７２ トンネル絶縁膜
７３ 電荷蓄積膜
７４ ブロック絶縁膜
９７ 絶縁体

Claims (7)

  1. 基板と、
    前記基板上に、前記基板と第１方向に離間して、基板面に平行に設けられた第１の導電層と、
    前記第１の導電層と前記第１方向に交差する第２方向に隣り合い、前記基板面に平行に設けられた第２の導電層と、
    前記第１の導電層上に、前記第１の導電層と前記第１方向に離間して、前記基板面に平行に設けられた第３の導電層と、
    前記第２の導電層上に、前記第２の導電層と第１方向に離間して、前記基板面に平行に設けられた第４の導電層と、
    前記第３の導電層上に、前記第３の導電層と前記第１方向に離間して、前記基板面に平行に設けられた第５の導電層と、
    前記第４の導電層上に、前記第４の導電層と前記第１方向に離間して、前記基板面に平行に設けられた第６の導電層と、
    前記第１、第２の導電層の間及び、前記第３、第４導電層の間及び、前記第５、第６の導電層の間に設けられた絶縁体と、
    前記第１、第３及び第５の導電層と前記絶縁体との間に設けられ第1方向に延びる第１信号線と、
    前記第２、４及び第６の導電層と前記絶縁体との間に設けられ前記第１方向に延びる第２信号線と、
    前記第１の導電層と前記第１信号線との間に第１情報を格納するために設けられた第１メモリセルと、
    前記第２の導電層と前記第２信号線との間に第２情報を格納するために設けられた第２メモリセルと、
    前記第３の導電層と前記第１信号線との間に第３情報を格納するために設けられた第３メモリセルと、
    前記第４の導電層と前記第２信号線との間に第４情報を格納するために設けられた第４メモリセルと、
    前記第５の導電層と前記第１信号線との間に第５情報を格納するために設けられた第５メモリセルと、
    前記第６の導電層と前記第２信号線との間に第６情報を格納するために設けられた第６メモリセルと、
    前記第３の導電層に前記第１導電層に印加される第１の電圧より小さい第２の電圧を印加し、前記第５の導電層に前記第１の電圧より大きい第３の電圧を印加して、前記メモリセルからデータを読み出す制御回路と、
    を備える半導体記憶装置。
  2. 前記基板と前記第１の導電層の間に、前記基板面に平行に設けられた第７の導電層と、
    前記基板と前記第７の導電層の間に、前記基板面に平行に設けられた第８の導電層と、
    をさらに備え、
    前記第１信号線は前記第７及び第８の導電層と前記絶縁体の間にさらに設けられ、
    前記制御回路は、前記第７の導電層に前記第１の電圧より小さい第４の電圧を印加し、前記第８の導電層に前記第１の電圧より大きい第５の電圧を印加して、前記メモリセルから前記データを読み出す、
    請求項１記載の半導体記憶装置。
  3. 前記第７の導電層と前記第１信号線との間に第７情報を格納するために設けられた第７メモリセルと、
    前記第８の導電層と前記第１信号線との間に第８情報を格納するために設けられた第８メモリセルと、
    を備える請求項２に記載の半導体記憶装置。
  4. 前記第７の導電層と前記絶縁体を介して第２方向に隣り合い、前記基板と前記第２導電層の間に設けられた第９の導電層と、
    前記第８の導電層と前記絶縁体を介して第２方向に隣り合い、前記基板と前記第９導電層の間に設けられた第１０の導電層と、をさらに備えた請求項２に記載の半導体記憶装置。
  5. 基板と、
    前記基板上に、前記基板と離間して設けられた第１の段において、基板面に平行に設けられた板状の第１の導電層と、
    前記第１の段において、前記第１の導電層と離間して、前記基板面に平行に設けられた板状の第２の導電層と、
    前記第１の段上に、前記第１の段と離間して配置された第２の段において、前記第１の導電層上に、前記基板面に平行に設けられた板状の第３の導電層と、
    前記第２の段において、前記第２の導電層上に、前記基板面に平行に設けられた板状の第４の導電層と、
    前記第２の段上に、前記第２の段と離間して配置された第３の段において、前記第２の導電層の上に、前記基板面に平行に設けられた板状の第５の導電層と、
    前記第３の段において、前記第４の導電層の上に、前記基板面に平行に設けられた板状の第６の導電層と、
    前記第１、第２及び第３の導電層と前記第４、第５及び第６の導電層の間に設けられた絶縁体と、
    前記第１、第２及び第３の導電層と前記絶縁体の間に設けられ前記基板面に延びる第１のチャネルボディと、
    前記第４、第５及び第６の導電層と前記絶縁体の間に設けられ前記基板面に延びる第２のチャネルボディと、
    前記第１の導電層と前記第１のチャネルボディの間に設けられ電荷蓄積膜を有するメモリセルと、
    前記第４の導電層に第１の電圧より小さい第２の電圧を印加し、前記第６の導電層に前記第１の電圧より大きい第３の電圧を印加して、前記メモリセルからデータを読み出す制御回路と、
    を備える半導体記憶装置。
  6. 前記基板と前記第１の段の間に、前記基板及び前記第１の段と離間して配置された第４の段において、前記第１の導電層と前記基板の間に、前記基板面に平行に設けられた板状の第７の導電層と、
    前記第４の段において、前記第２の導電層と前記基板の間に、前記基板面に平行に設けられた板状の第８の導電層と、
    前記基板と前記第４の段の間に、前記基板及び前記第４の段と離間して配置された第５の段において、前記第７の導電層と前記基板の間に、前記基板面に平行に設けられた板状の第９の導電層と、
    前記第５の段において、前記第８の導電層と前記基板の間に、前記基板面に平行に設けられた板状の第１０の導電層と、
    をさらに備え、
    前記制御回路は、前記第８の導電層に前記第１の電圧より小さい第４の電圧を印加し、前記第１０の導電層に前記第１の電圧より大きい第５の電圧を印加して、前記メモリセルから前記データを読み出す、
    請求項５記載の半導体記憶装置。
  7. 基板と、
    前記基板上に、前記基板と離間して、基板面に平行に設けられた板状の第１の導電層と、
    前記第１の導電層上に、前記第１の導電層と離間して、前記基板面に平行に設けられた板状の第２の導電層と、
    前記第２の導電層上に、前記第２の導電層と離間して、前記基板面に平行に設けられた板状の第３の導電層と、
    前記第１、第２及び第３の導電層を貫通して設けられた絶縁体と、
    前記第１、第２及び第３の導電層と前記絶縁体の間に設けられ前記基板面に延びるチャネルボディと、
    前記第１の導電層と前記チャネルボディの間に設けられ電荷蓄積膜を有するメモリセルと、
    を用いた半導体記憶装置において、
    前記第２の導電層に第１の電圧より小さい第２の電圧を印加し、前記第３の導電層に前記第１の電圧より大きい第３の電圧を印加して、前記メモリセルからデータを読み出す半導体記憶装置の制御方法。

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