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JP2020092141A - 半導体記憶装置 - Google Patents

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JP2020092141A JP2018227378A JP2018227378A JP2020092141A JP 2020092141 A JP2020092141 A JP 2020092141A JP 2018227378 A JP2018227378 A JP 2018227378A JP 2018227378 A JP2018227378 A JP 2018227378A JP 2020092141 A JP2020092141 A JP 2020092141A
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Keiji Hosoya
啓司 細谷
史隆 荒井
Fumitaka Arai
史隆 荒井
圭祐 中塚
Keisuke Nakatsuka
圭祐 中塚
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Abstract

【課題】信頼性を向上する。【解決手段】実施形態によれば、半導体記憶装置は、第１方向に延伸する第１部分と、第１部分と電気的に接続され第２方向に延伸する第２部分とを含む導電層３９と、第３方向に延伸し第１部分と電気的に接続する第１コンタクトプラグＣＳＧＤと、第２方向に延伸する第１半導体層３１と、第２部分と第１半導体層との間及び第１部分と第１半導体層との間に設けられた第１絶縁層３８と、第３方向に延伸し第１絶縁層が形成されている領域内で第１半導体層の第３方向を向いた面と接続する第２コンタクトプラグＣＢＬと、第３方向に延伸する第１配線ＣＷＬと、第１半導体層と第１配線との間で情報を記憶するために第２方向について第２部分から離間した位置に設けられる第１メモリセルＭＣとを含む。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特開２００８−７８４０４号公報 米国特許第７３８２０１８号明細書
実施形態に係る半導体記憶装置は、第１方向に延伸する第１部分と、第１部分と電気的に接続され第１方向と交差する第２方向に延伸する第２部分とを含む導電層と、第１方向及び第２方向に交差する第３方向に延伸し、第１部分と電気的に接続する第１コンタクトプラグと、第２方向に延伸する第１半導体層と、第２部分と第１半導体層との間及び第１部分と第１半導体層との間に設けられた第１絶縁層と、第３方向に延伸し、第２方向について第１絶縁層が形成されている領域内で第１半導体層の第３方向を向いた面と接続する第２コンタクトプラグと、第３方向に延伸する第１配線と、第１半導体層と第１配線との間で情報を記憶するために第２方向について第２部分から離間した位置に設けられる第１メモリセルとを含む。
信頼性を向上できる半導体記憶装置を提供する
図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの斜視図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける選択ゲート線ＳＧＤの接続を示す回路図である。 図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける選択ゲート線ＳＧＳの接続を示す回路図である。 図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける半導体層の上面図である。 図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるワード線及びソース線の上面図である。 図８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるビット線の上面図である。 図９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるグローバル選択ゲート線を示す模式図である。 図１０は、図６の領域ＲＡの拡大図である。 図１１は、図６の領域ＲＢの拡大図である。 図１２は、図１０においてＡ１−Ａ２に沿った断面図である。 図１３は、図１０においてＢ１−Ｂ２に沿った断面図である。 図１４は、図１０においてＣ１−Ｃ２に沿った断面図である。 図１５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２０は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２１は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図３０は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図３１は、第１実施形態に係る半導体記憶装置において、読み出し動作時の各配線の電圧を示すメモリセルアレイの回路図である。 図３２は、第１実施形態に係る半導体記憶装置において、読み出し動作時の各配線の電圧を示すメモリセルアレイの平面図である。 図３３は、第１実施形態に係る半導体記憶装置において、書き込み動作時の各配線の電圧を示すメモリセルアレイの回路図である。 図３４は、第１実施形態に係る半導体記憶装置において、書き込み動作時の各配線の電圧を示すメモリセルアレイの平面図である。 図３５は、第１実施形態に係る半導体記憶装置において、消去動作時の各配線の電圧を示すメモリセルアレイの回路図である。 図３６は、第１実施形態に係る半導体記憶装置において、消去動作時の各配線の電圧を示すメモリセルアレイの平面図である。 図３７は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図３８は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図３９は、第２実施形態の第２例に係る半導体記憶装置において、読み出し動作時のワード線の電圧を示すメモリセルアレイの断面図である。 図４０は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるグローバル選択ゲート線を示す模式図である。 図４１は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイにおいて、ホールＨＬ１の形成方法を示す図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ 半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。なお、図１では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれに限定されない。
図１に示すように、半導体記憶装置１は、入出力回路１０、ロジック制御回路１１、ステータスレジスタ１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、レディ／ビジー回路１６、電圧発生回路１７、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２を含む。
入出力回路１０は、外部コントローラ２との信号ＤＱの入出力を制御する。信号ＤＱは、例えばデータＤＡＴ、アドレスＡＤＤ、及びコマンドＣＭＤを含む。より具体的には、入出力回路１０は、外部コントローラ２から受信したデータＤＡＴをデータレジスタ２１に送信し、アドレスＡＤＤをアドレスレジスタ１３に送信し、コマンドＣＭＤをコマンドレジスタ１４に送信する。また、入出力回路１０は、ステータスレジスタ１２から受信したステータス情報ＳＴＳ、データレジスタ２１から受信したデータＤＡＴ、及びアドレスレジスタ１３から受信したアドレスＡＤＤ等を、外部コントローラ２に送信する。
ロジック制御回路１１は、外部コントローラ２から各種制御信号を受信する。そしてロジック制御回路１１は、受信した制御信号に応じて、入出力回路１０及びシーケンサ１５を制御する。
ステータスレジスタ１２は、例えば、書き込み動作、読み出し動作、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、外部コントローラ２に動作が正常に終了したか否かを通知する。
アドレスレジスタ１３は、受信したアドレスＡＤＤを一時的に保持する。そしてアドレスレジスタ１３は、ロウアドレスＲＡＤＤをロウデコーダ１９へ転送し、カラムアドレスＣＡＤＤをカラムデコーダ２２に転送する。
コマンドレジスタ１４は、受信したコマンドＣＭＤを一時的に保存し、シーケンサ１５に転送する。
シーケンサ１５は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ１５は、受信したコマンドＣＭＤに応じて、例えば、ステータスレジスタ１２、レディ／ビジー回路１６、電圧発生回路１７、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
レディ／ビジー回路１６は、シーケンサ１５の動作状況に応じて、レディ／ビジー信号ＲＢｎを外部コントローラ２に送信する。
電圧発生回路１７は、シーケンサ１５の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、発生した電圧を例えばメモリセルアレイ１８、ロウデコーダ１９、及びセンスアンプ２０等に供給する。ロウデコーダ１９及びセンスアンプ２０は、電圧発生回路１７より供給された電圧をメモリセルアレイ１８内のメモリセルトランジスタに印加する。
メモリセルアレイ１８は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む複数のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。各々のブロックＢＬＫは、複数のメモリユニットＭＵを含む。そして各々のメモリユニットＭＵは、複数のメモリグループＭＧを含む。なお、メモリセルアレイ１８内のブロックＢＬＫ、ブロックＢＬＫ内のメモリユニットＭＵ、及びメモリユニットＭＵ内のメモリグループＭＧの個数は任意である。メモリセルアレイ１８の詳細については後述する。
ロウデコーダ１９は、ロウアドレスＲＡＤＤをデコードする。ロウデコーダ１９は、デコード結果に基づき、メモリセルアレイ１８に、必要な電圧を印加する。
センスアンプ２０は、読み出し動作のときには、メモリセルアレイ１８から読み出されたデータをセンスする。そして、センスアンプ２０は、読み出しデータをデータレジスタ２１に送信する。また、センスアンプ２０は、書き込み動作のときには、書き込みデータをメモリセルアレイ１８に送信する。
データレジスタ２１は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータまたは読み出しデータを一時的に保持する。
カラムデコーダ２２は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡＤＤをデコードし、デコード結果に応じてデータレジスタ２１内のラッチ回路を選択する。
１．１．２ メモリセルアレイの全体構成
次に、メモリセルアレイ１８の全体構成について、図２を用いて説明する。図２は、メモリセルアレイ１８の斜視図である。なお、図２の例では、絶縁層の一部が省略されている。
図２に示すように、メモリセルアレイ１８は、複数の半導体層３１、複数のワード線ピラーＷＬＰ、複数のワード線ＷＬ、複数の選択ゲート線ＳＧＤ及びＳＧＳ、複数のコンタクトプラグＣＳＧＤ及びＣＳＧＳ、複数のグローバル選択ゲート線ＧＳＧＤ及びＧＳＧＳ（不図示）、複数のコンタクトプラグＣＢＬ、複数のビット線ＢＬ、複数のコンタクトプラグＣＳＬ、及びソース線ＳＬを含む。
半導体層３１は、後述する１つのメモリグループＭＧに対応し、複数のメモリセルトランジスタＭＣ及び選択トランジスタＳＴ１及びＳＴ２のチャネル層が形成されるアクティブエリアとして機能する。半導体層３１は、半導体基板に平行なＸ方向に延伸し、半導体基板に垂直なＺ方向に離間して（図示せぬ絶縁層を介して）積層されている。また、Ｚ方向における各層において、複数の半導体層３１が半導体基板に平行であり且つＸ方向に交差するＹ方向に沿って配列されている。
Ｙ方向に配置された複数の半導体層３１の間には、Ｚ方向に延伸する複数のワード線ピラーＷＬＰがＸ方向に沿って配置されている。換言すれば、Ｘ方向に沿って配置された複数のワード線ピラーＷＬＰと、Ｚ方向に積層された複数の半導体層３１とが、Ｙ方向に沿って交互に配置されている。ワード線ピラーＷＬＰの上方には、Ｙ方向に延伸するワード線ＷＬが設けられている。ワード線ピラーＷＬＰは、上方に設けられたワード線ＷＬに電気的に接続されるコンタクトプラグＣＷＬ（「配線ＣＷＬ」とも表記する）とコンタクトプラグＣＷＬの側面に形成されたトンネル絶縁膜とを含む。半導体層３１の同層において、ワード線ピラーＷＬＰと半導体層３１との間には、ブロック絶縁膜及び電荷蓄積層が設けられている。
１つのワード線ピラーＷＬＰと半導体層３１とが交差する位置に、１つのメモリセルトランジスタＭＣが設けられる。従って、複数のメモリセルトランジスタＭＣが、半導体層３１を介して、Ｘ方向に接続される。換言すれば、複数のメモリセルトランジスタＭＣのチャネルが、Ｘ方向に接続される。
Ｚ方向に積層された複数の半導体層３１のＸ方向における一端の近傍領域には、Ｚ方向に積層された複数の半導体層３１を貫通するコンタクトプラグＣＢＬが、設けられている。コンタクトプラグＣＢＬは、Ｚ方向に積層された複数の半導体層３１に共通に接続される。Ｙ方向に沿って配置された複数の半導体層３１に対応して、複数のコンタクトプラグＣＢＬが、設けられている。各コンタクトプラグＣＢＬ上には、Ｘ方向に延伸するビット線ＢＬが、設けられる。複数のコンタクトプラグＣＢＬは、それぞれ異なるビット線ＢＬに接続される。
Ｚ方向に積層された複数の半導体層３１のＸ方向における他端の近傍領域には、Ｚ方向に積層された複数の半導体層３１を貫通するコンタクトプラグＣＳＬが、設けられている。コンタクトプラグＣＳＬは、Ｚ方向に積層された複数の半導体層３１に共通に接続される。Ｙ方向に沿って配置された複数の半導体層３１に対応して、複数のコンタクトプラグＣＳＬが、設けられている。複数のコンタクトプラグＣＳＬ上には、Ｙ方向に延伸するソース線ＳＬが、設けられる。複数のコンタクトプラグＣＳＬは、ソース線ＳＬに共通に接続される。
Ｙ方向に沿って、１つの層に配置された複数の半導体層３１のＸ方向における一端は、それぞれ異なる絶縁層に接触され、これらの絶縁層は、Ｙ方向に延伸する選択ゲート線ＳＧＤに接触される。よって、半導体層３１と選択ゲート線ＳＧＤとは電気的に接続されていない。同様に、Ｙ方向に沿って、１つの層に配置された複数の半導体層３１のＸ方向における他端は、それぞれ異なる絶縁層に接触され、これらの絶縁層は、Ｙ方向に延伸する選択ゲート線ＳＧＳに接触される。よって、半導体層３１と選択ゲート線ＳＧＳとは電気的に接続されていない。Ｚ方向に積層された複数の半導体層３１と同層に、それぞれの層の半導体層３１に対応する複数の選択ゲート線ＳＧＤ及びＳＧＳが、それぞれ積層される。
選択ゲート線ＳＧＤの下方には、ＸＹ平面に沿って、複数のグローバル選択ゲート線ＧＳＧＤが形成されている。
各グローバル選択ゲート線ＧＳＧＤ上には、Ｚ方向に延伸するコンタクトプラグＣＳＧＤが配置されている。複数のコンタクトプラグＣＳＧＤは、Ｙ方向に沿って配置されている。コンタクトプラグＣＳＧＤは、複数の選択ゲート線ＳＧＤのいずれかと電気的に接続される接続部を有している。すなわち、コンタクトプラグＣＳＧＤは、いずれかのグローバル選択ゲート線ＧＳＧＤといずれかの選択ゲート線ＳＧＤとを電気的に接続する。図２の例では、Ｙ方向に沿って配置された複数のコンタクトプラグＣＳＧＤの接続部が、各層の選択ゲート線ＳＧＤと順に接続され、複数の接続部が階段状に配置されている。従って、コンタクトプラグＣＳＧＤを「階段コンタクトプラグＣＳＧＤ」とも表記する。
選択ゲート線ＳＧＳの下方には、ＸＹ平面に沿って、複数のグローバル選択ゲート線ＧＳＧＳ（不図示）が形成されている。
各グローバル選択ゲート線ＧＳＧＳ上には、Ｚ方向に延伸するコンタクトプラグＣＳＧＳが配置されている。複数のコンタクトプラグＣＳＧＳは、Ｙ方向に沿って配置されている。コンタクトプラグＣＳＧＳは、複数の選択ゲート線ＳＧＳのいずれかと電気的に接続される接続部を有している。すなわち、コンタクトプラグＣＳＧＳは、いずれかのグローバル選択ゲート線ＧＳＧＳといずれかの選択ゲート線ＳＧＳとを電気的に接続する。コンタクトプラグＣＳＧＤと同様に、コンタクトプラグＣＳＧＳを「階段コンタクトプラグＣＳＧＳ」とも表記する。
１つの選択ゲート線ＳＧＤ及びＳＧＳに対応し、Ｙ方向に沿って配置された複数のメモリグループＭＧ（半導体層３１）が１つのメモリユニットＭＵに含まれる。また、ワード線ピラーＷＬＰに共通に接続された複数のメモリユニットＭＵが１つのブロックＢＬＫに含まれる。
１．１．３ メモリセルアレイの回路構成
次に、メモリセルアレイ１８の回路構成について、図３〜図５を用いて説明する。図３は、メモリセルアレイ１８の回路図である。図４は、選択ゲート線ＳＧＤとグローバル選択ゲート線ＧＳＧＤとの接続を示す回路図である。図５は、選択ゲート線ＳＧＳとグローバル選択ゲート線ＧＳＧＳとの接続を示す回路図である。なお、図３の例は、Ｚ方向に積層され、１つのコンタクトプラグＣＢＬに共通に接続された複数の半導体層３１に対応する複数のメモリグループＭＧを示している。図４の例は、Ｚ方向に積層された複数の選択ゲート線ＳＧＤの各々に接続されたコンタクトプラグＣＳＧＤ及びグローバル選択ゲート線ＧＳＧＤを示している。図５の例は、Ｚ方向に積層された複数の選択ゲート線ＳＧＳの各々に接続されたコンタクトプラグＣＳＧＳ及びグローバル選択ゲート線ＧＳＧＳを示している。以下では、最上層の半導体層３１（メモリグループＭＧ）に対応する選択ゲート線をＳＧＤ１及びＳＧＳ１と表記し、最下層の半導体層３１（メモリグループＭＧ）に対応する選択ゲート線をＳＧＤｋ（ｋは２以上の整数）及びＳＧＳｋと表記する。
図３に示すように、メモリセルアレイ１８は、複数のメモリグループＭＧを含む。メモリグループＭＧの各々は、２つのメモリストリングＭＳａ及びＭＳｂ、並びに選択トランジスタＳＴ１及びＳＴ２を含む。以下、メモリストリングＭＳａ及びＭＳｂを限定しない場合は、メモリストリングＭＳと表記する。
メモリストリングＭＳａは、例えば４個のメモリセルトランジスタＭＣａ０〜ＭＣａ３を含む。同様に、メモリストリングＭＳｂは、例えば４個のメモリセルトランジスタＭＣｂ０〜ＭＣｂ３を含む。以下、メモリセルトランジスタＭＣａ０〜ＭＣａ３及びＭＣｂ０〜ＭＣｂ３を限定しない場合は、メモリセルトランジスタＭＣと表記する。
メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁層を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＦＧ型を例として説明する。また、メモリストリングＭＳの各々に含まれるメモリセルトランジスタＭＣの個数は、８個や１６個、３２個、４８個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。
メモリストリングＭＳａに含まれるメモリセルトランジスタＭＣａ０〜ＭＣａ３は、その電流経路が直列に接続される。同様に、メモリストリングＭＳｂに含まれるメモリセルトランジスタＭＣｂ０〜ＭＣｂ３は、その電流経路が直列に接続される。メモリセルトランジスタＭＣａ０及びＭＣｂ０のドレインは、選択トランジスタＳＴ１のソースに共通に接続される。メモリセルトランジスタＭＣａ３及びＭＣｂ３のソースは、選択トランジスタＳＴ２のドレインに共通に接続される。なお、メモリグループＭＧに含まれる選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あればよい。
Ｚ方向に沿って配置された複数のメモリグループＭＧのメモリセルトランジスタＭＣのゲートは、コンタクトプラグＣＷＬを介して１つのワード線ＷＬに共通に接続される。より具体的には、例えば、Ｚ方向に沿って配置された複数のメモリセルトランジスタＭＣａ０のゲートは、ワード線ＷＬａ０に共通に接続される。同様に、メモリセルトランジスタＭＣａ１、ＭＣａ２、及びＭＣａ３のゲートは、ワード線ＷＬａ１、ＷＬａ２、及びＷＬａ３にそれぞれ接続される。メモリセルトランジスタＭＣｂ０〜ＭＣｂ３のゲートは、ワード線ＷＬｂ０〜ＷＬｂ３にそれぞれ接続される。
Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ１のドレインは、コンタクトプラグＣＢＬを介して１つのビット線ＢＬに共通に接続される。また、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ１のゲートは、それぞれ異なる選択ゲート線ＳＧＤに接続される。より具体的には、例えば、最上層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に接続される。最下層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤｋに接続される。
Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ２のソースは、コンタクトプラグＣＳＬを介して１つのソース線ＳＬに共通に接続される。また、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ２のゲートは、それぞれ異なる選択ゲート線ＳＧＳに接続される。より具体的には、例えば、最上層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ１に接続され、最上層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳｋに接続される。
次に、選択ゲート線ＳＧＤとコンタクトプラグＣＳＧＤと、グローバル選択ゲート線ＧＳＧＤとの接続について説明する。以下では、Ｚ方向に積層された複数の選択ゲート線ＳＧＤ１〜ＳＧＤｋのそれぞれ対応するコンタクトプラグＣＳＧＤをＣＳＧＤ１〜ＣＳＧＤｋとそれぞれ表記し、グローバル選択ゲート線ＧＳＧＤをＧＳＧＤ１〜ＧＳＧＤｋと表記する。
図４に示すように、選択ゲート線ＳＧＤ１は、コンタクトプラグＣＳＧＤ１を介して、グローバル選択ゲート線ＧＳＧＤ１に接続されている。他の選択ゲート線ＳＧＤも同様である。すなわち、Ｚ方向に積層された複数の選択ゲート線ＳＧＤは、異なるコンタクトプラグＣＳＧＤを介して、異なるグローバル選択ゲート線ＧＳＧＤにそれぞれ接続される。
次に、選択ゲート線ＳＧＳとコンタクトプラグＣＳＧＳと、グローバル選択ゲート線ＧＳＧＳとの接続について説明する。以下では、Ｚ方向に積層された複数の選択ゲート線ＳＧＳ１〜ＳＧＳｋのそれぞれ対応するコンタクトプラグＣＳＧＳをＣＳＧＳ１〜ＣＳＧＳｋとそれぞれ表記し、グローバル選択ゲート線ＧＳＧＳをＧＳＧＳ１〜ＧＳＧＳｋと表記する。
図５に示すように、選択ゲート線ＳＧＳ１は、コンタクトプラグＣＳＧＳ１を介して、グローバル選択ゲート線ＧＳＧＳ１に接続されている。他の選択ゲート線ＳＧＳも同様である。すなわち、Ｚ方向に積層された複数の選択ゲート線ＳＧＳは、異なるコンタクトプラグＣＳＧＳを介して、異なるグローバル選択ゲート線ＧＳＧＳにそれぞれ接続される。
１．１．４ メモリセルアレイの平面構成
次に、メモリセルアレイ１８の平面構成の一例について説明する。
１．１．４．１ 半導体層及び選択ゲート線のレイアウト
まず、最上層の半導体層３１、並びに選択ゲート線ＳＧＤ及びＳＧＳのレイアウトについて、図６を用いて説明する。図６は、最上層の半導体層３１、並びに選択ゲート線ＳＧＤ及びＳＧＳの上面図である。なお、図６の例では、絶縁層の一部が省略されている。
図６に示すように、メモリセルアレイ１８は、メモリセルトランジスタＭＣが設けられた、すなわちワード線ピラーＷＬＰが配置されたメモリセル領域、Ｘ方向においてメモリセル領域に隣り合って設けられ、半導体層３１とコンタクトプラグＣＢＬとの接続領域であり且つ選択トランジスタＳＴ１が設けられるＳＧＤ領域、Ｘ方向においてメモリセル領域に隣り合って設けられ、半導体層３１とコンタクトプラグＣＳＬとの接続領域であり且つ選択トランジスタＳＴ２が設けられるＳＧＳ領域、Ｘ方向においてＢＬ領域と隣り合って設けられ、コンタクトプラグＣＳＧＤと選択ゲート線ＳＧＤとが接続される階段コンタクト領域、及びＸ方向においてＳＬ領域と隣り合って設けられ、コンタクトプラグＣＳＧＳと選択ゲート線ＳＧＳとが接続される階段コンタクト領域を含む。なお、メモリセルアレイ１８に含まれるメモリセル領域、ＳＧＤ領域、ＳＧＳ領域、選択ゲート線ＳＧＤに対応する階段コンタクト領域、及び選択ゲート線ＳＧＳに対応する階段コンタクト領域の個数は任意である。
メモリセル領域において、Ｘ方向に延伸する複数（図６の例では、１２個）の半導体層３１がＹ方向に沿って配置されている。２つの半導体層３１の間には、Ｘ方向に沿って複数（図６の例では、１２個）のワード線ピラーＷＬＰが配置されている。また、ワード線ピラーＷＬＰは、Ｙ方向において千鳥配列となるように配置されている。例えば、ワード線ピラーＷＬＰ１とＷＬＰ２とがＸ方向に隣り合って配置され、ワード線ピラーＷＬＰ３は、Ｘ方向においてワード線ピラーＷＬＰ１とＷＬＰ２との間に配置され、Ｙ方向においてワード線ピラーＷＬＰ１及びＷＬＰ２とは異なる位置に配置されている。
図６の例では、２つの半導体層３１の間に設けられ、Ｘ方向に沿って配置された１２個のワード線ピラーＷＬＰのうち、両端に２個ずつ配置されたワード線ピラーＷＬＰがダミーメモリセルトランジスタＤＭＣ（以下、「ダミーセル」とも表記する）に対応する。すなわち、Ｘ方向に沿って、２個のダミーメモリセルトランジスタＤＭＣ、８個のメモリセルトランジスタＭＣ、及び２個のダミーメモリセルトランジスタＤＭＣが順に配置される。例えば、ダミーメモリセルトランジスタＤＭＣは、メモリセル領域において半導体層３１に形成されたメモリセルトランジスタＭＣのチャネル領域と、ＳＧＤ領域及びＳＧＳ領域において、半導体層３１に形成された選択トランジスタＳＴ１及びＳＴ２とを電気的に接続する際に用いられる。なお、ダミーメモリセルトランジスタＤＭＣの個数は、任意であり、０個であってもよい。
ＳＧＤ領域において、半導体層３１の側面には、ゲート酸化膜を介して、選択ゲート線ＳＧＤが設けられている（詳細は後述する）。
また、Ｙ方向に沿って配置された複数の半導体層３１にそれぞれ接続された複数（図６の例では、１２個）のコンタクトプラグＣＢＬが設けられている。図６の例では、複数のコンタクトプラグＣＢＬは、Ｙ方向に沿って４連（列）の千鳥配列となるように設けられている。すなわち、Ｙ方向に隣り合う４個のコンタクトプラグＣＢＬがＸ方向における位置を変えながら配置される４列パターンをＹ方向に繰り返しながら配置されている。
４連の千鳥配列について説明する。例えば、コンタクトプラグＣＢＬ１〜ＣＢＬ４は、Ｘ方向における位置を順にシフトさせながら配置されている。より具体的には、コンタクトプラグＣＢＬ１と隣り合うコンタクトプラグＣＢＬ２は、Ｘ方向において、コンタクトプラグＣＢＬ１とは異なる位置に設けられる。コンタクトプラグＣＢＬ２と隣り合うコンタクトプラグＣＢＬ３は、Ｘ方向において、コンタクトプラグＣＢＬ１及びＣＢＬ２とは異なる位置に設けられる。同様に、コンタクトプラグＣＢＬ３と隣り合うコンタクトプラグＣＢＬ４は、Ｘ方向において、コンタクトプラグＣＢＬ１、ＣＢＬ２、及びＣＢＬ３とは異なる位置に設けられる。
このとき、例えば、Ｘ方向における、コンタクトプラグＣＢＬ１とＣＢＬ２との間の距離と、コンタクトプラグＣＢＬ２とコンタクトプラグＣＢＬ３との間と距離と、コンタクトプラグＣＢＬ３とＣＢＬ４との間の距離とが概略同じとなるように、コンタクトプラグＣＢＬ１〜ＣＢＬ４は配置されている。
このような４連の千鳥配列がＹ方向に繰り返される。例えば、Ｙ方向においてコンタクトプラグＣＢＬ４と隣り合うコンタクトプラグＣＢＬ５は、Ｘ方向において、コンタクトプラグＣＢＬ１と同じ位置に配置される。
なお、４連の千鳥配列において、Ｘ方向におけるコンタクトプラグＣＢＬ１〜ＣＢＬ４の位置は、任意である。例えば、コンタクトプラグＣＢＬ１〜ＣＢＬ４は、Ｘ方向において、同じ間隔に配置されていなくてもよく、Ｘ方向におけるコンタクトプラグＣＢＬ１〜ＣＢＬ４の順序を入れ替えてもよい。また、コンタクトプラグＣＢＬの配置は、４連の千鳥配列に限定されない。例えば、複数のコンタクトプラグＣＢＬは、Ｙ方向に沿って一列に配置されてもよく、２連以上の千鳥配列であってもよい。
ＳＧＳ領域において、半導体層３１の側面には、ゲート酸化膜を介して、選択ゲート線ＳＧＳが設けられている（詳細は後述する）。
また、Ｙ方向に沿って隣り合う２つの半導体層３１は、１つに束ねられ、１つのコンタクトプラグＣＳＬに共通に接続されている。図６の例では、２つの半導体層３１が１つのコンタクトプラグＣＳＬに共通に接続されているが、これに限定されない。例えば、１つの半導体層３１に、１つのコンタクトプラグＣＳＬが設けられてもよく、３つ以上の半導体層３１が束ねられ、１つのコンタクトプラグＣＳＬに共通に接続されてもよい。
選択ゲート線ＳＧＤに対応する階段コンタクト領域において、Ｙ方向に沿って複数のコンタクトプラグＣＳＧＤが、設けられている。複数のコンタクトプラグＣＳＧＤは、Ｚ方向に積層された複数の選択ゲート線ＳＧＤを貫通し、Ｚ方向に積層された複数の選択ゲート線ＳＧＤのいずれか１つに電気的に接続される。
また、選択ゲート線ＳＧＤに対応する階段コンタクト領域には、Ｚ方向に積層された複数の選択ゲート線ＳＧＤを貫通する複数のダミーピラーＨＲが設けられている。ダミーピラーＨＲの配置は、任意である。ダミーピラーＨＲは、絶縁層により形成されており、他の配線とは電気的に接続されない。ダミーピラーＨＲは、後述するエッチング工程において、空隙が形成された際に層間絶縁膜を支える柱として機能する。
同様に、選択ゲート線ＳＧＳに対応する階段コンタクト領域において、Ｙ方向に沿って複数のコンタクトプラグＣＳＧＳが、設けられている。複数のコンタクトプラグＣＳＧＳは、Ｚ方向に積層された複数の選択ゲート線ＳＧＳを貫通し、Ｚ方向に積層された複数の選択ゲート線ＳＧＳのいずれか１つに電気的に接続される。
また、選択ゲート線ＳＧＳに対応する階段コンタクト領域には、選択ゲート線ＳＧＤに対応する階段コンタクト領域と同様に、Ｚ方向に積層された複数の選択ゲート線ＳＧＳを貫通する複数のダミーピラーＨＲが設けられている。
１．１．４．２ ワード線及びソース線のレイアウト
次に、ワード線ＷＬ及びソース線ＳＬのレイアウトについて説明する。図７は、ワード線ＷＬ及びソース線ＳＬの上面図である。図７の例は、ワード線ＷＬ及びソース線ＳＬが、同層に設けられている場合を示している。なお、図７の例では、絶縁層の一部が省略されている。
図７に示すように、メモリセル領域において、Ｙ方向に延伸する複数（図７の例では、２４本）のワード線ＷＬがＸ方向に沿って配置されている。ワード線ＷＬは、ワード線ピラーＷＬＰの上方に設けられており、下方に配置されている複数のワード線ピラーＷＬＰと電気的に接続される。図７の例は、Ｘ方向における２本のワード線ＷＬのピッチ（間隔）が、Ｘ方向に沿って配置された２つのワード線ピラーＷＬＰのピッチの１／２である場合を示している。なお、ワード線ＷＬのピッチは任意に設定できる。例えば、ワード線ＷＬのピッチは、ワード線ピラーＷＬＰのピッチの１／４であってよい。
また、図７は、２４本のワード線ＷＬのうち、両端に２本ずつ配置された合計４本のワード線がダミーワード線ＤＷＬである場合を示しているが、ダミーワード線ＤＷＬの本数及び配置は任意である。例えば、ダミーワード線ＤＷＬは、０本であってもよい。
ＳＧＳ領域において、Ｙ方向に延伸するソース線ＳＬが設けられている。ソース線ＳＬは、コンタクトプラグＣＳＬ上に設けられており、下方に配置されている複数のコンタクトプラグＣＳＬと電気的に接続される。
１．１．４．３ ビット線のレイアウト
次に、ビット線ＢＬのレイアウトについて、図８を用いて説明する。図８は、ビット線ＢＬの上面図である。図８の例は、ビット線ＢＬがワード線ＷＬ及びソース線ＳＬの上方に設けられている場合を示している。なお、図８の例では、絶縁層の一部が省略されている。
図８に示すように、Ｘ方向に延伸する複数（図８の例では、３３本）のビット線ＢＬが、ワード線ＷＬ及びソース線ＳＬの上方において、Ｙ方向に沿って配置されている。ビット線ＢＬは、コンタクトプラグＣＢＬ上に設けられており、下方に配置されている複数のコンタクトプラグＣＢＬと電気的に接続される。図８の例は、Ｙ方向における２本のビット線ＢＬのピッチ（間隔）が、Ｙ方向における２つのコンタクトプラグＣＢＬのピッチの１／４である場合を示している。なお、ビット線ＢＬのピッチは任意に設定できる。例えば、ビット線ＢＬのピッチは、コンタクトプラグＣＢＬのピッチの１／２であってよい。
１．１．４．４ グローバル選択ゲート線のレイアウト
次に、グローバル選択ゲート線ＧＳＧＤ及びＧＳＧＳのレイアウトについて、図９を用いて説明する。図９は、メモリセルアレイ１８におけるグローバル選択ゲート線ＧＳＧＤ及びＧＳＧＳの配置を示す模式図である。例えば、グローバル選択ゲート線ＧＳＧＤ及びＧＳＧＳは、メモリセルアレイ１８の最下層に設けられる。なお、図９の例では、絶縁層の一部が省略されている。
図９に示すように、グローバル選択ゲート線ＧＳＧＤは、Ｘ方向に延伸し、コンタクトプラグＣＳＧＤに接続される第１部分ＧＳＧＤ＿１と、第１部分ＧＳＧＤ＿１の端部に接続され、Ｙ方向に延伸する２つの第２部分ＧＳＧＤ＿２ａ及びＧＳＧＤ＿２ｂとを含む。より具体的には、第１部分ＧＳＧＤ＿１の一端に接続され、Ｙ方向（図９の紙面の上方向）に延伸する第２部分ＧＳＧＤ＿２ａと、第１部分ＧＳＧＤ＿１の他端に接続され、Ｙ方向（図９の紙面の下方向）に延伸する第２部分ＧＳＧＤ＿２ｂとを含む。換言すれば、Ｙ方向に延伸するグローバル選択ゲート線ＧＳＧＤは、Ｘ方向に折れ曲がり、コンタクトプラグＣＳＧＤに接続される。そして、グローバル選択ゲート線ＧＳＧＤは、コンタクトプラグＣＳＧＤに接続されると、Ｙ方向に折れ曲がり、延伸する（以下、このような形状を「クランク形状」と表記する）。
複数のグローバル選択ゲート線ＧＳＧＤにおいて、複数の第１部分ＧＳＧＤ＿１は、Ｙ方向に沿って配置され、複数の第２部分ＧＳＧＤ＿２ａ及びＧＳＧＤ＿２ｂは、Ｘ方向に沿って配置されている。
グローバル選択ゲート線ＧＳＧＳも同様である。
１．１．４．５ メモリセル領域、ＳＧＤ領域、及び階段コンタクト領域の詳細
次に、メモリセル領域、ＳＧＤ領域、及び選択ゲート線ＳＧＤに対応する階段コンタクト領域におけるメモリセルアレイ１８の平面構成の詳細について、図１０を用いて説明する。図１０は、図６における領域ＲＡの拡大図である。なお、図１０の例では、絶縁層の一部が省略されている。なお、図１０の例では、説明を簡略化するためにダミーメモリセルトランジスタＤＭＣが省略されている。
図１０に示すように、Ｙ方向に沿って配置された２つの半導体層３１の間には、メモリトレンチＭＴが設けられており、メモリトレンチＭＴは図示せぬ絶縁層により埋め込まれている。
メモリセル領域において、半導体層３１の側面には、絶縁層３２が設けられている。絶縁層３２は、後述する絶縁層３６（ブロック絶縁膜）及び電荷蓄積層３５を形成する際のエッチングストッパとして機能する。
また、メモリセル領域において、メモリトレンチＭＴを分離するように複数のワード線ピラーＷＬＰが設けられている。ワード線ピラーＷＬＰは、Ｚ方向に延伸する導電層３３及び導電層３３の側面に接触する絶縁層３４を含む。導電層３３は、コンタクトプラグＣＷＬとして機能する。絶縁層３４は、メモリセルトランジスタＭＣのトンネル絶縁膜として機能する。
Ｙ方向において、ワード線ピラーＷＬＰと半導体層３１との間には、絶縁層３２を分離するように、電荷蓄積層３５及び絶縁層３６が設けられている。絶縁層３６は、ブロック絶縁膜として機能する。より具体的には、ＸＹ平面において、Ｘ方向に沿った電荷蓄積層３５の一方の側面は、ワード線ピラーＷＬＰの絶縁層３４に接触し、他の側面（Ｘ方向に沿った他方の側面、及びＸ方向に沿った２つの側面）は、絶縁層３６に接触している。そして、絶縁層３６の側面の一部は、半導体層３１及び絶縁層３２に接触している。
従って、導電層３３と半導体層３１との間には、導電層３３から半導体層３１に向かって絶縁層３４、電荷蓄積層３５、及び絶縁層３６が順に形成されている。半導体層３１の一部、導電層３３の一部、絶縁層３４の一部、電荷蓄積層３５、及び絶縁層３６を含む領域（半導体層３１とワード線ピラーＷＬＰとの交差領域とも表記する）が、メモリセルトランジスタＭＣとして機能する。図１０の例では、１つの半導体層３１において、半導体層３１と図１０の紙面下側に設けられたワード線ピラーＷＬＰとの交差領域が、メモリセルトランジスタＭＣａとして機能し、半導体層３１と図１０の紙面上側に設けられたワード線ピラーＷＬＰとの交差領域が、メモリセルトランジスタＭＣｂとして機能する。また、例えば、１つの半導体層３１に対応する複数のメモリセルトランジスタＭＣａは、ＳＧＤ領域からＳＧＳ領域に向かって、順にＭＣａ０、ＭＣａ１、…と表記する。メモリセルトランジスタＭＣｂ０、ＭＣｂ１、…も同様である。
ＳＧＤ領域において、半導体層３１を貫通する導電層３７が設けられている。導電層３７は、コンタクトプラグＣＢＬとして機能する。図１０の例では、半導体層３１は、導電層３７との接続領域において、円形の形状を有している。なお、導電層３７との接続領域における半導体層３１の形状は、任意である。例えば、接続領域の形状は、多角形でもよい。接続領域は、半導体層３１を貫通するコンタクトプラグＣＢＬのホールを加工する際に、製造ばらつき等によりコンタクトプラグＣＢＬのホールが半導体層３１からはみ出さないための十分なマージンがＸＹ平面において確保できている形状であればよい。
ＳＧＤ領域において、半導体層３１の側面を囲むように、すなわち、Ｘ方向における半導体層３１の端部及びＸ方向に沿った半導体層３１の側面に接触する絶縁層３８が設けられている。絶縁層３８は、選択トランジスタＳＴ１のゲート絶縁膜として機能する。絶縁層３８は、半導体層３１と接触している側面と対向する側面が導電層３９と接触している。
導電層３９は、選択ゲート線ＳＧＤとして機能する。より具体的には、導電層３９は、Ｙ方向に延伸する第１部分と、ＳＧＤ領域において、Ｘ方向に延伸し、Ｘ方向に沿った一方の側面が絶縁層３８に接触し、端部が導電層３９の第１部分に接続される複数の第２部分とを含む。
ＳＧＤ領域において、メモリセル領域から導電層３７までの半導体層３１、絶縁層３８、及び導電層３９の第２部分を含む領域が、選択トランジスタＳＴ１として機能する。より具体的には、導電層３９の第２部分が選択トランジスタＳＴ１のゲート電極として機能し、絶縁層３８が選択トランジスタＳＴ１のゲート絶縁膜として機能し、半導体層３１に選択トランジスタＳＴ１のチャネルが形成される。従って、４連のコンタクトプラグＣＢＬに対応する選択トランジスタＳＴ１は、ゲート長がそれぞれ異なる。
階段コンタクト領域において、導電層３９の第１部分を貫通する導電層４０及び絶縁層４４が設けられている。導電層４０は、コンタクトプラグＣＳＧＤとして機能する。絶縁層４４は、ダミーピラーＨＲとして機能する。導電層４０は、Ｚ方向に積層されている導電層３９の第１部分のいずれか１つに電気的に接続される。絶縁層４１は、導電層４０の側面（以下、「外面」とも表記する）に接触するように、設けられている。絶縁層４２は、絶縁層４１の外面の一部に接触するように、設けられている。絶縁層４３は、絶縁層４２の外面に接するように、設けられている。
１．１．４．６ メモリセル領域、ＳＧＳ領域、及び階段コンタクト領域の詳細
次に、メモリセル領域、ＳＧＳ領域、及び選択ゲート線ＳＧＳに対応する階段コンタクト領域におけるメモリセルアレイ１８の平面構成の詳細について、図１１を用いて説明する。図１１は、図６における領域ＲＢの拡大図である。なお、図１１の例では、絶縁層の一部が省略されている。なお、図１１の例では、説明を簡略化するためにダミーメモリセルトランジスタＤＭＣが省略されている。
図１１に示すように、２つの半導体層３１がＳＧＳ領域の近傍において共通に接続され、ＳＧＳ領域において、半導体層３１を貫通する導電層４５が設けられている。導電層４５は、コンタクトプラグＣＳＬとして機能する。図１０と同様に、図１１の例では、半導体層３１は、導電層４５との接続領域において、円形の形状を有している。なお、導電層４５は、導電層３７（コンタクトプラグＣＢＬ）と同じ導電材料により構成されてもよい。
ＳＧＳ領域において、絶縁層３８と同様に、半導体層３１の側面を囲むように、絶縁層４６が設けられている。絶縁層４６は、選択トランジスタＳＴ２のゲート絶縁膜として機能する。なお、絶縁層４６は、絶縁層３８と同じ絶縁材料により構成されてもよい。
絶縁層４６は、半導体層３１と接触している側面と対向する側面が導電層４７と接触している。導電層４７は、選択ゲート線ＳＧＳとして機能する。より具体的には、導電層４７は、Ｙ方向に延伸する第１部分と、ＳＧＳ領域において、一方の側面が絶縁層４６に接触し、端部が導電層４７の第１部分に接触する複数の第２部分とを含む。なお、導電層４７は、導電層３９（選択ゲート線ＳＧＤ）と同じ導電材料により構成されてもよい。
ＳＧＳ領域において、メモリセル領域から導電層４５までの半導体層３１、絶縁層４６、及び導電層４７の第２部分を含む領域が、選択トランジスタＳＴ２として機能する。より具体的には、導電層４７の第２部分が選択トランジスタＳＴ２のゲート電極として機能し、絶縁層４６が選択トランジスタＳＴ２のゲート絶縁膜として機能し、半導体層３１に選択トランジスタＳＴ１のチャネルが形成される。
階段コンタクト領域において、導電層４７の第１部分を貫通する導電層４９及び絶縁層４４が設けられている。導電層４９は、コンタクトプラグＣＳＧＤとして機能する。導電層４９は、Ｚ方向に積層されている導電層４７の第１部分のいずれか１つに電気的に接続される。選択ゲート線ＳＧＤに対応する階段コンタクト領域と同様に、導電層４９を囲むように絶縁層４１〜４３が設けられている。なお、導電層４９は、導電層４０（コンタクトプラグＣＳＧＤ）と同じ導電材料により構成されてもよい。
１．１．５ メモリセルアレイの断面構成
次に、メモリセルアレイ１８の断面構成の一例について説明する。
１．１．５．１ メモリセル領域の断面構成
まず、メモリセル領域の断面構成について、図１２を用いて説明する。図１２は、図１０におけるＡ１−Ａ２線に沿った断面図を示している。
図１２に示すように、半導体基板５０上に絶縁層５１が形成されている。絶縁層５１には、例えば酸化シリコン（ＳｉＯ２）が用いられる。絶縁層５１中には、半導体基板５０上に形成されたトランジスタ（不図示）や複数の配線層（不図示）が含まれている。絶縁層５１上にはメモリセルアレイ１８が形成されている。
より具体的には、絶縁層５１上には、絶縁層５２が形成されている。絶縁層５２は、メモリトレンチＭＴ、各種コンタクトプラグ等に用いられるホールを加工する際のエッチングストッパとして機能する。絶縁層５２は、上層に形成される絶縁層５３に対して十分なエッチング選択比が得られる絶縁材料であればよく、例えば、窒化シリコン（ＳｉＮ）、金属酸化物、または酸化アルミニウム（ＡｌＯ）等が用いられる。
絶縁層５２上には、絶縁層５３が形成される。例えば、絶縁層５３には、ＳｉＯ２が用いられる。絶縁層５３上には、各層間に絶縁層５３を介在させて、例えば、９層の半導体層３１が積層される。すなわち、絶縁層５２上に、例えば、９層の絶縁層５３と９層の半導体層３１とが交互に積層される。なお、半導体層３１の積層数は任意である。半導体層３１には、例えば、ポリシリコンが用いられる。
最上層の半導体層３１上には、絶縁層５４が形成される。絶縁層５４には、例えば、ＳｉＯ２が用いられる。
絶縁層５４並びに交互に積層された９層の半導体層３１及び９層の絶縁層５３を貫通し、底面が絶縁層５２に達するホールＡＨが形成されている。ホールＡＨ内にはワード線ピラーＷＬＰが形成される。ホールＡＨの側面及び底面には、絶縁層３４が形成され、ホールＡＨの内部は、導電層３３により埋め込まれている。絶縁層３４と半導体層３１との間には、絶縁層３４の側面に接触する電荷蓄積層３５及び電荷蓄積層３５と半導体層３１との間に設けられた絶縁層３６が形成されている。
導電層３３には、導電材料が用いられる。導電材料は、例えば、金属材料であってもよく、不純物を添加された半導体材料であってもよい。以下では、導電層３３に、Ｗ及びＴｉＮが用いられる場合について説明する。なお、ＴｉＮは、ＷをＣＶＤ（chemical vapor deposition）により形成する際のバリアメタルとして用いられる。
絶縁層３４には、絶縁材料が用いられる。絶縁材料は、例えば、ハフニウム（Ｈｆ）とＳｉＯ２とを用いたＨｆ（Ｓｉ）Ｏｘ／ＳｉＯ２／Ｈｆ（Ｓｉ）Ｏｘの積層構造であってもよく、ＳｉＯ２であってもよい。Ｈｆ（Ｓｉ）Ｏｘは、ＨｆＯｘにＳｉを含んでいてもよく、Ｓｉを含んでいなくてもよい。
電荷蓄積層３５には、例えば、ポリシリコンが用いられる。なお、電荷蓄積層３５は、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）等の金属を含んでいてもよい。
絶縁層３６には、例えば、ＳｉＯ２または酸窒化シリコン（ＳｉＯＮ）が用いられる。
また、絶縁層５４並びに交互に積層された９層の半導体層３１及び９層の絶縁層５３を貫通し、底面が絶縁層５２に達するメモリトレンチＭＴが形成されている。メモリトレンチＭＴ内の内部は、絶縁層５５により埋め込まれている。絶縁層５５には、例えば、ＳｉＯ２が用いられる。
絶縁層５５と半導体層３１との間には、絶縁層３２が形成されている。絶縁層３２には、例えば、ＳｉＯ２が用いられる。
１．１．５．２ ＳＧＤ領域の断面構成
次に、ＳＧＤ領域の断面構成について、図１３を用いて説明する。図１３は、図１０におけるＢ１−Ｂ２線に沿った断面図を示している。
図１３に示すように、図１２と同様に、絶縁層５２上に、例えば、９層の絶縁層５３と９層の半導体層３１が交互に積層され、最上層の半導体層３１上に絶縁層５４が形成されている。
絶縁層５４並びに交互に積層された９層の半導体層３１及び９層の絶縁層５３を貫通し、底面が絶縁層５２に達するホールＢＨが形成されている。ホールＢＨ内にはコンタクトプラグＣＢＬが形成される。ホールＢＨの内部は、導電層３７により埋め込まれている。導電層３７には、導電材料が用いられる。導電材料は、例えば、金属材料であってもよく、不純物を添加された半導体材料であってもよい。
ＳＧＤ領域において、絶縁層５５と半導体層３１との間には、絶縁層５５の側面に接触する導電層３９及び導電層３９と半導体層３１との間に設けられた絶縁層３８が形成されている。導電層３９には、導電材料が用いられる。導電材料は、例えば、金属材料であってもよく、不純物を添加されたＳｉ等の半導体であってもよい。以下では、導電層３９にリン（Ｐ）を添加されたポリシリコンが用いられる場合について説明する。絶縁層３８には、例えば、ＳｉＯ２が用いられる。
１．１．５．３ 階段コンタクト領域の断面構成
次に、選択ゲート線ＳＧＤに対応する階段コンタクト領域の断面構成について、図１４を用いて説明する。図１４は、図１０におけるＣ１−Ｃ２線に沿った断面図を示している。
図１４に示すように、絶縁層５１の上面近傍には、Ｘ方向に延伸する複数の導電層６０が形成されている。導電層６０は、グローバル選択ゲート線ＧＳＧＤとして機能する。導電層６０には、例えば、金属材料、または不純物を添加された半導体等が用いられる。
絶縁層５２上には、例えば、９層の絶縁層５３と９層の導電層３９とが交互に積層される。導電層３９は、半導体層３１と同じ層に形成される。最上層の導電層３９上には絶縁層５４が形成されている。
絶縁層５４を貫通し、底面が積層されている導電層３９のいずれかに達する複数のホールＨＬ１が、形成されている。各導電層３９上には少なくとも1つ以上のホールＨＬ１が形成される。よって、ホールＨＬ１の個数は、導電層３９の層数以上である。図１４の例は、底面が上層から３層目の導電層３９に達するホールＨＬ１と、底面が上層から４層目の導電層３９に達するホールＨＬ１と、底面が上層から５層目の導電層３９に達するホールＨＬ１を示している。
ホールＨＬ１の側面及び底面の一部には、絶縁層４３が形成されている。絶縁層４３には、例えば、ＳｉＮが用いられる。また、ホールＨＬ１内において、側面が絶縁層４３に接触する絶縁層４２が形成されている。絶縁層４２には、例えば、ＳｉＯ２が用いられる。
ホールＨＬ１内を貫通し、底面が導電層６０に達するホールＨＬ２が形成されている。ホールＨＬ２の側面の一部には、絶縁層４１が形成されており、ホールＨＬ２の内部は導電層４０により埋め込まれている。絶縁層４１には、例えばＳｉＯ２が用いられる。導電層４０には、導電材料が用いられる。導電材料は、例えば、金属材料であってもよい。以下では、導電層４０に、Ｗ及びＴｉＮが用いられる場合について説明する。
ホールＨＬ１の底面近傍において、絶縁層４３の一部と同じ層における絶縁層４１とが除去されており、導電層４０において側面に突出した接続部５７が形成されている。接続部５７の底面は、導電層３９に接続されている。すなわち、導電層４０（コンタクトプラグＣＳＧＤ）の底面は、導電層６０（グローバル選択ゲート線ＧＳＧＤ）に電気的に接続され、突出した接続部５７を介して、いずれかの層の導電層３９（選択ゲート線ＳＧＤ）に電気的に接続されている。
例えば、接続部５７の上面の高さ位置は、上方に設けられた導電層３９の底面よりも低い。
１．２ メモリセルアレイの製造方法
次に、メモリセルアレイ１８の製造方法について、図１５〜図３０を用いて説明する。図１５〜図３０は、製造工程における最上層の半導体層３１の上面（半導体層上面）と、Ａ１−Ａ２線に沿った断面（Ａ１−Ａ２断面）、Ｂ１−Ｂ２線に沿った断面（Ｂ１−Ｂ２断面）、Ｃ１−Ｃ２線に沿った断面（Ｃ１−Ｃ２断面）、及びＤ１−Ｄ２線に沿った断面（Ｄ１−Ｄ２断面）のいずれかと、をそれぞれ示している。なお、図１５〜図３０の例では、説明を簡略化するため、ＳＧＳ領域及び選択ゲート線ＳＧＳに対応する階段コンタクト領域の製造方法については省略しているが、ＳＧＤ領域及び選択ゲート線ＳＧＤに対応する階段領域と同様であり、例えば、同時に形成される。
図１５に示すように、まず、半導体基板５０上に絶縁層５１及び５２を順次積層し、絶縁層５２上に、例えば、９層の絶縁層５３及び９層の半導体層３１を交互に積層する。そして、最上層の半導体層３１上に、絶縁層５４を形成する。
次に、階段コンタクト領域において、ドライエッチングにより、絶縁層５１、９層の半導体層３１、及び９層の絶縁層５３を貫通し、底面が絶縁層５２に達するダミーピラーＨＲのホールを形成する。
次に、ウエットエッチングにより、開口したダミーピラーＨＲのホールの側面から半導体層３１の一部をエッチングし、リセス領域ＲＳ１を形成する。例えば、ＸＹ平面におけるリセス領域ＲＳ１の幅は、Ｙ方向において、隣接する２つのダミーピラーＨＲの距離の１／２よりも広くする。すなわち、Ｙ方向において、隣接する２つのホールのリセス領域ＲＳ１が接触するようにする。
次に、リセス領域ＲＳ１を絶縁層７０により埋め込む。より具体的には、絶縁層７０を形成してリセス領域ＲＳ１を埋め込んだ後、ダミーピラーＨＲのホールの側面及び底面、並びに絶縁層５４上の絶縁層７０をエッチバック（ドライエッチング）により除去し、リセス領域ＲＳ１に、絶縁層７０を形成する。絶縁層７０には、Ｓｉ及びＳｉＯ２に対してエッチング選択比が得られる材料、例えば、ＳｉＮが用いられる。
次に、ダミーピラーＨＲのホールを絶縁層４４により埋め込む。絶縁層４４には、例えば、ＳｉＯ２が用いられる。
図１６に示すように、ドライエッチングにより、絶縁層５１、９層の半導体層３１、及び９層の絶縁層５３を貫通し、底面が絶縁層５２に達するメモリトレンチＭＴを形成する。
図１７に示すように、ウエットエッチングにより、開口したメモリトレンチＭＴの側面から半導体層３１の一部をエッチングし、リセス領域ＲＳ２を形成する。
次に、リセス領域ＲＳ２を絶縁層３２により埋め込む。より具体的には、絶縁層３２を形成してリセス領域ＲＳ２を埋め込む。次に、メモリトレンチＭＴの側面及び底面、並びに絶縁層５４上の絶縁層３２をエッチバックにより除去し、リセス領域ＲＳ２に、絶縁層３２を形成する。
次に、メモリトレンチＭＴ内を絶縁層５５により埋め込む。
図１８に示すように、ドライエッチングにより、絶縁層５５の一部を除去して、ホールＡＨを形成する。
図１９に示すように、ホールＡＨの周辺に絶縁層３６及び電荷蓄積層３５を形成する。
より具体的には、まず、ウエットエッチングにより、ホールＡＨ周辺の絶縁層３２を除去する。
次に、絶縁層３２を除去して露出させた半導体層３１の一部をエッチングする。
次に、酸化処理により、ホールＡＨから露出している半導体層３１の側面を酸化し、絶縁層３６を形成する。次に、電荷蓄積層３５を形成し、絶縁層３２の一部及び半導体層３１の一部を除去して形成されたリセス領域ＲＳ３を埋め込む。
より具体的には、電荷蓄積層３５を形成して、リセス領域ＲＳ３を埋め込む。
次に、ホールＡＨの側面及び底面、並びに絶縁層５４上の電荷蓄積層３５をエッチバックにより除去し、リセス領域ＲＳ３に、電荷蓄積層３５を形成する。
図２０に示すように、ホールＡＨの底面及び側面に絶縁層３４を形成した後、ホールＡＨ内部を導電層３３により埋め込む。
より具体的には、例えば、絶縁層３４を形成した後、ＣＶＤによりＴｉＮ及びＷを順次形成する。次に、絶縁層５４上のＴｉＮ及びＷを、例えば、ＣＭＰ（chemical mechanical polishing）により除去する。
図２１に示すように、ＳＧＤ領域（及び図示せぬＳＧＳ領域）において、メモリトレンチＭＴ内の絶縁層５４を除去し、ホールＡＨ２を形成する。このとき、ホールＡＨ２のＸ方向における一端は、絶縁層７０の端部に達する。
図２２に示すように、ＳＧＤ領域（ホールＡＨ２領域）において、例えば、ウエットエッチングにより絶縁層３２を除去し、リセス領域ＲＳ４を形成する。
次に、ホールＡＨ２の側面に露出した絶縁層７０の一部を、例えば、ウエットエッチングにより除去する。エッチング後、ＳＧＤ領域の半導体層３１と、絶縁層４４（ダミーピラーＨＲ）との間に絶縁層７０が残存せず、且つ残存する絶縁層７０が絶縁層４４に接触するように、絶縁層７０のエッチング量を調整する。残存する絶縁層７０が絶縁層４４に接触していることにより、絶縁層７０をエッチングしてＺ方向に積層された複数の絶縁層５３の層間に空隙ＡＧが形成されても、パターンが倒壊するのを抑制できる。
図２３に示すように、ＳＧＤ領域において、リセス領域ＲＳ４に露出している半導体層３１の側面を酸化して、絶縁層３８を形成する。
次に、ウエットエッチングにより、残存する絶縁層７０を除去する。
図２４に示すように、導電層３９を形成する。
より具体的には、ダミーピラーＨＲ周辺の空隙ＡＧ及びリセス領域ＲＳ４を埋め込むように、例えば、不純物（例えば、Ｐ）を添加されたアモルファスシリコンを形成する。
次に、メモリトレンチＭＴの側面（絶縁層５３の側面）及び底面、並びに絶縁層５４上のアモルファスシリコンを除去する。
次に、熱処理によりアモルファスシリコンを結晶化する。このとき、アモルファスシリコンに添加されている不純物が階段コンタクト領域の半導体層３１に拡散する。これにより、導電層３９が形成される。
図２５に示すように、ＳＧＤ領域のメモリトレンチＭＴ（ホールＡＨ２）を絶縁層５５により埋め込む。
図２６に示すように、コンタクトプラグＣＢＬを形成する。
より具体的には、ＳＧＤ領域において、絶縁層５４、９層の半導体層３１、及び９層の絶縁層５３を貫通して、底面が絶縁層５２に達するホールＢＨを形成し、内部を導電層３７により埋め込む。
図２７に示すように、階段コンタクト領域では、導電層６０（グローバル選択ゲート線ＧＳＧＤ）の上方において、絶縁層５４を貫通し、底面がＺ方向に積層された９層の導電層３９のいずれかに達する複数のホールＨＬ１を形成する。図２７の例は、上層から５層目の導電層３９に達するホールＨＬ１と、上層から６層目の導電層３９に達するホールＨＬ１と、上層から７層目の導電層３９に達するホールＨＬ１を示している。
次に、ホールＨＬ１の側面及び底面に絶縁層４３を形成した後、ホールＨＬ１内部を絶縁層４２により埋め込む。
図２８に示すように、ホールＨＬ１を貫通し、底面が導電層６０に達するホールＨＬ２を形成する。
次に、ホールＨＬ２内において、絶縁層４３がＸＹ平面において突出するように、ホールＨＬ１の側面に露出している絶縁層４２及び５３、並びに導電層３９の一部をエッチングする。
図２９に示すように、絶縁層４１を形成した後、ホールＨＬ２の底部、及びホールＨＬ２内に突出した絶縁層４３上に形成された絶縁層４１を除去する。
次に、ホールＨＬ２内に露出した絶縁層４３の一部をエッチングして、導電層３９の上面が露出したリセス領域ＲＳ５（接続部５７）を形成する。
図３０に示すように、リセス領域ＲＳ５を含めたホールＨＬ２内を、導電層４０により埋め込む。これにより、底面が導電層６０に接続され、導電層３９のいずれかに接続部５７を介して接続された導電層４０（コンタクトプラグＣＳＧＤ）が形成される。
１．３ 読み出し動作における各配線の電圧
次に、読み出し動作における各配線の電圧について、図３１及び図３２を用いて説明する。図３１の例は、Ｚ方向に積層され、１つのコンタクトプラグＣＢＬに共通に接続された複数のメモリグループＭＧの回路図であり、最下層の選択ゲート線ＳＧＤｋに対応するメモリグループＭＧ内のメモリセルトランジスタＭＣａ１が、読み出し対象として選択される場合を示している。図３２の例は、選択ゲート線ＳＧＤｋ及びこれに対応する半導体層３１の上面及びワード線ＷＬの上面を示す模式図である。図３２の例では、説明を簡略化するために、１つの半導体層３１が１つのコンタクトプラグＣＳＬに対応する場合について説明する。
図３１に示すように、ロウデコーダ１９は、選択されたメモリグループＭＧに対応する選択ゲート線ＳＧＤｋ及びＳＧＳｋに、例えば、電圧Ｖｄｄを印加し、非選択のメモリグループＭＧに対応する他の選択ゲート線ＳＧＤ１〜ＳＧＤ（ｋ−１）及びＳＧＳ１〜ＳＧＳ（ｋ−１）に、例えば、電圧Ｖｓｓを印加する。これにより、選択されたメモリグループＭＧに対応する選択トランジスタＳＴ１及びＳＴ２はオン状態とされ、非選択のメモリグループＭＧに対応する選択トランジスタＳＴ１及びＳＴ２はオフ状態とされる。
ロウデコーダ１９は、選択されたメモリセルトランジスタＭＣａ１に対応する選択ワード線ＷＬａ１に、読み出し電圧Ｖｓｅｎｓｅを印加する。電圧Ｖｓｅｎｓｅは、読み出し対象データの閾値電圧レベルに応じた電圧である。例えば、メモリセルトランジスタＭＣａ１の閾値電圧が、電圧Ｖｓｅｎｓｅよりも低い場合、メモリセルトランジスタＭＣａ１はオン状態とされ、電圧Ｖｓｅｎｓｅよりも高い場合、メモリセルトランジスタＭＣａ１はオフ状態とされる。
ロウデコーダ１９は、選択されたメモリセルトランジスタＭＣａ１を含むメモリストリングＭＳａにおいて、非選択のメモリセルトランジスタＭＣａ０、ＭＣａ２、及びＭＣａ３にそれぞれ対応するワード線ＷＬａ０、ＷＬａ１、及びＷＬａ３に電圧Ｖｒｅａｄを印加する。電圧Ｖｒｅａｄは、メモリセルトランジスタＭＣの閾値電圧によらず、メモリセルトランジスタＭＣをオン状態にする電圧である。
また、ロウデコーダ１９は、メモリセルトランジスタＭＣａ１を含まないメモリストリングＭＳｂにおいて、非選択のメモリセルトランジスタＭＣｂ０〜ＭＣｂ３にそれぞれ対応するワード線ＷＬｂ０〜ＷＬｂ３に電圧Ｖｃｏｕｎｔｅｒを印加する。電圧Ｖｃｏｕｎｔｅｒは、メモリセルトランジスタＭＣの閾値電圧によらず、メモリセルトランジスタＭＣをカットオフ状態にする電圧である。例えば、電圧Ｖｃｏｕｎｔｅｒは、負電圧であってもよい。
この状態において、センスアンプ２０は、読み出し対象となるビット線ＢＬに電圧Ｖｂｌを印加する。また、ソース線ＳＬには、電圧Ｖｓｓが印加される。電圧Ｖｂｌは、電圧Ｖｓｓよりも高い電圧である。
図３２に示すように、読み出し動作の場合、選択ワード線ＷＬａ１に接続された複数のワード線ピラーＷＬＰに対応し、且つ選択された選択ゲート線ＳＧＤｋに対応する複数のメモリセルトランジスタＭＣａ１のデータが一括して読み出される。
選択ゲート線ＳＧＤｋに対応する半導体層３１においては、例えば、斜線で示す領域が導通領域、すなわちチャネルが形成される領域として機能する。
より具体的には、ＳＧＤ領域及びＳＧＳ領域において、半導体層３１は、絶縁層３８を介して電圧Ｖｄｄを印加された選択ゲート線ＳＧＤｋ及びＳＧＳｋに接している面の近傍に導通領域が形成され、コンタクトプラグＣＢＬ及びＣＳＬに電気的に接続される。
メモリセル領域において、半導体層３１は、電圧Ｖｒｅａｄを印加された非選択ワード線ＷＬに対応する非選択メモリセルトランジスタＭＣの近傍において、導通領域、すなわちチャネルが形成される。電圧Ｖｃｏｕｎｔｅｒを印加された非選択ワード線ＷＬに対応する非選択メモリセルトランジスタＭＣの近傍においては、導通領域が形成されていない。
また、電圧Ｖｓｅｎｓｅを印加された選択ワード線ＷＬに対応する選択メモリセルトランジスタＭＣの近傍では、選択メモリセルトランジスタＭＣａ１がオン状態の場合、導通領域が形成される。他方で、選択メモリセルトランジスタＭＣａ１がオフ状態の場合、導通領域は形成されない。
従って、選択メモリセルトランジスタＭＣａ１がオン状態の場合、半導体層３１の導通領域により、コンタクトプラグＣＢＬとコンタクトプラグＣＳＬとは、電気的に接続される。選択メモリセルトランジスタＭＣａ１がオフ状態の場合、コンタクトプラグＣＢＬとコンタクトプラグＣＳＬとは、電気的に接続されない。
１．４ 書き込み動作における各配線の電圧
次に、読み出し動作における各配線の電圧について、図３３及び図３４を用いて説明する。図３３の例は、Ｚ方向に積層され、１つのコンタクトプラグＣＢＬに共通に接続された複数のメモリグループＭＧの回路図であり、最下層の選択ゲート線ＳＧＤｋに対応するメモリグループＭＧ内のメモリセルトランジスタＭＣａ１が、書き込み対象として選択される場合を示している。図３４の例は、選択ゲート線ＳＧＤｋ及びこれに対応する半導体層３１の上面及びワード線ＷＬの上面を示す模式図である。図３４の例では、説明を簡略化するために、１つの半導体層３１が１つのコンタクトプラグＣＳＬに対応する場合について説明する。
図３３に示すように、ロウデコーダ１９は、選択されたメモリグループＭＧに対応する選択ゲート線ＳＧＤｋに、例えば、電圧Ｖｄｄを印加する。
また、ロウデコーダ１９は、選択されたメモリグループＭＧに対応する選択ゲート線ＳＧＳｋ、並びに非選択のメモリグループＭＧに対応する他の選択ゲート線ＳＧＤ１〜ＳＧＤ（ｋ−１）及びＳＧＳ１〜ＳＧＳ（ｋ−１）に、電圧Ｖｓｓを印加する。これにより、選択されたメモリグループＭＧに対応する選択トランジスタＳＴ２、並びに非選択のメモリグループＭＧに対応する選択トランジスタＳＴ１及びＳＴ２は、オフ状態とされる。
ロウデコーダ１９は、選択されたメモリセルトランジスタＭＣａ１に対応する選択ワード線ＷＬａ１に、書き込み電圧Ｖｐｒｏｇを印加し、非選択ワード線ＷＬａ０、ＷＬａ１、及びＷＬａ３、並びにＷＬｂ０〜ＷＬｂ３に電圧Ｖｐａｓｓを印加する。電圧Ｖｐｒｏｇは、電子を電荷蓄積層３５に注入するための高電圧である。電圧Ｖｐａｓｓは、メモリセルトランジスタＭＣの閾値電圧によらず、メモリセルトランジスタＭＣをオン状態にする電圧である。電圧Ｖｐｒｏｇと電圧Ｖｐａｓｓとは、Ｖｐｒｏｇ＞Ｖｐａｓｓの関係にある。
この状態において、センスアンプ２０は、書き込み対象となるビット線ＢＬに、例えば、電圧Ｖｓｓを印加し、非書き込み対象となるビット線ＢＬに、例えば、電圧Ｖｄｄを印加する。これにより、選択ゲート線ＳＧＤｋに対応する選択トランジスタＳＴ１において、電圧Ｖｄｄが印加されたコンタクトプラグＣＢＬに対応する選択トランジスタＳＴ１は、オフ状態とされ、電圧Ｖｓｓが印加されたコンタクトプラグＣＢＬに対応する選択トランジスタＳＴ１は、オン状態とされる。
また、ソース線ＳＬには、例えば、電圧Ｖｄｄが印加される。
図３４に示すように、書き込み動作の場合、選択ワード線ＷＬａ１及び選択ゲート線ＳＧＤ０に対応し、且つコンタクトプラグＣＢＬに電圧Ｖｓｓを印加されたメモリセルトランジスタＭＣａ１において、書き込み動作が実行される。
より具体的には、ＳＧＤ領域及びメモリセル領域において、電圧Ｖｓｓを印加されたコンタクトプラグＣＢＬに対応する半導体層３１には、導通領域が形成され、書き込み対象のメモリセルトランジスタＭＣａ１とコンタクトプラグＣＢＬとが電気的に接続される。他方で、電圧Ｖｄｄを印加されたコンタクトプラグＣＢＬに対応する半導体層３１には、導通領域が形成されない。従って、書き込み対象ではないメモリセルトランジスタＭＣａ１は、フローティング状態とされる。
この状態において、選択ワード線ＷＬａ１に、書き込み電圧Ｖｐｒｏｇが印加されると、書き込み対象のメモリセルトランジスタＭＣａ１では、ワード線ＷＬとチャネルとの電位差により、電荷蓄積層３５に電荷が注入される。他方で、非書き込み対象のメモリセルトランジスタＭＣａ１では、電圧Ｖｐｒｏｇによるカップリングによりチャネルの電位が上昇するため、電荷蓄積層３５に電荷がほとんど注入されない。
１．５ 消去動作における各配線の電圧
次に、消去動作における各配線の電圧について、図３５及び図３６を用いて説明する。図３５の例は、Ｚ方向に積層され、１つのコンタクトプラグＣＢＬに共通に接続された複数のメモリグループＭＧの回路図である。図３６の例は、選択ゲート線ＳＧＤｋ及びこれに対応する半導体層３１の上面及びワード線ＷＬの上面を示す模式図である。図３６の例では、説明を簡略化するために、１つの半導体層３１が１つのコンタクトプラグＣＳＬに対応する場合について説明する。
消去動作では、例えば、１つのブロックＢＬＫに含まれるメモリセルトランジスタＭＣが、消去対象として選択される。従って、図３５の例では、Ｚ方向に積層され、１つのコンタクトプラグＣＢＬに共通に接続された各メモリグループＭＧに含まれるメモリセルトランジスタＭＣａ０〜ＭＣａ３及びＭＣｂ０〜ＭＣｂ３が消去対象として選択される。
図３５に示すように、ロウデコーダ１９は、選択ブロックＢＬＫに対応する選択ゲート線ＳＧＤ及びＳＧＳに、電圧Ｖｅｒａを印加する。電圧Ｖｅｒａは、例えば、半導体層３１において、ＧＩＤＬ（gate induced drain leakage）電流を発生させるための高電圧である。
ロウデコーダ１９は、選択ブロックＢＬＫに対応するワード線ＷＬに、例えば、電圧Ｖｓｓを印加する。
センスアンプ２０は、選択ブロックＢＬＫに対応するビット線ＢＬに電圧Ｖｅｒａを印加する。また、ソース線ＳＬには、電圧Ｖｅｒａが印加される。
図３６に示すように、消去動作の場合、半導体層３１は、ＳＧＤ領域、ＳＧＳ領域、及びメモリセル領域に導通領域が形成され、各メモリセルトランジスタＭＣのデータが消去される。
１．６ 本実施形態に係る効果
本実施形態に係る構成であれば、信頼性を向上できる半導体記憶装置を提供できる。本効果につき、詳述する。
本実施形態に係る構成は、複数のメモリセルトランジスタＭＣが直列に接続されたメモリストリングＭＳが、半導体基板に平行なＸＹ平面に沿って形成され、ワード線ＷＬに接続されるコンタクトプラグＣＷＬがＺ方向に延伸するセル構造を有する。
このため、Ｚ方向に積層されるメモリセルトランジスタＭＣの個数に関わらず、１つのメモリグループＭＧに対応する半導体層３１の長さ、すなわち、メモリストリングＭＳのチャネル長を任意に設定できる。このため、メモリストリングＭＳにおけるチャネル抵抗の増大を抑制し、セル電流の低下を抑制できる。よって、誤読み出しを抑制し、半導体記憶装置の信頼性を向上できる。
更に、本実施形態に係る構成では、Ｚ方向に積層された複数の選択ゲート線ＳＧＤ（またはＳＧＳ）を貫通し、複数の選択ゲート線ＳＧＤのいずれか１つと電気的に接続されたコンタクトプラグＣＳＧＤ（またはＣＳＧＳ）を形成できる。
例えば、（選択ゲート線ＳＧＤの積層数）×（Ｙ方向に並ぶビット線ＢＬの本数）の数だけ各々に階段状の引き出し部を形成し、それぞれの引き出し部の上にコンタクトプラグをした場合、選択ゲート線ＳＧＤ（半導体層３１）の積層数を増やすと階段コンタクト領域面積が広くなる。このため、チップ面積に制限があると、選択ゲート線ＳＧＤ（半導体層３１）の積層数が制限される。これに対し、本実施形態に係る構成では、Ｚ方向への積層数によらず、階段コンタクト領域の面積を一定に保つことができるため、積層数を増加させることができる。よって、チップ当りのビット数増加ができ、ビットコスト低減ができる。
更に、本実施形態に係る構成では、Ｙ方向に沿って配置された複数の半導体層３１にそれぞれ接続される複数のコンタクトプラグＣＢＬを、複数列に千鳥配列できる。よって、Ｙ方向における半導体層３１の間隔を、千鳥配列しない場合よりも緻密にできる。よって、半導体記憶装置のチップ面積増加を抑制できる。
更に、本実施形態に係る構成では、１つの半導体層３１において、Ｘ方向に延伸する２つの側面にそれぞれメモリストリングＭＳ（メモリセルトランジスタＭＣ）を設けられる。よって、メモリセル領域におけるセル密度を向上できる。
更に、本実施形態に係る構成であれば、メモリセル領域に設けられる複数のワード線ピラーＷＬＰを千鳥配列できる。これにより、半導体層３１の対向する側面に設けられた２つのメモリセルトランジスタＭＣの距離を、例えば、Ｙ方向に沿って複数のワード線ピラーＷＬＰが配置された場合よりも、広くできる。よって、対向するメモリストリングＭＳからのカップリング等による干渉を抑制し、誤読み出しを抑制できる。
第２実施形態
次に、第２実施形態について説明する。第２実施形態では、複数のメモリセルアレイが積層されている場合について、２つの例を説明する。以下、第１実施形態と異なる点を中心に説明する。
２．１ 第１例
まず、第１例のメモリセルアレイ１８の断面構造について、図３７を用いて説明する。なお、図３７の例では、説明を簡略化するために、半導体基板５０上には、センスアンプ２０に用いられる１つのトランジスタが示されている。また、図３７の例では、絶縁層の一部が省略されている。
図３７に示すように、半導体基板５０上には、例えば、センスアンプ２０に用いられるトランジスタが形成され、半導体基板５０の上方に、メモリセルアレイ１８の第１階層及び第２階層が積層して設けられている。第１階層及び第２階層の各々は、第１実施形態で説明したメモリセルアレイ１８の構成にそれぞれ対応する。
より具体的には、Ｓ／Ａ領域において、半導体基板５０上には、例えば、センスアンプ２０に用いられるトランジスタが形成されている。例えば、トランジスタのソース及びドレイン上には、コンタクトプラグＣ０〜Ｃ２を介して、三層の配線層Ｄ０〜Ｄ２が接続されている。トランジスタのゲート電極には、コンタクトプラグＣ０及びＣ１を介して、配線層Ｄ０及びＤ１が接続されている。
トランジスタのソースまたはドレインの一方に対応する配線層Ｄ２上にはコンタクトプラグＣＹが形成され、コンタクトプラグＣＹ上には、配線層ＤＹが形成されている。
配線層ＤＹの同層には、グローバル選択ゲート線ＧＳＧＤ及びＧＳＧＳが形成されている。
グローバル選択ゲート線ＧＳＧＤ及びＧＳＧＳ上には、絶縁層５２が形成され、更にその上には、第１階層が形成されている。
第１階層において、コンタクトプラグＣＷＬ＿１上には、第１階層に対応するワード線ＷＬ＿１が形成されている。コンタクトプラグＣＢＬ＿１上には、コンタクトプラグＣＨ＿１が形成され、コンタクトプラグＣＳＬ＿１上には、ソース線ＳＬ＿１が形成されている。コンタクトプラグＣＳＧＤは、第１階層の選択ゲート線ＳＧＤのいずれか１つと第２階層の選択ゲート線ＳＧＤのいずれか１つとに接続され、底面がグローバル選択ゲート線ＧＳＧＤに接続されている。同様に、コンタクトプラグＣＳＧＳは、第１階層の選択ゲート線ＳＧＳのいずれか１つと第２階層の選択ゲート線ＳＧＳのいずれか１つとに接続され、底面がグローバル選択ゲート線ＧＳＧＳに接続されている。
第１階層のワード線ＷＬの上方に第２階層に対応する絶縁層５２が形成され、更にその上には、第２階層が形成されている。
第２階層において、コンタクトプラグＣＷＬ＿２上には、第２階層に対応するワード線ＷＬ＿２が形成されている。
第２階層のコンタクトプラグＣＢＬ＿２は、絶縁層５２を貫通し、第１階層のコンタクトプラグＣＨ＿１上に形成されている。第２階層のコンタクトプラグＣＢＬ＿２上には、第２階層に対応するコンタクトプラグＣＨ＿２が形成されている、コンタクトプラグＣＨ＿２上には、コンタクトプラグＶＹが形成されている。コンタクトプラグＶＹ上には、Ｘ方向に延伸するビット線ＢＬが形成されている。すなわち、１つのビット線ＢＬにコンタクトプラグＣＢＬ＿１及びＣＢＬ＿２が接続されている。
第２階層のコンタクトプラグＣＳＬ＿２は、絶縁層５２を貫通し、第１階層のソース線ＳＬ＿１上に形成されている。第２階層のコンタクトプラグＣＳＬ＿２上には、ソース線ＳＬ＿２が形成されている。すなわち、第１階層のソース線ＳＬ＿１と第２階層のソース線ＳＬ＿２とは、共通に接続されている。
Ｓ／Ａ領域において、メモリセルアレイの第１階層及び第２階層を貫通し、底面が配線層ＤＹに達するコンタクトプラグＣ４が形成されている。コンタクトプラグＣ４の側面には、絶縁層が形成されており、半導体層３１と電気的に非接続状態にある。コンタクトプラグＣ４上には、コンタクトプラグＶＹ及びＶ１を介して、配線層Ｍ０及びＭ１が接続されている。
２．２ 第２例
次に、第２例のメモリセルアレイ１８について説明する。
２．２．１ メモリセルアレイの構造
まず、第２例のメモリセルアレイ１８の断面構造について、図３８を用いて説明する。なお、図３８は、の例では、説明を簡略化するために、半導体基板５０上には、センスアンプ２０に用いられる１つのトランジスタが示されている。また、図３８の例では、絶縁層の一部が省略されている。以下、第１例と異なる点を中心に説明する。
図３８に示すように、第２例は、１つの階層において、ワード線ＷＬがコンタクトプラグＣＷＬの上面または下面のいずれかに接するように、Ｘ方向において、半導体層３１の上方と下方とに交互に配置されている。
より具体的には、第１階層において、ワード線ＷＬ＿１ａは、絶縁層５２上に形成され、その上面は、コンタクトプラグＣＷＬ＿１の底面に接続される。他方で、ワード線ＷＬ＿１ｂは、コンタクトプラグＣＷＬ＿１上に形成される。
第２階層におけるワード線ＷＬ＿２ａ及びＷＬ＿２ｂの配置も、ワード線ＷＬ＿１ａ及びＷＬ＿１ｂの配置と、それぞれ同様である。
その他の構成は、第１例の図３７と同様である。
２．２．２ 読み出し動作における各配線の電圧
次に、読み出し動作における各配線の電圧について、図３９を用いて説明する。図３９の例は、読み出し動作において、第１階層におけるワード線ＷＬ＿１ｂの１つが選択される場合を示している。なお、図３９の例では、説明を簡略化するため、ビット線ＢＬ、ソース線ＳＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳに印加される電圧は省略されているが、第１実施形態の図３１及び図３２と同様である。
図３９に示すように、ロウデコーダ１９は、第１階層において、非選択ワード線ＷＬ＿１ａに電圧Ｖｃｏｕｎｔｅｒを印加し、選択ワード線ＷＬ＿１ｂに電圧Ｖｓｅｎｓｅを印加し、非選択ワード線ＷＬ＿１ｂに電圧Ｖｒｅａｄを印加する。
ワード線ＷＬ＿１ａとＷＬ＿１ｂとが、半導体層３１の下方と上方とに交互に配置されている場合、読み出し動作において、電圧Ｖｒｅａｄ（正電圧）が印加されるワード線ＷＬと電圧Ｖｃｏｕｎｔｅｒ（例えば、負電圧）が印加されるワード線ＷＬとが、半導体層３１に対して上下に分かれて配置される。
２．３ 本実施形態に係る構成
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、Ｚ方向に積層されるメモリセルトランジスタＭＣの個数に関わらず、１つの階層に対応するコンタクトプラグＣＷＬの高さを任意に設定でき、ワード線ＷＬの抵抗増加を抑制できる。
更に、本実施形態の第２例に係る構成であれば、Ｘ方向において、複数のワード線ＷＬを半導体層３１の上方と下方とに交互に配置できる。このため、Ｘ方向において、１つの層におけるワード線ＷＬの配線間隔を、コンタクトプラグＣＷＬの間隔よりも広くできる。また、例えば、読み出し動作において、電圧Ｖｒｅａｄ（正電圧）が印加されるワード線ＷＬと、電圧Ｖｃｏｕｎｔｅｒ（例えば、負電圧）が印加されるワード線ＷＬとが、半導体層３１に対して上下に分かれて配置される。よって、１つの層におけるワード線ＷＬの配線間容量を低減できる。
３．第３実施形態
次に、第３実施形態について、説明する。第３実施形態では、グローバル選択ゲート線ＧＳＧＤ（及びＧＳＧＳ）が、１つの選択ゲート線ＳＧＤ（及びＳＧＳ）に接続される複数のコンタクトプラグＣＳＧＤ（及びＣＳＧＳ）に接続される場合について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
３．１ グローバル選択ゲート線のレイアウト
グローバル選択ゲート線ＧＳＧＤ及びＧＳＧＳのレイアウトについて、図４０を用いて説明する。図４０は、メモリセルアレイ１８におけるグローバル選択ゲート線ＧＳＧＤ及びＧＳＧＳの配置を示す模式図である。例えば、グローバル選択ゲート線ＧＳＧＤ及びＧＳＧＳは、メモリセルアレイ１８の最下層に設けられる。なお、図４０の例では、１つのグローバル選択ゲート線ＧＳＧＤ（及びＧＳＧＳ）が２つのコンタクトプラグＣＳＧＤ（及びＣＳＧＳ）に接続される場合を示している。または、図４０の例では、絶縁層の一部が省略されている。
図４０に示すように、グローバル選択ゲート線ＧＳＧＤは、Ｘ方向に延伸し、２つのコンタクトプラグＣＳＧＤにそれぞれ接続される２つの第１部分ＧＳＧＤ＿１ａ及びＧＳＧＤ＿１ｂと、Ｙ方向に延伸し、第１部分ＧＳＧＤ＿１ａの一端とＧＳＧＤ＿１ｂの一端とを接続する第２部分ＧＳＧＤ＿２ｂと、Ｙ方向に延伸し、第１部分ＧＳＧＤ＿１ａの他端に接続された第２部分ＧＳＧＤ＿２ａと、Ｙ方向に延伸し、第１部分ＧＳＧＤ＿１ｂの他端に接続された第２部分ＧＳＧＤ＿２ｃと、を含む。
すなわち、グローバル選択ゲート線ＧＳＧＤは、ＸＹ平面において、折れ曲がりを繰り返しながら、２つのコンタクトプラグＣＳＧＤに接続される。換言すれば、グローバル選択ゲート線ＧＳＧＤは、２つのクランク形状を有している。
グローバル選択ゲート線ＧＳＧＳも同様である。
なお、１つのグローバル選択ゲート線ＧＳＧＤ（及びＧＳＧＳ）に接続されるコンタクトプラグＣＳＧＤ（及びＣＳＧＳ）の個数は３つ以上であってもよい。
３．２ 本実施形態に係る効果
本実施形態に係る構成を、第１及び第２実施形態に適用できる。
更に、本実施形態に係る構成であれば、１つの選択ゲート線ＳＧＤ（またはＳＧＳ）に接続されるコンタクトプラグＣＳＧＤ（またはＣＳＧＳ）を複数個設けることができる。これにより、１つの選択ゲート線ＳＧＤ（またはＳＧＳ）に接続された複数の半導体層３１において、コンタクトプラグＣＳＧＤ（またはＣＳＧＳ）から、半導体層３１までの距離、すなわち配線抵抗のばらつきを低減できる。
更に、本実施形態に係る構成では、グローバル選択ゲート線ＧＳＧＤ（またはＧＳＧＳ）と選択ゲート線ＳＧＤ（またはＳＧＳ）とが、複数のコンタクトプラグＣＳＧＤ（またはＣＳＧＳ）を介して並列に接続されている。このため、選択ゲート線ＳＧＤ（またはＳＧＳ）の実効的な配線抵抗を低減できる。
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、Ｚ方向に積層された２ｎ（ｎは任意の整数）層の導電層３９のそれぞれに対応する複数のホールＨＬ１を、（ｎ０．５＋１）回の加工（リソグラフィ＋エッチング）により形成する場合について説明する。なお、以下では、選択ゲート線ＳＧＤにホールＨＬ１を形成する場合について説明するが、選択ゲート線ＳＧＳにホールＨＬ１を形成する場合も同様である。
４．１ ホールＨＬ１の形成方法
ホールＨＬ１の形成方法について、図４１を用いて説明する。図４１の例は、Ｚ方向に積層された１６層（２４層）の導電層３９＿１〜３９＿１６のそれぞれに対応する１６個のホールＨＬ１の加工条件を示すテーブル及びＳＧＤ領域の断面を示す図である。なお、図４１のテーブルにおいて、“１”はエッチングされる場合を示しており、“０”は、レジストマスクにより表面を保護されて、エッチングされない場合を示している。または、１６層の導電層３９（選択ゲート線ＳＧＤ）は、上層より３９＿１〜３９＿１６と表記する。
図４１に示すように、本実施形態では、１６層の導電層３９＿１〜３９＿１６の上面に、底面がそれぞれ達する１６個のホールＨＬ１を、５回（４０．５＋１回）の加工Ｅ０〜Ｅ４により形成している。
まず、１回目の加工Ｅ０において、導電層３９＿１〜３９＿１６に対応するホールＨＬ１に対応して、導電層３９＿１上に設けられた最上層の絶縁層５４（ハードマスクＨＭ）をエッチングする。このとき、導電層３９は、エッチングされない。すなわち、加工Ｅ０において、導電層３９を０層エッチングする。
次に、２回目の加工Ｅ１において、導電層３９＿２、３９＿４、３９＿６、３９＿８、３９＿１０、３９＿１２、３９＿１４、及び３９＿１６に対応するホールＨＬ１において、導電層３９を１層（２０層）エッチングする。より具体的には、ホールＨＬ１内において、上層から、導電層３９及び絶縁層５３が順にエッチングされる。
次に、３回目の加工Ｅ２において、導電層３９＿３、３９＿４、３９＿７、３９＿８、３９＿１１、３９＿１２、３９＿１５、及び３９＿１６に対応するホールＨＬ１において、導電層３９を２層（２１層）エッチングする。より具体的には、ホールＨＬ１内の２層分の導電層３９及び２層分の絶縁層５３がエッチングされる。
次に、４回目の加工Ｅ３において、導電層３９＿５、３９＿６、３９＿７、３９＿８、３９＿１３、３９＿１４、３９＿１５、及び３９＿１６に対応するホールＨＬ１において、導電層３９を４層（２２層）エッチングする。より具体的には、ホールＨＬ１内の４層分の導電層３９及び４層分の絶縁層５３がエッチングされる。
次に、５回目の加工Ｅ４において、導電層３９＿９、３９＿１０、３９＿１１、３９＿１２、３９＿１３、３９＿１４、３９＿１５、及び３９＿１６に対応するホールＨＬ１において、導電層３９を８層（２３層）エッチングする。より具体的には、ホールＨＬ１内の８層分の導電層３９及び８層分の絶縁層５３がエッチングされる。
なお、加工Ｅ１〜Ｅ４の順序は、任意に設定可能である。例えばＥ４→Ｅ３→Ｅ２→Ｅ１のようにエッチング量が多い工程を先に持ってくることで、より安定した加工マージンを確保することも可能である。
４．２ 本実施形態に係る効果
本実施形態に係る構成を、第１〜第３実施形態に適用できる。
更に、本実施形態に係る構成であれば、ホールＨＬ１の加工において、エッチングする導電層３９（選択ゲート線ＳＧＤ）の層数を２のべき乗で増やしていくことができる。これにより、導電層３９の層数分だけ加工を繰り返して１つずつホールＨＬ１を形成する場合よりも加工の回数を低減できる。よって、半導体記憶装置の製造工程数を低減でき、製造コストを低減できる。
５．変形例等
上記実施形態に係る半導体記憶装置は、第１方向に延伸する第１部分と、第１部分（３９）と電気的に接続され第１方向と交差する第２方向（Ｘ方向）に延伸する第２部分（３９）とを含む導電層（３９）と、第１方向及び第２方向に交差する第３方向（Ｚ方向）に延伸し、第１部分と電気的に接続する第１コンタクトプラグ（ＣＳＧＤ）と、第２方向に延伸する第１半導体層（３１）と、第２部分と第１半導体層との間及び第１部分と第１半導体層との間に設けられた第１絶縁層（３８）と、第３方向（Ｚ方向）に延伸し、第２方向について第１絶縁層が形成されている領域（ＳＧＤ領域）内で第１半導体層の第３方向を向いた面と接続する第２コンタクトプラグ（３７、ＣＢＬ）と、第３方向に延伸する第１配線（ＣＷＬ）と、第１半導体層と第１配線との間で情報を記憶するために第２方向について第２部分から離間した位置に設けられる第１メモリセルとを含む。
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
または、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…外部コントローラ、１０…入出力回路、１１…ロジック制御回路、１２…ステータスレジスタ、１３…アドレスレジスタ、１４…コマンドレジスタ、１５…シーケンサ、１６…レディ／ビジー回路、１７…電圧発生回路、１８…メモリセルアレイ、１９…ロウデコーダ、２０…センスアンプ、２１…データレジスタ、２２…カラムデコーダ、３１…半導体層、３２、３４、３６、３８、４１〜４４、４６、５１〜５５、７０…絶縁層、３３、３７、３９、４０、４５、４７、４９、６０…導電層、３５…電荷蓄積層、５０…半導体基板、５７…接続部。

Claims (20)

  1. 第１方向に延伸する第１部分と、前記第１部分と電気的に接続され前記第１方向と交差する第２方向に延伸する第２部分とを含む導電層と、
    前記第１方向及び前記第２方向に交差する第３方向に延伸し、前記第１部分と電気的に接続する第１コンタクトプラグと、
    前記第２方向に延伸する第１半導体層と、
    前記第２部分と前記第１半導体層との間及び前記第１部分と前記第１半導体層との間に設けられた第１絶縁層と、
    前記第３方向に延伸し、前記第２方向について前記第１絶縁層が形成されている領域内で前記第１半導体層の前記第３方向を向いた面と接続する第２コンタクトプラグと、
    前記第３方向に延伸する第１配線と、
    前記第１半導体層と前記第１配線との間で情報を記憶するために前記第２方向について前記第２部分から離間した位置に設けられる第１メモリセルと
    を備える、半導体記憶装置。
  2. 前記第１メモリセルは、
    前記第１配線と前記第１半導体層との間に設けられた第２絶縁層と、
    前記第１配線と前記第２絶縁層との間に設けられた電荷蓄積層と、
    前記第１配線と前記電荷蓄積層との間に設けられた第３絶縁層と
    を含む、
    請求項１に記載の半導体記憶装置。
  3. 前記第１絶縁層は、前記第２部分の前記第１方向を向いた面とこれに対向する前記第１半導体層の前記第１方向を向いた面との間、及び前記第１部分の前記第２方向を向いた面とこれに対向する前記第１半導体層との間に設けられる、
    請求項１に記載の半導体記憶装置。
  4. 前記導電層は、前記第２部分と前記第１方向に離間し前記第２方向に延伸する第３部分を更に含み、
    前記第１半導体層と前記第１方向に隣り合い、前記第２方向に延伸する第２半導体層と、
    前記第２半導体層と前記第３部分との間及び前記第２半導体層と前記第１部分との間に設けられた第４絶縁層と、
    前記第１配線と前記第２半導体層との間に情報を記憶するために前記第１方向について前記第１メモリセルから離間した位置に設けられる第２メモリセルと
    を更に備える、
    請求項１に記載の半導体記憶装置。
  5. 前記第１方向に延伸する第４部分と、前記第２方向に延伸する第５部分とを含む第２導電層と、
    前記第３方向（Ｚ方向）に延伸し、前記第４部分と電気的に接続する第３コンタクトプラグと、
    前記第５部分と前記第１半導体層との間及び前記第４部分と前記第１半導体層との間に設けられた第５絶縁層と、
    前記第３方向に延伸し、前記第２方向について前記第５絶縁層が形成されている領域内で前記第１半導体層の前記第３方向を向いた面と接続する第４コンタクトプラグと
    を更に備える、
    請求項１に記載の半導体記憶装置。
  6. 前記第１半導体層と前記第２半導体層との間に設けられ、前記第１配線と前記第２方向に隣り合い、前記第３方向に延伸する第２配線と、
    前記第２配線と前記第１半導体層の間に情報を記憶するために前記第２方向について前記第１メモリセルから離間した位置に設けられる第３メモリセルと、
    前記第２配線と前記第２半導体層の間に情報を記憶するために前記第２方向について前記第２メモリセルから離間した位置に設けられる第４メモリセルと
    を更に備える、
    有する請求項４に記載の半導体記憶装置。
  7. 前記第２方向において、前記第１配線と前記第２配線の間に配置され、前記第１方向において異なる位置に配置された第３配線と、
    前記第３配線と前記第２半導体層との間に情報を記憶するために前記第２方向について前記第１メモリセル及び前記第３メモリセルから離間した位置に設けられる第５メモリセルと
    を更に備える、
    請求項６に記載の半導体記憶装置。
  8. 前記第１配線と電気的に接続され、前記第１方向に延伸する第４配線を更に備える、
    請求項１に記載の半導体記憶装置。
  9. 前記第２コンタクトプラグと電気的に接続され、前記第２方向に延伸する第５配線を更に備える、
    請求項１に記載の半導体記憶装置。
  10. 前記第４コンタクトプラグと電気的に接続され、前記第１方向に延伸する第６配線を更に備える、
    請求項５に記載の半導体記憶装置。
  11. 半導体基板に平行な第１方向に延伸し、前記半導体基板に垂直な第２方向に離間して積層された第１及び第２半導体層と、
    前記第１及び第２方向と交差する第３方向において、前記第１及び第２半導体層とそれぞれ隣り合って配置され、前記第１方向に延伸する第３及び第４半導体層と、
    前記第１半導体層と前記第３半導体層との間、及び前記第２半導体層と前記第４半導体層との間に設けられ、前記第２方向に延伸する第１導電層と、
    前記第１半導体層と前記第１導電層との間に電圧を印加して情報を記憶する第１メモリセルと、
    前記第２半導体層と前記第１導電層との間に電圧を印加して情報を記憶する第２メモリセルと、
    前記第３半導体層と前記第１導電層との間に電圧を印加して情報を記憶する第３メモリセルと、
    前記第４半導体層と前記第１導電層との間に電圧を印加して情報を記憶する第４メモリセルと、
    第１領域において、前記第１〜第４半導体層の側面にそれぞれ接触する第１〜第４絶縁層と、
    前記第１領域において、側面が前記第１及び第３絶縁層に接触する第２導電層と、
    前記第１領域において、側面が前記第２及び第４絶縁層に接触し、前記第２導電層の上方に設けられた第３導電層と、
    を備える、半導体記憶装置。
  12. 前記第１領域は、前記第１乃至第４半導体層の一端を含み、
    前記第１絶縁層は、前記第１領域において、前記第１半導体層の前記一端の側面及び前記一端から前記第１方向に延伸する前記第１半導体層の側面の一部に接触し、
    前記第２絶縁層は、前記第１領域において、前記第２半導体層の前記一端の側面及び前記一端から前記第１方向に延伸する前記第２半導体層の側面の一部に接触し、
    前記第３絶縁層は、前記第１領域において、前記第３半導体層の前記一端の側面及び前記一端から前記第１方向に延伸する前記第３半導体層の側面の一部に接触し、
    前記第４絶縁層は、前記第１領域において、前記第４半導体層の前記一端の側面及び前記一端から前記第１方向に延伸する前記第４半導体層の側面の一部に接触し、
    前記第２導電層は、前記第３方向に延伸し、前記第１及び第２絶縁層の一部に接触する第１部分と、前記第１方向に延伸し、一端が前記第１部分に接続され、前記第１方向に延伸する前記第１または第２絶縁層の側面に接触する複数の第２部分とを含み、
    前記第３導電層は、前記第３方向に延伸し、前記第３及び第４絶縁層の一部に接触し、前記第２導電層の前記第１部分の上方に設けられた第３部分と、前記第１方向に延伸し、一端が前記第３部分に接続され、前記第１方向に延伸する前記第３または第４絶縁層の側面に接触する複数の第４部分とを含む、
    請求項１１に記載の半導体記憶装置。
  13. 前記第２方向に延伸し、前記第２導電層の前記第１部分と電気的に接続された第４導電層と、
    前記第２方向に延伸し、前記第３導電層の前記第３部分と電気的に接続された第５導電層と
    を更に備える、
    請求項１２に記載の半導体記憶装置。
  14. 前記第１領域において、前記第１半導体層の一部と前記第２導電層の一部と前記第１絶縁層の一部とを含む第１トランジスタと、
    前記第１領域において、前記第２半導体層の一部と前記第３導電層の一部と前記第２絶縁層の一部とを含む第２トランジスタと、
    前記第１領域において、前記第３半導体層の一部と前記第２導電層の一部と前記第３絶縁層の一部とを含む第３トランジスタと、
    前記第１領域において、前記第４半導体層の一部と前記第３導電層の一部と前記第４絶縁層の一部とを含む第４トランジスタと、
    を更に備える、
    請求項１１乃至１３のいずれか一項に記載の半導体記憶装置。
  15. 前記第１半導体層と前記第１導電層との間に設けられた第５絶縁層と、
    前記第５絶縁層と前記第１導電層との間に設けられた電荷蓄積層と、
    前記電荷蓄積層と前記第１導電層との間に設けられた第６絶縁層と
    を更に備える、
    請求項１１乃至１４のいずれか一項に記載の半導体記憶装置。
  16. 前記第１領域内に設けられ、前記第２方向に延伸し、前記第１及び第２半導体層を貫通し、前記第１及び第２半導体層にそれぞれ接続される第６導電層と、
    前記第１領域内に設けられ、前記第２方向に延伸し、前記第３及び第４半導体層を貫通し、前記第３及び第４半導体層にそれぞれ接続される第７導電層と、
    を更に備える、
    請求項１１乃至１５のいずれか一項記載の半導体記憶装置。
  17. 前記第７導電層は、前記第１及び第３方向において、前記第６導電層とは異なる位置に配置される、
    請求項１６に記載の半導体記憶装置。
  18. 前記第４導電層は、少なくとも前記第１方向に突出する接続部を含み、
    前記接続部の底面は、前記第２導電層の上面に接続される、
    請求項１３に記載の半導体記憶装置。
  19. 前記第４導電層は前記第２及び第３導電層を貫通し、前記第３導電層とは電気的に非接続であり、
    前記第５導電層は前記第２及び第３導電層を貫通し、前記第２導電層とは電気的に非接続である、
    請求項１３に記載の半導体記憶装置。
  20. 前記第２方向に延伸する第８導電層と、
    前記第１半導体層と前記第８導電層との間に電圧を印加して情報を記憶する第５メモリセルと、
    前記第２半導体層と前記第８導電層との間に電圧を印加して情報を記憶する第６メモリセルと、
    を更に備え、
    前記第１及び第２半導体層は、前記第１導電層と前記第８導電層との間に配置される、
    請求項１１乃至１９のいずれか一項に記載の半導体記憶装置。
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